TW202146959A - 利用光纖對準構造的後晶片晶圓級扇出型封裝 - Google Patents

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TW202146959A
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羅伊 愛德華 米德
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美商爾雅實驗室公司
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Abstract

一重分佈層係形成在一載體晶圓之上。在該重分佈層之內形成一空腔。一電光晶元係覆晶連接至該重分佈層。在該電光晶元內的多個光纖對準構造係定位在該空腔之上並暴露於該空腔。塑模化合物材料係配置在該重分佈層之上以及於該電光晶元周圍。該電光晶元的一殘留刻口區域係與該重分佈層介接，以防止塑模化合物材料進入該等光纖對準構造及該空腔。自該重分佈層移除該載體晶圓。該重分佈層及該塑模化合物材料係加以切割以取得包含該電光晶元的一電光晶片封裝體。該切割步驟係自該電光晶元移除該殘留刻口區域，以在該電光晶片封裝體的邊緣處暴露該多個光纖對準構造及該空腔。

Description

利用光纖對準構造的後晶片晶圓級扇出型封裝
本發明係關於電光晶片之封裝。
在半導體裝置製造中，積體電路封裝是製造的較晚階段，其中一個或多個積體電路晶元附接到支持電觸點的支撐封裝體，以允許將一個或多個積體電路晶元連接到一個或多個外部裝置。電子工業已經開發出多種封裝樣式，包括引線接合、向有機和陶瓷基板二者上之覆晶法、向矽和玻璃中介層上的覆晶法、堆疊式封裝、及晶圓/面板級扇出和扇入等。在電子工業中封裝樣式的多樣性旨在支持不同的成本和性能要求。例如，低功率應用（例如行動裝置應用）通常使用晶圓級扇出技術。2.5D矽中介層用於高效能計算（HPC）應用。術語「2.5D」是指一種封裝技術，其中多個晶元係包含在同一封裝體內。術語「2.1D」是指一種封裝技術，其中形成在基板的晶片側之上的高密度佈線層充當中介層，而不是使用矽中介層，例如在2.5D方式中。2.1D封裝技術的成本可能低於2.5D封裝技術。然而，2.1D和2.5D封裝技術都存在技術挑戰，特別是在用於光數據通信系統的矽光子封裝實施方案中。本發明正是在這種背景下產生的。
在一例示實施例中，揭露一方法，用於封裝一電光晶元。該方法包含使一重分佈層形成在一載體晶圓之上。該方法亦包含在該重分佈層的一區域之內形成一空腔。該方法亦包含將一電光晶元加以覆晶連接至該重分佈層，俾使在該電光晶元內形成的多個光纖對準構造係定位在該重分佈層之內的該空腔之上並暴露於該空腔。該方法亦包含將一塑模化合物材料配置在該重分佈層之上以及於該電光晶元周圍。該電光晶元的一殘留刻口區域係與該重分佈層介接，以防止該塑模化合物材料進入該多個光纖對準構造及該空腔。該方法亦包含自該重分佈層移除該載體晶圓。該方法亦包含切割穿過該重分佈層及該塑模化合物材料，以取得包含該電光晶元的一電光晶片封裝體。該切割步驟係加以執行以自該電光晶元移除該殘留刻口區域，以在該電光晶片封裝體的邊緣處暴露該多個光纖對準構造及該空腔。
在一例示實施例中，揭露一電光晶片封裝體。該電光晶片封裝體包含一重分佈層、及覆晶連接至該重分佈層的一電光晶元。該電光晶元的一部分橫向延伸於在該重分佈層中的一開口之上。在該重分佈層之中的該開口係沿著該電光晶片封裝體的一外橫向邊緣的一部分而加以形成。該電光晶元的該部分包含多個光纖對準構造，其延伸至與該電光晶片封裝體的該外橫向邊緣的該部分對應的該電光晶元的邊緣。該電光晶片封裝體亦包含一塑模化合物材料，配置在該重分佈層之上且部分地圍繞該電光晶元。該塑模化合物材料不配置在該多個光纖對準構造之內。該塑模化合物材料亦不配置在該重分佈層之中的該開口之內。
本發明的其他實施態樣和優點從以例示本發明為目的結合隨附圖式的以下實施方式章節而變得更加明顯。
在以下說明中，闡述了許多具體細節以提供對本發明的理解。然而，對於所屬技術領域具有通常知識者顯而易見的是，可以在沒有這些具體細節中的一些或全部的情況下實施本發明。另一方面，為了避免不必要地混淆本發明，沒有詳細描述眾所周知的製程操作。
晶圓級扇出（WLFO, Wafer-Level-Fan-Out），有時也稱為重分佈層（RDL）技術，是一種晶元封裝組裝製程。WLFO有兩種方式，即先晶片（chip-first）方式和後晶片（chip-last）方式。在先晶片的方式中，一重構晶圓係加以建立，包括多個單離的晶元/晶片。應當理解，每個單離的晶元/晶片對應於已經加工為半導體晶圓的一部分並且已經藉由切割、裁切、斷裂、蝕刻、及/或另一種半導體晶圓單離技術從半導體晶圓加以單離（singulated）或分離之半導體晶元/晶片。在重構的晶圓中，多個單離的晶元/晶片係以黏合材料（例如環氧樹脂或其他類似的黏合材料）加以接合在一起。在一些實施例中，黏合材料係稱為塑模化合物材料。在藉由使用塑模化合物材料將多個單離的晶元/晶片黏合在一起而形成一重構的晶圓之後，RDL結構係在多個晶元/晶片之上和在塑模化合物材料之上加以製造。RDL結構包括由中介的介電材料所隔開的導電構造的佈置。RDL結構內的導電結構的佈置至少部分地用於將給定的晶元/晶片的外部暴露的電端子加以電繞線到分佈在比給定晶元/晶片的面積大的一區域內的對應電端子，以允許給定的晶元/晶片電連接到另一個電裝置。此外，在一些實施例中，RDL結構包括一些電連線，這些電連線提供通過連接到RDL結構的多個晶元/晶片之間的RDL結構的電通信。在一些實施例中，在重構晶圓內的給定晶元/晶片上的RDL結構內製造的導體和介電層的圖案，界定包括給定晶元/晶片的單晶元封裝體（SDP）。在一些實施例中，在重構晶圓內的給定多個晶元/晶片上在RDL結構內製造的導體和介電層的圖案，界定包括給定的多個晶元/晶片的多晶片封裝體（MCP）。在形成SDP和/或MCP之後，對重構的晶圓進行切割以獲得個別形式的成品SDP和/或MCP。
在後晶片方式（也稱為先RDL（RDL-first）方式）中，RDL基板係首先加以製造以包括RDL結構。在各種實施例中，RDL基板係製造為半導體晶圓或面板或另一平面型基板。在製造RDL基板之後，將多個單離的晶元/晶片加以覆晶連接到RDL基板，使得多個晶元/晶片每一者的電端子加以電連接到RDL基板內的適當電導體，以及使得多個晶元/晶片係物理地附接到RDL基板。在晶元/晶片係覆晶連接到RDL基板之後，晶元/晶片和RDL基板係以塑模化合物材料加以覆蓋，用於加強、保護、及提供針對封裝總成（SDP及/或MCP）的主體，其係從RDL基板加以獲得。接著，具有覆晶連接至其的晶元/晶片並且具有設置在其上的塑模化合物材料的RDL基板係加以切割，以獲得個別形式的成品SDP和/或MCP。WLFO的習知先晶片和後晶片方式係與光纖所附接/連接的半導體晶元/晶片的封裝不兼容。此處揭露各種實施例，用以在WLFO類型的晶元封裝組裝技術或類似類型的晶元封裝組裝技術內能夠將邊緣耦合光纖整合到一個或多個晶元/晶片。
在用於光數據通信的矽光子工業中使用的各種矽光子裝置中，一條以上光纖係耦合到半導體晶元/晶片，使得光（連續波（CW）光和/或調變光）可以從一條以上光纖傳輸進半導體晶元/晶片及/或從半導體晶元/晶片傳輸到一條以上光纖。為了便於描述，這裡使用的術語半導體晶元指的是半導體晶元（die）和半導體晶片（chip）。此外，在各種實施例中，本文所指的半導體晶元包括電裝置、光學裝置、電光裝置、及/或熱光裝置，以及相應的電和光電路。此處所指的半導體晶元對應於任何光子配備的晶元，一條以上光纖係加以連接到該晶元以提供光進入和/或離開半導體晶元的傳輸。光纖到半導體晶元的耦接係稱為光纖到晶片耦接。在一些實施例中，半導體晶元包括整合的光纖對準構造，例如v形槽及/或渠道等，配置為便於將光纖附接到半導體晶元。在一些半導體晶元封裝實施例中，封裝內光互連係依賴於2.5D或2.1D中介層類型封裝技術。此外，在一些半導體晶元封裝實施例中，使用了3D封裝方式（例如晶元堆疊）或引線接合方式。
如本文所用術語「光」是指可由光數據通信系統使用的電磁波譜的一部分內的電磁輻射。如本文所用的術語「波長」是指電磁輻射的波長。在一些實施例中，電磁波譜的部分包括波長在從約1100奈米延伸至約1565奈米(涵蓋電磁波譜的從O波段到C波段，包括端點)範圍內的波長的光。然而，應當理解，這裡所指的電磁波譜部分可以包括波長小於 1100奈米或大於1565 奈米的光，只要該光可由光數據通信系統使用於藉由光的調變/解調變而對數位數據進行編碼、傳輸、及解碼。在一些實施例中，光數據通信系統中使用的光具有電磁波譜的近紅外線部分中的波長。
圖1A顯示根據一些實施例的包括多個電光晶元101的晶圓100的俯視圖。圖1B顯示根據一些實施例的晶圓100的等角俯視圖。每個晶元101包括電子積體電路和光學（光子）裝置。晶圓100具有頂表面103和底表面105。應當理解，晶圓100的頂表面103對應於晶圓100的一側，在該一側上執行半導體製造製程以沉積、去除、改質、及形塑各種材料以製造晶元101。應當理解，晶圓100的底表面105對應於基底基板107（例如矽基板）的底側，晶元101係製造在基底基板107的頂部。基底基板107從底表面105延伸到晶圓100中。晶圓還包括從頂表面103延伸進晶圓100的正面區域109。圖1C顯示晶圓100的透視底視圖，其中根據一些實施例，基底基板107和正面區域109以透明方式顯示以露出晶元101。圖1D顯示根據一些實施例的穿過晶圓100的垂直剖面圖，對應於圖1A中標識的視圖A-A。正面區域109包括晶元101，其係形成為包括層間介電質（二氧化矽、矽氮化物、及/或二氧化矽的置換物，例如SiCOH等）、電互連（例如，後段製程的鋁、鎢、及/或銅線）、以及半導體裝置和電晶體（例如，用於矽-絕緣體（SOI）晶圓的矽本體加埋設氧化物（BOX）、及/或用於塊體CMOS晶圓的向下至淺溝槽隔離區（STI）的塊體互補金屬氧化物半導體（CMOS））。在一些實施例中，晶圓100是SOI晶圓，並且正面區域109的下部包括埋設氧化物（BOX）區域。在一些實施例中，晶圓100是CMOS晶圓，並且正面區域109的下部包括淺溝槽隔離（STI）區域。在一些實施例中，晶圓100的基底基板107由矽形成。在一些實施例中，晶圓100是SOI晶圓，並且基底基板107是位於正面區域109的下部中的BOX材料下方的承載矽（handle silicon）。在一些實施例中，晶圓100是CMOS晶圓，並且基底基板107是位於正面區域109的下部之內的STI結構下方的矽。
在各種實施例中，晶圓100基本上是其中製造一個或多個晶元101的任何類型的半導體晶圓或半導體面板。在各種實施例中，晶圓100具有各種幾何形狀，例如圓盤形狀或矩形板形狀等。此外，應當理解，晶圓100上的晶元101的數量和排列是作為示例提供的。在各種實施例中，晶圓100上的晶元101的數量和排列可以不同於圖1A-1D的示例中所示的。此外，應當理解，圖1A-1D中所描繪的各種結構和組件不是按比例繪製的，而是加以調整大小以便於描述。此外，為了描述的目的，如圖1A-1D所示的晶圓100處於一狀態，其中晶圓100上的晶元101的製造已經完成並且晶圓100係準備好以供單離（也稱為晶圓切割和/或裁切等等），以從晶圓100獲得/釋出個體晶元101。
在一些實施例中，每個晶元101是包括光學裝置及/或電光裝置及/或熱光裝置的矽光子晶元。在一些實施例中，晶元101其中一個或多個是由Santa Clara, California的Ayar Labs, Inc.提供的TeraPHYTM 半導體晶片，如美國專利申請案第16/510,821中所述。然而，應當理解，作為TeraPHYTM 半導體晶片的每個晶元101的實施方式是作為示例提供的。在各種實施例中，每個晶元101實質上是任何類型的光子晶片，無論它是TeraPHYTM 半導體晶片還是另一種類型的光子晶片。每個晶元101具有正面（或電路側）和背面（或基板側）。晶元101也稱為積體電路晶元。在一些實施例中，晶元101由矽製成，並且包括電晶體（例如，CMOS、NMOS、PMOS、BJT、NPN、PNP等）、光波導、及光子組件（例如，光耦合器、光調變器、光分離器、光偵測器等）。在一些實施例中，晶元101的正面具有一密封區域，其中晶片密封件形成為一條或多條迂迴且鄰接的金屬線。在一些實施例中，晶片密封件由後段製程（BEOL）金屬形成。此外，在一些實施例中，晶元101包括多個晶片密封件。
應當理解，光可加以侷限以通過形成在晶元101內的各種光波導而傳播。在一些實施例中，光是受到偏振的。在一些實施例中，光不是偏振的。 在一些實施例中，光是連續波光，例如由雷射產生的光。 在一些實施例中，光是傳送數位數據的調變光。在一些實施例中，光具有特定波長，其中該特定波長是指基本上一個波長或一個窄頻波長，該窄頻波長可以由光數據通信系統加以識別和處理成就好像它是單一波長一樣。
在各種實施例中，各個晶元101是積體電路晶片/晶元，及/或基本上任何其他電子晶片/晶元，及/或光子晶片/晶元，及/或電光晶片/晶元，及/或任何其他光子配備的晶片/晶元，在封裝和/或安裝晶元101時，一條以上光纖係意圖加以光學耦合到此晶片/晶元，以提供從光纖到在晶元101內的相應波導的光傳輸，和/或反之亦然。在各種實施例中，晶元101的每一個是薄BOX SOI晶片/晶元、厚BOX SOI晶片/晶元、及/或塊體CMOS晶片/晶元，以及其他類型的半導體晶片/晶元。應當理解，這裡使用的術語晶片和晶元是可互換的。此外，在各種實施例中，晶元101包括電子裝置、光學裝置、電光裝置、及/或熱光裝置，以及相應的電和光電路系統。
在一些實施例中，在微影製程中使用以在晶圓100上製造晶元101的光罩景域（reticle field）104係定義為包括晶元101一者以上。在一些實施例中，光罩景域104跨越晶圓100上的多個晶元101。 例如，在一些實施例中，光罩景域104跨越晶圓100上的晶元101的三乘三陣列，使得光罩景域一次對九個晶元101進行光微影圖案化。在一些實施例中，光罩景域係定義為跨越多於或少於九個晶元101。光罩景域係加以定位/步進在晶圓100上方的不同位置處以提供跨越晶圓100的晶元101的製造。
在一些實施例中，每個晶元101係配置用於光學連接到一光纖陣列和/或到一光子光波導。例如，在一些實施例中，晶元101內的矽光子波導係形成在晶圓100的主體矽中，該主體矽存在於晶圓100的正面區域109的下部上方，例如在形成為SOI晶圓的晶圓100的正面區域109的下部之內的BOX區域上方。晶元101內的一些矽光子波導在晶元101的外表面處受日光照射的（暴露），以允許相應光纖與矽光子波導的光耦合。在圖1A-1D的示例實施例中，每個晶元101包括一組形成在晶元101的頂表面內的光纖對準構造102，以促進光纖與晶元101的連接並促進各光纖的芯部對晶元 101內的相應光波導（或光柵耦合器，或其他類似裝置）的正確對準。晶元101的頂（正面）表面對應於晶圓100的頂表面103。在一些實施例中如圖所示，給定晶元101的該組光纖對準構造102包括形成在晶元101的頂表面內的多個v形槽結構。在一些實施例中，該組光纖對準構造102包括多個渠道，例如矩形渠道和/或多邊形渠道，形成在晶元101的頂表面內。
晶元101在晶圓100內藉由刻口區域106彼此分開，刻口區域106也稱為切割線區域及/或晶圓切割渠道和/或切割道及/或劃道等。刻口區域106通常形成為使得當沿著刻口區域106切割晶圓時，晶圓的對應於刻口區域106的部分實質上加以消除。然而，在本文公開的實施例中，一些刻口區域106係加以擴大使得在沿著刻口區域106切割晶圓100之後刻口區域106的一些部分將保持附接到晶元101。刻口區域106的保持附接到晶元101的部分係稱為殘留刻口區域。應當理解，在給定晶元101內形成的每組光纖對準構造102的尺寸和位置係設計為延伸到與給定晶元101的一側（外圍/橫向邊緣）鄰近的殘留刻口區域的一部分中，其中，當晶圓100沿著刻口區域106加以切割時，與給定晶元101之該側鄰接的該殘留刻口區域的部分保持附接到給定晶元101。
圖1E顯示根據一些實施例的圖1A的晶圓100的俯視圖，其中切割路徑111沿著晶圓100的刻口區域106而延伸。圖1E表示處於完整狀態的晶圓100，其中基底基板107在整個晶圓100上沒有斷裂/未切割。為了便於描述，處於完整狀態的晶圓100係稱為完整晶圓。在晶元101的製造完成之後，晶圓100沿著切割路徑111加以切割以在稱為晶元單離的製程中獲得呈物理分離結構的個別晶元101。在各種實施例中，沿著切割路徑111切割晶圓100以不同方式完成，例如通過機械切割、電漿切割、蝕刻、電漿蝕刻、雷射切割、隱形切割、雷射剝蝕、深反應離子蝕刻、劃刻與斷開（scribe-and-break）處理等。現代晶圓100切割製程能夠滿足沿切割路徑111對晶圓100進行之切割的尺寸與位置的微米級允差。因此，在一些實施例中，關於在晶元單離製程中自晶圓100釋出的個別晶元101的尺寸和形狀，至少可以實現微米級準確度。
圖1E還顯示，在一些實施例中，亦有多個部分形成的晶元101'位於晶圓100的徑向外圍處和周圍。應當理解，給定晶元101下方的基底基板107的部分屬於 當晶圓100沿著切割路徑111加以切割以釋出個別形式的晶元101時之給定晶元101。此外，在給定的部分形成的晶元101'下方的基底基板107的部分屬於當晶圓100沿著切割路徑111加以切割以釋出個別形式的晶元101時之給定的部分形成的晶元101'。
圖2A顯示根據一些實施例的晶元101的單離之實例的俯視圖。圖2A的單離之晶元101對應於：當晶圓100沿切割路徑111加以切割時，從圖1E的晶圓100釋出的晶元101之一者。圖2B顯示根據一些實施例的單離之晶元101的等角俯視圖。圖2C顯示根據一些實施例的穿過單離之晶元101的垂直剖面圖，對應於圖2A中標識的視圖A-A。應當理解，圖2A-2C中所描繪的各種結構和組件不是按比例繪製的，而是被調整大小以便於描述。晶元101包括暴露的導電接觸墊207，其配置為使晶元101能夠覆晶連接到諸如RDL結構的封裝結構。應當理解，切割路徑111係佈置在晶圓100上，使得殘留刻口區域203存在於單離形式的晶元101上。殘留刻口區域203設置成與晶元101的邊緣相鄰。作為示例，圖2A-2C將該組光纖對準構造102顯示成包括光纖對準構造102A-102F。應當理解，在各種實施例中，該組光纖對準構造102可以包括實質上任何數量和配置的光纖對準構造。因此，應當理解，在此描述的光纖對準構造102A-102F的數量和配置是作為示例提供的，並且在各種實施例中可以用任何其他數量和/或配置的光纖對準構造代替。
該組光纖對準構造102內的光纖對準構造102A-102F各者係形成為延伸到殘留刻口區域203中。晶圓100係加以裁切/切割使得殘留刻口區域203的一部分存在於每個光纖對準構造102A-102F的外端部與晶元101的相鄰外邊緣之間。例如，切割刀片係加以應用以沿切割路徑111切割晶圓100，同時避免與光纖對準構造102A-102F接觸。以此方式，殘留刻口區域203包括一鄰接的外部部分，其橫向地界定/封裝存在於殘留刻口區域203內的光纖對準構造102A-102F的端部。如以下更詳細地討論的，殘留刻口區域203的鄰接外部部分用作一堤壩區域以防止塑模化合物材料在晶元101的後續封裝期間進入光纖對準構造102A-102F。在一些實施例中，殘留刻口區域203具有在x方向所測量的尺寸204，如圖2A中所示，其大於零且高達約210微米。在一些實施例中，在x方向上測得的殘留刻口區域203的尺寸204係大於約210微米。例如，在一些實施例中，殘留刻口區域203的尺寸204係在一非零範圍內，該非零範圍延伸至高達約300微米、或高達約400微米、或高達約500微米。在一些實施例中，殘留刻口區域203的尺寸204在從約300微米延伸至約500微米的範圍內。此外，在一些實施例中，殘留刻口區域203的尺寸204大於約500微米。如本文所用，術語「約」表示從一給定數值的負百分之十擴展到該給定數值的正百分之十的範圍。
如圖2C的示例所示，在一些實施例中，該組光纖對準構造102包括多個v形槽（例如，102A-102F），其以並排排列定位並且定向為在第一方向（如圖2A所示的x方向）上彼此平行延伸，該第一方向係垂直於殘留刻口區域203沿其而存在的電光晶元101的邊緣。在一些實施例中，多個v形槽（例如，102A-102F）根據在多個v形槽各相鄰對之間在第二方向（如圖2A中所示的y方向）測量的實質相等的中心到中心間距211（節距）而加以定位。在一些實施例中，v形槽（例如，102A-102F）在x方向上以非零距離206延伸到殘留刻口區域203中，使得每個v形槽（例如，102A-102F）至少若干量（若干端部部分）延伸到殘留刻口區域203中。在一些實施例中，距離206在從大約150微米延伸到大約250微米的範圍內。在一些實施例中，距離206約為195微米。此外，在一些實施例中，殘留刻口區域203的尺寸204與v形槽（例如，102A-102F）進入殘留刻口區域203的延伸距離206係共同地加以控制，使得殘留刻口區域203提供在x方向上測量的堤壩厚度尺寸208係大於零並且足夠大以防止在隨後的製造製程期間將外部壓力施加到電光晶元101時殘留刻口區域203的破裂，例如當塑模化合物材料323設置在電光晶元101上方時，如下面關於圖3K所述。在一些實施例中，堤壩厚度尺寸208在從約150微米延伸至約350微米的範圍內。在一些實施例中，堤壩厚度尺寸208係製造得盡可能小，同時確保堤壩厚度尺寸208保持足夠大以防止當暴露於外部機械力（例如由在電光晶元101的外部與v形槽（例如，102A-102F）內的開放空間之間的壓力差所引起）之時的殘留刻口區域203的破裂。
光纖對準構造102A-102F（例如，v形槽）的每一者係形成為接收一對應的光纖，使得光纖的一芯部係分別與在晶元101之內對應的光波導209A-209F（或光柵耦合器)加以光學對準及耦合。更特別是，光纖對準構造102A-102F係加以形成以促進光纖到晶元101的定位、對準、及連接，使得當光纖係與光纖對準構造102A-102F加以正確定位時，光纖的芯部係分別光學邊緣耦合到晶元101內的面內（邊緣）光纖到晶片光學耦合器。以這種方式，光可以從光纖耦合進入晶元101的面內（邊緣）光纖到晶片光學耦合器，及/或反之亦然。
在一些實施例中，v形槽（例如，102A-102F）係加以蝕刻到晶元101中。在各種實施例中，v形槽（例如，102A-102F）的數量、相鄰v形槽（例如，102A-102F）之間的節距211、及/或v形槽（例如，102A-102F）的任何其他特性可針對應用進行定制。此外，為了便於描述，示例晶元101顯示沿晶元101的一側定位的v形槽（例如，102A-102F）。然而，應當理解，在一些實施例中，v形槽（例如，102A-102F）沿著晶元101的超過一側加以定位。此外，應當理解，v形槽（例如，102A-102F）所沿著定位的晶元101的各側包括對應的殘留刻口區域，如上面描述的殘留刻口區域203。此外，在一些實施例中，v形槽（例如，102A-102F）未沿著定位的的晶元101的各側可能不具有對應的殘留刻口區域。
作為此處揭露的後晶片WLFO封裝實施例的一部分，WLFO總成303係製造在載體晶圓301上。圖3A顯示根據一些實施例的載體晶圓301的頂部等角視圖。圖3B顯示根據一些實施例製造在載體晶圓301上的WLFO總成303的頂部等角視圖。圖3C顯示根據一些實施例的WLFO總成303的俯視圖。WLFO總成303包括RDL結構305，配置用於SDP和/或MCP。在一些實施例中，RDL結構305提供存在於SDP和/或MCP中的金屬與介電質互連結構。圖3D-1至3D-6顯示根據一些實施例的穿過載體晶圓301上的RDL結構305的示例構造的一部分的一系列垂直剖面圖。圖3D-1顯示根據一些實施例的具有設置在載體晶圓301上的釋放層（release layer）308的載體晶圓301。圖3D-2顯示根據一些實施例的沉積在釋放層308上的晶種層309。根據一些實施例，圖3D-3顯示一層圖案化光阻材料313，例如銅或其他材料之導電材料311係沉積在該層圖案化光阻材料313之內形成的開口之中。圖3D-4顯示根據一些實施例的在去除該層圖案化光阻材料313和蝕刻晶種層309之後的圖3D-3的組態。圖3D-5顯示根據一些實施例的在沉積諸如聚醯亞胺的一層介電材料315之後的圖3D-4的組態。在一些實施例中，圖3D-2至3D-4中所示的製程係加以重複，以建構由中介介電材料層加以彼此分離的多個導電繞線層，其中一個或多個導電繞線層包括導電跡線，其配置為將電光晶元的輸入/輸出墊的電連線分佈到大於電光晶元的一區域內的相應位置，和/或在連接到RDL結構305的多個晶元之間提供電連線。圖3D-6顯示根據一些實施例的以在RDL結構305之內的中介介電材料層315A而彼此分離的多個導電繞線層311A的示例構建。導電繞線層311A係電連接到暴露在RDL結構305的頂表面處的對應的導電接觸墊317。在一些實施例中，RDL結構305內的介電材料層315A包括聚醯亞胺和/或其他聚合物材料。在一些實施例中，RDL結構305內的導電繞線層311A由銅形成，例如在雙鑲嵌製造製程中沉積。然而，在其他實施例中，RDL結構305內的導電繞線層311A可以由半導體晶片封裝技術中使用的實質上任何金屬或合金形成。在一些實施例中，RDL結構305具有約12微米的堆疊厚度。然而，在其他實施例中，RDL結構305的堆疊厚度小於或大於約12微米。
應當理解，圖3D-1至3D-6中描繪的製程系列是以示例為目的而提供的。在各種實施例中，RDL結構305可以根據半導體晶片封裝工業中已知的實質上任何RDL結構技術/方式來設計和製造。此外，在各種實施例中，RDL結構305之內/通過RDL結構305的電繞線可以具有此處揭露的後晶片WLFO實施例的給定實施方式所需的實質上任何組態，以製造給定SDP和/或MCP。在各種實施例中，RDL結構305內的導電繞線層311A係配置為提供封裝內電數據通信和電力分配。在一些實施例中，RDL結構305內的導電佈線層311A係配置為提供電串列化/解串列化（SerDes）介面的實現，例如高頻寬記憶體（HBM）介面和/或先進介面匯流排（AIB）介面，以及用於半導體晶片設計的其他類型的介面。
圖3E顯示根據一些實施例的載體晶圓301上的RDL結構305的俯視圖，其中空腔307（孔）係蝕刻穿過RDL結構305。圖3F顯示根據一些實施例的載體晶圓301上的RDL結構305的頂部等角視圖，其中空腔307（孔）係蝕刻穿過RDL結構305。在一些實施例中，空腔307（孔）係加以蝕刻穿過RDL結構305的整個厚度而到載體晶圓301的頂表面（或到存在於載體晶圓301的頂表面上的釋放層308的頂表面）。每個空腔307的尺寸和位置設計在給定的RDL結構305上，使得當給定的晶元101係覆晶連接到該給定的RDL結構305時，空腔307將包含 該給定晶元101的一組對應的光纖對準構造102。以此方式，在一些實施例中，參考圖2A，蝕刻穿過RDL結構305的給定空腔307在x方向和y方向上的尺寸大於晶元101上的該組光纖對準構造102。在一些實施例中，參考圖2A，蝕刻穿過RDL結構305的給定空腔307的尺寸係與晶元101上的該組光纖對準構造102相比在x方向上至少較大約一毫米且在y方向上較大至少約一毫米。在一些實施例中，與晶元101上的該組光纖對準構造102相比，空腔307的尺寸在x方向上較大並且在y方向上較大，使得設置在晶元101與RDL結構305之間的底膠填充（underfill）材料和/或非導電膜（NCF）材料在該組光纖對準構造102的一指定距離（底膠填充排除距離）之內不會侵蝕。在各種實施例中，從該組光纖對準構造102橫向向外測量的底膠填充排除距離係設定以確保當晶元101附接到RDL結構305時底膠填充材料/NCF材料不進入該組光纖對準構造102。在一些實施例中，從該組光纖對準構造102橫向向外測量的底膠填充排除距離係在從大約20微米延伸到大約800微米的範圍內。在一些實施例中，金屬結構係從空腔307所蝕穿過的RDL結構305的區域加以排除。因此，在一些實施例中，RDL結構305係配置為使得RDL結構305內的導電繞線層311A不穿過受蝕刻而形成空腔307的區域。以這種方式，空腔307係加以蝕刻穿過在RDL結構305內的介電材料層315A，例如穿過RDL結構305的聚醯亞胺材料。
圖3G顯示根據一些實施例的圖3F的頂部等角視圖，其中導電接觸墊317係暴露在每個RDL結構305的頂表面上。每組導電接觸墊317係配置為與晶元101上的導電接觸墊207對準以允許晶元101到RDL結構305的覆晶連接。根據一些實施例，圖3H顯示圖3G的頂部等角視圖，其中晶元101係覆晶連接到RDL結構305，使得晶元101的導電接觸墊207係電連接到暴露於RDL結構305的頂表面上的對應導電接觸墊317。晶元101以透明形式顯示以有助於說明晶元101上的該組光纖對準構造102相對於RDL結構305內的空腔307的定位。圖3I顯示根據一些實施例的圖3H的晶元101到RDL結構305連線其中一者的特寫視圖。應當理解，當晶元101係覆晶連接到RDL結構305時，晶元101上的該組光纖對準構造102位於RDL結構305內的空腔307上方，晶元101的背面（晶元101的基底基板107側）係背離RDL結構305而面向上。此外，應當理解，當晶元101係覆晶連接到給定的RDL結構305時，晶元101係定向成使得光纖對準構造102A-102F朝向鄰近給定的RDL結構305的外邊緣之空腔307的邊緣而縱向延伸。在一些實施例中，晶元101係相對於給定的RDL結構305加以定向，使得對應於殘留刻口區域203的晶元101的外邊緣係實質上平行於與在給定RDL結構305之內所形成的空腔307鄰近（相鄰而延伸）之給定RDL結構305的外邊緣。在一些實施例中，當晶元101係覆晶連接到RDL結構305時，晶元101係相對於RDL結構305加以定位，使得每個光纖對準構造102A-102F的整體定位在空腔307之上。以此方式，晶元101的殘留刻口區域203係與RDL結構305界接以形成防止材料從WLFO總成303的頂側侵入光纖對準構造102A-102F和空腔307的阻障。在一些實施例中，晶元101上的該組光纖對準構造102相對於RDL結構305內的空腔307的對準精確度係依應用加以決定。例如，一些應用（一些SDP和/或MCP設計）將允許晶元101上的該組光纖對準構造102相對於RDL結構305內的空腔307的較不精確的對準，而其他應用將需要晶元101上的該組光纖對準構造102更精確地對準於RDL結構305內的空腔307。在一些實施例中，晶元101以正或負5微米的放置準確度加以放置在RDL結構305上。
在一些實施例中，多個晶元係附接到給定的RDL結構305以形成MCP。根據一些實施例，圖3J顯示圖3H的頂部等角視圖，其中導電接觸墊319暴露在每個RDL結構305的頂表面上以提供額外晶元321到每個RDL結構305的覆晶連接。晶元321以透明形式顯示以便於圖示暴露在RDL結構305的頂表面上的導電接觸墊319。在一些實施例中，晶元321係積體電路晶元。然而，在各種實施例中，每個晶元321基本上是任何類型的電子晶元、光子晶元、電光晶元、及/或任何其他光子配備的晶元。在各種實施例中，晶元321的每一個是薄BOX SOI晶元、厚BOX SOI晶元、及/或塊體CMOS晶元，以及其他類型的半導體晶元。應當理解，在各種實施例中，基本上任何數量和配置的晶元（例如，晶元101和321等）可以使用半導體工業中可用的基本上任何晶片連接技術（例如覆晶連接技術及/或引線接合連接技術及/或熱超音波接合連接技術等等）而連接到RDL結構305。 在晶元101和額外晶元321 (如果存在)係覆晶連接到RDL結構305之後，將塑模化合物材料323設置在WLFO總成303的暴露部分、RDL結構305的頂表面的暴露部分、晶元101、及額外晶元321（如果存在）之上。圖3K顯示根據一些實施例的圖3J的頂部等角視圖，塑模化合物材料323係設置在其上。圖3L顯示根據一些實施例的穿過圖3K的配置的垂直剖面圖，對應於圖3K中標識的視圖A-A。圖3M顯示根據一些實施例的通過圖3K的配置的等角垂直剖面圖，對應於圖3K中標識的視圖B-B。塑模化合物材料323以透明形式顯示以有助於說明存在於塑模化合物材料323之內/下方的晶元101和額外晶元321。在一些實施例中，塑模化合物材料323是聚合物材料。在一些實施例中，塑模化合物材料323係射出成型在WLFO總成303的暴露部分、RDL結構305的頂表面的暴露部分、晶元101、及額外晶元321（如果存在）之上。在一些實施例中，塑模化合物材料323係設置為液體聚合物材料的塗層，隨後允許液體聚合物材料固化以形成固體聚合物材料。在一些實施例中，液體聚合物材料是液體聚合物複合材料。例如，在一些實施例中，液體聚合物複合材料包括環氧樹脂基質，且填充（顆粒）材料分散在環氧樹脂基質之內。應當理解，殘留刻口區域203的堤壩厚度尺寸208，如關於圖2A所討論的，係尺寸設計成當在晶元101上塗佈塑模化合物材料323期間（例如在射出成型製程期間）將外部壓力施加到晶元101時防止殘留刻口區域203的破裂。
在一些實施例中，底膠填充材料，例如介電底膠填充材料，係設置在晶元101與RDL結構305之間，以防止塑模化合物材料侵入晶元101與RDL結構305之間。此外，在一些實施例中，如果存在額外晶元321，底膠填充材料，例如介電底膠填充材料，係在晶元321與RDL結構 305之間加以設置，以防止塑模化合物材料323侵入晶元321與RDL結構305之間。在一些實施例中，介電底膠填充材料是毛細底膠填充（CUF, capillary underfill）材料，例如環氧樹脂和/或具有分散在環氧樹脂內的填充劑材料的環氧樹脂。在一些實施例中，介電底膠填充材料是非導電膜（NCF）材料。在一些實施例中，介電底膠填充材料是非導電膏材料。此外，應當理解，如圖2A-2B所示，殘留刻口區域203係與RDL結構305的頂表面界接以形成一堤壩特徵部，其防止塑模化合物材料323侵入到光纖對準構造102A-102F，並且防止塑模化合物材料323侵入進存在於晶元101下方的RDL結構305之內的空腔307之中。
在一些實施例中，在將塑模化合物材料323係設置在 WLFO總成303的暴露部分、RDL結構305的頂表面的暴露部分、晶元101、及額外晶元321（如果存在）上方之後，塑模化合物材料323係加以薄化（或平坦化）以露出晶元101和額外晶元321（如果存在）的頂表面。圖3N顯示根據一些實施例的圖3K的頂部等角視圖，其中塑模化合物材料323係加以減薄/平坦化以露出晶元101和額外晶元321（如果存在）。圖3O顯示根據一些實施例的穿過圖3N的配置的垂直剖面圖，對應於圖3N中標識的視圖A-A。圖3P顯示根據一些實施例的通過圖3N的配置的等角垂直剖面圖，對應於圖3N中標識的視圖B-B。在各種實施例中，使用各種半導體製造技術的一種或多種使塑模化合物材料323變薄/平坦化，例如機械研磨、拋光、化學機械平坦化（CMP）、基於電漿的蝕刻、濕蝕刻、及/或乾蝕刻等技術。在一些實施例中，塑模化合物材料323係加以減薄/平坦化，使得塑模化合物材料323的頂表面係與晶元101和晶元321（如果存在）的頂表面實質上齊平（平坦）。在一些實施例中，塑模化合物材料323係加以減薄/平坦化以允許將一個或多個熱管理裝置/結構連接到晶元101和額外晶元321（如果存在）的頂表面。在一些實施例中，熱管理裝置/結構是散熱器、熱電冷卻器、熱管、或用於控制在SDP和/或MCP之內半導體晶元溫度的基本上任何其他類型的熱管理裝置/結構其中一者以上。
在將塑模化合物材料323設置在 WLFO總成303 的暴露部分、RDL 結構305的頂表面的暴露部分、晶元101、及額外晶元321（如果存在）之上之後，以及在塑模化合物材料323係選用性地加以減薄/平坦化以露出晶元101和額外晶元321（如果存在）之後，WLFO總成303、RDL結構305、晶元101、額外晶元321（如果存在）及塑模化合物材料323的組合構成一重構的晶圓325。在重構的晶圓325形成之後，載體晶圓301從重構的晶圓325移除/釋出。根據一些實施例，圖3Q顯示圖3N的頂部等角視圖，其中載體晶圓301係從重構的晶圓325移除。圖3R顯示根據一些實施例的通過圖3Q的配置的垂直剖面圖，對應於圖3Q中標識的視圖A-A。圖3S顯示根據一些實施例的通過圖3Q的配置的等角垂直剖面圖，對應於圖3Q中標識的視圖B-B。應當理解，在從重構的晶圓325移除/釋出載體晶圓301之後，形成在RDL結構305內的空腔307係加以暴露，從而也暴露出位於空腔307上方的該組光學對準結構102。
在移除載體晶圓301之後，重構的晶圓325係加以切割以獲得以個別形式對應RDL結構305各者的SDP和/或MCP。在一些實施例中，重構的晶圓325係放置在一膜架上以促進重構的晶圓325的切割/單離。根據一些實施例，圖3T顯示重構的晶圓325的底視圖，其中切割線327顯示將重構的晶圓325加以切割以獲得以個別形式對應RDL結構305各者的SDP和/或MCP的位置。RDL結構305在圖3T中以透明形式顯示以便於說明切割線327相對於晶元321的位置。切割線327係定位成穿過晶元101上的該組光纖對準構造102，使得在切割重構的晶圓325期間從晶元101去除殘留刻口區域203的部分，從而在從切割重構的晶圓325所獲得的每個個別SDP和/或MCP的邊緣處顯露光纖對準構造102A-102F和空腔307。
圖4A顯示根據一些實施例的從重構的晶圓325獲得的MCP 401的頂部等角視圖。MCP 401包括RDL結構305，其中晶元101和晶元321二者覆晶連接到RDL結構305。MCP 401還包括形成在RDL結構305上方以及在晶元101和晶元321周圍的塑模化合物材料323。塑模化合物材料323、晶元101、及晶元321在圖4A中以透明形式顯示以說明MCP 401的配置以及在MCP 401的邊緣403處光纖對準構造102A-102F和空腔307的暴露。圖4B顯示根據一些實施例的圖4A的MCP 401的非透明形式的頂部等角視圖。圖4C顯示根據一些實施例的MCP 401的底視圖。圖4D顯示根據一些實施例的朝向MCP 401的邊緣403看的MCP 401的透視底視圖。在切割重構的晶圓325以獲得個別形式的MCP 401（以釋出MCP 401）期間，橫向界定/封裝在晶元101內該組光纖對準構造102之端部的晶元101的殘留刻口區域203的鄰接外部部分係加以切斷，從而使光纖對準構造102A-102F保持開通、清潔、及備妥用於插入光纖。以此方式，當形成MCP 401的邊緣403時去除殘留刻口區域203的一部分，以暴露在MCP 401的邊緣403處的光纖對準構造102A-102F和空腔307。
圖5A顯示根據一些實施例的MCP 401的頂部等角視圖，其中光纖501A-501F分別配置於空腔307內的光纖對準構造102A-102F內。應當理解，光纖對準構造102A-102F和空腔307係配置成允許將光纖501A-501F附接到MCP 401內的晶元101，使得光纖501A-501F的芯部係光學耦接到晶元101內的相應光波導209A-209F（參見圖2C）。根據一些實施例，圖5B顯示MCP 401的底視圖，其中光纖501A-501F係附接到晶元101。圖5C顯示根據一些實施例的MCP 401的透視底視圖，其中光纖501A-501F係附接到晶元101。在一些實施例中，黏合劑（例如光學環氧樹脂等）用於將光纖501A-501F固定到晶元101和MCP 401。在一些實施例中，覆蓋結構係設置在空腔307之內於光纖501A-501F之上，以幫助將光纖501A-501F固定到晶元101並保護光纖501A-501F。
圖6顯示根據一些實施例的用於封裝電光晶元的方法的流程圖。該方法包括操作601，用於使一重分佈層（例如，RDL結構305）形成在一載體晶圓（例如載體晶圓301）之上。在一些實施例中，重分佈層包括由中介介電材料層加以彼此分隔開的一個以上導電繞線層。在一些實施例中，重分佈層的一個或多個導電繞線層包括導電跡線，將電光晶元的輸入/輸出墊的電連線分佈到在比電光晶元大的一區域內的相應位置。該方法還包括操作603，用於在重分佈層的一區域之內形成一空腔，例如空腔307。在一些實施例中，空腔係加以形成以延伸穿過重分佈層的整個厚度。
該方法還包括操作605，用於將電光晶元（例如晶元101）覆晶連接到重分佈層，使得形成於電光晶元之內的多個光纖對準構造（例如光纖對準構造102A-102F）係配置於重分佈層之內的空腔之上並暴露於該空腔。在一些實施例中，當電光晶元係覆晶連接至重分佈層時，形成在重分佈層內的空腔的形狀和尺寸設計為橫向包圍形成在電光晶元內的多個光纖對準構造的至少三個相鄰側。
該方法還包括操作607，用於在重分佈層上方和電光晶元周圍設置塑模化合物材料，例如塑模化合物材料323。在一些實施例中，塑模化合物材料係加以設置以覆蓋電光晶元的頂表面。在一些實施例中，該方法包括去除塑模化合物材料的部分厚度以暴露電光晶元的頂表面。在一些實施例中，在將塑模化合物材料佈置在重分佈層上方和電光晶元周圍之前，一底膠填充材料係佈置在電光晶元與重分佈層之間。電光晶元的一殘留刻口區域，例如殘留刻口區域203，係與重分佈層界接以防止塑模化合物材料進入多個光纖對準構造和空腔。在一些實施例中，電光晶元上的多個光纖對準構造係形成為延伸到殘留刻口區域中。在一些實施例中，殘留切口區域橫向界定電光晶元上的多個光纖對準構造。
在一些實施例中，該多個光纖對準構造包括多個v形槽，其以並排排列加以配置並且定向為在垂直於電光晶元邊緣的第一方向（例如x方向）上彼此平行而延伸。在一些實施例中，多個v形槽根據在該多個v形槽的各相鄰對之間在垂直於該第一方向的第二方向（例如y方向）上測量的實質上相等的中心到中心間距（例如間距211）加以定位。在一些實施例中，在第二方向上測量的空腔的尺寸大於在第二方向上測量的該多個v形槽的總尺寸。在一些實施例中，在第一方向上測量的腔的尺寸大於在第一方向上測量的多個V形槽的尺寸。在一些實施例中，在第一方向上測量的空腔的尺寸小於在第一方向上測量的該多個v形槽的尺寸。
該方法還包括用於從重分佈層去除載體晶圓的操作609。在一些實施例中，從重分佈層移除載體晶圓之操作，暴露在重分佈層內形成的空腔。該方法還包括操作611，用於切穿重分佈層和塑模化合物材料以獲得包括電光晶元的電光晶片封裝體（例如，MCP 401）。執行該切割以從電光晶元去除殘留刻口區域以暴露在電光晶片封裝體的邊緣處的該多個光纖對準構造和空腔。
在一些實施例中，該方法還包括在設置塑模化合物材料之前將積體電路晶元（例如晶元321）覆晶連接到重分佈層。在一些實施例中，塑模化合物材料也設置在積體電路晶元周圍。在一些實施例中，切穿重分佈層和塑模化合物材料之操作係加以進行，使得電光晶片封裝體包括電光晶元和積體電路晶元。
在一些實施例中，該方法進一步包括在完整的半導體晶圓（例如晶圓100）上製造電光晶元，其中電光晶元係由完整半導體晶圓的刻口區域（例如刻口區域106）加以包圍。該方法還包括在電光晶元的邊緣處於電光晶元內形成多個光纖對準構造，使得該多個光纖對準構造延伸進與該電光晶元的邊緣相鄰的刻口區域的一部分中。該方法還包括將完整的半導體晶圓單離以獲得單離形式的電光晶元，其中刻口區域的部分形成電光晶元的殘留刻口區域。在一些實施例中，殘留刻口區域包括刻口區域的一連續部分，其橫向封裝存在於殘留刻口區域內的多個光纖對準構造的端部。在這些實施例中，單離形式的電光晶元係加以覆晶連接到重分佈層。
在一些實施例中，電光晶片封裝體，例如MCP 401，包括一重分佈層，例如RDL結構305。電光晶元，例如晶元101，係覆晶連接到重分佈層。在一些實施例中，底膠填充材料設置在電光晶元與重分佈層之間。電光晶元的一部分在重分佈層中的開口（例如空腔307）上橫向延伸。重佈線層中的開口沿著電光晶片封裝體的外橫向邊緣的一部分加以形成。在一些實施例中，在重分佈層中的開口延伸穿過重分佈層的整個厚度。在重分佈層中的開口上方橫向延伸的電光晶元的部分包括多個光纖對準構造，例如光纖對準構造102A-102F。在重分佈層中的開口的形狀和尺寸係設計成橫向地包圍形成在電光晶元內的多個光纖對準構造的至少三個相鄰側。該多個光纖對準構造延伸到對應於電光晶片封裝體的外橫向邊緣的該部分的電光晶元的邊緣。塑模化合物材料，例如塑模化合物材料323，係設置在重分佈層上並且部分地圍繞電光晶元。塑模化合物材料沒有設置在該多個光纖對準構造內。塑模化合物材料也不設置在重分佈層中的開口內。在一些實施例中，塑模化合物材料係加以平坦化以暴露電光晶元的頂表面。在一些實施例中，電光晶片封裝體還包括積體電路晶元，例如晶元321，其覆晶連接到重分佈層。在這些實施例中，塑模化合物材料也設置在積體電路晶元周圍。
在一些實施例中，該多個光纖對準構造形成為多個v形槽，其以並排排列定位並且定向為在垂直於與電光晶片封裝體的外橫向邊緣的部分對應的電光晶元邊緣的第一方向上彼此平行延伸。在一些實施例中，多個v形槽根據在該多個v形槽的各相鄰對之間在垂直於第一方向的第二方向上測量的實質上相等的中心到中心間距加以佈置。在一些實施例中，在第二方向上測量的重分佈層中的開口的尺寸係大於在第二方向上測量的多個v形槽的總尺寸。
已經出於說明和描述的目的提供了實施例的前述描述。該描述並不意在窮舉或限制本發明。特定實施例的個別元件或特徵通常不限於該特定實施例，而是在適用的情況下是可互換的並且可以在選定實施例中使用，即使未具體顯示或描述。該等實施例也可以以多種方式變化。此類變化不應被視為背離本發明，並且所有此類修改均旨在包括在本發明的範圍內。
儘管為了清楚理解的目的前述揭露內容包括一些細節，但是顯然可以在隨附申請專利範圍的範疇內實施某些改變和修改。例如，應當理解，來自此處揭露的任何實施例的一個或多個特徵可以與此處揭露的任何其他實施例的一個或多個特徵加以組合。因此，本案實施例應係認為是說明性的而非限制性的，並且所請專利範圍不限於這裡給出的細節，而是可以在所描述的實施例的範疇和等效者內進行修改。
100:晶圓 101:晶元 101':晶元 102:光纖對準構造 102A~102:光纖對準構造 103:頂表面 104:光罩景域（reticle field） 105:底表面 106:刻口區域 107:基底基板 109:正面區域 111:切割路徑 203:殘留刻口區域 204:尺寸 206:距離 207:導電接觸墊 208:堤壩厚度尺寸 209A~209F:光波導 211:中心到中心間距（節距） 301:載體晶圓 303:WLFO總成 305:RDL結構 307:空腔 308:釋放層 309:晶種層 311:導電材料 311A:導電繞線層 313:圖案化光阻材料 315:介電材料 315A:介電材料層 317:導電接觸墊 319:導電接觸墊 321:晶元 323:塑模化合物材料 325:重構的晶圓 327:切割線 401:MCP 403:邊緣 501A~501F:光纖
圖1A顯示根據一些實施例的包括多個電光晶元的晶圓的俯視圖。
圖1B顯示根據一些實施例的圖1A的晶圓的等角俯視圖。
圖1C顯示根據一些實施例的圖1A的晶圓的透視底視圖。
圖1D顯示根據一些實施例的穿過圖1A的晶圓的垂直剖面圖，對應於視圖A-A。
圖1E顯示根據一些實施例的圖1A的晶圓的俯視圖，其中切割路徑沿著晶圓的刻口區域而延伸。
圖2A顯示根據一些實施例的來自圖1E的晶圓之晶元的單離實例的俯視圖。
圖2B顯示根據一些實施例的圖2A的單離之晶元的等角俯視圖。
圖2C顯示根據一些實施例的穿過圖2A的單離之晶元的垂直剖面圖，對應於視圖A-A。
圖3A顯示根據一些實施例的載體晶圓的頂部等角視圖。
圖3B顯示根據一些實施例製造在載體晶圓上的WLFO總成的頂部等角視圖。
圖3C顯示根據一些實施例的WLFO總成的俯視圖。
圖3D-1顯示根據一些實施例的具有設置在載體晶圓上的釋放層的載體晶圓。
圖3D-2顯示根據一些實施例的沉積在釋放層上的晶種層。
根據一些實施例，圖3D-3顯示一層圖案化光阻材料，導電材料係沉積在該層圖案化光阻材料之內形成的開口之中。
圖3D-4顯示根據一些實施例的在去除該層圖案化光阻材料和蝕刻晶種層之後的圖3D-3的組態。
圖3D-5顯示根據一些實施例的在沉積一層介電材料之後的圖3D-4的組態。
圖3D-6顯示根據一些實施例的以在RDL結構之內的中介介電材料層而彼此分離的多個導電繞線層的示例構建。
圖3E顯示根據一些實施例的載體晶圓上的RDL結構的俯視圖，其中空腔（孔）係蝕刻穿過RDL結構。
圖3F顯示根據一些實施例的載體晶圓上的RDL結構的頂部等角視圖，其中空腔（孔）係蝕刻穿過RDL結構。
圖3G顯示根據一些實施例的圖3F的頂部等角視圖，其中導電接觸墊係暴露在每個RDL結構的頂表面上。
根據一些實施例，圖3H顯示圖3G的頂部等角視圖，其中晶元係覆晶連接到RDL結構。
圖3I顯示根據一些實施例的圖3H的晶元到RDL結構連線其中一者的特寫視圖。
根據一些實施例，圖3J顯示圖3H的頂部等角視圖，其中導電接觸墊係暴露在每個RDL結構305的頂表面上以提供額外晶元到每個RDL結構的覆晶連接。
圖3K顯示根據一些實施例的圖3J的頂部等角視圖，塑模化合物材料係設置在其上。
圖3L顯示根據一些實施例的穿過圖3K的配置的垂直剖面圖，對應於視圖A-A。
圖3M顯示根據一些實施例的通過圖3K的配置的等角垂直剖面圖，對應於視圖B-B。
圖3N顯示根據一些實施例的圖3K的頂部等角視圖，其中塑模化合物材料係加以減薄/平坦化以露出晶元和額外晶元（如果存在）。
圖3O顯示根據一些實施例的穿過圖3N的配置的垂直剖面圖，對應於視圖A-A。
圖3P顯示根據一些實施例的通過圖3N的配置的等角垂直剖面圖，對應於視圖B-B。
根據一些實施例，圖3Q顯示圖3N的頂部等角視圖，其中載體晶圓係從重構的晶圓移除。
圖3R顯示根據一些實施例的通過圖3Q的配置的垂直剖面圖，對應於視圖A-A。
圖3S顯示根據一些實施例的通過圖3Q的配置的等角垂直剖面圖，對應於視圖B-B。
根據一些實施例，圖3T顯示重構的晶圓的底視圖，其中切割線顯示將重構的晶圓加以切割以獲得以個別形式對應RDL結構305各者的SDP和/或MCP的位置。
圖4A顯示根據一些實施例的從重構的晶圓獲得的MCP的頂部等角視圖。
圖4B顯示根據一些實施例的圖4A的MCP的非透明形式的頂部等角視圖。
圖4C顯示根據一些實施例的MCP的底視圖。
圖4D顯示根據一些實施例的朝向MCP的邊緣看的MCP的透視底視圖。
圖5A顯示根據一些實施例的MCP的頂部等角視圖，其中光纖分別配置於空腔內的光纖對準構造內。
根據一些實施例，圖5B顯示MCP的底視圖，其中光纖係附接到晶元。
圖5C顯示根據一些實施例的MCP的透視底視圖，其中光纖係附接到晶元。
圖6顯示根據一些實施例的用於封裝電光晶元的方法的流程圖。
101:晶元
102:光纖對準構造
303:WLFO總成
305:RDL結構
307:空腔
321:晶元
323:塑模化合物材料
325:重構的晶圓

Claims (25)

  1. 一種電光晶元的封裝方法，包含： 使一重分佈層形成在一載體晶圓之上； 在該重分佈層的一區域之內形成一空腔； 將一電光晶元加以覆晶連接至該重分佈層，俾使在該電光晶元內形成的多個光纖對準構造係定位在該重分佈層之內的該空腔之上並暴露於該空腔； 將一塑模化合物材料配置在該重分佈層之上以及於該電光晶元周圍，其中該電光晶元的一殘留刻口區域係與該重分佈層介接，以防止該塑模化合物材料進入該多個光纖對準構造及該空腔； 自該重分佈層移除該載體晶圓； 切割穿過該重分佈層及該塑模化合物材料，以取得包含該電光晶元的一電光晶片封裝體，其中該切割步驟係加以執行以自該電光晶元移除該殘留刻口區域，以在該電光晶片封裝體的邊緣處暴露該多個光纖對準構造及該空腔。
  2. 如申請專利範圍第1項之電光晶元的封裝方法，其中該重分佈層包含以中介介電材料層彼此分隔開的一個以上導電繞線層，其中該一個以上導電繞線層包含導電跡線，其將該電光晶元的輸入/輸出墊的電連線分佈到在比該電光晶元大的一區域內的相應位置。
  3. 如申請專利範圍第1項之電光晶元的封裝方法，其中該空腔係加以形成以延伸穿過該重分佈層的整個厚度。
  4. 如申請專利範圍第1項之電光晶元的封裝方法，其中當該電光晶元係覆晶連接至該重分佈層時，該空腔的形狀和尺寸係設計為橫向包圍在該電光晶元內所形成的該多個光纖對準構造的至少三個相鄰側。
  5. 如申請專利範圍第1項之電光晶元的封裝方法，其中該多個光纖對準構造包含多個v形槽，其以並排排列加以定位並且定向為在垂直於該電光晶元的邊緣的第一方向上彼此平行而延伸。
  6. 如申請專利範圍第5項之電光晶元的封裝方法，其中該多個v形槽係根據在該多個v形槽的各相鄰對之間在垂直於該第一方向的第二方向上測得的實質相等的中心到中心間距而加以定位。
  7. 如申請專利範圍第6項之電光晶元的封裝方法，其中在該第二方向測得的該空腔的尺寸係大於在該第二方向測得的該多個v形槽的總尺寸。
  8. 如申請專利範圍第7項之電光晶元的封裝方法，其中在該第一方向測得的該空腔的尺寸係大於在該第一方向測得的該多個v形槽的尺寸。
  9. 如申請專利範圍第7項之電光晶元的封裝方法，其中在該第一方向測得的該空腔的尺寸係小於在該第一方向測得的該多個v形槽的尺寸。
  10. 如申請專利範圍第1項之電光晶元的封裝方法，其中該多個光纖對準構造係加以形成以延伸進入該殘留刻口區域，其中該殘留刻口區域橫向界定該多個光纖對準構造。
  11. 如申請專利範圍第1項之電光晶元的封裝方法，其中自該重分佈層移除該載體晶圓的步驟，將在該重分佈層之內所形成的該空腔暴露。
  12. 如申請專利範圍第1項之電光晶元的封裝方法，其中該塑模化合物材料係加以配置以覆蓋該電光晶元的頂表面，該方法包含移除該塑模化合物材料的部分厚度以暴露該電光晶元的該頂表面。
  13. 如申請專利範圍第1項之電光晶元的封裝方法，更包含： 在將該塑模化合物材料配置在該重分佈層之上以及於該電光晶元周圍的步驟之前，在該電光晶元與該重分佈層之間配置一底膠填充材料。
  14. 如申請專利範圍第1項之電光晶元的封裝方法，更包含： 在配置該塑模化合物材料之前，將一積體電路晶元加以覆晶連接至該重分佈層，其中該塑模化合物材料亦配置在該積體電路晶元周圍，其中切割穿過該重分佈層及該塑模化合物材料的步驟係加以進行，俾使該電光晶片封裝體包含該電光晶元及該積體電路晶元二者。
  15. 如申請專利範圍第1項之電光晶元的封裝方法，更包含： 使該電光晶元加以製造在一完整半導體晶圓之上，該電光晶元係由該完整半導體晶圓的刻口區域加以圍繞； 在該電光晶元的邊緣處，在該電光晶元之內形成該多個光纖對準構造，俾使該多個光纖對準構造延伸進入與該電光晶元的該邊緣相鄰的一刻口區域的一部分；及 對該完整半導體晶圓進行單離，以取得呈單離形式的該電光晶元，其中該刻口區域的該部分形成該電光晶元的該殘留刻口區域，且其中該殘留刻口區域包括刻口區域的一連續部分，其橫向封裝存在於該殘留刻口區域內的該多個光纖對準構造的端部， 其中呈單離形式的該電光晶元係覆晶連接至該重分佈層。
  16. 一種電光晶片封裝體，包含： 一重分佈層； 一電光晶元，其覆晶連接至該重分佈層，該電光晶元的一部分橫向延伸於在該重分佈層中的一開口之上，在該重分佈層之中的該開口係沿著該電光晶片封裝體的一外橫向邊緣的一部分而加以形成，該電光晶元的該部分包含多個光纖對準構造，該多個光纖對準構造延伸至與該電光晶片封裝體的該外橫向邊緣的該部分對應的該電光晶元的邊緣；及 一塑模化合物材料，配置在該重分佈層之上且部分地圍繞該電光晶元，其中該塑模化合物材料不配置在該多個光纖對準構造之內，且其中該塑模化合物材料不配置在該重分佈層之中的該開口之內。
  17. 如申請專利範圍第16項之電光晶片封裝體，其中該重分佈層包含以中介介電材料層彼此分隔開的一個以上導電繞線層，其中該一個以上導電繞線層包含導電跡線，其將該電光晶元的輸入/輸出墊的電連線分佈到在比該電光晶元大的一區域內的相應位置。
  18. 如申請專利範圍第16項之電光晶片封裝體，其中在該重分佈層之中的該開口係延伸穿過該重分佈層的整個厚度。
  19. 如申請專利範圍第16項之電光晶片封裝體，其中在該重分佈層之中的該開口的形狀和尺寸設計為橫向包圍在該電光晶元內形成的該多個光纖對準構造的至少三個相鄰側。
  20. 如申請專利範圍第16項之電光晶片封裝體，其中該多個光纖對準構造係形成為多個v形槽，其以並排排列加以定位並且定向為在垂直於與該電光晶片封裝體的該外橫向邊緣的該部分對應的該電光晶元的邊緣的第一方向上彼此平行而延伸。
  21. 如申請專利範圍第20項之電光晶片封裝體，其中該多個v形槽係根據在該多個v形槽的各相鄰對之間在垂直於該第一方向的第二方向上測得的實質相等的中心到中心間距而加以配置。
  22. 如申請專利範圍第21項之電光晶片封裝體，其中在該第二方向測得的在該重分佈層之中的該開口的尺寸係大於在該第二方向測得的該多個v形槽的總尺寸。
  23. 如申請專利範圍第16項之電光晶片封裝體，其中該塑模化合物材料係加以平坦化以暴露該電光晶元的頂表面。
  24. 如申請專利範圍第16項之電光晶片封裝體，更包含： 一底膠填充材料，配置在該電光晶元與該重分佈層之間。
  25. 如申請專利範圍第16項之電光晶片封裝體，更包含： 一積體電路晶元，覆晶連接至該重分佈層，其中該塑模化合物材料亦配置在該積體電路晶元的周圍。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7222425B2 (ja) * 2019-06-17 2023-02-15 日本電信電話株式会社 光回路ウェハ
US11694939B2 (en) * 2020-05-22 2023-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package, integrated optical communication system
US11561348B2 (en) * 2020-11-12 2023-01-24 Alpine Optoelectronics, Inc. Optical alignment systems and methods
US20230076917A1 (en) * 2021-09-09 2023-03-09 Intel Corporation Glass interposer optical switching device and method

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6964881B2 (en) * 2002-08-27 2005-11-15 Micron Technology, Inc. Multi-chip wafer level system packages and methods of forming same
US8884422B2 (en) * 2009-12-31 2014-11-11 Stmicroelectronics Pte Ltd. Flip-chip fan-out wafer level package for package-on-package applications, and method of manufacture
US9964719B1 (en) 2017-04-28 2018-05-08 Cisco Technology, Inc. Fan-out wafer level integration for photonic chips
WO2019050477A1 (en) * 2017-09-06 2019-03-14 Agency For Science, Technology And Research PHOTONIC INTEGRATED CIRCUIT BOX AND METHOD FOR FORMING THE SAME
US10930628B2 (en) 2018-06-27 2021-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Photonic semiconductor device and method
US10866373B2 (en) * 2018-06-27 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Optical transceiver and manufacturing method thereof

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US20240170387A1 (en) 2024-05-23
KR20220140571A (ko) 2022-10-18
EP4103988A1 (en) 2022-12-21
US11823990B2 (en) 2023-11-21
EP4103988A4 (en) 2024-04-10
CN115104054A (zh) 2022-09-23
JP2023513222A (ja) 2023-03-30

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