TW202013767A - 封裝結構及其製造方法 - Google Patents

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TW202013767A
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TW
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integrated circuit
layer
system integrated
soic
semiconductor substrate
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TW107139400A
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廖祐廣
蔡承竣
余振華
陳方正
邱文智
巫秉融
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台灣積體電路製造股份有限公司
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Abstract

一種封裝結構包括多個第一晶粒以及絕緣包封體。所述多個第一晶粒各自包括具有彎曲型圖案的第一波導路徑的第一波導層，其中所述多個第一晶粒的所述第一波導層彼此光學耦合以形成光路。所述絕緣包封體包封所述多個第一晶粒。

Description

封裝結構及其製造方法
本發明實施例是有關於一種封裝結構及其製造方法。
光學模組（涉及光學訊號）用於需要高性能、緊湊封裝及低功耗的高速光通信系統中。光學模組符合通信速度高達100 Gbps以上的各種國際標準規範。目前，半導體封裝件中光學模組的製造製程相當複雜且高成本。
本發明實施例提供一種包括多個第一晶粒及絕緣包封體的封裝結構。所述多個第一晶粒中的每一個包括具有彎曲型圖案的第一波導路徑的第一波導層，其中所述多個第一晶粒的所述多個第一波導層彼此光學耦合以形成光路。所述絕緣包封體包封所述多個第一晶粒。
以下公開內容提供了許多不同的實施例或實施例，用於實現所提供主題的不同特徵。以下描述元件以及佈置的具體示例以簡化本公開。當然，這些僅僅是示例而非旨在進行限制。舉例來說，在下面的描述中將第一特徵形成在第二特徵“之上”或在第二特徵“上” 可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵，進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本發明實施例可能在各種實例中重複使用參照編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在…下”、“在…下方”、“下部”、 “在…上”、“在…上方”、“上部”等空間相對性用語來闡述圖中所示一個元件或特徵與另一（其他）元件或特徵的關係。空間相對性用語旨在除圖中所繪示取向外還囊括裝置在使用或操作中的不同取向。設備可具有另外的取向（旋轉90度或其他取向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
本發明實施例也可包括其他特徵及製程。舉例來說，可包括測試結構，以說明對三維（three-dimensional，3D）封裝或三維積體電路（three-dimensional integrated circuit，3DIC）裝置進行驗證測試。所述測試結構可例如包括在重佈線層中或在襯底上形成的測試接墊，以使得能夠對3D封裝或3DIC進行測試、對探針及/或探針卡（probe card）進行使用等。可對中間結構以及最終結構執行驗證測試。另外，本文中所公開的結構及方法可結合包括對已知良好晶粒（known good die）進行中間驗證的測試方法來使用，以提高良率（yield）並降低成本。
圖1至圖8以及圖10至圖17是示出根據本公開的一些實施例製造封裝結構的各個階段的示意性剖視圖。圖9A至圖9D是示出根據本公開的一些實施例的封裝結構中的系統積體電路的光波導路徑的示意性平面圖。圖18是示出根據本公開的一些實施例的封裝結構中的系統積體電路及半導體裝置的相對位置的示意性俯視圖。圖23以及圖24是示出根據本公開的一些實施例的封裝結構的製造方法的流程圖。
實施例旨在提供進一步的解釋，但不用於限制本公開的範圍。在一些實施例中，所述製造方法是晶圓級封裝製程的一部分。為了說明的目的，在圖1至圖8中，示出了六個系統積體電路（system-on-integrated circuits）SoIC以表示半導體晶圓（wafer）的多個系統積體電路，並且在圖10至圖17中，示出了包括具有五個系統積體電路SoIC的封裝結構P1來代表遵照例如所述製造方法而獲得的封裝結構。在其他實施例中，可示出一個或多個系統積體電路SoIC表示包含在半導體晶圓中的複數個系統積體電路或包含在（半導體）封裝結構中的複數個系統積體電路，且可示出一個或多個封裝結構P1代表遵照所述（半導體）製造方法而獲得的複數個（半導體）封裝結構，但本公開不限於此。
參照圖1，在一些實施例中，提供半導體晶圓100以及半導體晶圓200。在一些實施例中，半導體晶圓100及半導體晶圓200可以由矽或其他半導體材料製成（例如，元素半導體材料，諸如鍺（germanium）；化合物半導體，諸如碳化矽（silicon carbide）、砷化鎵（gallium arsenic）、砷化銦（indium arsenide）或磷化銦（indium phosphide）；合金半導體，例如矽鍺（silicon germanium）、矽鍺碳化物（silicon germanium carbide）、磷化鎵砷（gallium arsenic phosphide）或磷化鎵銦（gallium indium phosphide）；或類似物等）。
在某些實施例中，半導體晶圓100包括具有主動表面110a的半導體襯底110、設置在主動表面110a上的內連線結構120及嵌置半導體襯底110中且電連接到內連線結構120的矽穿孔（through silicon via，TSV）130。
在一個實施例中，半導體襯底110的材料可包括矽襯底，所述矽襯底包括形成在所述矽襯底中的主動元件（例如，電晶體及/或例如N型金屬氧化物半導體（n-type metal oxide semiconductor，NMOS）及/或P型金屬氧化物半導體（p-type metal oxide semiconductor，PMOS）裝置等的記憶體）及/或被動元件（例如，電阻器、電容器、電感器等）。在某些實施例中，這種主動元件及被動元件是透過生產線前段（front end of line，FEOL）製程製造的。在替代性實施例中，半導體襯底110可為塊狀矽襯底（bulk silicon substrate），例如塊狀單晶矽襯底、經摻雜矽襯底、未經摻雜矽襯底或絕緣體上矽（silicon on insulator，SOI）襯底，其中經摻雜矽襯底的摻雜劑可為N型摻雜劑、P型摻雜劑或它們的組合。本公開不限於此。
在一個實施例中，內連線結構120形成在半導體襯底110的主動表面110a上。在某些實施例中，內連線結構120可以包括交替堆疊的一個或多個層間介電層122及一個或多個圖案化導電層124。在一個實施例中，內連線結構120可以在生產線後段（back end of line，BEOL）製程中形成。舉例來說，層間介電層122可以是氧化矽層、氮化矽層、氮氧化矽層或由其他合適的介電材料形成的介電層，並且可透過沉積等形成層間介電層122。舉例來說，圖案化導電層124可以是圖案化的銅層或其他合適的圖案化金屬層，且可透過電鍍或沉積形成圖案化導電層124。然而，本公開不限於此。在一些實施例中，可透過雙重鑲嵌方法（dual-damascene method）形成圖案化導電層124。
如圖1所示，舉例來說，圖案化導電層124的最頂層的頂表面透過層間介電層122的最頂層以可觸及的方式顯露出。另外，圖案化導電層124的最頂層的頂表面與層間介電層122的最頂層的頂表面之間存在高共面性。層間介電層122及圖案化導電層124的層數可以小於或大於圖1中所示的數量，並且可基於需求及/或設計佈局來指定；本公開並不特別限定於此。
在一個實施例中，矽穿孔130嵌置在半導體襯底110中且從主動表面110a延伸到半導體襯底110中。如圖1所示，舉例來說，矽穿孔130的頂表面被半導體襯底110的主動表面110a暴露出來並且與半導體襯底110的主動表面110a實質上齊平，使得矽穿孔130實體地連接到內連線結構120的圖案化導電層124的最底層。在一些實施例中，矽穿孔130的材料可以是銅、銅合金或其他合適的金屬材料。矽穿孔130的數量、形狀及尺寸可以基於需求來選擇，並不限於本公開。
在某些實施例中，半導體晶圓200包括具有主動表面210a的半導體襯底210、設置在主動表面210a上的內連線結構220及嵌置半導體襯底210中且電連接到內連線結構220的矽穿孔230。
在一個實施例中，半導體襯底210的材料可包括矽襯底，所述矽襯底包括形成在所述矽襯底中的主動元件（例如，電晶體及/或例如N型金屬氧化物半導體（NMOS）及/或P型金屬氧化物半導體（PMOS）裝置等的記憶體）及/或被動元件（例如，電阻器、電容器、電感器等）。在某些實施例中，這種主動元件及被動元件是透過生產線前段（FEOL）製程製造的。在替代性實施例中，半導體襯底210可為塊狀矽襯底，例如塊狀單晶矽襯底、經摻雜矽襯底、未經摻雜矽襯底或絕緣體上矽襯底，其中經摻雜矽襯底的摻雜劑可為N型摻雜劑、P型摻雜劑或它們的組合。本公開不限於此。
在一個實施例中，內連線結構220形成在半導體襯底210的主動表面210a上。在某些實施例中，內連線結構220可以包括交替堆疊的一個或多個層間介電層222及一個或多個圖案化導電層224。在一個實施例中，內連線結構220可以在生產線後段（BEOL）製程中形成。舉例來說，層間介電層222可以是氧化矽層、氮化矽層、氮氧化矽層或由其他合適的介電材料形成的介電層，並且可透過沉積等形成層間介電層222。舉例來說，圖案化導電層224可以是圖案化的銅層或其他合適的圖案化金屬層，並且可透過電鍍或沉積形成圖案化導電層224。然而，本公開不限於此。在一些實施例中，可透過雙重鑲嵌方法形成圖案化導電層224。
如圖1所示，舉例來說，圖案化導電層224的最頂層的頂表面可由層間介電層222的最頂層以可觸及的方式顯露出。另外，圖案化導電層224的最頂層的頂表面與層間介電層222的最頂層的頂表面之間存在高共面性。層間介電層222及圖案化導電層224的層數可以小於或大於圖1中所示的數量，並且可以基於需求及/或設計佈局來指定；本公開並不特別限定於此。
在一個實施例中，矽穿孔230嵌置在半導體襯底210中且從主動表面210a延伸到半導體襯底210中。如圖1所示，舉例來說，矽穿孔230的頂表面被半導體襯底210的主動表面210a暴露出來並且與半導體襯底110的主動表面110a實質上齊平，從而使得矽穿孔230實體地連接到內連線結構220的圖案化導電層224的最底層。在一些實施例中，矽穿孔230的材料可以是銅、銅合金或其他合適的金屬材料。矽穿孔230的數量、形狀及尺寸可以基於需求來選擇，並不限於本公開。
在一個實施例中，半導體襯底110可以與半導體襯底210相同，但是本公開不限於此。在替代性實施例中，半導體襯底110可以與半導體襯底210不同。
參照圖1及圖2，在一些實施例中，拾取半導體晶圓200並將半導體晶圓200放置在半導體晶圓100上，且透過混合結合（Hybrid bonding）將半導體晶圓200結合到半導體晶圓100。如圖1及圖2所示，在某些實施例中，半導體襯底110的主動表面110a面向半導體襯底210的主動表面210a，其中層間介電層122分別支撐於間隙介電層222，圖案化導電層124分別支援圖案化導電層224。換句話說，例如，層間介電層122與層間介電層222對準，並且圖案化導電層124與圖案化導電層224對準。
在一個實施例中，透過層間介電層122、層間介電層222、圖案化導電層124及圖案化導電層224，半導體晶圓100及半導體晶圓200以混合結合彼此結合。舉例來說，混合結合製程可包括親水性融合結合製程（hydrophilic fusion bonding process）或疏水性融合結合製程（hydrophobic fusion bonding process）。在一個實施例中，執行親水性融合結合製程，其中可工作的結合溫度（workable bonding temperature）大約在200℃至400℃的範圍內，並且可工作的結合壓力（workable bonding pressure）大約大於1 J/m 2；然而，本公開並不特別限定於此。
在某些實施例中，如圖2所示，在混合結合製程之後，於半導體晶圓100及半導體晶圓200之間存在有結合介面（bonding interface）IF1，其中半導體晶圓100的層間介電層122的最頂層及半導體晶圓200的層間介電層222的最頂層是實體地連接，且半導體晶圓100的圖案化導電層124的最頂層以及半導體晶圓200的圖案化導電層224的最頂層是實體地連接。在半導體晶圓100的圖案化導電層124的最頂層以及半導體晶圓200的圖案化導電層224的最頂層之間存在金屬-金屬結合（metal-to-metal bonding），且在半導體晶圓100的層間介電層122的最頂層以及半導體晶圓200的層間介電層222的最頂層之間存在介電質-介電質結合（dielectric-to-dielectric bonding）。換句話說，半導體襯底110以及半導體襯底210例如是位於結合介面IF1的兩個不同側。在某些實施例中，如圖2所示，半導體襯底110及半導體襯底210透過圖案化導電層124以及圖案化導電層224彼此電連接。如圖2所示，舉例來說，這種結合方法被稱為晶圓-晶圓結合（wafer-to-wafer bonding），但是本公開不限於此。
參照圖3，在一些實施例中，在半導體襯底210上執行平坦化步驟以暴露矽穿孔230的底表面230b。如圖3所示，舉例來說，移除半導體襯底210的一部分以形成半導體襯底210'，其中半導體襯底210'的底表面210b暴露出矽穿孔230的底面230b。在一些實施例中，平坦化步驟可包括研磨製程或化學機械拋光（chemical mechanical polishing，CMP）製程。在平坦化步驟之後，可任選地執行清潔步驟以例如清潔及移除從平坦化步驟產生的殘留物。然而，本公開不限於此，並且平坦化步驟可以透過任何其他合適的方法來執行。如圖3所示，舉例來說，矽穿孔230的底表面230b與半導體襯底210'的底表面210b實質上齊平（levelled）。換句話說，TSV230的底表面230b與半導體襯底210'的底表面210b實質上共面（coplanar）。在矽穿孔230的底表面230b以及半導體襯底210'的底表面210b之間存在高共面性。由於高共面性及高平坦度，對後續形成膜層的形成是有益的。
在替代性實施例中，圖25至圖27中描繪的晶片-晶圓（chip-to-wafer）結合方法可用於代替圖1至圖3中描述的製程。舉例來說，在混合結合製程之前，在半導體晶圓200上執行切割（或單體化）製程（dicing or singulation process）以形成多個部分，其被稱為電積體電路元件（electric integrated circuit component）EIC。在某些實施例中，如圖25所示，拾取電積體電路元件EIC並放置在半導體晶圓100上，其中半導體晶圓100的層間介電層122與電積體電路元件EIC的層間介電層222對齊，半導體晶圓100的圖案化導電層124與電積體電路元件EIC的圖案化導電層224對齊，並且進行上述親水性融合結合製程以將電積體電路元件EIC接合到半導體晶圓100上。如圖26所示，在一些實施例中，然後形成絕緣包封體IM1以覆蓋半導體晶圓100並包封電積體電路元件EIC。絕緣包封體IM1的最大厚度可以大於電積體電路元件EIC的厚度。在一些實施例中，絕緣包封體IM1可以由化學氣相沉積（chemical vapor deposition，CVD）製程或其他合適的沉積製程共形地形成。此外，絕緣包封體IM1可包括氧化矽，氮化矽及/或四乙氧基矽烷（tetraethoxysilane，TEOS），其對光學訊號是光學透明的。在一些實施例中，半導體襯底210可經歷預薄化製程（pre-thinning process）以利於絕緣包封體IM1的形成。舉例來說，上述預薄化製程可包括化學機械拋光製程、機械研磨製程、其組合、或其他合適的移除製程。然後，如圖27所示，在一些實施例中，對絕緣包封體IM1進行研磨或拋光製程以部分地去除絕緣包封體IM1及電積體電路元件EIC，直到電積體電路元件EIC的矽穿孔230暴露出來。舉例來說，絕緣包封體IM1以及電積體電路元件EIC可以透過化學機械拋光製程、機械研磨製程、其組合、或其他合適的移除製程而部分地被移除。在執行研磨或拋光製程後，電積體電路元件EIC由絕緣包封體IM1側向地（laterally）封裝，電積體電路元件EIC及絕緣包封體IM1的經研磨或經拋光的表面為彼此實質上共面。此外，絕緣包封體IM1與電積體電路元件EIC的側壁實體地接觸。在替代性實施例中，可以在圖25至圖27中描述的製程中切換對半導體晶圓100以及半導體晶圓200的應用。
參照圖4，在一些實施例中，提供半導體晶圓300。在某些實施例中，半導體晶圓300包括具有表面310a的半導體襯底310、設置在表面310a上的光波導層320、及設置在光波導層320中的導通孔330。
在一個實施例中，半導體襯底310是光波導層320及導通孔330的形成的支撐載體。半導體襯底310可以是例如裸矽襯底、回收矽襯底等。然而，本公開不限於此。在一些實施例中，半導體襯底310的材料可以與半導體襯底110及半導體襯底210的材料相同。在其他實施例中，半導體襯底310的材料可以與半導體襯底110及半導體襯底210的材料不同。
在一個實施例中，導通孔330貫穿光波導層320並實體地接觸半導體襯底310的表面310a。如圖4所示，導通孔330的頂表面330a與光波導層320的頂表面320a為實質上平齊且實質上共面，並且導通孔330的底表面330b與光波導層320的底表面320b為實質上平齊且實質上共面。換句話說，導通孔330的底表面330b由光波導層320以可觸及的方式顯露出，以例如與後來形成的元件電連接。在一些實施例中，導通孔330可以是圖案化的銅層或其他合適的圖案化金屬層，導通孔330可以透過電鍍、蝕刻以及電鍍/沉積製程形成，本公開不限於此。
在一個實施例中，如圖4所示，光波導層320包括第一介電層322及第二介電層324，其中第二介電層324嵌置於第一介電層中322中。在一些實施例中，第一介電層322及第二介電層324可以由介電材料形成，例如氧化矽（SiOx，其中x＞ 0）、氧氮化矽（SiOxNy、其中x 、y＞ 0）、氮化矽（SiNx、其中x＞ 0）、低介電常數（low-k）材料或其組合，並且可以透過使用化學氣相沉積製程形成。在一些實施例中，第二介電層324可以由矽製成，並且可以透過沉積形成。
在本發明實施例中，第二介電層324用作傳輸光學訊號的光學訊號通道，其中第二介電層324的折射率大於第一介電層322的折射率。舉例來說，第一介電層322可以由氧化矽製成，並且第二介電層324可以由氮化矽製成。然而，本公開不限於此，並且在替代性實施例中，只要滿足上述條件（第二介電層324的折射率大於第一介電層322的折射率），第一介電層322以及第二介電層324可用其他可應用的材料來製成。光學訊號例如是脈衝光、具有連續波（continuous wave，CW）的光或其組合。
在替代性實施例中，光波導層320可包括一個或多個第一介電層322及一個或多個第二介電層324，其中第二介電層324夾在兩個相臨的第一介電層322之間，以形成多層結構。在這種實施例中，沿著堆疊方向Z，在多層結構內部中于不同高度形成作為第二介電層324的膜層可以相互連接（透過具有與第二介電層324相同的材料製成的特徵）以便於透過其發送光學訊號。換句話說，光學訊號例如可以在不同層的第二介電層324之間傳輸。然而，本公開不限於此。
參照圖4及圖5，在一些實施例中，圖3中描繪的結構（例如，與半導體晶圓100結合的半導體晶圓200）被拾取並放置在半導體晶圓300上，並且透過混合結合而結合到半導體晶片300。如圖4及圖5所示，在某些實施例中，半導體襯底210'的底表面210b面向光波導層320的底表面320b，其中矽穿孔230與導通孔330實體地接觸，並且層間介電層222的最頂層與第一介電層322的表面實體地接觸，第一介電層322的所述表面是遠離半導體襯底310的表面310a。在一個實施例中，透過半導體襯底210'、矽穿孔230、第一介電層322及導通孔330、與半導體晶圓100結合的半導體晶圓200透過混合結合進一步結合到半導體晶圓300。舉例來說，混合結合製程可包括親水性融合結合製程或疏水性融合結合製程。在一個實施例中，執行親水性融合結合製程，其中可工作的結合溫度大約在200℃至400℃的範圍內，並且可工作的結合壓力大約大於1 J/m2；然而，本公開不限於此。
在一些實施例中，如圖5所示，在混合結合製程之後，於半導體晶圓200及半導體晶圓300之間存在有結合介面IF2，其中半導體晶圓200的矽穿孔230及半導體晶圓300的導通孔330是實體地連接，半導體晶圓200的半導體襯底210'及半導體晶圓300的第一介電層322是實體地連接。在半導體晶圓200的矽穿孔230與半導體晶圓300的導通孔330之間存在金屬-金屬結合，且在半導體晶圓200的半導體襯底210'及半導體晶圓300的第一介電層322之間存在介電質-介電質結合。換句話說，半導體襯底210'及半導體襯底310位於結合介面IF2的兩個不同側面，半導體襯底110及半導體襯底310例如是位於結合介面IF2的兩個不同側面。在某些實施例中，如圖5所示，矽穿孔130以及導通孔330是透過圖案化導電層124，圖案化導電層224及矽穿孔230彼此電連接。如圖5所示，舉例來說，這種結合方法被稱為晶圓-晶圓結合，但是本公開不限於此。
參照圖6，在一些實施例中，執行平坦化步驟以從半導體晶圓300移除半導體襯底310，並且導通孔330的頂表面330a由光波導層320的頂表面320a（例如第一介電層322的頂表面322a）以可觸及的方式顯露出。在某些實施例中，平坦化步驟可包括研磨製程或化學機械拋光製程。在平坦化步驟之後，可任選地執行清潔步驟以例如清潔及移除從平坦化步驟產生的殘留物。然而，本公開不限於此，並且平坦化步驟可以透過任何其他合適的方法來執行。如圖6所示，舉例來說，導通孔330的頂表面330a與光波導層320的頂表面320a為實質上平齊且實質上共面。導通孔330的頂表面330a與光波導層320的頂表面320a之間存在高共面性。
在替代性實施例中，圖28至圖30中描繪的晶片-晶圓的結合方法可用於代替圖4至圖6中描述的製程。舉例來說，在混合結合製程之前，對圖3所示的結構（例如，與半導體晶圓100結合的半導體晶圓200）上執行切割（或單體化）製程以形成多個部分PN，每個部分PN包括半導體晶圓200的一部分（例如一個電積體電路元件EIC）以及半導體晶圓100的一部分（其被稱為半導體晶片SC）。在某些實施例中，如圖28所示，拾取所述多個部分PN（每個包括一個電積體電路元件EIC以及一個半導體晶圓SC）並放置在半導體晶圓300上，其中半導體晶圓200的層間介電層222與半導體晶圓300的第一介電層322對齊，半導體晶圓200的圖案化導電層224與半導體晶圓300的導通孔330對齊，並且執行上述親水性融合結合製程以將所述多個部分PN接合到半導體晶圓300上。如圖29所示，在一些實施例中，接著形成絕緣包封體IM2以覆蓋半導體晶圓300並包封所述多個部分PN。絕緣包封體IM2的最大厚度可以大於所述多個部分PN的厚度。在一些實施例中，絕緣包封體IM2可以由化學氣相沉積製程或其他合適的沉積製程共形地形成。此外，絕緣包封體IM2可包括氧化矽、氮化矽及/或四乙氧基矽烷，其對光學訊號是光學透明的。在一些實施例中，半導體襯底110可經歷預薄化製程以利於絕緣包封體IM2的形成。舉例來說，上述預薄化製程可包括化學機械拋光製程、機械研磨製程、其組合、或其他合適的移除製程。然後，如圖30所示，在絕緣包封體IM2上進行研磨或拋光製程，以部分地移除絕緣包封體IM2及所述多個部分PN，直到所述多個部分PN的導通孔330暴露出來，在某些實施例。舉例來說，絕緣包封體IM2及所述多個部分PN可以透過化學機械拋光製程、機械研磨製程、其組合、或其他合適的移除製程而部分地被去除。在進行研磨或拋光製程之後，所述多個部分PN由絕緣包封體IM2側向地封裝，並且所述多個部分PN及絕緣包封體IM2的經研磨或經拋光的表面彼此實質上共面。此外，絕緣包封體IM2與所述多個部分PN的側壁實體地接觸。
參照圖7，在一些實施例中，執行切割（或單體化）製程。舉例來說，圖6中描繪的整個結構被翻轉（上下顛倒），並且執行切割（或單體化）製程以依序地切穿半導體晶圓300、半導體晶圓200及部分的半導體晶圓100並形成溝渠T。換句話說，執行切割製程以至少切割光波導層320、半導體襯底210'、內連線結構220、內連線結構120及半導體襯底110的部分。在一些實施例中，切割製程包括晶圓切片製程，其可包括機械刀片鋸切（mechanical blade sawing）或雷射切割（laser cutting）。本公開不限於此。
參照圖8，在一些實施例中，在半導體晶圓100上進行平坦化製程，部分地去除半導體襯底110，以形成多個彼此分離的系統積體電路SoIC。換句話說，平坦化製程是將彼此之間相互連接的多個系統積體電路SoIC分離成個體分離的多個系統積體電路SoIC。舉例來說，半導體襯底110的一部分（例如，方向Z中的溝渠T下方的半導體襯底110的部分）被平坦化製程移除，以形成多個系統積體電路SoIC，其中剩餘的半導體襯底110'仍然覆蓋矽穿孔130的底表面130b。
在某些實施例中，平坦化製程可包括研磨製程或化學機械拋光製程。在平坦化製程之後，可任選地執行清潔步驟以例如清潔及移除從平坦化製程產生的殘留物。然而，本公開不限於此，並且平坦化製程可以透過任何其他合適的方法來執行。在分離的多個系統積體電路SoIC中，多個半導體襯底110'的底表面110b之間存在高共面性，並且對後續形成膜層的形成是有益的。
在一些實施例中，在平坦化製程之前，採用固持裝置（未示出）固持光波導層320來固定圖7中所示的結構，以避免在平坦化製程或任何運輸期間發生任何損壞。舉例來說，固持裝置可以是膠帶（adhesive tape）、載體膜（carrier film）或吸持墊（suction pad），本公開不限於此。至此，系統積體電路SoIC的製造完成。
在本發明實施例中，如圖8所示，在每一個系統積體電路SoIC中，具有光波導層320的半導體晶圓300的部分被稱為光子積體電路元件PIC，半導體晶圓200的部分被稱為電積體電路元件EIC，且半導體晶圓100的部分被稱為半導體晶片SC。在一些實施例中，如圖8所示，每一個系統積體電路SoIC包含沿著方向Z相互堆疊且彼此結合（電連接）的光子積體電路元件PIC、電積體電路元件EIC及半導體晶片SC。然而，本公開不限於此；在替代性實施例中，每一個系統積體電路SoIC可以包含結合（電連接）到電積體電路元件EIC或半導體晶片SC的光子積體電路元件PIC（例如，使用圖25至圖27中描述的製程及/或圖28至圖30中描述的製程，然後接續圖7至圖8中描述的製程）。換句話說，在本公開中，每一個系統積體電路SoIC至少包含光子積體電路元件PIC。
在某些實施例中，半導體晶片SC可能包括一個或多個數位晶片、類比晶片或混合訊號晶片，例如應用專用積體電路（application-specific integrated circuit，“ASIC”）晶片、感測器晶片、無線及射頻（wireless and radio frequency，“RF”）晶片、記憶體晶片、邏輯晶片或電壓調節器晶片。在某些實施例中，半導體晶片SC還可包括相同類型或不同類型的附加半導體晶粒。在替代性實施例中，附加的半導體晶粒可以包括數位晶片、類比晶片或混合訊號晶片，例如ASIC晶片、感測器晶片、無線及射頻晶片、記憶體晶片、邏輯晶片或電壓調節器晶片。本公開不限於此。在替代性實施例中，半導體晶片SC還可以配備有一個或多個記憶體裝置。在另一個替代性實施例中，半導體晶片SC可以例如是虛設（dummy）半導體晶片。
在一些實施例中，電積體電路元件EIC是驅動器積體電路（driver integrated circuit），並且包括一個或多個半導體裝置（例如，主動元件及/或被動元件）及/或用於電連接的接線或導體。主動元件的實例包括但不限於二極體、場效電晶體（field effect transistor，FET）、金屬氧化物半導體場效電晶體（metal oxide semiconductor field effect transistor，MOSFET）、互補金屬氧化物半導體（complementary metal oxide semiconductor，CMOS）電晶體以及雙極電晶體（bipolar transistor）。被動元件的實例包括但不限於電阻器、電容器及電感器。
在一些實施例中，光子積體電路元件PIC被配置成處理、接收及/或傳輸光學訊號。因此，在一些應用中，光子積體電路元件PIC也被稱為光學晶片。舉例來說，光學訊號是展現出能夠由光子來建模的特性的電磁訊號，且所述光學訊號不同于作為由例如電子、電洞或離子等電荷所載送的訊號的電訊號。在替代性實施例中，光子積體電路元件PIC進一步包括一個或多個主動及/或被動元件，所述一個或多個主動元件及/或被動元件被配置成處理、接收、及/或傳輸透過雷射晶粒（laser die）轉換成光學訊號的電訊號/透過雷射晶粒從光學訊號轉換而成的電訊號。在替代性實施例中，光子積體電路元件PIC進一步包括例如光感測器（photo-sensor）等光檢測裝置。
如上所述，嵌置在半導體晶圓300的光波導層320中的第二介電層324用作光學訊號通道。舉例來說，在一些系統積體電路SoIC中，第二介電層324（例如圖9A中所示的光波導路徑OWP1）可以包括具有一個大於0度且小於180度的角度的曲線形式的圖案，其中所述光波導路徑OWP1具有一個進出口端IOa及一個進出口端IOb。如圖9A所示，在一個實施例中，如果考慮每一個系統積體電路SoIC的頂視圖是具有邊緣S1-S4的矩形形狀，第二介電層324可以從邊緣S1延伸到邊緣S2，其中邊緣S2不平行於邊緣S1並且與邊緣S1相鄰，邊緣S2的端部與邊緣S1的端部接觸。換一種說法，圖9A所示的光波導路徑OWP1呈彎曲線狀，其角度大於0度且小於180度，並且在邊緣S2處具有進出口端IOa，在邊緣S1處具有進出口端IOb，其中光學訊號OS可以沿著方向X及方向Y在兩個方向上傳輸。方向X及方向Y彼此不同，並且亦與方向Z不同。在一個實施例中，方向X及方向Y彼此垂直，並且亦與方向Z垂直。然而，本公開不限於此；在另一個實施例中，光波導路徑OWP1可包括多個進出口端IOa以及多個進出口端IOb，如圖9C所示。在另一替代性實施例中，光波導路徑OWP1可包括多於一個的大於0度且小於180度的角度，並且具有一個或多個進出口端IOa及/或一個或多個進出口端IOb。
舉另一例來說，在一些系統積體電路SoIC中，第二介電層324（例如圖9B中所示的光波導路徑OWP2）可以包括直線形式的圖案，其中光波導路徑OWP2有一個進出口端IOa及一個進出口端IOb。如圖9B所示，在一個實施例中，如果考慮每一個系統積體電路SoIC的頂視圖是具有邊緣S1~S4的矩形形狀，則第二介電層324可以從邊緣S2延伸到邊緣S4，邊緣S2與邊緣S4平行且相對，邊緣S2不與邊緣S4接觸。換句話說，圖9B中描繪的光波導路徑OWP2呈直線形式並且在邊緣S2處具有進出口端IOa並且在邊緣S4處具有進出口端IOb，其中光學訊號OS可以沿著無論是方向X還是方向Y傳輸。然而，本公開不限於此；在另一個實施例中，光波導路徑OWP2可以包括多個進出口端IOa及多個進出口端IOb，如圖9D所示。為簡單起見，圖9A至圖9D中所示的系統積體電路SoIC的俯視圖被描繪為矩形形狀以用於說明目的，然而本公開不限於此。在替代性實施例中，每一個系統積體電路SoIC的俯視圖可以包括圓形、橢圓形、方形或多邊形。
在一個實施例中，系統積體電路SoIC中的至少一些可以包括位於圖9A至圖9D中所示的光波導路徑OWP1 / OWP2上的附加光學裝置（例如，調製器（modulator）、光柵耦合器（grating coupler）、邊緣耦合器（edge coupler）、濾波器（filter）或其組合），本公開不限於此。在一些實施例中，進出口端IOa及/或IOb處的光學訊號路徑可包括各種設計，例如不同的材料，錐形波導路徑等，以最小化系統積體電路SoIC的光學耦合中的光學損耗（optical loss）。本公開不限於此。
在一些實施例中，一個系統積體電路SoIC中的一個半導體晶片SC處理第一個電訊號並傳輸第二電訊號（例如，第一電訊號的回饋）到所述系統積體電路SoIC中的一個電積體電路元件EIC。所述系統積體電路SoIC的所述電積體電路元件EIC將第二電訊號傳輸到所述系統積體電路SoIC的一個光子積體電路元件PIC。所述系統積體電路SoIC的所述光子積體電路元件PIC接收並處理所述第二電訊號，以將所述第二電訊號轉換為光學訊號後將所述光學訊號傳輸到另一個系統積體電路SoIC中一個光子積體電路元件PIC。所述另一個系統積體電路SoIC的所述光子積體電路元件PIC接收並處理所述光學訊號，以將所述光學訊號轉換回所述第二電訊號後將所述第二電訊號傳輸到所述另一個系統積體電路SoIC的一個電積體電路元件EIC。所述另一個系統積體電路SoIC的所述電積體電路元件EIC傳輸所述第二電訊號到所述另一個系統的一個半導體晶片SC進行處理。透過這種架構，可以減少電訊號損耗且可以縮短訊號傳輸的時間。換句話說，系統積體電路SoIC彼此光學耦合（optically coupled）並且彼此光學通信（optically communicated）。
參照圖10，在一些實施例中，根據圖23的步驟S10，提供半導體襯底410，其具有內連線結構420及矽穿孔430。在某些實施例中，半導體襯底410具有主動表面410a，其中內連線結構420設置在主動表面410a上，且矽穿孔430嵌置在半導體襯底410中並電連接到內連線結構420。半導體襯底410的材料及形成可以與圖1中描述的半導體襯底110及/或半導體襯底210的材料及形成相同或相似，因此這裡不再重複。
在一些實施例中，內連線結構420形成在半導體襯底410的主動表面410a上。在某些實施例中，內連線結構420可以包括交替堆疊的一個或多個層間介電層422及一個或多個圖案化導電層424。層間介電層422及圖案化導電層424的層數可以小於或大於圖10中所示的數量，並且可以基於需求及/或設計佈局來指定；本公開不限於此。舉例來說，如圖10所示，圖案化導電層424的最頂層的頂表面可由層間介電層422的最頂層以可觸及的方式顯露出。在圖案化導電層424的最頂層的頂表面及層間介電層422的最頂層之間存在高共面性。內連線結構420的材料及形成可以與圖1中描述的內連線結構120及/或內連線結構220的材料及形成相同或相似，因此這裡不再重複。
在一些實施例中，矽穿孔430嵌置在半導體襯底410中且從主動表面410a延伸到半導體襯底410中。如圖10所示，舉例來說，矽穿孔430的頂表面被半導體襯底410的主動表面410a暴露出來並且與半導體襯底410的主動表面410a為實質上平齊，從而使得矽穿孔430實體地連接到內連線結構420的圖案化導電層424的最底層。矽穿孔430的材料及形狀可以與圖1中描述的矽穿孔130及/或矽穿孔230的材料及形狀相同或相似，因此這裡不再重複。
繼續參照圖10，在某些實施例中，根據圖23的步驟S20（例如，涉及圖24的步驟S210、S220、S230），系統積體電路SoIC設置在半導體襯底410上。在某些實施例中，系統積體電路SoIC可包括圖9A中所描繪的具有特定圖案的第二介電層324、圖9B中所描繪的具有特定圖案的第二介電層324、圖9C中所描述的具有特定圖案的第二介電層324、或圖9D中所描繪的具有特定圖案的第二介電層324。然而，本公開不限於此。在其他實施例中，系統積體電路SoIC可以包括由圖9A至圖9D中所描繪的具有特定圖案的第二介電層324之中的至少兩個，例如圖9A及9B、圖9A及9C、圖9A及9D、圖9A、9B及9C、圖9A、9C及9D、圖9B、9C及9D、或圖9A、9B、9C及9D中所描繪的具有特定圖案的第二介電層324。在一些實施例中，如圖10所示，具有圖8繪示的中光子積體電路元件PIC、電積體電路元件EIC及半導體晶片SC的堆疊結構的系統積體電路SoIC被拾取並放置在半導體襯底410上，且與半導體襯底410接合。
系統積體電路SoIC可以透過以下步驟設置在半導體襯底410上，但是本公開不限於這裡描述的步驟以及技術方法。儘管製造方法的步驟被示出並描述為一系列動作或事件，但是應當理解，這些動作或事件的所示順序不應被解釋為限制意義。另外，並非所有示出的製程或步驟都需要實施用以實現本公開的一個或多個實施例，且可以使用額外的製程或步驟來實現本公開的一個或多個實施例。出於說明的目的，舉例來說，在圖10至圖17中僅示出了五個系統積體電路SoIC。然而，基於需求及/或設計佈局，系統積體電路SoIC的數量可以多於五個或少於五個，但本公開不限於此。
舉例來說，如圖10所示，透過混合結合，系統積體電路SoIC與半導體襯底410結合。也就是說，混合結合介面位於系統積體電路SoIC及半導體襯底410之間。在一些實施例中，光子積體電路元件PIC透過實體地連接導通孔330及圖案化導電層424的最頂層而與內連線結構420電連接。換句話說，系統積體電路SoIC與嵌置在半導體襯底410中的矽穿孔430電連接。
舉例來說，混合結合製程可包括親水性融合結合製程或疏水性融合結合製程。在一個實施例中，執行親水性融合結合製程，其中可工作的結合溫度大約在200℃至400℃的範圍內，並且可工作的結合壓力大約大於1 J/m2；然而，本公開並不特別限定於此。
在某些實施例中，根據圖24的步驟S210，在將系統積體電路SoIC放置在半導體襯底410上之前，提供具有一個或多個彎曲部分及一個或多個非彎曲部分的預定光波導路徑。在一些實施例中，所述預定光波導路徑用於系統積體電路SoIC的佈局（例如，用於確定半導體襯底410上的系統積體電路SoIC的定位位置）。舉例來說，所述預定光波導路徑可以包括投影於設置在半導體襯底410上方的內連線結構420上的所述預定光波導路徑的虛擬投影，但本公開不限於此。
在某些實施例中，根據圖24的步驟220，系統積體電路SoIC基於所述預定光波導路徑被放置在半導體襯底410上。在一些實施例中，對應於所述預定光波導路徑的一個或多個彎曲部分的位置，將系統積體電路SoIC的第一群組放置在設置於半導體襯底410上方的內連線結構420上，且系統積體電路SoIC的第一群組是具有圖9A（或圖9C）所示的特定圖案的第二介電層324的系統積體電路SoIC（步驟S222圖24）。在其他實施例中，對應於所述預定光波導路徑的一個或多個非彎曲部分的位置，系統積體電路SoIC的第二群組可以可選地放置在設置於半導體襯底410上方的內連線結構420上，且系統積體電路SoIC的第二群組是具有圖9B（或圖9D）所示的特定圖案的第二介電層324的系統積體電路SoIC（圖24的可選的步驟S224）。然而，本公開不限於此，步驟S222及步驟S224的順序在圖24中描述的製程中是可互換的。在替代性實施例中，基於需求及/或設計佈局，步驟S222可以是可選步驟，而步驟S224為必要步驟。
在某些實施例中，按照圖24的步驟230，在基於所述預定光波導路徑將系統積體電路SoIC放置在半導體襯底410上之後，系統積體電路SoIC是混合結合至半導體襯底410。例如，在系統積體電路SoIC的第一群組被放置在半導體襯底410與所述預定光波導路徑的一個或多個彎曲部分的相應位置處上之後，根據圖24的步驟232，系統積體電路SoIC的第一群組被混合結合到半導體襯底410。在發生有可選步驟224的其他實施例中，系統積體電路SoIC的第二群組放置在半導體襯底410與所述預定光波導路徑的一個或多個非彎曲部分的相應位置處上之後，根據圖24的可選步驟234，系統積體電路SoIC的第二群組被混合結合到半導體襯底410。然而，本公開不限於此，步驟S232及步驟S234的順序在圖24中描述的製程中是可互換的。在替代性實施例中，基於需求及/或設計佈局，步驟S232可以是可選的步驟，而步驟S244為必要步驟。
舉例來說，在圖24的步驟230中，在不同的混合結合製程（例如步驟S232及步驟234）中，系統積體電路SoIC的第一群組及系統積體電路SoIC的第二群組可以混合結合到半導體襯底410。透過這種方式，可以同時進行光學測量，以確保系統積體電路SoIC的定位架構與所述預定光波導徑相匹配，從而實現配置於半導體襯底410上的系統積體電路SoIC之間的高光學耦合性能（high optical coupling efficiency）。然而，在替代性實施例中，在一個單獨的混合結合製程中，系統積體電路SoIC的第一群組及系統積體電路SoIC的第二群組可以混合結合到半導體襯底410。另外，在其他一些實施例中，系統積體電路SoIC的群組數可以根據設計佈局及需求大於2，其中具有一個或多個彎曲部分及一個或多個非彎曲部分的所述預定光波導路徑可以在光學檢查期間多次映射（投射），以根據需要獲得可接受的光學耦合性能；本公開不限於此。
參照圖11，在一些實施例中，在半導體襯底410上設置系統積體電路SoIC之後，對系統積體電路SoIC執行預薄化步驟以移除部分的半導體襯底110'，其中矽穿孔130的底表面130b仍嵌置半導體襯底110'中，如圖11所示。在一些實施例中，預薄化步驟可包括研磨製程或化學機械拋光製程。在預薄化步驟之後，可以可選地執行清潔步驟以例如清理及移除從預薄化步驟產生的殘留物。
參照圖12，在一些實施例中，在預薄化步驟之後，根據圖23的步驟30，在半導體襯底410上共形地（conformally）形成絕緣包封體500。如圖12所示，舉例來說，絕緣包封體500包封系統積體電路SoIC並覆蓋由系統積體電路SoIC暴露出來的內連線結構420的一部分。在一些實施例中，絕緣包封體500對要由系統積體電路SoIC處理的光學訊號是光學透明的（optically transparent），且絕緣包封體500可以是氧化物（例如氧化矽、氮化矽及/或四乙氧基矽烷）或用於間隙填充的任何合適的絕緣材料，並可以透過沉積（例如化學氣相沉積製程）形成。本公開不限於此。如圖12所示，系統積體電路SoIC由絕緣包封體500覆蓋。
參照圖13，在一些實施例中，在形成絕緣包封體500之後，在絕緣包封體500上進行平坦化步驟以形成絕緣包封體500'，絕緣包封體500'露出系統積體電路SoIC的矽穿孔130的底表面130b。舉例來說，移除絕緣包封體500的一部分以形成具有平坦且平面表面的絕緣包封體500'，如圖13所示。也就是說，例如，在平坦化步驟之後，矽穿孔130的底表面130b與絕緣包封體500'的頂表面500a為實質上平齊且實質上共面。在某些實施例中，平坦化步驟可包括研磨製程或化學機械拋光製程。在平坦化步驟之後，可任選地執行清潔步驟以例如清潔及移除從平坦化步驟產生的殘留物。
參照圖14，在一些實施例中，根據圖23的步驟S40，多個導電柱CP形成在絕緣包封體500'中。如圖14所示，舉例來說，導電柱CP嵌置於絕緣包封體500'中並穿透絕緣包封體500'，導電柱CP的底表面S5由絕緣包封體500'的底表面500b以可觸及的方式顯露出且實體地連接到內連線結構420的圖案化導電層424的最頂層，以及導電柱CP的頂表面S6由絕緣包封體500'的頂表面500a以可觸及的方式顯露出。在圖14中，僅示出了兩個導電柱CP，但是本公開不限於此。根據需求，導電柱CP的數量可以是一個或多於一個。
在一些實施例中，導電柱CP的形成可包括形成多個開口穿透絕緣包封體500'以暴露內連線結構420的圖案化導電層424的最頂層的部分，並在所述多個開口中形成導電材料（未示出）形成多個導電柱CP，其連接到圖案化導電層424的最頂層的暴露部分。所述多個開口可以例如由雷射鑽孔（laser drilling）製程形成。導電材料可以例如透過填充及固化導電材料以形成導電柱CP，或由電鍍形成導電柱CP。
在一個實施例中，在形成導電柱CP之後，可任選地執行平坦化步驟使絕緣包封體500'的頂表面500a、矽穿孔130的底表面130b、半導體襯底110'的底表面110b及導電柱CP的頂表面S6彼此為實質上平齊且實質上共面，如圖14所示。在某些實施例中，平坦化步驟可包括研磨製程或化學機械拋光製程。在平坦化步驟之後，可任選地執行清潔步驟以例如清潔以及移除從平坦化步驟產生的殘留物。由於矽穿孔130的底表面130b、半導體襯底110'的底表面110b、絕緣包封體500'的頂表面500a及導電柱CP的頂表面S6之間的高共面性以及高平坦度，後續形成的膜層可以在一個扁平結構（flat structure）上形成。
參照圖15，在一些實施例中，根據圖23的步驟S50，在系統積體電路SoIC、絕緣包封體500'及導電柱CP上形成重佈線路層600。在某些實施例中，重佈線路層600被製造成與下方的一個或多個連接件電連接。這裡，前述連接件可以是例如矽穿孔130及導電柱CP。在一些實施例中，重佈線路層600透過導電柱CP及內連線結構420電連接到矽穿孔430，並且透過矽穿孔130電連接到系統積體電路SoIC。在一個實施例中，透過重佈線路層600，系統積體電路SoIC可以彼此電連接，使得系統積體電路SoIC透過重佈線路層600的存在進一步彼此通信（電性上）。也就是說，系統積體電路SoIC不僅彼此光學通信，還可以透過內連線結構420及/或重佈線路層600的存在而彼此通信（電通信/電連接）。在另一個替代性實施例中，系統積體電路SoIC可以不是彼此電連接而是僅彼此光學通信，本公開不限於此。
在某些實施例中，重佈線路層600可以包括交替堆疊的一個或多個層間介電層622及一個或多個圖案化導電層624。在一些實施例中，圖案化導電層624夾在層間介電層622之間，其中圖案化導電層624的最頂層的頂表面由層間介電層622的最頂層暴露並與一個或多個上覆的連接件實體地連接（例如，後來形成的導電端或諸如半導體主動或被動裝置的半導體裝置)，以及圖案化導電層624的最底層由層間介電層622的最底層暴露並與一個或多個下方的連接件（例如矽穿孔130及導電柱CP）電連接。
舉例來說，層間介電層622可以是氧化矽層、氮化矽層、氮氧化矽層、或由其他合適的介電材料形成的介電層，且層間介電層622可以由沉積等製程形成。舉例來說，圖案化導電層624可以是圖案化的銅層或其他合適的圖案化金屬層，且圖案化導電層624可以由電鍍或沉積形成。然而，本公開不限於此。在一些實施例中，可透過雙重鑲嵌方法形成圖案化導電層624。層間介電層622及圖案化導電層624的層數可以小於或大於圖15中所示的數量，並且可以基於需求及/或設計佈局來指定；本公開並不特別限定於此。
參照圖16，在一些實施例中，在形成重佈線路層600之後，在重佈線路層600上形成多個球下金屬（under-ball metallurgy，UBM）圖案u1，用於電連接導電端或者半導體主動或被動裝置。在某些實施例中，如圖16所示，UBM圖案u1機械地接觸由層間介電層622的最頂層暴露出來的圖案化導電層624的最頂層的頂表面。在某些實施例中，UBM圖案u1的材料例如可以包括銅、鎳、鈦、鎢或其合金等，並且可以由電鍍製程形成。如圖16所示，出於說明目的，在圖16中僅示出了十個UBM圖案u1，但是應該注意，可以形成多於或少於十個UBM圖案u1；本公開不限於此。
進一步參照圖16，在一些實施例中，一個或多個半導體裝置700形成在設置于重佈線路層600上方的UBM圖案u1上。根據本公開，半導體裝置700的數量不受限制，並且可以基於需求來選擇。在一個實施例中，半導體裝置700可以是半導體主動裝置及/或半導體被動裝置。舉例來說，半導體裝置700可以是記憶體晶片或記憶體晶片堆疊。例如，半導體裝置700可以包括數位元晶片、類比晶片或混合訊號晶片，例如專用積體電路（ASIC）晶片、感測器晶片、無線以及射頻（RF）晶片、邏輯晶片或電壓調節器晶片，本公開不限於此。例如，半導體裝置700可以例如是表面安裝裝置（surface mount device）類型的被動裝置。在一個實施例中，半導體裝置700可以是相同類型。然而，在替代性實施例中，半導體裝置700可以是不同類型。
在一些實施例中，半導體裝置700可以透過助焊劑（或焊料製程）安裝在UBM圖案u1上。如圖16所示，舉例來說，半導體裝置700的連接接墊720透過連接件722安裝在UBM圖案u1上，以電連接半導體裝置700及重佈線路層600。在一些實施例中，透過重佈線路層600及UBM圖案u1，半導體裝置700與系統積體電路SoIC電連接。在一些實施例中，透過重佈線路層600及UBM圖案u1，半導體裝置700與導電柱CP電連接。在一些實施例中，透過重佈線路層600、UBM圖案u1及導電柱CP，半導體裝置700與內連線結構420以及矽穿孔430電連接。然而，本公開不限於此；在替代性實施例中，半導體裝置700可透過混合結合安裝在重佈線路層600上。
如圖16所示，在一些實施例中，底部填充件材料800分配在半導體裝置700及重佈線路層600之間並分配在連接件722周圍。在一些實施例中，底部填充件材料800至少填充連接件722之間的間隙以及重佈線路層600、連接件722及半導體裝置700之間的間隙。如圖16所示，舉例來說，底部填充件材料800設置在重佈線路層600上並包繞連接件722的側壁以提供對連接件722的結構支撐及保護。
在一個實施例中，底部填充件材料800可以進一步部分地覆蓋半導體裝置700的側壁並暴露半導體裝置700的頂表面。在替代性實施例中，底部填充件材料800可以完全覆蓋裝置700的側壁及頂表面。在替代性實施例中，底部填充件材料800可以完全覆蓋半導體裝置700的側壁並暴露半導體裝置700的頂表面。本公開不限於此。在一個實施例中，底部填充件材料800可以透過底部填充件分配（underfill dispensing）或任何其他合適的方法形成。在一些實施例中，底部填充件材料800可以是包括模塑化合物，所述模塑化合物包含聚合物材料（例如，環氧樹脂等），其可具有或不具有以下材料：硬化劑、填料（例如，二氧化矽填料、玻璃填料、氧化鋁、氧化矽等）、粘合促進劑、其組合等。
參照圖16，在一些實施例中，在重佈線路層600上形成絕緣包封體900，用於包封半導體裝置700。在一些實施例中，絕緣包封體900覆蓋半導體裝置700的側壁及底部填充件材料800。在一些實施例中，如圖16所示，絕緣包封體900包繞半導體裝置700的側壁並暴露半導體裝置700的頂表面，但是本公開不限於此。在替代性實施例中，絕緣包封體900包繞半導體裝置700的側壁及頂表面。在一個實施例中，絕緣包封體900及底部填充件材料800的材料可以是相同的。在替代性實施例中，絕緣包封體900的材料可以與底部填充件材料800的材料不同。在一個實施例中，絕緣包封體900可以透過執行包覆模塑（over-molding）工序後再執行研磨製程來形成。此外，在研磨製程之後可任選地執行清潔步驟。本公開不限於此。
參照圖17，在一些實施例中，執行平坦化步驟，以暴露矽穿孔430。在一些實施例中，半導體襯底410被平坦化以形成暴露矽穿孔430的半導體襯底410'。換句話說，矽穿孔430由半導體襯底410'以可觸及的方式顯露出。在某些實施例中，平坦化步驟可包括研磨製程或化學機械拋光製程；然而，本公開不限於此。在平坦化步驟之後，可任選地執行清潔步驟以例如清潔及移除從平坦化步驟產生的殘留物。
在一些實施例中，圖案化保護層PL形成在半導體襯底410'上，其中圖案化保護層PL暴露由半導體襯底410'以可觸及的方式顯露出的矽穿孔430。可以透過在半導體襯底410'的暴露出矽穿孔430的表面上形成介電材料的毯覆層（blanket layer），並圖案化介電材料的毯覆層以形成具有暴露矽穿孔430的開口的圖案化保護層PL。舉例來說，圖案化製程可以包括微影及蝕刻製程。
在一些實施例中，多個UBM圖案u2形成在由圖案化保護層PL暴露的矽穿孔430上，用於與導電元件（例如導電球）及/或半導體元件（例如，被動元件或主動元件）電連接。在一些實施例中，UBM圖案u2進一步覆蓋了部分的圖案化保護層PL。如圖17所示，舉例來說，由圖案化保護層PL暴露的矽穿孔430實體地及電性地連接到UBM圖案u2以輔助球安裝（ball mounting）。在一些實施例中，UBM圖案u2的材料例如可以包括銅、鎳、鈦、鎢或其合金等，且可以由例如電鍍製程形成。如圖17所示，為了說明的目的，在圖17中僅示出了六個UBM圖案u2，但是，應該注意，可以根據需要形成少於或多於六個UBM圖案u2；本公開不限於此。
繼續參照圖17，在一些實施例中，根據圖23的步驟S60，在重佈線路層600及內連線結構420上形成多個導電元件CB。在一些實施例中，如圖17所示，導電元件CB透過UBM圖案u2與矽穿孔430電連接。也就是說，UBM圖案u2分別位於矽穿孔430與導電元件CB之間。在一些實施例中，一些導電元件CB透過一些UBM圖案u2、矽穿孔430、內連線結構420、導電柱CP、重佈線路層600及UBM圖案u1電連接到半導體裝置700。在一些實施例中，一些導電元件CB是透過一些UBM圖案u2、矽穿孔430以及內連線結構420電連接到系統積體電路SoIC。在一些實施例中，導電元件CB透過助焊劑（或焊料製程）附接到UBM圖案u2。在某些實施例中，導電元件CB例如是焊料球或球柵陣列（ball grid array，BGA）球。在某些實施例中，導電元件CB可以透過植球製程或回流製程設置在UBM圖案u2上。
在一些實施例中，執行切割製程以將多個彼此連接的封裝結構P1切割成單獨且分離的封裝結構P1。在一個實施例中，切割製程是晶圓切片製程，包括機械刀片鋸切或雷射切割。在切割製程之後，封裝結構P1的製造大致上完成。
在一些實施例中，在切割製程之前，採用固持裝置（未示出）來固定彼此連接的多個封裝結構P1，以避免在切割製程期間的任何損壞。舉例來說，固持裝置可以是膠帶、載體膜或吸持墊，本公開不限於此。
如圖17所示，在某些實施例中，系統積體電路SoIC沿方向X及方向Y排列並彼此間隔開，其中系統積體電路SoIC彼此光學耦合，以形成用於傳輸光學訊號的光路（optical route）。由於系統積體電路SoIC的架構，光學訊號OS可以在系統積體電路SoIC之間沿著方向X及方向Y傳輸。藉由系統積體電路SoIC中的第二介電層324（例如具有圖9A中描繪的特定圖案及/或圖9B中描繪的特定圖案），用於封裝結構P1中的各種光波導路徑可以是以低製造成本來輕鬆實現。在一些實施例中，如圖17所示，在半導體襯底410'上的垂直投影中（例如，在方向Z上），半導體裝置700的定位位置與系統積體電路SoIC的定位位置重疊。然而，本公開不限於此；在替代性實施例中，在半導體襯底410'上的垂直投影中（例如，在方向Z上），半導體裝置700的定位位置在系統積體電路SoIC的定位位置的旁邊，如圖18所示的封裝結構P1’。
圖19是示出根據本公開的一些實施例的封裝結構的示意性剖面圖。一併參照圖17及圖19，圖17中描繪的封裝結構P1與圖19中描繪的封裝結構P2相似；因此與以上在圖17中闡述的元件相似或實質上相同的圖19中所繪示元件將使用相同的參考編號，且為簡潔起見，本文中將不再重複相同元件的一些細節或說明（例如，相對定位架構及電連接）。
同時參照圖17及圖19，不同之處在於，對於圖19中描繪的封裝結構P2，還包括附加元件，例如光源LS。如圖19所示，光源LS光學耦合到系統積體電路SoIC，以提供額外的光學訊號。在一個實施例中，光源LS可以透過替換系統積體電路SoIC中的一個，來獲取其定位位置（參照圖19）。在一些實施例中，光源LS包封在絕緣包封體500'中並且電連接到重佈線路層600及內連線結構420。然而，本公開不限於此，在替代性實施例（未示出）中，光源LS可以不替換任何一個系統積體電路SoIC；事實上，除了原有的系統積體電路SoIC之外，光源LS可以被額外地置放于封裝結構P2中。光源LS可以是例如雷射晶粒等。
圖20是示出根據本公開的一些實施例的封裝結構的示意性剖面圖。一併參照圖17及圖20，圖17中描繪的封裝結構P1與圖20中描繪的封裝結構P3相似；因此與以上在圖17中闡述的元件相似或實質上相同的圖20中所繪示元件將使用相同的參考編號，且為簡潔起見，本文中將不再重複相同元件的一些細節或說明（例如，相對定位架構及電連接）。
同時參照圖17及圖20，不同之處在於，對於圖20中所示的封裝結構P3，系統積體電路SoIC被翻轉（沿方向Z上下顛倒）。舉例來說，系統積體電路SoIC的定向皆沿方向Z被翻轉，因此圖20中描繪的系統積體電路SoIC仍然彼此光學耦合並相互通信。如圖20所示，在某些實施例中，每一個系統積體電路SoIC的光子積體電路元件PIC實體地連接到重佈線路層600的圖案化導電層624的最底層，並且每一個系統積體電路SoIC中的半導體晶片SC實體地連接到內連線結構420的圖案化導電層424的最頂層。
圖21是示出根據本公開的一些實施例的封裝結構的示意性剖面圖。一併參照圖20及圖21，圖20中描繪的封裝結構P3與圖21中描繪的封裝結構P4相似；因此與以上在圖20中闡述的元件相似或實質上相同的圖21中所繪示元件將使用相同的參考編號，且為簡潔起見，本文中將不再重複相同元件的一些細節或說明（例如，相對定位架構及電連接）。
同時參照圖20及圖21，不同之處在於，對於圖21中描繪的封裝結構P4，還包括附加元件，例如一個或多於一個附加的系統積體電路SoICa。在一些實施例中，在方向Z上，系統積體電路SoICa中的每一個皆是堆疊在一個系統積體電路SoIC上，其中系統積體電路SoICa彼此實質上位於同一水準（在方向Z）。由於這種架構，系統積體電路SoICa彼此光學耦合並相互通信，而系統積體電路SoIC彼此光學耦合並相互通信，如圖21所示。
在某些實施例中，系統積體電路SoICa可以是電連接到系統積體電路SoIC，系統積體電路SoICa可以是彼此電連接，及/或系統積體電路SoIC可以是彼此電連接。舉例來說，透過實體地及電性地連接系統積體電路SoICa的光子積體電路元件PIC及系統積體電路SoICa的光子積體電路元件PIC，系統積體電路SoICa電連接到系統積體電路SoIC。如圖21所示，舉例來說，系統積體電路SoICa的半導體晶片SC實體地及電性地連接到重佈線路層600，系統積體電路SoIC的半導體晶片SC實體地及電性地連接到內連線結構420。在一些實施例中，系統積體電路SoIC透過系統積體電路SoICa及/或透過內連線結構420及導電柱CP與重佈線路層600電連接。在一些實施例中，系統積體電路SoICa透過系統積體電路SoIC及/或透過重佈線路層600及導電柱CP與內連線結構420電連接。在一個實施例中，系統積體電路SoIC與系統積體電路SoICa是相同的，例如系統積體電路SoIC的第二介電層324的圖案與系統積體電路SoICa的第二介電層324的圖案是一樣的。然而，本公開不限於此。在替代性實施例中，系統積體電路SoIC不同於系統積體電路SoICa，例如系統積體電路SoIC的第二介電層324的圖案與系統積體電路SoICa的第二介電層324的圖案是不相同的。由於附加了系統積體電路SoICa，一次可以傳輸更多的光學訊號，使得封裝結構P4中的訊號發送的速度可以進一步縮短。
圖22是示出根據本公開的一些實施例的封裝結構的示意性剖面圖。一併參照圖20及圖22，圖20中描繪的封裝結構P3與圖22中描繪的封裝結構P5相似；因此與以上在圖20中闡述的元件相似或實質上相同的圖22中所繪示元件將使用相同的參考編號，且為簡潔起見，本文中將不再重複相同元件的一些細節或說明（例如，相對定位架構及電連接）。
同時參照圖20及圖22，不同之處在於，對於圖22中描繪的封裝結構P5，還包括附加元件，例如一個或多於一個附加的系統積體電路SoICb。在一些實施例中，在方向Z上，系統積體電路SoICb中的每一個皆是堆疊在多於一個的系統積體電路SoIC上，其中系統積體電路SoICb彼此實質上位於同一水準（在方向Z）。如圖22所示，在某種實施例中，系統積體電路SoICb彼此光學耦合並相互通信，而系統積體電路SoIC彼此光學耦合並相互通信。
在某些實施例中，系統積體電路SoICb可以是電連接到系統積體電路SoIC，系統積體電路SoICb可以是彼此電連接，及/或系統積體電路SoIC可以是彼此電連接。如圖22所示，在某些實施例中，透過實體地及電性地連接一個系統積體電路SoICb的光子積體電路元件PIC到兩個系統積體電路SoIC的光子積體電路元件PIC，所述一個系統積體電路SoICb是電連接到所述兩個系統積體電路SoIC，其中所述一個系統積體電路SoICb的半導體晶片SC實體地及電性地連接重佈線路層600，並且所述兩個系統的半導體晶片SC實體地及電性地連接到內連線結構420。在一些實施例中，系統積體電路SoIC透過系統積體電路SoICb中的相應一個及/或透過內連線結構420以及導電柱CP電連接到重佈線路層600。在一些實施例中，系統積體電路SoICb透過相應的系統積體電路SoIC及/或透過重佈線路層600以及導電柱CP電連接到內連線結構420。
另外，如果考慮兩個系統積體電路SoIC的光子積體電路元件PIC的第二介電層324實體地連接到一個系統積體電路SoICb的光子積體電路元件PIC的第二介電層324，光學訊號可以進一步例如在方向Z傳輸（例如，從所述一個系統積體電路SoICb的光子積體電路元件PIC到相應的兩個系統積體電路SoIC的光子積體電路元件PIC或從所述兩個系統積體電路SoIC的光子積體電路元件PIC到相應的一個系統積體電路SoICb的光子積體電路元件PIC）。由於系統積體電路SoICb的架構，其上堆疊有一個系統積體電路SoICb的兩個系統積體電路SoIC之間可以彼此電性地通信或光學地通信。也就是說，系統積體電路SoICb之中的一個充當兩個系統積體電路SoIC之間通信的橋樑。然而，本公開不限於此。在其他實施例中，在方向Z上，系統積體電路SoICb中的每一個可以與多於兩個的系統積體電路SoIC堆疊。
在一個實施例中，系統積體電路SoIC及系統積體電路SoICb是相同的，例如系統積體電路SoIC的第二介電層324的圖案與系統積體電路SoICb的第二介電層324的圖案是一樣的。然而，本公開不限於此。在替代性實施例中，系統積體電路SoIC不同於系統積體電路SoICb，例如系統積體電路SoIC的第二介電層324的圖案與系統積體電路SoICb的第二介電層324的圖案是不相同的。由於附加了系統積體電路SoICb，可以一次發送更多的光學訊號，使得封裝結構P5中的訊號發送的速度可以進一步縮短。
在本發明實施例中，在封裝結構P1-P5中，系統積體電路SoIC（及/或系統積體電路SoICa、系統積體電路SoICb，如果有的話）彼此光學耦合。另外，在某些實施例中，系統積體電路SoIC（及/或系統積體電路SoICa、系統積體電路SoICb，如果有的話）可以基於設計佈局以及需求實體地連接並因此彼此電連接；然而，本公開不限於此。系統積體電路SoIC（及/或系統積體電路SoICa、系統積體電路SoICb，如果有的話）的數量可以根據需求及/或設計佈局而變化，並且不限於本公開。由於系統積體電路SoIC，封裝結構P1-P5的電訊號損耗可以被減少，且封裝結構P1-P5中的訊號傳輸的時間可以被縮短。此外，由於系統積體電路SoIC中的第二介電層324可以被圖案化以例如具有圖9A中描繪的特定圖案及/或圖9B中描繪的特定圖案，因此用於封裝結構P1-P5中的各種光波導路徑可以透過低製造成本來輕鬆實現。
根據本發明的一些實施例，一種封裝結構包括多個第一晶粒以及絕緣包封體。所述多個第一晶粒各自包括具有彎曲型圖案的第一波導路徑的第一波導層，其中所述多個第一晶粒的所述第一波導層彼此光學耦合以形成光路。所述絕緣包封體包封所述多個第一晶粒。
在一些實施例中，所述封裝結構還包括多個第二晶粒，所述多個第二晶粒中的每一個包括：第二波導層，具有直線型圖案的第二波導路徑，其中所述多個第二晶粒的所述多個第二波導層彼此光學耦合並光學耦合至所述多個第一晶粒的所述多個第一波導層，以及其中所述光路由所述多個第一晶粒的所述多個第一波導層及所述多個第二晶粒的所述多個第二波導層構成。在一些實施例中，在所述封裝結構中，所述多個第二晶粒中的每一個還包括：第二光子積體電路元件以及第二電積體電路元件設置於所述第二光子積體電路元件上並與所述第二光子積體電路元件電連接，其中，在所述多個第二晶粒的每一個中，所述第二光子積體電路元件的側壁及所述第二電積體電路元件的側壁沿所述第二光子積體電路元件與所述第二電積體電路元件的堆疊方向對齊，且所述第二電積體電路元件與所述第二光子積體電路元件是混合結合的。在一些實施例中，所述封裝結構還包括光源，所述光源光學耦合到所述多個第一晶粒中的至少一個的所述第一波導層及所述多個第二晶粒中的至少一個的所述第二波導層的其中一者，其中所述光源包封在所述絕緣包封體中。在一些實施例中，所述封裝結構還包括多個半導體晶片，其中所述多個半導體晶片中的每一個是電連接到所述多個第一晶粒中的相應一個第一晶粒。在一些實施例中，所述封裝結構還包括包封在所述絕緣包封體中的多個記憶體裝置，其中所述多個記憶體裝置中的每一個位於所述多個半導體晶片中的相應一個半導體晶片的上方並與所述多個半導體晶片中的所述相應一個半導體晶片電連接。在一些實施例中，所述封裝結構還包括設置在所述絕緣包封體上的一個或多於一個記憶體裝置，其中所述一個或多於一個記憶體裝置是分別電連接到所述多個半導體晶片中的一個或多於一個半導體晶片。
根據本發明的一些實施例，一種封裝結構包括多個第一晶粒、多個第二晶粒以及重佈線路結構。所述多個第一晶粒中的每一個包括具有第一彎曲型波導路徑的第一波導層，其中所述多個第一晶粒的所述多個第一波導層彼此光學耦合。所述多個第二晶粒中的每一個包括具有第二直線型波導路徑的第二波導層，其中所述多個第二晶粒的所述多個第二波導層彼此光學耦合，其中所述多個第一晶粒的所述多個第一波導層及所述多個第二晶粒的所述多個第二波導層光學耦合以形成光路。所述重佈線路結構位於所述多個第一晶粒及所述多個第二晶粒上並電連接所述多個第一晶粒及所述多個第二晶粒。
在一些實施例中，所述封裝結構還包括位於所述重佈線路結構上並包封所述多個第一晶粒及所述多個第二晶粒的絕緣包封體，其中所述多個第一晶粒以及所述多個第二晶粒是彼此側向地且垂直地間隔開。在一些實施例中，所述封裝結構還包括位於所述重佈線路結構上並包封所述多個第一晶粒及所述多個第二晶粒的絕緣包封體，其中所述多個第一晶粒以及所述多個第二晶粒是彼此側向地間隔開，且其中所述多個第二晶粒中的至少一個第二晶粒沿所述絕緣包封體與所述重佈線路結構的堆疊方向混合結合至所述多個第一晶粒中的相應一個第一晶粒。在一些實施例中，在所述封裝結構中，沿所述絕緣包封體與所述重佈線路層的所述堆疊方向，所述多個第二晶粒中的所述至少一個第二晶粒還混合結合至所述多個第一晶粒中的另一個第一晶粒上，且所述多個第二晶粒中的所述至少一個第二晶粒堆疊在與所述多個第二晶粒中的所述至少一個第二晶粒混合結合的所述多個第一晶粒中的所述兩個第一晶粒上。在一些實施例中，所述封裝結構還包括光源，所述光源光學耦合到所述多個第一晶粒中的至少一個的所述第一波導層及所述多個第二晶粒中的至少一個的所述第二波導層的其中一者。在一些實施例中，在所述封裝結構中，所述多個第一晶粒中的每一個包括：第一光子積體電路元件包含在所述第一波導層中及第一電積體電路元件設置於所述第一光子積體電路元件上並與所述第一光子積體電路元件電連接，其中所述第一光子積體電路元件與所述第一電積體電路元件是混合結合的，所述多個第二晶粒中的每一個包括：第二光子積體電路元件包含在所述第二波導層中及第二電積體電路元件設置於所述第二光子積體電路元件上並與所述第二光子積體電路元件電連接，其中所述第二光子積體電路元件與所述第二電積體電路元件是混合結合的。在一些實施例中，所述封裝結構還包括多個半導體晶片，其中所述多個半導體晶片是電連接到所述第一電積體電路元件及/或所述第二電積體電路元件。在一些實施例中，所述封裝結構還包括多個記憶體裝置，其中所述多個記憶體裝置的每一個是電連接到所述多個半導體晶片中的相應一個半導體晶片。在一些實施例中，所述封裝結構還包括設置在所述重佈線路結構上的一個或多於一個記憶體裝置，其中所述一個或多於一個記憶體裝置是分別電連接到所述多個記憶體裝置中的一個或多於一個記憶體裝置。
根據本發明的一些實施例，一種封裝結構的製造方法包括以下步驟：提供半導體襯底；形成多個第一晶粒及多個第二晶粒，每個所述多個第一晶粒包括第一波導層且每個所述多個第二晶粒包括第二波導層；透過混合結合，在所述半導體襯底上設置所述多個第一晶粒及所述多個第二波導，且所述多個第一晶粒的所述多個第一波導層及所述多個第二晶粒的所述多個第二波導層彼此光學耦合以形成光路；包封所述多個第一晶粒及所述多個第二晶粒於絕緣材料中；在所述絕緣材料上形成重佈線路結構，所述重佈線路結構電連接到所述多個第一晶粒及所述多個第二晶粒；以及在所述重佈線路結構上形成多個導電元件。
在一些實施例中，在所述的製造方法中，形成所述多個第一晶粒及所述多個第二晶粒包括：提供在其內嵌置有電路結構的第一襯底；將其內嵌置有光波導結構的第二襯底混合結合至所述第一襯底，其中所述第一襯底及所述第二襯底相互耦合；以及將與所述第一襯底結合的所述第二襯底切割成所述多個第一晶粒及所述多個第二晶粒，所述多個第一晶粒中的每一個包括所述第一波導層且所述多個第二晶粒中的每一個包括所述第二波導層，所述多個第一晶粒及所述多個第二晶粒各自相互分離，其中所述多個第一晶粒的所述多個第一波導層的第一波導路徑與所述多個第二晶粒的所述多個第二波導層的第二波導路徑不同，所述第一波導路徑包括彎曲型波導路徑，並且所述第二波導路徑包括直線型波導路徑。在一些實施例中，在所述的製造方法中，在所述半導體襯底上設置所述多個第一晶粒及所述多個第二晶粒包括：提供具有一個或多於一個彎曲部分及一個或多於一個非彎曲部分的預定光波導路徑，所述預定光波導路徑投射在所述半導體襯底的表面上；分別對應于所述預定光波導路徑的所述一個或多於一個彎曲部分，將所述多個第一晶粒放置於所述半導體襯底的所述表面上；分別對應于所述預定光波導路徑的所述一個或多於一個非彎曲部分，將所述多個第二晶粒放置於所述半導體襯底的所述表面上；混合結合所述多個第一晶粒至所述半導體襯底上；以及混合結合所述多個第二晶粒至所述半導體襯底上，其中所述光路對應於所述預定光波導路徑。在一些實施例中，所述的製造方法還包括：提供光源；將所述光源設置在所述半導體襯底上，以光學耦合到所述多個第一晶粒及所述多個第二晶粒中的一個；以及包封所述光源於所述絕緣材料中。
雖然本發明實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明實施例的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、200、300:半導體晶圓110、110’、210、210’、310、410、410’:半導體襯底110a、210a、410a:主動表面110b、130b、210b、230b、320b、330b、500b、S5:底表面120、220、420:內連線結構122、222、422、622:層間介電層124、224、424、624:圖案化導電層130、230、430:矽穿孔310a:表面320:光波導層320a、322a、330a、500a、S6:頂表面322:第一介電層324:第二介電層330:導通孔500、500’、900、IM1、IM2:絕緣包封體600:重佈線路層700:半導體裝置720:連接接墊722:連接件800:底部填充件材料CB:導電元件CP:導電柱EIC:電積體電路元件IF1、IF2:結合介面IOa、IOb:進出口端LS:光源OS:光學訊號OWP1、OWP2:光波導路徑P1、P1’、P2、P3、P4、P5:封裝結構PIC:光子積體電路元件PL:圖案化保護層PN:部分S1、S2、S3、S4:邊緣S10、S20、S30、S40、S50、S60、S210、S220、S222、S224、S230、S232、S234:步驟SC:半導體晶片SoIC、SoICa、SoICb:系統積體電路T:溝渠u1、u2:UBM圖案X、Y、Z:方向
結合附圖閱讀以下實施方式，會最佳地理解本發明實施例之態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。實際上，為了清楚起見，可以任意增加或減少各種特徵的尺寸。 圖1至圖8以及圖10至圖17是示出根據本公開的一些實施例製造封裝結構的各個階段的示意性剖視圖。 圖9A至圖9D是示出根據本公開的一些實施例的封裝結構中的系統積體電路的光波導路徑的示意性平面圖。 圖18是示出根據本公開的一些實施例的封裝結構中的系統積體電路及半導體裝置的相對位置的示意性俯視圖。 圖19是示出根據本公開的一些實施例的封裝結構的示意性剖面圖。 圖20是示出根據本公開的一些實施例的封裝結構的示意性剖面圖。 圖21是示出根據本公開的一些實施例的封裝結構的示意性剖面圖。 圖22是示出根據本公開的一些實施例的封裝結構的示意性剖面圖。 圖23及圖24是示出根據本公開的一些實施例的封裝結構的製造方法的流程圖。 圖25至圖27是示出根據本公開的一些實施例製造封裝結構的各個階段的示意性剖視圖。 圖28至圖30是示出根據本公開的一些實施例製造封裝結構的各個階段的示意性剖視圖。
410’:半導體襯底
410a:主動表面
420:內連線結構
422、622:層間介電層
424、624:圖案化導電層
430:矽穿孔
500’、900:絕緣包封體
600:重佈線路層
700:半導體裝置
720:連接接墊
722:連接件
800:底部填充件材料
CB:導電元件
CP:導電柱
EIC:電積體電路元件
OS:光學訊號
P1:封裝結構
PIC:光子積體電路元件
PL:圖案化保護層
SC:半導體晶片
SoIC:系統積體電路
u1、u2:UBM圖案
X、Y、Z:方向

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  1. 一種封裝結構，包括： 多個第一晶粒，所述多個第一晶粒中的每一個包括具有彎曲型圖案的第一波導路徑的第一波導層，其中所述多個第一晶粒的所述多個第一波導層彼此光學耦合以形成光路；以及 絕緣包封體，包封所述多個第一晶粒。
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