TW202109808A - 半導體封裝 - Google Patents

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TW202109808A
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waveguide
conductive
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photonic integrated
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楊勝傑
謝靜華
林志偉
陳又豪
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台灣積體電路製造股份有限公司
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Abstract

本公開實施例提供半導體封裝。所述半導體封裝包括第一重佈線層結構、光子積體電路、電子積體電路、波導以及記憶體。光子積體電路設置在第一重佈線層結構之上且電連接到第一重佈線層結構，且包括光學收發器及光學耦合器。電子積體電路設置在第一重佈線層結構之上且電連接到第一重佈線層結構。波導光學耦合到光學耦合器。記憶體電連接到電子積體電路。

Description

半導體封裝
本發明實施例涉及一種半導體封裝。
光學訊號可用於兩個裝置之間的高速且安全的資料傳輸。在一些應用中，能夠進行光學資料傳輸的裝置包括具有用於傳輸和/或接收光學訊號的雷射晶粒（laser die）的至少一個積體電路（integrated circuit，IC）（或“晶片”）。另外，裝置常常具有一個或多個其他光學元件或電子元件、用於傳輸光學訊號的波導（waveguide）、及例如印刷電路板（printed circuit board）的基底等支撐件（support），所述支撐件上安裝有配備有雷射晶粒及所述一個或多個其他元件的晶片。已研究出用於在基底上安裝配備有雷射晶粒的晶片的各種方式。
本發明實施例的一種半導體封裝包括第一重佈線層結構、光子積體電路、電子積體電路、波導以及記憶體。所述光子積體電路設置在所述第一重佈線層結構之上且電連接到所述第一重佈線層結構，且包括光學收發器及光學耦合器。所述電子積體電路設置在所述第一重佈線層結構之上且電連接到所述第一重佈線層結構。所述波導光學耦合到所述光學耦合器。所述記憶體電連接到所述電子積體電路。
本發明實施例的一種半導體封裝包括第一單元、第二單元以及波導。所述第一單元包括彼此電連接的第一光子積體電路、第一電子積體電路及第一記憶體，且所述第一光子積體電路包括第一光學收發器。所述第二單元包括彼此電連接的第二光子積體電路、第二電子積體電路及第二記憶體，且所述第二光子積體電路包括第二光學收發器。所述波導設置在所述第一光學收發器與所述第二光學收發器之間且光學耦合到所述第一光學收發器及所述第二光學收發器。
本發明實施例的一種半導體封裝包括重佈線層結構、多個記憶體、光子積體電路、多個電子積體電路以及波導。所述記憶體設置在所述重佈線層結構之上且電連接到所述重佈線層結構。所述光子積體電路包括光學收發器且在所述重佈線層結構之上設置在所述記憶體之間。所述電子積體電路分別設置在所述記憶體及所述光子積體電路之上且電連接到所述記憶體及所述光子積體電路。所述波導設置在所述電子積體電路之間且光學耦合到所述光學收發器。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及排列的具體實例以簡化本公開。當然，這些僅為實例且不旨在進行限制。舉例來說，以下說明中將第一特徵形成在第二特徵之上或第二特徵上可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵、從而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本公開內容可能在各種實例中重複使用參考編號和/或字母。這種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例和/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在、、、之下（beneath）”、“在、、、下方（below）”、“下部的（lower）”、“在、、、上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。設備可具有其他取向（旋轉90度或處於其他取向）且本文中所用的空間相對性描述語可同樣相應地進行解釋。
另外，為易於說明，本文中可能使用例如“第一（first）”、“第二（second）”、“第三（third）”、“第四（fourth）”等用語來闡述與圖中所示者類似或不同的一個或多個元件或特徵，且可依據呈現次序或本說明的上下文來可互換地使用所述用語。
還可包括其他特徵及製程。舉例來說，可包括測試結構，以說明對三維（three-dimensional，3D）封裝或三維積體電路（three-dimensional integrated circuit，3DIC）裝置進行驗證測試。測試結構可包括例如在重佈線路結構中或基底上形成的測試墊，所述測試墊使得能夠對3D封裝或3DIC裝置進行測試、對探針（probe）和/或探針卡（probe card）進行使用等。可對中間結構及最終結構執行驗證測試。另外，本文中所公開的結構及方法可結合包括對已知良好晶粒（known good die）的中間驗證的測試方法一起使用，以提高良率（yield）及降低成本。
圖1A到圖1E是根據一些實施例的形成半導體封裝的方法的示意性剖視圖。
參照圖1A，提供上面塗覆有剝離層（de-bonding layer）DB的載板C。在一些實施例中，載板C可為玻璃載板、陶瓷載板、金屬載板、或適於承載半導體晶圓或用於半導體封裝的製造方法的重構晶圓（reconstituted wafer）的任何其他載板。在一些實施例中，剝離層DB可為適於將載板C相對於上面設置的上述層或晶圓結合及剝離的任何其他材料。剝離層DB包括例如光-熱轉換（“light-to-heat conversion，LTHC”）層，且此種層能夠通過施加雷射照射（laser irradiation）而從載板剝離。在一些替代實施例中，可在剝離層DB與載板C之間形成緩衝層。在一些實施例中，在剝離層DB之上形成介電層DI。在一些實施例中，介電層DI是例如聚合物，例如聚醯亞胺、苯並環丁烯（“benzocyclobutene，BCB”）、聚苯並噁唑（“polybenzoxazole，PBO”）等。在一些替代實施例中，介電層DI可包含非有機介電材料（non-organic dielectric material），例如氧化矽、氮化矽、碳化矽、氮氧化矽等。然而，載板C、剝離層DB及介電層DI的材料僅用於例示，且本公開並不僅限於此。
然後，在介電層DI之上提供多個導電柱102。導電柱102可為銅支柱。在一些實施例中，導電柱102彼此分離，以界定用於電子積體電路（electrical integrated circuit）的第一區101a及用於光子積體電路的第二區101b。也就是說，電子積體電路及光子積體電路將分別設置在第一區101a及第二區101b中。然而，本公開並不僅限於此。
參照圖1B，在介電層DI之上在導電柱102之間設置電子積體電路110及光子積體電路120。舉例來說，將電子積體電路110拾取並放置到第一區101a中的介電層DI上，且將光子積體電路120拾取並放置到第二區101b中的介電層DI上。在一些實施例中，晶粒貼合膜位於電子積體電路110與介電層DI之間，以將電子積體電路110黏合到介電層DI上。類似地，晶粒貼合膜位於光子積體電路120與介電層DI之間，以將光子積體電路120黏合到介電層DI上。
在一些實施例中，電子積體電路110包括基底111、導電墊112、鈍化層113a、113b、導電柱114及保護層115。基底111包含例如矽或鍺等元素半導體和/或例如矽鍺、碳化矽、鎵砷、砷化銦、氮化鎵或磷化銦等化合物半導體。在一些實施例中，基底111是絕緣體上半導體（semiconductor-on-insulator，SOI）基底。在一些替代實施例中，基底111可採取平面基底的形式、具有多個鰭、奈米線的基底的形式、或者所屬領域中的普通技術人員已知的任何其他形式。依據設計要求，基底111可為P型基底或N型基底且其中可具有摻雜區。摻雜區可被配置用於N型裝置或P型裝置。
電子積體電路110可包括形成在基底111中或基底111上的裝置層。在一些實施例中，裝置層可包括電晶體、電阻器、電容器、電感器和/或類似裝置。導電墊112可形成在裝置層上且電連接到裝置層，並且可為內連結構的墊。舉例來說，導電墊112是鋁接觸墊。鈍化層113a、113b可依序形成在基底111上且暴露出導電墊112的一部分。在一些實施例中，鈍化層113a的材料不同於鈍化層113b的材料。鈍化層113a、113b的材料可包括氧化矽、氮氧化矽、氮化矽、BCB、PBO、聚醯亞胺或其組合。導電柱114設置在導電墊112上且電連接到導電墊112。舉例來說，導電柱114是銅支柱或銅合金支柱。保護層115覆蓋導電柱114及鈍化層113a、113b。在一些替代實施例中，在載板C之上放置電子積體電路110之前，導電柱114未被覆蓋（即，裸晶粒（bare die）未被模制或包封）。保護層115的材料可包括氧化矽、氮化矽、氮氧化矽、低介電常數材料、例如矽氧烷系無機-有機混合材料（siloxane based inorganic-organic hybrid material）等感光性材料、聚醯亞胺、其組合等。
在一些實施例中，光子積體電路120包括基底121、光學耦合器OC及光學收發器OT。基底121可被分成兩個區：電內連區121a及光學區121b。基底121包含矽、氧化矽、氧化鋁、藍寶石、鍺、矽鍺、鎵砷、氮化鎵、砷化銦、磷化銦、或任何其他合適的材料。在一些實施例中，基底121可包括磊晶層。舉例來說，基底121具有上覆在塊狀半導體上的磊晶層。此外，可對基底121進行應變以提高性能。磊晶層可包含與塊狀半導體（例如通過包括選擇性磊晶生長（selective epitaxial growth，SEG）的製程形成的上覆在塊狀矽上的矽鍺層或上覆在塊狀矽鍺上的矽層）的半導體材料不同的半導體材料。此外，基底121可包括絕緣體上半導體（SOI）結構，例如掩埋介電層。在一個實施例中，基底121包含具有（100）晶體取向的矽。電內連區121a包括多個圖案化的介電層及圖案化的導電層，所述多個圖案化的介電層及圖案化的導電層在IC裝置的各種元件、電路系統及輸入/輸出之間提供內連線（例如，佈線）。舉例來說，電內連區121a包括基底121上的導電墊122、局部地覆蓋基底121的鈍化層123a、123b、導電柱124及保護層125。導電墊122、鈍化層123a、123b、導電柱124及保護層125可分別類似於導電墊112、鈍化層113a、113b、導電柱114及保護層115。在一些實施例中，光學收發器OT設置在光學區121b中。舉例來說，光學收發器OT嵌置在基底121中。光學收發器OT包括例如光電二極體等光學接收器及例如雷射二極體等光學發射器。
圖1B是沿著第一線的示意性剖視圖，且圖2是沿著與第一線實質上垂直的第二線的另一剖視圖。參照圖1B及圖2，在一些實施例中，光學耦合器OC設置在光學區121b中。在一些實施例中，光學耦合器OC包括多個波導126、127。波導126可為矽波導，且波導127可為聚合物波導。波導126形成在基底121之上。在一些實施例中，波導126的材料為矽、氮氧化矽、聚醯亞胺或任何其他合適的材料。波導127的材料不同於波導126的材料，且波導127的材料是例如感光性聚合物等聚合物材料。感光性聚合物可為負感光性聚合物（negative photo-sensitive polymer）或正感光性聚合物。在一些實施例中，例如波導126鄰近基底121的邊緣設置。舉例來說，波導127設置在波導126及鈍化層123a上。如圖2中所示，在一些實施例中，例如波導127局部地設置在波導126中且被鈍化層123b局部地覆蓋。在一些實施例中，波導127也可被稱為核心層（core layer）。
然後，在光子積體電路120之上形成波導WG以與光學耦合器OC光學耦合。在一些實施例中，波導WG形成在光子積體電路120的邊緣處。舉例來說，波導WG設置在波導127上且與波導127直接且實體接觸。在一些實施例中，波導WG是光纖。在一些實施例中，波導WG延伸超過光學耦合器OC且從光子積體電路120的邊緣突出。在一些實施例中，波導126的邊緣、波導127的邊緣及基底121的邊緣實質上彼此對齊，且波導WG延伸超過波導126的邊緣、波導127的邊緣及基底121的邊緣。在一些實施例中，保護層125也可被稱為包覆層（cladding layer）。在一些實施例中，波導WG被完全暴露出。在一些實施例中，保護層125的外側壁與基底121的表面實質上垂直。然而，本公開並不僅限於此。在一些替代實施例中，保護層125的外側壁相對於基底121的表面傾斜。
參照圖1C，在載板C之上形成包封體130以包封電子積體電路110、光子積體電路120及導電柱102。在一些實施例中，包封體130填充在電子積體電路110、光子積體電路120及導電柱102之間或環繞電子積體電路110、光子積體電路120及導電柱102。在一些實施例中，包封體130的第一表面130a（即，頂表面）與電子積體電路110的頂表面、光子積體電路120的頂表面與導電柱102的頂表面實質上共面。在一些實施例中，包封體130的第一表面130a與電子積體電路110的導電柱114的頂表面及保護層115的頂表面、光子積體電路120的導電柱124的頂表面及保護層125的頂表面以及導電柱102的頂表面實質上齊平。包封體130例如通過模制製程及平坦化製程形成。在一些實施例中，如圖1B中所示，在形成包封體130之前，電子積體電路110的頂表面、光子積體電路120的頂表面及導電柱102的頂表面被示出為實質上彼此共面。然而，本公開並不僅限於此。在一些替代實施例中，在執行平坦化製程之前，電子積體電路110的頂表面、光子積體電路120的頂表面及導電柱102的頂表面可不彼此齊平。也就是說，平坦化製程可移除導電柱114的部分、保護層115的部分、導電柱124的部分、保護層125的部分和/或導電柱102的部分。
然後，在包封體130的第一表面130a之上形成重佈線層結構140以電連接到電子積體電路110、光子積體電路120及導電柱102。如圖1C中所示，波導WG被暴露出而未被重佈線層結構140覆蓋。在一些實施例中，重佈線層結構140包括多個介電層142及介電層142中的多個導電圖案144。導電圖案144彼此電連接。導電圖案144包括導線、導通孔等。在一些實施例中，導電圖案144的材料包括鋁、鈦、銅、鎳、鎢、銀和/或其合金。在一些實施例中，介電層142的材料包括氧化矽、氮氧化矽、氮化矽、BCB、PBO、聚醯亞胺或其組合。在一些實施例中，重佈線層結構140的最底部導電圖案144分別電連接到電子積體電路110的導電柱114、光子積體電路120的導電柱124及導電柱102。然而，本公開並不僅限於此。
此後，在重佈線層結構140之上形成多個導電端子146且將所述多個導電端子146電連接到重佈線層結構140。在一些實施例中，導電端子146通過重佈線層結構140電連接到電子積體電路110、光子積體電路120及導電柱102。在一些實施例中，導電端子146是例如焊料球或球格陣列（“ball grid array，BGA”）球。在一些實施例中，可通過植球製程（ball placement process）或任何其他合適的製程將導電端子146放置在導電圖案144（例如，球下金屬圖案）上。
參照圖1D，從剝離層DB剝離介電層DI，使得圖1C的結構與載板C分離。也就是說，移除載板C。在一些實施例中，可通過紫外（UV）雷射照射剝離層DB（例如，LTHC釋放層），使得從載板C剝除黏合在包封體130的第二表面130b（即，底表面）上的介電層DI。然後，將所形成的結構倒置並設置在框架F上。如圖1D中所示，然後將介電層DI圖案化，使得形成多個接觸開口O以局部地暴露出導電柱102。接觸開口O的數目對應於導電柱102的數目。在一些實施例中，介電層DI的接觸開口O是通過雷射鑽孔製程（laser drilling process）、機械鑽孔製程（mechanical drilling process）或任何其他合適的製程形成。
然後，在導電柱102上設置記憶體160且將記憶體160電連接到導電柱102。在一些實施例中，記憶體160設置在包封體130的第二表面130b之上。在一些實施例中，記憶體160通過多個導電端子162（例如其下面的微凸塊）電連接到導電柱102。在一些實施例中，記憶體160包括基底161、基底161上的第一晶粒163、堆疊在第一晶粒163上的第二晶粒164、以及包封第一晶粒163及第二晶粒164的包封體165。舉例來說，基底161、第一晶粒163及第二晶粒164分別具有多個導電墊161a、163a、164a。導電端子162電連接到導電墊161a。在一些實施例中，記憶體160還包括由包封體165包封的多條導線166。導線166形成在基底161的導電墊161a與第一晶粒163的導電墊163a之間，以電連接基底161與第一晶粒163。類似地，導線166形成在基底161的導電墊161a與第二晶粒164的導電墊164a之間，以電連接基底161與第二晶粒164。
參照圖1E，從框架F剝離圖1D中的結構，且形成半導體封裝100。在一些實施例中，半導體封裝100包括單元U1以及光學耦合到單元U1的波導WG。在一些實施例中，單元U1包括電子積體電路110、光子積體電路120及記憶體160。在一些實施例中，如圖3中所示，圖1E的單元U1可通過其與另一單元U2之間的波導WG連接到另一單元U2，從而形成半導體封裝10。在一些實施例中，單元U2具有類似於單元U1的配置。然而，本公開並不僅限於此。在一些替代實施例中，單元U1、U2可具有不同的配置。
圖4A到圖4F是根據一些實施例的形成半導體封裝的方法的示意性剖視圖。參照圖4A，在載板C之上形成重佈線層結構140，且在重佈線層結構140上形成多個導電柱102。在一些實施例中，在載板C上依序形成剝離層DB及介電層DI，且在介電層DI上形成重佈線層結構140。在一些實施例中，重佈線層結構140是背側重佈線層結構。重佈線層結構140包括多個介電層142以及介電層142中的多個導電圖案144。導電圖案144彼此電連接。導電柱102電連接到重佈線層結構140的最上部導電圖案144。在一些實施例中，兩個導電柱102彼此緊鄰設置，以界定用於電子積體電路的第一區101a及用於光子積體電路的第二區101b。也就是說，電子積體電路及光子積體電路將分別設置在第一區101a及第二區101b中。然而，本公開並不僅限於此。在一些替代實施例中，可設置一個導電柱或多於兩個導電柱來分離第一區101a與第二區101b。載板C、導電柱102及重佈線層結構140的材料和/或形成方法可與上述載板C、導電柱102及重佈線層結構140的材料和/或形成方法類似或實質上相同，且因此在本文中省略細節。
參照圖4B，然後，在重佈線層結構140上設置電子積體電路110及光子積體電路120。舉例來說，將電子積體電路110拾取並放置到第一區101a中的介電層DI上，且將光子積體電路120拾取並放置到第二區101b中的介電層DI上。在一些實施例中，光子積體電路120包括基底121，基底121包括電內連區121a及光學區121b、電內連區121a中的導電墊122及導電柱124以及光學區121b中的光學收發器OT及光學耦合器OC。在一些實施例中，光子積體電路120還包括設置在基底121上的鈍化層123，且導電墊122、導電柱124及光學耦合器OC設置在鈍化層123中。鈍化層123可為單層結構或多層結構。在一些實施例中，電子積體電路110及光子積體電路120可類似於圖1E的電子積體電路110及光子積體電路120，且主要差異如下所述。
圖5是圖4B的光學耦合器的俯視圖。參照圖4B及圖5，舉例來說，光學耦合器OC包括波導126及光柵128。在一些實施例中，波導126可為矽波導，且光柵128可為金屬光柵。波導126的材料可為氮化矽。光柵128可直接形成在波導126上或者在其間具有一些間隔。在一些實施例中，光柵128改變入射光學訊號光的方向，且波導126將光學訊號光朝光學收發器OT引導。可經過內連到光子積體電路120的期望部分的電內連區121a發送由光學收發器OT從光學訊號產生的電訊號。光柵128的材料可為銅、鋁或任何其他合適的材料。在一些實施例中，如圖5中所示，波導126及光柵128具有三角形形狀，以耦合朝左側變窄的寬的右側上的光學訊號。在一些替代實施例中，波導126及光柵128可具有任何其他合適的形狀。
然後，在光子積體電路120之上形成波導WG，以與光學耦合器OC光學耦合。在一些實施例中，波導WG形成在光子積體電路120的邊緣處。舉例來說，波導WG設置在光柵128上且與光柵128直接且實體接觸。在一些實施例中，波導WG是光纖。在一些實施例中，波導WG延伸超過光學耦合器OC且從光子積體電路120的邊緣突出。舉例來說，波導WG延伸超過鈍化層123的邊緣及基底121的邊緣。
參照圖4C，在載板C之上形成包封體130以包封電子積體電路110、光子積體電路120及導電柱102。在一些實施例中，包封體130填充在電子積體電路110、光子積體電路120及導電柱102之間或環繞電子積體電路110、光子積體電路120及導電柱102。包封體130的第一表面130a（即，頂表面）與電子積體電路110的頂表面、光子積體電路120的頂表面及導電柱102的頂表面實質上共面。在一些實施例中，包封體130的第一表面130a與電子積體電路110的導電柱114的頂表面及保護層115的頂表面、光子積體電路120的導電柱124的頂表面、保護層125的頂表面及光柵128的頂表面以及導電柱102的頂表面實質上齊平。
然後，在包封體130的第一表面130a之上形成重佈線層結構150以電連接到電子積體電路110、光子積體電路120及導電柱102。在一些實施例中，重佈線層結構150與波導WG分離。也就是說，在重佈線層結構150與波導WG之間形成水平距離。在一些實施例中，重佈線層結構150包括多個介電層152以及介電層152中的多個導電圖案154。導電圖案154彼此電連接。導電圖案154包括導線、導通孔等。在一些實施例中，導電圖案154的材料包括鋁、鈦、銅、鎳、鎢、銀和/或其合金。在一些實施例中，介電層152的材料包括氧化矽、氮氧化矽、氮化矽、BCB、PBO、聚醯亞胺或其組合。在一些實施例中，重佈線層結構150的最底部導電圖案154分別電連接到電子積體電路110的導電柱114、光子積體電路120的導電柱124以及導電柱102。然而，本公開並不僅限於此。在一些實施例中，重佈線層結構150的外側壁與包封體130的側壁實質上齊平。然而，本公開並不僅限於此。
參照圖4D，從剝離層DB剝離介電層DI，使得圖4C的結構與載板C分離。也就是說，移除載板C。然後，將所形成的結構倒置並設置在框架F1上。在一些實施例中，可通過UV雷射照射剝離層DB（例如，LTHC釋放層），使得從載板C剝除黏合在包封體130的第二表面130b（即，底表面）上的介電層DI。此後，將介電層DI圖案化，使得形成多個接觸開口O以局部地暴露出導電圖案144中的一些導電圖案144。然後，在重佈線層結構140之上形成多個導電端子146且將所述多個導電端子146電連接到重佈線層結構140。在一些實施例中，導電端子146通過重佈線層結構140電連接到電子積體電路110、光子積體電路120及導電柱102。在一些實施例中，導電端子146是例如焊料球或球格陣列（“BGA”）球。
參照圖4E，從框架F1剝離圖4D的結構，且將圖4D的結構倒置並設置在框架F2上。然後，在重佈線層結構150上設置記憶體160且將記憶體160電連接到重佈線層結構150。在一些實施例中，記憶體160通過多個導電端子162及底部填充膠168接合到重佈線層結構150上。導電端子162設置在記憶體160的表面上且電連接到記憶體160的多個導電墊160a。在結合之後，將導電端子162電連接到重佈線層結構150的導電圖案154。將底層填充膠168分配在導電端子162旁邊以保護記憶體160的導電端子162與重佈線層結構150的導電圖案154之間的電連接且將記憶體160牢固地黏合到重佈線層結構150上。
參照圖4F，從框架F2剝離圖4E中的結構，且形成半導體封裝100。在一些實施例中，半導體封裝100包括單元U1及光學耦合到單元U1的波導WG。在一些實施例中，單元U1包括電子積體電路110、光子積體電路120及記憶體160。在一些實施例中，如圖6中所示，圖4F的單元U1可通過其與另一單元U2之間的波導WG連接到另一單元U2，從而形成半導體封裝10。在一些實施例中，單元U2具有類似於單元U1的配置。然而，本公開並不僅限於此。在一些替代實施例中，單元U1、U2可具有不同的配置。
圖7是根據一些實施例的半導體封裝的示意性剖視圖。圖7的半導體封裝可類似於圖3的半導體封裝，且因此相同的參考編號用於指代相同及相似的部件，且本文中將省略其詳細說明。以下詳細例示了這種差異。
參照圖7，半導體封裝10包括多個單元U1、U2以及單元U1、U2之間的波導WG。在一些實施例中，單元U1、U2包括重佈線層結構140、電子積體電路110、光子積體電路120、多個記憶體160及包封體130。在一些實施例中，電子積體電路110、光子積體電路120及記憶體160設置在重佈線層結構140的第一側上且被包封體130包封。電子積體電路110與光子積體電路120在第一方向D1（例如，水平方向）上並排設置。舉例來說，記憶體160在與第一方向D1實質上垂直的第二方向D2（例如，垂直方向）上堆疊在電子積體電路110上。在一些實施例中，記憶體160與電子積體電路110垂直地堆疊且通過導電端子162（例如微凸塊）電連接。在一些實施例中，在光子積體電路120與電子積體電路110之間以及光子積體電路120與記憶體160之間設置有多個導電柱102。導電柱102穿透包封體130。在一些實施例中，重佈線層結構140包括多個介電層142以及介電層142中的多個導電圖案144。在與重佈線層結構140的第一側相對的第二側上設置有多個導電端子146且所述多個導電端子146電連接到重佈線層結構140。通過重佈線層結構140，電子積體電路110與光子積體電路120電連接。電子積體電路110及光子積體電路120的配置可與圖1E或圖4F的電子積體電路110及光子積體電路120的配置類似或實質上相同，且因此本文中省略細節。然而，電子積體電路110及光子積體電路120可具有任何其他合適的配置。
在一些實施例中，單元U1、U2並排設置且彼此分離。在一些實施例中，波導WG分別光學耦合到光子積體電路120的光學收發器OT，以連接單元U1、U2。在一些實施例中，例如，波導WG在包封體130之上設置在光學收發器OT之間及光學收發器OT上。
圖8是根據一些實施例的半導體封裝的示意性剖視圖。圖7的半導體封裝可類似於圖3的半導體封裝，且因此相同的參考編號用於指代相同及相似的部件，且本文中將省略其詳細說明。以下詳細例示了這種差異。
參照圖8，半導體封裝10包括多個單元U1、U2及單元U1、U2之間的波導WG。在一些實施例中，單元U1、U2包括重佈線層結構140、電子積體電路110、光子積體電路120、記憶體160及包封體130。在一些實施例中，電子積體電路110、光子積體電路120與記憶體160在第一方向D1（例如，水平方向）上並排設置在重佈線層結構140上且由包封體130包封。在一些替代實施例中，電子積體電路110設置在光子積體電路120與記憶體160之間。然而，本公開並不僅限於此。在一些替代實施例中，光子積體電路120設置在電子積體電路110與記憶體160之間，或者記憶體160設置在電子積體電路110與光子積體電路120之間。在一些實施例中，在光子積體電路120與電子積體電路110之間以及電子積體電路110與記憶體160之間設置有多個導電柱102。導電柱102穿透包封體130。電子積體電路110及光子積體電路120的配置可與圖1E或圖4F的電子積體電路110及光子積體電路120的配置類似或實質上相同，且因此本文中省略細節。然而，電子積體電路110及光子積體電路120可具有任何其他合適的配置。
在一些實施例中，單元U1、U2以面對面的配置彼此結合。在結合之後，單元U2在與第一方向D1實質上垂直的第二方向D2（例如，垂直方向）上設置在單元U1上。在一些實施例中，電子積體電路110、光子積體電路120及記憶體160設置在重佈線層結構140之間。在一些實施例中，波導WG設置在單元U1上的介電層170中，且單元U2設置在波導WG及介電層170上。在一些實施例中，波導WG分別光學耦合到單元U1、U2的光學收發器OT，以連接單元U1、U2。在一些實施例中，在介電層170中進一步形成有多個導通孔172，以電連接單元U1、U2的導電柱102。在一些實施例中，在單元U1的重佈線層結構140之下設置有多個導電端子146。然而，本公開並不僅限於此。
在一些實施例中，單元U2的光學收發器OT在第二方向D2上與單元U1的光學收發器OT局部地交疊。舉例來說，單元U2的光學收發器OT直接設置在單元U1的光學收發器OT上。然而，本公開並不僅限於此。在一些替代實施例中，如圖9中所示，單元U2的光學收發器OT在第二方向D2上與單元U1的光學收發器OT不交疊。舉例來說，單元U2的光子積體電路120設置在單元U1的電子積體電路110上方。單元U2的記憶體160設置在單元U1的電子積體電路110上方。單元U2的電子積體電路110設置在單元U1的記憶體160上方。換句話說，單元U1、U2的光學收發器OT被設置成彼此偏移。在一些實施例中，波導WG在與第二方向D2實質上垂直的第一方向D1（例如，水平方向）上在單元U1、U2的光學收發器OT之間延伸，以分別光學耦合光學收發器OT，從而連接單元U1、U2。
圖10是根據一些實施例的半導體封裝的示意性剖視圖。圖10的半導體封裝100的元件可類似於圖1E的半導體封裝100的元件，且因此相同的參考編號用於指代相同及相似的部件，且本文中將省略其詳細說明。以下詳細例示了這種差異。
在一些實施例中，半導體封裝100包括多個電子積體電路110、多個記憶體160、光子積體電路120、波導WG、重佈線層結構140及包封體130。在一些實施例中，記憶體160與光子積體電路120並排設置，且光子積體電路120設置在電子積體電路110之間。在一些實施例中，電子積體電路110分別設置在記憶體160之上且電連接到記憶體160。在一些實施例中，電子積體電路110電連接到光子積體電路120的光學收發器OT。舉例來說，電子積體電路110的導電墊112電連接到光子積體電路120的導電墊122，且導電墊122通過導電圖案182電連接到光學收發器OT的導電墊180。波導WG光學耦合到光學收發器OT。在一些實施例中，電子積體電路110、光子積體電路120、記憶體160及波導WG設置在重佈線層結構140的第一側之上且被包封體130包封。在一些實施例中，在電子積體電路110與重佈線層結構140之間設置有多個導電柱102且所述多個導電柱102電連接到電子積體電路110及重佈線層結構140。導電柱102穿透包封體130。在一些實施例中，在與重佈線層結構140的第一側相對的第二側上設置有多個導電端子146。在一些實施例中，通過光子積體電路120，連接多個電子積體電路110。此外，半導體封裝100可通過波導WG連接到另一半導體封裝。電子積體電路110及光子積體電路120的配置可與圖1E或圖4F的電子積體電路110及光子積體電路120的配置類似或實質上相同，且因此本文中省略細節。然而，電子積體電路110及光子積體電路120可具有任何其他合適的配置。
在一些實施例中，如圖11中所示，多個單元U在晶圓W上排列成陣列，且單元U通過其間的波導（未示出）彼此連接。晶圓是半導體晶圓、重組晶圓或用於承載半導體封裝的任何其他合適的晶圓。單元U可包括電子積體電路110、光子積體電路120及記憶體160。在一些實施例中，單元U及波導可類似於圖1E、圖4F、圖7、圖8、圖9或圖10的單元U1及波導WG。然而，本公開並不僅限於此。在一些替代實施例中，單元U及波導可具有任何其他合適的配置。此外，在一些替代實施例中，單元U可水平地排列成陣列，且進一步彼此垂直堆疊。因此，可實現封裝在一個晶圓上的一個系統。
在一些實施例中，通過使用積體扇出型（fan-out，InFO）技術及波導，實現了光子積體電路與電子積體電路之間的光學內連。因此，可獲得超高速訊號傳輸，且半導體封裝可應用於多核高性能計算（multi-core high performance computing，HPC）應用中。另外，可在不使用仲介層的情況下容易地集成多個晶粒（例如光子積體電路、電子積體電路及記憶體）。傳統上，仲介層包含例如矽等半導體材料，且因此使用仲介層會增加製造半導體封裝的成本。因此，半導體封裝的形狀因數（form factor）（或厚度）和/或製造半導體封裝的成本可得到降低。
根據一些實施例，一種半導體封裝包括第一重佈線層結構、光子積體電路、電子積體電路、波導以及記憶體。所述光子積體電路設置在所述第一重佈線層結構之上且電連接到所述第一重佈線層結構，且包括光學收發器及光學耦合器。所述電子積體電路設置在所述第一重佈線層結構之上且電連接到所述第一重佈線層結構。所述波導光學耦合到所述光學耦合器。所述記憶體電連接到所述電子積體電路。
根據一些實施例，所述波導設置在所述光子積體電路的邊緣處且從所述光子積體電路的所述邊緣突出。
根據一些實施例，所述光學耦合器設置在所述光學收發器與所述波導之間。
根據一些實施例，所述半導體封裝還包括第二重佈線層結構，所述第二重佈線層結構設置在所述電子積體電路與所述記憶體之間且電連接到所述電子積體電路及所述記憶體。
根據一些實施例，所述半導體封裝還包括對所述光子積體電路及所述電子積體電路進行包封的包封體。
根據一些實施例，所述光學耦合器包括矽波導及位於所述矽波導與所述波導之間的聚合物波導。
根據一些實施例，所述光學耦合器包括矽波導及位於所述矽波導與所述波導之間的光柵。
根據一些實施例，所述波導包括光纖。
根據一些實施例，一種半導體封裝包括第一單元、第二單元以及波導。所述第一單元包括彼此電連接的第一光子積體電路、第一電子積體電路及第一記憶體，且所述第一光子積體電路包括第一光學收發器。所述第二單元包括彼此電連接的第二光子積體電路、第二電子積體電路及第二記憶體，且所述第二光子積體電路包括第二光學收發器。所述波導設置在所述第一光學收發器與所述第二光學收發器之間且光學耦合到所述第一光學收發器及所述第二光學收發器。
根據一些實施例，所述第一光子積體電路與所述第一電子積體電路在第一方向上並排設置，且所述第一記憶體在與所述第一方向實質上垂直的第二方向上堆疊在所述第一電子積體電路上。
根據一些實施例，所述第一單元與所述第二單元在第一方向上並排設置，且所述波導在與所述第一方向實質上垂直的第二方向上堆疊在所述第一單元及所述第二單元上。
根據一些實施例，所述第一單元還包括對所述第一光子積體電路、所述第一電子積體電路及所述第一記憶體進行包封的第一包封體，所述第二單元還包括對所述第二光子積體電路、所述第二電子積體電路及所述第二記憶體進行包封的第二包封體，且所述波導設置在所述第一包封體及所述第二包封體之上。
根據一些實施例，所述第二光子積體電路與所述第一光子積體電路局部地交疊。
根據一些實施例，所述波導在第一方向上在所述第一光學收發器與所述第二光學收發器之間延伸，且所述第一光學收發器與所述第二光學收發器在與所述第一方向實質上垂直的第二方向上不交疊。
根據一些實施例，所述半導體封裝還包括電連接到所述第一單元的第一重佈線層結構及電連接到所述第二單元的第二重佈線層結構，其中所述第一單元及所述第二單元設置在所述第一重佈線層結構與所述第二重佈線層結構之間。
根據一些實施例，所述第一單元的所述第一光子積體電路、所述第一電子積體電路及所述第一記憶體在第一方向上並排設置，且所述第二單元在與所述第一方向實質上垂直的第二方向上設置在所述第一單元上。
根據一些實施例，一種半導體封裝包括重佈線層結構、多個記憶體、光子積體電路、多個電子積體電路以及波導。所述記憶體設置在所述重佈線層結構之上且電連接到所述重佈線層結構。所述光子積體電路包括光學收發器且在所述重佈線層結構之上設置在所述記憶體之間。所述電子積體電路分別設置在所述記憶體及所述光子積體電路之上且電連接到所述記憶體及所述光子積體電路。所述波導設置在所述電子積體電路之間且光學耦合到所述光學收發器。
根據一些實施例，所述光學收發器電連接到所述電子積體電路。
根據一些實施例，所述半導體封裝還包括對所述電子積體電路、所述記憶體、所述光子積體電路及所述波導進行包封的包封體。
根據一些實施例，所述半導體封裝還包括用於對所述電子積體電路與所述重佈線層結構進行電連接的多個導電柱。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本公開的各個方面。所屬領域中的技術人員應理解，他們可容易地使用本公開作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本公開的精神及範圍，而且他們可在不背離本公開的精神及範圍的條件下對其作出各種改變、代替、及變更。
10、100:半導體封裝 101a:第一區 101b:第二區 102:導電柱 110:電子積體電路 111、121、161:基底 112、122、160a、161a、163a、164a、180:導電墊 113a、113b、123、123a、123b:鈍化層 114、124:導電柱 115、125:保護層 120:光子積體電路 121a:電內連區 121b:光學區 126、127、WG:波導 128:光柵 130、165:包封體 130a:第一表面 130b:第二表面 140、150:重佈線層結構 142、152、170、DI:介電層 144:導電圖案 146、162:導電端子 154:導電圖案 160:記憶體 163:第一晶粒 164:第二晶粒 166:導線 168:底部填充膠 172:導通孔 182:導電圖案 C:載板 D1:第一方向 D2:第二方向 DB:剝離層 F、F1、F2:框架 O:接觸開口 OC:光學耦合器 OT:光學收發器 U、U1、U2:單元 W:晶圓
當結合附圖閱讀以下詳細說明時，會最好地理解本公開的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1A到圖1E是根據一些實施例的形成半導體封裝的方法的示意性剖視圖。 圖2是圖1B的光學耦合器的另一剖視圖。 圖3是根據一些實施例的半導體封裝的示意性剖視圖。 圖4A到圖4F是根據一些實施例的形成半導體封裝的方法的示意性剖視圖。 圖5是圖4B的光學耦合器的俯視圖。 圖6是根據一些實施例的半導體封裝的示意性剖視圖。 圖7是根據一些實施例的半導體封裝的示意性剖視圖。 圖8是根據一些實施例的半導體封裝的示意性剖視圖。 圖9是根據一些實施例的半導體封裝的示意性剖視圖。 圖10是根據一些實施例的半導體封裝的示意性剖視圖。 圖11是根據一些實施例的半導體封裝的示意性剖視圖。
100:半導體封裝
102:導電柱
110:電子積體電路
111、121、161:基底
112、122、161a、163a、164a:導電墊
113a、113b、123a、123b:鈍化層
114、124:導電柱
115、125:保護層
120:光子積體電路
126、127、WG:波導
130、165:包封體
130a:第一表面
130b:第二表面
140:重佈線層結構
146、162:導電端子
160:記憶體
163:第一晶粒
164:第二晶粒
166:導線
DI:介電層
OC:光學耦合器
OT:光學收發器
U1:單元

Claims (1)

  1. 一種半導體封裝，包括： 第一重佈線層結構； 光子積體電路，設置在所述第一重佈線層結構之上且電連接到所述第一重佈線層結構，包括光學收發器及光學耦合器； 電子積體電路，設置在所述第一重佈線層結構之上且電連接到所述第一重佈線層結構； 波導，光學耦合到所述光學耦合器；以及 記憶體，電連接到所述電子積體電路。
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