CN112558240A - 封装总成及其制造方法 - Google Patents

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package
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张智杰
蔡仲豪
余振华
王垂堂
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Abstract

提供一种封装总成及其制造方法。所述封装总成包括第一封装组件及设置在第一封装组件旁边的光学信号端口。第一封装组件包括：第一管芯，包括电子集成电路；第一绝缘包封体，在侧向上覆盖第一管芯；重布线结构，设置在第一管芯及第一绝缘包封体上；以及第二管芯，包括光子集成电路且通过重布线结构电耦合到第一管芯。光学信号端口光学耦合到第一封装组件的第二管芯的边缘小平面。

Description

封装总成及其制造方法
技术领域
本发明的实施例是涉及一种封装总成(package assembly)及其制造方 法，特别是涉及一种包含光子管芯及电子管芯的封装总成及其制造方法。
背景技术
目前来说，包括光子管芯(称为P-管芯)及电子管芯(称为E-管芯) 二者的半导体封装因其紧凑性(compactness)而越来越受欢迎。另外，由 于光纤相关应用在信号传输中的广泛使用，光学信号传输及处理已用于更 多的应用中。尽管制作半导体封装的现有方法对于其预期目的来说一般是 足够的，然而现有方法并非在所有方面完全令人满意。举例来说，开发可 靠的工艺以在P-管芯、E-管芯和光纤之间进行互连带来了挑战。
发明内容
根据一些实施例，一种封装总成包括第一封装组件及设置在第一封装 组件旁边的光学信号端口。第一封装组件包括了包括电子集成电路的第一 管芯、在侧向上覆盖第一管芯的第一绝缘包封体、设置在第一管芯及第一 绝缘包封体上的重布线结构以及包括光子集成电路且通过重布线结构电耦 合到第一管芯的第二管芯。光学信号端口光学耦合到第一封装组件的第二 管芯的边缘小平面。
根据一些实施例，一种封装总成包括第一封装组件及设置在第一封装 组件旁边的光学信号端口。第一封装组件包括：由第一绝缘包封体包封的 电子管芯以及堆叠在电子管芯之上且电耦合到电子管芯的光子管芯，光子 管芯被第二绝缘包封体部分地覆盖，其中光子管芯的侧壁与第一绝缘包封 体的侧壁实质上齐平。光学信号端口面对光子管芯的所述侧壁，以光学耦 合光子管芯。
根据一些实施例，一种封装总成的制造方法包括至少以下步骤。形成 第一重布线结构，以电耦合由绝缘包封体包封的电子管芯及光子管芯。切 穿第一重布线结构及光子管芯，以形成封装组件的外侧壁。将光纤与和光 子管芯对应的封装组件的所述外侧壁对准。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注 意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论 述清晰起见，可任意增大或减小各种特征的尺寸。
图1A是根据一些实施例的封装总成的示意性俯视图。
图1B及图1C是根据一些实施例的沿图1A中所示的A-A’线及B-B’ 线分别截取的示意性剖视图。
图2A是根据一些实施例的封装总成的示意性俯视图。
图2B及图2C是根据一些实施例的沿图2A中所示的A-A’线及B-B’ 线分别截取的示意性剖视图。
图3A是根据一些实施例的封装总成的示意性俯视图。
图3B及图3C是根据一些实施例的沿图3A中所示的A-A’线及B-B’ 线分别截取的示意性剖视图。
图4A是根据一些实施例的封装总成的示意性俯视图。
图4B是根据一些实施例的沿图4A中所示的A-A’线截取的示意性剖视 图。
图5A是根据一些实施例的封装总成的示意性俯视图。
图5B是根据一些实施例的沿图5A中所示的A-A’线截取的示意性剖视 图。
图6A是根据一些实施例的封装总成的示意性俯视图。
图6B是根据一些实施例的沿图6A中所示的A-A’线截取的示意性剖视 图。
图7A是根据一些实施例的封装总成的示意性俯视图。
图7B是根据一些实施例的沿图7A中所示的A-A’线截取的示意性剖视 图。
图8A到图8F是根据一些实施例的制造光子管芯的各个阶段的部分剖 视图。
图9是根据一些实施例的封装总成的示意性剖视图。
图10A到图10I是根据一些实施例的制造封装总成的各个阶段的示意 性剖视图。
图11A到图11I是根据一些实施例的制造封装总成的各个阶段的示意 性剖视图。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施 例或实例。以下阐述组件及布置的具体实例以简化本公开。当然，这些仅 为实例而非旨在进行限制。举例来说，在以下说明中，在第二特征之上或 第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接 触的实施例，也可包括其中第一特征与第二特征之间可形成附加特征从而 使得第一特征与第二特征可不直接接触的实施例。另外，本公开在各种实 例中可重复使用参考编号和/或字母。此种重复使用是出于简明及清晰的目 的，自身并不表示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在……之下(beneath)”、 “在……下面(below)”、“下部的(lower)”、“在……上方(above)”、“上 部的(upper)”等空间相对性用语来阐述图中所示一个元件或特征与另一(其 他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外 还囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度 或其他取向)，本文中所使用的空间相对性描述语可同样相应地进行解释。
也可包括其他特征及工艺。举例来说，可包括测试结构来帮助进行对 三维(three-dimensional，3D)封装或三维集成电路(3D integrated circuit， 3DIC)器件的验证测试。测试结构可包括例如形成在重布线层中或衬底上 的测试接垫，测试接垫使得能够测试3D封装或3DIC、使用探针和/或探针 卡等。验证测试可在中间结构以及最终结构上实行。另外，本文中所公开 的结构及方法可与包括对已知良好管芯(known good die)的中间验证的测 试方法结合使用，以增加良率(yield)及降低成本。
本公开的实施例是在半导体制造的背景下论述的，具体来说是在形成 封装总成的背景下论述的，其中封装总成包括具有光子管芯及电子管芯的 封装组件，以及光学耦合到封装组件的光子管芯的光学信号端口。根据一 些实施例，论述了实施例的一些变型且示出了形成封装总成的中间阶段。 应理解，所有图式中的例示是示意性的，而不是按比例绘示的。
图1A是根据一些实施例的封装总成的示意性俯视图，图1B及图1C 是根据一些实施例的沿图1A中所示的A-A’线及B-B’线分别截取的示意性 剖视图。参照图1A到图1C，封装总成10包括第一封装组件100A及光学 信号端口200A，光学信号端口200A面对第一封装组件100A的外侧壁100s 且光学耦合到第一封装组件100A。
在一些实施例中，光学信号端口200A是光学信号可进和/或出的光学 输入/输出(input/output，I/O)端口。举例来说，光学信号端口200A包括 至少一根光纤210以及光学界面层220，光学界面层220夹置在光纤210与 第一封装组件100A之间，以用于将光纤210结合到第一封装组件100A。 在一些实施例中，光纤210的至少端部部分被插入到光学界面层220中。 在一些实施例中，多个光纤210以平行方式布置，以形成光纤阵列模块。 举例来说，光纤210可为透镜光纤(lensed fiber)，其中用于光学连接的透 镜形状形成在面对第一封装组件100A的外侧壁100s的尖端部分处。在一 些实施例中，光纤台面(fiber mesa)230被配置成抵靠光纤210以支撑或 固定光纤210。作为另外一种选择，光纤台面230被省略。
在一些实施例中，通过将光学界面层220施加到光纤210的端部部分 及第一封装组件100A的外侧壁100s，光纤210结合到第一封装组件100A。 举例来说，光学界面层220包含透亮(或透明)的粘合剂或其他合适的光 学胶/脂。在一些实施例中，光学界面层220由光学粘合剂促成，以提供光 学透明度及机械固定。在一些实施例中，光学界面层220是折射率匹配粘 合剂(index-matching adhesive)层。举例来说，光学界面层220与光纤210 及第一封装组件100A的外侧壁100s折射率匹配，以减少光学损耗(optical loss)。光学界面层220的折射率(refractive index)及厚度可根据光纤210 及第一封装组件100A的折射率来调节。光学界面层220可为单层式结构或 多层式结构。光学界面层220的材料可包括环氧树脂系化合物、硅酮系化 合物、丙烯酸系化合物、其组合等。
在一些实施例中，例如集成扇出(integrated fanout，InFO)封装技术 等IC封装技术被用于制作第一封装组件100A。其他封装技术也可用于形 成第一封装组件100A。举例来说，第一封装组件100A包括至少一个光子 管芯PD及电耦合到光子管芯PD的至少一个电子管芯ED。应注意，光子 管芯PD及电子管芯ED在俯视图中以虚线示出，以表示其可被覆盖。还应 注意，光子管芯PD和/或电子管芯ED的大小、数目及配置仅是出于例示目 的而绘示。
在一些实施例中，光子管芯PD可包括光子集成电路来处理、接收和/ 或传输光学信号。在一些实施例中，光纤210与光子管芯PD对准，以使得 能够在光子管芯PD与光纤210之间交换光学信号。在一些实施例中，光子 管芯PD可将来自电子管芯ED的电信号转换为光学信号。在一些实施例中， 光子管芯PD可将来自光学信号端口200A的光学信号转换为电信号。在一 些实施例中，光子管芯PD包括负责去往/来自光学信号端口200A的光学信 号的I/O的有源和/或无源光学器件。有源和/或无源光学器件可包括I/O耦 合器、边缘耦合器(edge coupler)、激光器、光学调制器(optical modulator)、 检测器、波导、分光器(splitter)、转换器、开关、光栅耦合器(grating coupler) 等。根据一些实施例，由于光栅耦合器的带宽受限且光栅耦合器是偏振相 关的(polarization dependent)，因此光栅耦合器可没有形成在光子管芯PD 中。在一些实施例中，光子管芯PD包括具有较宽的带宽及较小的偏振相关 损耗(polarization dependent loss)的至少一个边缘耦合器(1111，示出在图 8A到图9中)。
举例来说，光纤210与光子管芯PD的边缘耦合器在侧向上对准，以提 供光学信号。在一些实施例中，光纤轴线AX可实质上平行于第一封装组 件100A的外侧壁100s的法线方向。在一些实施例中，光纤轴线AX与第 一封装组件100A的外侧壁100s之间形成角度(例如在几度到约90度之间)。 光纤轴线AX与外侧壁100s之间的角度可依据光纤210的特性且依据光学 连接的优化程度来调节。应注意，光纤轴线AX与外侧壁100s之间的角度 在本公开中不构成限制。在一些实施例中，光纤210通过光学界面层220 结合到与边缘耦合器对应的外侧壁100s的边缘小平面(edge facet)。应注 意，稍后将结合图来论述对光子管芯PD的边缘耦合器的详细说明。
继续参照图1B到图1C，光子管芯PD包括衬底111。举例来说，衬底 111可为或可包括块状硅衬底、硅锗衬底或由其他半导体材料形成的衬底。 在一些实施例中，衬底111是包括形成在绝缘层上的半导体材料层的绝缘 体上半导体(semiconductor-on-insulator，SOI)衬底。可使用其他衬底。举 例来说，衬底111包括顶表面111a及与顶表面111a相对的底表面111b。在 一些实施例中，光子管芯PD包括分布在顶表面111a之上的多个导电接垫112、形成在顶表面111a之上且部分地覆盖导电接垫112的钝化层113、形 成在导电接垫112上的多个管芯连接件114、以及形成在钝化层113上且至 少在侧向上覆盖管芯连接件114的保护层115。应注意，以上实例仅是出于 例示目的而提供，其他实施例可利用更少的或附加的元件。举例来说，附 加元件(未示出；例如内连线结构)可形成在衬底111的顶表面111a上， 以用于对导电接垫112进行内连。
导电接垫112的材料可包括铝，但也可使用其他合适的导电材料(例 如铜)。钝化层113的材料可为或可包括氧化硅、氮化硅、例如掺杂碳的氧 化物等低介电常数(low-k)介电材料、例如掺杂多孔碳的二氧化硅等极低 k介电材料、其组合或其他合适的材料。管芯连接件114的材料可为或可包 括金属(例如铜、银、钨、钛、金等)、金属合金、其组合或其他合适的导 电材料。保护层115的材料可为或可包括聚苯并恶唑(polybenzoxazole， PBO)、聚酰亚胺、苯并环丁烯(benzocyclobutene，BCB)或其他合适的介 电材料。
在一些实施例中，光子管芯PD由第一绝缘包封体120在侧向上包封。 举例来说，光子管芯PD的侧壁PDs’被光学界面层220覆盖，第一绝缘包 封体120沿光子管芯PD的其他侧壁PDs延伸。第一绝缘包封体120可包 括低的吸湿率(moisture absorption rate)且可为刚性的，以用于保护光子管 芯PD。第一绝缘包封体120的材料可为或可包括模制化合物(例如环氧树 脂)、模制底部填充胶(molding underfill)或其他合适的电绝缘材料。在一 些实施例中，保护层125形成在第一绝缘包封体120及衬底111的底表面 111b上以用于保护。保护层125可为或可包括管芯贴合膜(die attach film) 或其他合适的介电材料。作为另外一种选择，保护层125被省略。
仍然参照图1A到图1C，在一些实施例中，光子管芯PD及电子管芯 ED彼此堆叠。在一些实施例中，光子管芯PD的大小大于电子管芯ED的 大小。举例来说，光子管芯PD所占用的占用面积(footprint area)大于电 子管芯ED所占用的占用面积。在一些实施例中，如图1A中所示，电子管 芯ED所占用的占用面积与光子管芯PD所占用的占用面积完全地交叠。在一些其他实施例中，在俯视图中，电子管芯ED所占用的占用面积与光子管 芯PD所占用的占用面积部分地交叠。举例来说，光子管芯PD与电子管芯 ED以交错方式(staggered manner)堆叠。在一些实施例中，光子管芯PD 与电子管芯ED以面对背方式(face-to-back manner)堆叠。举例来说，电 子管芯ED包括具有彼此相对的顶表面131a与底表面131b的衬底131。在一些实施例中，衬底131的底表面131b(其为电子管芯ED的背面)与衬 底111的顶表面111a(其为光子管芯PD的有源表面)可彼此面对，此种配 置可被称为面对背配置。
在一些实施例中，电子管芯ED包括用于处理从光子管芯PD中的光学 信号转换来的电信号的电子集成电路。在一些实施例中，电子管芯ED与光 子管芯PD交换电信号。电子管芯ED可为或可包括逻辑IC管芯、存储器 管芯、模拟IC管芯、特殊应用IC(application-specific IC，ASIC)管芯等。 在其他实施例中，电子管芯ED是其多个管芯组件被包封在封装包封体(未 示出)中的封装结构。在一些实施例中，光子管芯PD是光子集成电路(photonic integrated circuit，PIC)管芯，而电子管芯ED是电子集成电路 (electronicintegrated circuit，EIC)管芯。
在一些实施例中，电子管芯ED的衬底131可为硅衬底或者由例如锗、 硅锗、III-V族化合物半导体材料等其他半导体材料形成的衬底。在一些实 施例中，衬底131的底表面131b与管芯贴合膜DAF接触。举例来说，衬 底131包括形成在其上的多个有源/无源器件(未示出)。有源组件的实例包 括但不限于二极管、场效晶体管(field effect transistor，FET)、金属氧化物 半导体FET(metal-oxide-semiconductor FET，MOSFET)、互补金属氧化物 半导体(complementary metal-oxide-semiconductor，CMOS)晶体管及双极 晶体管。无源组件的实例包括但不限于电阻器、电容器及电感器。
在一些实施例中，电子管芯ED包括分布在顶表面131a之上的多个导 电接垫132、形成在顶表面111a之上且部分地覆盖导电接垫132的钝化层 133、形成在导电接垫132上的多个管芯连接件134、以及形成在钝化层133 上且至少在侧向上覆盖管芯连接件134的保护层135。导电接垫132及形成 在导电接垫132上的管芯连接件134可通过内连线结构(未示出)电耦合 到有源/无源器件。导电接垫132、钝化层133、管芯连接件134及保护层 135的材料可分别相似于导电接垫112、钝化层113、管芯连接件114及保 护层115的材料，为简洁起见，不再予以赘述。
在一些实施例中，电子管芯ED由第二绝缘包封体140在侧向上包封。 举例来说，第二绝缘包封体140沿电子管芯ED的侧壁EDs延伸。光子管 芯PD的侧壁PDs’与第二绝缘包封体140的侧壁140sw实质上齐平。第二 绝缘包封体140的材料可相似于第一绝缘包封体120的材料，为简洁起见， 不再予以赘述。在一些实施例中，包括第一图案化介电层152及第一图案 化导电层154的第一重布线结构150夹置在电子管芯ED与光子管芯PD之 间。举例来说，第一图案化介电层152形成在光子管芯PD及第一绝缘包封 体120上，第一图案化介电层152的多个开口(未标记)可以可触及的方 式暴露出光子管芯PD的管芯连接件114。举例来说，第一图案化介电层152 可由PBO、聚酰亚胺、BCB等形成。在一些实施例中，电子管芯ED通过 管芯贴合膜DAF贴合到第一图案化介电层152。第一图案化导电层154可 形成在第一图案化介电层152的开口中，以与光子管芯PD的管芯连接件 114实体接触及电接触。举例来说，第一图案化导电层154由导电材料形成， 所述导电材料可为例如钨、铜、钛等金属材料。
在一些实施例中，多个绝缘穿孔(through insulating via，TIV)160贯 穿第二绝缘包封体140且可设置在电子管芯ED旁边。在一些实施例中，电 子管芯ED被TIV 160环绕。TIV 160可与第一重布线结构150的第一图案 化导电层154实体接触及电接触。TIV 160可由例如钨、铜、钛等导电材料 形成。
在一些实施例中，包括第二图案化介电层172及第二图案化导电层174 的第二重布线结构170形成在电子管芯ED、第二绝缘包封体140及TIV 160 上。举例来说，第二图案化介电层172形成在电子管芯ED、第二绝缘包封 体140及TIV 160上，第二图案化介电层172的多个开口(未标记)可以可 触及的方式暴露出TIV 160及电子管芯ED的管芯连接件134。第二图案化 导电层174可形成在第二图案化介电层172的开口中，以与TIV 160及电子 管芯ED的管芯连接件134实体接触及电接触。第二图案化介电层172及第 二图案化导电层174的材料可分别相似于第一图案化介电层152及第一图 案化导电层154的材料。为简洁起见，不再对其予以赘述。
举例来说，电子管芯ED通过第二重布线结构170、TIV 160及第一重 布线结构150与光子管芯PD进行电连通。通过此种方式，可实现包括高速 及低功率操作的最佳集成。在一些实施例中，第二图案化导电层174包括 被第二图案化介电层172至少部分地暴露出的凸块下金属(under bump metallization，UBM)图案，以用于进一步的电连接。在一些实施例中，多 个导电端子180形成在第二图案化导电层174(例如UBM图案)上。导电 端子180可为或可包括球栅阵列(ball grid array，BGA)连接件、焊球、金 属柱、受控塌陷芯片连接(controlled collapse chip connection，C4)凸块、 微凸块、无电镀镍钯浸金(electroless nickel-electroless palladium-immersion gold，ENEPIG)形成的凸块等。
继续参照图1A到图1C，在一些实施例中，封装总成10还包括第二封 装组件300，第一封装组件100A可安装在第二封装组件300上且电耦合到 第二封装组件300。第二封装组件300可为或可包括封装衬底、印刷电路板 (printed circuit board，PCB)、印刷配线板(printed wiring board)、中介层 (interposer)和/或能够承载集成电路的其他电路载体。在一些实施例中， 第一封装组件100A的导电端子180设置在第二封装组件300的顶表面300a 上，多个外部端子310分布在第二封装组件300的底表面300b上，以用于 进一步的电连接。在一些实施例中，外部端子310的大小及间距大于第一 封装组件100A的导电端子180的大小及间距。在一些其他实施例中，外部 端子310被省略。举例来说，封装总成10通过外部端子310安装在母板 (mother board)上。封装总成10的其他应用也是可能的。
在一些实施例中，耦合到第一封装组件100A的光学信号端口200A设 置在第二封装组件300的顶表面300a上。举例来说，将光纤210结合到第 一封装组件100A的光学界面层220覆盖第二封装组件300的顶表面300a 的部分。在一些实施例中，光纤210被布置成倚靠光纤台面230，光纤210 与第二封装组件300通过光纤台面230在空间上彼此分开。在替代实施例 中，光纤台面230被省略。
图2A是根据一些实施例的封装总成的示意性俯视图，图2B及图2C 是根据一些实施例的沿图2A中所示的A-A’线及B-B’线分别截取的示意性 剖视图。参照图2A到图2C，封装总成20包括第一封装组件100B及光学 耦合到第一封装组件100B的光学信号端口200A。第二封装组件300可选 地设置在第一封装组件100B及光学信号端口200A之下。第二封装组件300 可电耦合到第一封装组件100B。参照图2A到图2C阐述的封装总成20可 相似于参照图1A到图1C阐述的封装总成10。将仅论述其之间的不同，将 不再对类似或相同的部件予以赘述，类似的参考编号代表类似的元件。
举例来说，封装总成20与封装总成10之间的不同在于第一封装组件 100B。在一些实施例中，第一封装组件100B包括以面对面方式彼此堆叠的 光子管芯PD与电子管芯ED’。举例来说，衬底131的顶表面131a(其为电 子管芯ED’的有源表面)与衬底111的顶表面111a(其为光子管芯PD的有 源表面)可彼此面对，此种配置可被称为面对面配置。通过此种方式，在 光子管芯PD与电子管芯ED’之间实现了短的电信号路径，从而最小化了操 作之间的噪声(noise)并提高了信号性能。
在一些实施例中，夹置在电子管芯ED’与光子管芯PD之间的第一重布 线结构150’被形成为多层式结构，所述多层式结构包括交替堆叠的多个第 一图案化介电层152与多个第一图案化导电层154。第一重布线结构150’ 的层的数目可依据电路设计进行调节。在一些实施例中，第一重布线结构 150’被称为管芯到管芯内连线(die-to-dieinterconnection)。在一些实施例中， 电子管芯ED’的电信号可通过第一重布线结构150’、TIV 160、第二重布线 结构170及导电端子180传输到第二封装组件300/从第二封装组件300传 输。在一些实施例中，从第二封装组件300引入到电子管芯ED’的功率可 通过导电端子180、第二重布线结构170、TIV 160及第一重布线结构150’ 来提供。
在一些实施例中，电子管芯ED’的管芯连接件134’通过多个导电接头 136耦合到第一图案化导电层154。导电接头136可为或可包括微凸块。在 一些实施例中，导电接头136包含焊接材料，并且相应的管芯连接件134’ 及第一图案化导电层154包括用于焊接的金属接垫。在一些实施例中，底 部填充层137夹置在保护层135与第一图案化介电层152之间，以在侧向 上覆盖连接(例如导电接头136及连接到导电接头136的第一图案化导电 层154)。作为另外一种选择，底部填充层137被省略，第二绝缘包封体140’ 填充电子管芯ED’的保护层135与第一图案化介电层152之间的间隙，以 在侧向上覆盖电子管芯ED’与第一重布线结构150’的连接。在一些其他实 施例中，导电接头136被省略且可使用其他合适的结合技术(例如直接表 面结合、金属对金属结合、混合结合等)将电子管芯ED’耦合到第一重布 线结构150’)。
继续参照图2B，在一些实施例中，第二绝缘包封体140’的厚度140t 大于电子管芯ED’的厚度EDt。穿过第二绝缘包封体140’的TIV 160中的每 一者可具有比电子管芯ED’的厚度EDt大的厚度160t。举例来说，第二绝 缘包封体140’覆盖电子管芯ED’的侧壁EDs且延伸以覆盖衬底131的底表 面131b。在一些其他实施例中，衬底131的底表面131b与第二绝缘包封体 140’及TIV 160的表面实质上齐平。举例来说，电子管芯ED’的厚度EDt 实质上等于第二绝缘包封体140’的厚度140t及TIV 160的厚度160t。
图3A是根据一些实施例的封装总成的示意性俯视图，图3B及图3C 是根据一些实施例的沿图3A中所示的A-A’线及B-B’线分别截取的示意性 剖视图。参照图3A到图3C，封装总成30包括第一封装组件100A及光学 耦合到第一封装组件100A的光学信号端口200B。电耦合到第一封装组件 100A的第二封装组件300可选地设置在第一封装组件100A及光学信号端 口200B之下。参照图3A到图3C阐述的封装总成30可相似于图1A到图 1C中阐述的封装总成10。将仅论述其之间的不同且将不再对类似或相同的 部件予以赘述，类似的参考编号代表类似的元件。
举例来说，封装总成20与封装总成10之间的不同在于光学信号端口 200B。在一些实施例中，光学信号端口200B的光学界面层220’覆盖第一 封装组件100A的外侧壁100s且进一步延伸到第一封装组件100A与第二封 装组件300之间的间隙G中。举例来说，光学界面层220’的部分夹置在第 二封装组件300的顶表面300a与第一封装组件100A的第二重布线结构170 之间。光学界面层220’的所述部分可至少在侧向上覆盖第一封装组件100A 的导电端子180。在一些实施例中，光学界面层220’的所述部分充当底部填 充层，以用于改善第一封装组件100A与第二封装组件300之间的粘合。光 学界面层220’的所述部分可通过毛细流动工艺(capillary flow process)形 成，或者可在第一封装组件100A贴合到第二封装组件300之前通过合适的 沉积方法形成。
在一些实施例中，光学界面层220’的所述部分可仅填充间隙G的部分， 而另一底部填充层(未示出)填充间隙G的其余部分。在一些实施例中， 填充间隙G的光学界面层220’的所述部分可被另一底部填充层(未示出) 替换。
在一些实施例中，如图3A所示的俯视图中所示，覆盖第二封装组件 300的顶表面300a的光学界面层220’的面积大于第一封装组件100A在第 二封装组件300的顶表面300a上所占用的占用面积(footprint area)。作为 另外一种选择，覆盖第二封装组件300的顶表面300a的光学界面层220’的 面积实质上等于或小于第一封装组件100A在第二封装组件300的顶表面 300a上占用的占用面积。覆盖顶表面300a的光学界面层220’的面积可通过光学界面层220’的点胶量来调节。本公开不限于此。
图4A是根据一些实施例的封装总成的示意性俯视图，图4B是根据一 些实施例的沿图4A中所示的A-A’线截取的示意性剖视图。除非另外指明， 否则本文中的实施例中元件的材料与类似的元件本质上相同，在图1A到图 3C中所示的实施例中，类似的元件由类似的参考编号表示。下文中关于元 件的材料的细节可在对图1A到图3C中所示实施例的论述中找到。
参照图4A到图4B，提供封装总成40。举例来说，封装总成40包括 交换器(switch)、集线器(hub)、网桥(bridge)、路由器、通信系统、数 据中心、网络和/或计算机系统(例如多核心处理器计算机系统)。封装总成 40可为用于例如计算机(例如高性能计算机)、与人工智能系统结合使用的 计算器件、无线通信器件、计算机相关周边器件及娱乐器件等的电子系统 的部分。根据一些实施例，本文中所论述的封装总成可提供宽的带宽及密 集的光学信号I/O通信。应注意，其他电子应用也是可能的。
继续参照图4A到图4B，封装总成40包括主封装组件400A、环绕主 封装组件400A的多个第一封装组件100A、以及光学耦合到第一封装组件 100A的多个光学信号端口200A。在一些实施例中，封装总成40还包括将 主封装组件400A电耦合到第一封装组件100A的第二封装组件300’。在一 些实施例中，第一封装组件100A中的每一者通过第二封装组件300’的多个 电链路320电耦合到主封装组件400A。应注意，电链路320在图4A中以 虚线示出，以代表电链路320是嵌入的且可能无法从第二封装组件300’的 顶表面300a看到。
在一些实施例中，第一封装组件100A的部分沿第二封装组件300’的一 个边缘并排设置。举例来说，在俯视图中，第一封装组件100A的部分在空 间上彼此分离。在一些实施例中，第一封装组件100A中的每一者与主封装 组件400A分离一侧向距离。举例来说，侧向距离为非零的。应注意，侧向 距离可取决于产品要求，在本公开中可不构成限制。在一些实施例中，第 一封装组件100A及光学信号端口200A相似于图1A到图1C中阐述的第一 封装组件100A及光学信号端口200A。在一些实施例中，封装总成40的第 一封装组件100A被图2A到图2C中阐述的第一封装组件100B部分或全部 替换。在一些实施例中，封装总成40的光学信号端口200A可被图3A到 图3C中阐述的光学信号端口200B部分或全部替换。应理解，本文中所示 第一封装组件及光学信号端口是实例且可施行其变型，同时仍保持在本公 开的范围内。
在一些实施例中，例如集成扇出(InFO)封装技术等IC封装技术被用 于制作主封装组件400A。其他封装技术也可用于形成主封装组件400A。 举例来说，主封装组件400A包括至少一个半导体管芯SD、沿半导体管芯 SD的侧壁SDs延伸以在侧向上覆盖半导体管芯SD的主绝缘包封体420、 设置在半导体管芯SD及主绝缘包封体420上的主重布线结构430、与半导 体管芯SD相对地设置在主重布线结构430上的多个导电端子440。举例来 说，半导体管芯SD通过主重布线结构430电耦合到导电端子440。在一些 实施例中，保护层450设置在与主重布线结构430相对的半导体管芯SD及 主绝缘包封体420上。在一些实施例中，半导体管芯SD通过管芯贴合膜 DAF贴合到保护层450。作为另外一种选择，保护层450和/或管芯贴合膜 DAF可被省略。在一些实施例中，多个主TIV 460(示出在图4A中)形成 在半导体管芯SD旁边，以电连接到主重布线结构430。在一些实施例中， 主TIV 460可贯穿主绝缘包封体420以提供垂直电路径。对于给定的应用， 可适当地使用其他电路系统。以上实例仅用于例示性目的，其他实施例可 利用更少的或附加的元件。
在一些实施例中，多个半导体管芯SD布置成阵列且主绝缘包封体420 可包封半导体管芯SD。尽管在图4A所示俯视图中示出九个半导体管芯SD， 然而应注意，半导体管芯SD的数目、形状及大小在本公开中不构成限制。 在一些其他实施例中，单个半导体管芯SD被包括在主封装组件400A中。 应理解，半导体管芯SD在图4A中以虚线示出，以代表其可被覆盖。在一 些实施例中，半导体管芯SD包括用于处理电信号的路由器、交换机和/或 处理器核心。举例来说，在半导体管芯SD中产生的电信号可用于驱动第一 封装组件100A。在一些实施例中，半导体管芯SD可为或可包括逻辑管芯 (例如中央处理器(central processingunit，CPU)、图形处理单元(graphics processing unit，GPU)、系统芯片(system-on-a-chip，SoC)、微控制器等)、 特殊应用集成电路(application-specific integratedcircuit，ASIC)管芯、存 储器管芯(例如动态随机存取存储器(dynamic random accessmemory， DRAM)管芯、静态随机存取存储器(static random access memory，SRAM) 管芯等)、功率管理管芯(例如功率管理集成电路(power management integrated circuit，PMIC)管芯)、射频管芯、传感器管芯、微机电系统 (micro-electro-mechanical-system，MEMS)管芯、信号处理管芯(例如数 字信号处理管芯)等或者其组合。举例来说，具有半导体管芯SD的主封装 组件400A可包括处理子系统(具有一个或多个处理器管芯)及存储器子系统(具有存储器管芯)。在一些实施例中，主封装组件400A包括存储在存 储器子系统中的一个或多个程序模块或指令集，其可在操作期间由处理子 系统执行。
继续参照图4B，举例来说，半导体管芯SD中的每一者包括具有顶表 面411a及底表面411b的衬底411、分布在顶表面411a之上的多个导电接 垫412、形成在顶表面411a之上且部分地覆盖导电接垫412的钝化层413、 形成在导电接垫412上的多个管芯连接件414、以及形成在钝化层413上且 至少在侧向上覆盖管芯连接件414的保护层415。在一些实施例中，衬底 411包括形成在其上的多个有源/无源器件(未示出)，以实行一个或多个功 能。所述功能可包括存储器结构、处理结构、传感器、放大器、功率分配、 I/O电路系统等。衬底411、导电接垫412、钝化层413、管芯连接件414及 保护层415的材料可分别相似于图1B到图1C中阐述的电子管芯ED的衬 底131、导电接垫132、钝化层133、管芯连接件134及保护层135的材料， 为简洁起见，不再予以赘述。主绝缘包封体420的材料可相似于第一绝缘 包封体120(或第二绝缘包封体140)的材料且也不再予以赘述。在一些实 施例中，主重布线结构430包括交替堆叠的多个图案化介电层432与多个 图案化导电层434。主重布线结构430及形成在主重布线结构430上的导电 端子440可相似于图1B到图1C中阐述的第二重布线结构170及导电端子 180且也不再予以赘述。
在一些实施例中，主封装组件400A及第一封装组件100A分别通过导 电端子180及440安装在第二封装组件300’的顶表面300a’上。第二封装组 件300’可为或可包括印刷电路板(PCB)、印刷配线板、封装衬底、中介层 和/或能够承载集成电路的其他电路载体。在一些实施例中，第一封装组件 100A中的每一者的导电端子180设置在第二封装组件300’的顶表面300a’ 的外围区上，主封装组件400A的导电端子440设置在第二封装组件300’ 的顶表面300a’的中心区上。举例来说，相应的第一封装组件100A具有光 学耦合到对应的光学信号端口200A的一个边缘及面对主封装组件400A的 相对边缘。此种配置能够实现宽的带宽及更大数目的光学信号I/O。
图5A是根据一些实施例的封装总成的示意性俯视图，图5B是根据一 些实施例的沿图5A中所示的A-A’线截取的示意性剖视图。参照图5A到图 5B，提供封装总成50。举例来说，本文中所阐述的封装总成50可相似于 参照图4A到图4B阐述的封装总成40。将不再对类似或相同的部件予以赘 述，类似的参考编号代表类似的元件。
在一些实施例中，封装总成50包括集成封装组件500A及光学耦合到 集成封装组件500A的光学信号端口200A。光学信号I/O(例如光学信号端 口200A)可沿集成封装组件500A的边缘连接。在一些实施例中，集成封 装组件500A及光学信号端口200A设置在第二封装组件300上，集成封装 组件500A通过导电端子180电耦合到第二封装组件300。封装总成50的 光学信号端口200A可被图3A到图3C中阐述的光学信号端口200B部分或 全部替换。集成封装组件500A可在俯视图中形成为截角形状 (corner-truncated shape)。在一些实施例中，集成封装组件500A以晶片形 式、封装形式等制作。
在一些实施例中，集成封装组件500A包括至少一个半导体管芯SD， 以及紧挨着半导体管芯SD设置的至少一个电子管芯ED、堆叠在半导体管 芯SD及电子管芯ED之上的至少一个光子管芯PD。在一些实施例中，光 子管芯PD相对于半导体管芯SD交错。举例来说，在俯视图中，电子管芯 ED所占用的占用面积与光子管芯PD所占用的占用面积完全地交叠。在俯视图中，半导体管芯SD所占用的占用面积可与光子管芯PD所占用的占用 面积部分地交叠。
在一些实施例中，多个半导体管芯SD布置成阵列，多个电子管芯ED 被布置成环绕半导体管芯SD的阵列。在一些实施例中，半导体管芯SD分 布在第二封装组件300的顶表面300a的中心区之上，电子管芯ED分布在 第二封装组件300的顶表面300a的外围区之上。在一些实施例中，如图5A 中所示，九个半导体管芯SD被布置成3×3阵列，八个电子管芯ED环绕半 导体管芯SD的阵列，其中位于中间的半导体管芯SD不与任何电子管芯相 邻。除位于中间的半导体管芯SD以外，多个光子管芯PD可堆叠在半导体 管芯SD的阵列之上。在一些实施例中，封装总成50的电子管芯ED可被 图2B到图2C中阐述的电子管芯ED’部分或全部替换。封装总成50的电子 管芯及光子管芯可以面对背方式或面对面方式布置，此取决于产品要求。 应理解，图5A中所示的配置仅为实例，半导体管芯SD、光子管芯PD及 电子管芯ED的数目、大小及位置可依据产品要求进行修改。
在一些实施例中，集成封装组件500A包括部分地覆盖光子管芯PD的 第一绝缘包封体120、沿电子管芯ED的侧壁EDs及半导体管芯SD的侧壁 SDs延伸的第二绝缘包封体140、夹置在第一绝缘包封体120与第二绝缘包 封体140之间的第一重布线结构150、与第一重布线结构150相对地设置在 第二绝缘包封体140上的第二重布线结构170、贯穿第二绝缘包封体140以 与第一重布线结构150及第二重布线结构170接触的TIV 160、以及设置在 第二重布线结构170上以连接到第二封装组件300的多个导电端子180。集 成封装组件500A可选地包括覆盖光子管芯PD及第一绝缘包封体120的保 护层125。在一些实施例中，半导体管芯SD与相邻的电子管芯ED分离第 一侧向距离，相邻的半导体管芯SD彼此分离第二侧向距离。第一侧向距离 及第二侧向距离是非零的，第二绝缘包封体140可夹置在相邻的半导体管 芯SD与电子管芯ED之间。应注意，第一侧向距离及第二侧向距离在本公 开中不构成限制，可根据产品要求进行修改。
电子管芯ED与对应的光子管芯PD通过第一重布线结构150、TIV 160 及第二重布线结构170进行电连接。在一些实施例中，电子管芯ED与半导 体管芯SD通过第二重布线结构170进行电连接。在一些实施例中，半导体 管芯SD通过第二重布线结构170彼此进行电连通。在一些实施例中，用于 在光子管芯PD、对应的电子管芯ED及对应的半导体管芯SD之间进行连 通的导电路径被布置在第二重布线结构170的外围区上。用于连通半导体 管芯SD的导电路径可布置在第二重布线结构170的中心区上。举例来说， 用于在光子管芯PD、对应的电子管芯ED及对应的半导体管芯SD之间进 行连通的导电路径可被称为外部链路，而用于连通半导体管芯SD的导电路 径可被称为内部链路。第二重布线结构170的其他布线布局也是可能的。 在一些实施例中，使用第二重布线结构170来连接半导体管芯SD及电子管 芯ED使集成封装组件500A的占用面积最小化，还实现了高的电性能。
图6A是根据一些实施例的封装总成的示意性俯视图，图6B是根据一 些实施例的沿图6A中所示的A-A’线截取的示意性剖视图。参照图6A到图 6B，本文中所阐述的封装总成60可相似于参照图5A到图5B阐述的封装 总成50。将仅论述其之间的不同且将不再对类似或相同的部件予以赘述， 类似的参考编号代表类似的元件。
举例来说，封装总成50及60的不同在于集成封装组件500B。在一些 实施例中，集成封装组件500B包括由电子管芯ED环绕且由第二绝缘包封 体140在侧向上包封的单个半导体管芯SD’。在一些实施例中，如图6A所 示俯视图中所示，半导体管芯SD’所占用的占用面积与相应的光子管芯PD 所占用的占用面积部分地交叠，而相应的电子管芯ED所占用的占用面积与 光子管芯PD所占用的占用面积完全地交叠。应注意，其他配置也是可能的。 在一些实施例中，电子管芯ED与半导体管芯SD’(例如开关ASIC)的集 成可减小串行化器/并行化器(serializer/deserializer，SERDES)与开关逻辑 之间的距离，此又可减小SERDES的大小及功耗。在一些实施例中，半导 体管芯SD’可实行一个或多个功能，包括存储器结构、处理结构、传感器、 放大器、功率分配、I/O电路系统等。
图7A是根据一些实施例的封装总成的示意性俯视图，图7B是根据一 些实施例的沿图7A中所示的A-A’线截取的示意性剖视图。参照图7A到图 7B，本文中所阐述的封装总成70可相似于参照图4A到图4B阐述的封装 总成40。将仅论述其之间的不同且将不再对类似或相同的部件予以赘述， 类似的参考编号代表类似的元件。
举例来说，封装总成70包括并排设置的至少一个半导体管芯SD、至 少一个电子管芯ED及至少一个光子管芯PD。通过此种配置，半导体管芯 SD所占用的占用面积、电子管芯ED所占用的占用面积及光子管芯PD所 占用的占用面积在俯视图中可不彼此交叠。在一些实施例中，多个半导体 管芯SD被布置成阵列，多个电子管芯ED被布置成环绕半导体管芯SD的 阵列，多个光子管芯PD与半导体管芯SD的阵列相对地布置在电子管芯 ED旁边。光学信号I/O(例如光学信号端口200A)可光学耦合到沿集成封 装组件500C的边缘布置的光子管芯PD。封装总成50的光学信号端口200A 可被图3A到图3C中阐述的光学信号端口200B部分或全部替换。
在一些实施例中，集成封装组件500C以晶片形式、封装形式等制作。 举例来说，集成封装组件500C在俯视图中形成为截角形状。举例来说，第 二绝缘包封体140沿电子管芯ED的侧壁EDs及半导体管芯SD的侧壁SDs 延伸。第二绝缘包封体140可在空间上分离相应的半导体管芯SD、相应的 电子管芯ED及相应的光子管芯PD。在一些实施例中，相应的光子管芯PD 的至少一个侧壁PDs’被第二绝缘包封体140暴露出，但被对应的光学信号 端口200A覆盖。
在一些实施例中，第二重布线结构170连接到光子管芯PD、电子管芯 ED及半导体管芯SD。举例来说，用于连通半导体管芯SD的导电路径可布 置在第二重布线结构170的中心区上。用于在光子管芯PD与对应的电子管 芯之间进行连通的导电路径可布置在第二重布线结构170的外围区上。第 二重布线结构170的其他布线布局也是可能的。在一些实施例中，光子管 芯PD中的每一者的管芯连接件114与第二重布线结构170实体接触及电接 触。在一些实施例中，光子管芯PD、电子管芯ED及半导体管芯SD可面 朝下，例如每一管芯的管芯连接件面朝第二封装组件300。在一些实施例中， 第二重布线结构170通过导电端子180电耦合到第二封装组件300。保护层 125可选地设置在光子管芯PD、电子管芯ED及半导体管芯SD之上。在一 些实施例中，光子管芯PD、电子管芯ED及半导体管芯SD通过管芯贴合 膜DAF贴合到保护层125。作为另外一种选择，保护层125被省略，光子 管芯PD、电子管芯ED及半导体管芯SD的背面可被暴露出或可不被暴露 出。
图8A到图8F是根据一些实施例的制造光子管芯的各个阶段的部分剖 视图。应理解，为易于说明，省略了光子管芯的一些元件。图8A到图8F 中所示的制造方法可用于形成上述光子管芯PD。换句话说，本公开中阐述 的光子管芯PD可具有图8F中所示的所得结构。将不再对类似或相同的部 件予以赘述，类似的参考编号代表类似的元件。
参照图8A，提供衬底111。举例来说，衬底111是绝缘体上半导体(SOI) 衬底。在一些实施例中，衬底111包括形成在绝缘体层1112上的边缘耦合 器1111。绝缘体层1112可为或可包括隐埋氧化物(buried oxide，BOX)层、 氧化硅层等。在一些实施例中，绝缘体层1112设置在半导体材料层1113 上。举例来说，半导体材料包括硅、锗、化合物半导体(例如碳化硅、砷 化镓、磷化镓、磷化铟、砷化铟等)、合金半导体(例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP)、其组合等。在一些实施例中，边 缘耦合器1111由半导体材料制成。在一些实施例中，半导体材料层1113 是硅衬底或玻璃衬底。也可使用例如多层式或梯度衬底等其他衬底。
在一些实施例中，在绝缘体层1112之上形成介电层1114，以覆盖边缘 耦合器1111。介电层1114可由氧化硅、氮化硅、其组合等形成，可通过化 学气相沉积(chemicalvapor deposition；CVD)、物理气相沉积(physical vapor deposition；PVD)、原子层沉积(atomic layer deposition；ALD)、旋涂介电 工艺(spin-on-dielectric process)等或其组合来形成。在一些实施例中，介 电层1114、边缘耦合器1111及绝缘体层1112位于光子管芯PD的内连线结 构(未示出)的相同水平高度处。举例来说，钝化层113(示出在图1B到 图1C中)形成在介电层1114之上。内连线结构可包括用于对半导体材料 层1113及导电接垫112上的一些器件进行电内连的金属线及通孔。举例来 说，边缘耦合器1111紧挨着内连线结构的金属线及通孔形成。在一些其他 实施例中，内连线结构(未示出)形成在边缘耦合器1111之上。
参照图8B到图8C，在介电层1114之上形成具有开口OP1的图案化光 刻胶层PR1。在一些实施例中，图案化光刻胶层PR1是使用光刻及刻蚀或 其他合适的技术形成。举例来说，图案化光刻胶层PR1形成在边缘耦合器 1111上方，图案化光刻胶层PR1的开口OP1可暴露出介电层1114的第一 部分RM1。接下来，实行第一移除步骤以移除介电层1114的与图案化光刻 胶层PR1的开口OP1对应的第一部分RM1。在一些实施例中，还移除绝缘 体层1112的位于介电层1114的第一部分RM1之下的部分，以暴露出下伏 的半导体材料层1113。举例来说，可使用图案化光刻胶层PR1作为刻蚀掩 模来实行一种或多种刻蚀工艺。图8B中所示的箭头可视为刻蚀方向。在一 些实施例中，在移除介电层1114的第一部分RM1及下伏的绝缘体层1112 之后，从介电层1114移除图案化光刻胶层PR1。图案化光刻胶层PR1是通 过例如刻蚀、剥除(stripping)或其他合适的方法移除。
参照图8D到图8E，然后在介电层1114之上形成具有开口OP2的图案 化光刻胶层PR2。举例来说，图案化光刻胶层PR2形成在边缘耦合器1111 上方，介电层1114的第二部分RM2及半导体材料层1113的所暴露部分通 过图案化光刻胶层PR2的开口OP2显露出。接下来，实行第二移除步骤以 移除通过图案化光刻胶层PR2的开口OP2显露出的介电层1114的第二部 分RM2及半导体材料层1113的所暴露部分。在一些实施例中，还移除位 于介电层1114的第二部分RM2之下的绝缘体层1112的部分及半导体材料 层1113的部分。举例来说，可使用图案化光刻胶层PR2作为刻蚀掩模来实 行一种或多种刻蚀工艺。图8D中所示的箭头可视为刻蚀方向。在移除之后， 通过例如刻蚀、剥除或其他合适的方法移除图案化光刻胶层PR2。
继续参照图8E，在一些实施例中，在第二移除步骤之后，在衬底111 中形成凹陷部RS。举例来说，在刻蚀之后，介电层1114、绝缘体层1112 及半导体材料层1113的内侧壁实质上齐平。介电层1114、绝缘体层1112 及半导体材料层1113的内侧壁被共同视为衬底111的内侧壁111s。举例来 说，凹陷部RS由半导体材料层1113的内侧壁111s及所暴露表面1113s界 定。在一些实施例中，边缘耦合器1111嵌入介电层1114中且可不在内侧壁 111s处显露出。在一些实施例中，边缘耦合器1111接近内侧壁111s，以用 于进一步的光学耦合。在其他实施例中，边缘耦合器1111在内侧壁111s处 显露出。
参照图8F，在凹陷部RS中形成光学界面层1115。在一些实施例中， 填充到凹陷部RS中的光学界面层1115包含折射率匹配胶(index matching gel)、环氧树脂或其他合适的材料。光学界面层1115可具有与图1A到图 1C中阐述的光学信号端口200A的光学界面层220相同或相似的材料。在 一些实施例中，图8A到图8F中所示的工艺步骤是在晶片级进行。举例来 说，可在晶片级(当光子管芯仍在相应的晶片中时)且在晶片被切成光子 管芯PD之前形成一个或多个凹陷部RS。在一些实施例中，在形成光学界 面层1115及用于在衬底111之上形成元件(例如导电接垫112、钝化层113、 管芯连接件114及保护层115)的其他工艺之后，可实行单体化工艺 (singulation process)以产生多个光子管芯PD。在一些实施例中，单体化 工艺包括锯切工艺(sawing process)、激光工艺、刻蚀工艺、其组合等。
在一些实施例中，沿切割道SL实行单体化工艺，以至少切穿光学界面 层1115及下伏的半导体材料层1113。在一些其他实施例中，光学界面层1115 在形成光子管芯PD的单体化工艺期间未被切穿，但可在用于形成前述封装 组件的后续封装工艺期间被切穿。在单体化之后得到的光子管芯PD可具有 由光学界面层1115及半导体材料层1113的相连的外侧壁形成的至少一个边 缘。在一些实施例中，在将光子管芯PD彼此分离之后，对相连的外侧壁实 行抛光工艺。在一些实施例中，在将光纤210与边缘耦合器1111对准之前， 对相连的外侧壁实行抛光工艺。在光学界面层1115被切穿以形成光子管芯 PD的边缘小平面的一些实施例中，光学界面层1115在光子管芯PD的边缘 处提供折射率匹配界面，以用于耦合光学信号端口200A(或200B)的光学 界面层220。
图9是根据一些实施例的封装总成的示意性剖视图。应注意，图9中 所示的封装总成10与图1A到图1C中阐述的封装总成10相同，在放大图 中示出了光子管芯PD中的边缘耦合器的细节。将不再对类似或相同的部件 予以赘述，类似的参考编号代表类似的元件。
参照图9，封装总成10的光子管芯PD可使用图8A到图8F中阐述的 方法制作，以在其中形成边缘耦合器1111。在一些实施例中，嵌入介电层 1114中的边缘耦合器1111接近光子管芯PD的侧壁PDs’。尽管仅示出一个 边缘耦合器1111，但光子管芯PD中可包括多个边缘耦合器1111，以用于 密集光学耦合。举例来说，光子管芯PD的侧壁PDs’包括光学界面层1115 及半导体材料层1113的相连的外侧壁。光学信号端口200A的光学界面层 220可与包括光学界面层1115及半导体材料层1113的相连的外侧壁的光子 管芯PD的侧壁PDs’实体接触。与边缘耦合器1111对应的光子管芯PD的 侧壁PDs’的部分可视为光子管芯PD的边缘小平面。在一些实施例中，边 缘耦合器1111的侧向延伸方向可平行于光纤轴线AX。举例来说，光学信 号端口200A的光纤210在水平方向上布置且与边缘耦合器1111对准。在 光纤210是透镜光纤的一些实施例中，透镜光纤的尖端部分(未示出)可 面对光子管芯PD的侧壁PDs’，可与边缘耦合器1111对准，以用于光学连 接。应注意，图9中封装总成的例示是实例，本公开中所论述的封装总成 的不同变型可包括光子管芯中用于光学耦合的边缘耦合器1111。
图10A到图10I是根据一些实施例的制造封装总成的各个阶段的示意 性剖视图。举例来说，图10A到图10I中所示的制造方法是用于形成图6A 到图6B中阐述的封装总成60的方法。所述材料可在以上实施例的论述中 找到，因此本文中不再予以赘述。另外，将不再对类似或相同的部件予以 赘述，类似的参考编号代表类似的元件。
参照图10A，在临时载体TC之上设置多个光子管芯PD。临时载体TC 可为玻璃载体、陶瓷载体等。在一些实施例中，在临时载体TC之上形成保 护层125，然后通过例如拾取及放置工艺(pick-and-place process)或其他 合适的方法将光子管芯PD的底表面111b贴合到保护层125。在一些实施 例中，离型膜(未示出)夹置在临时载体TC与保护层125之间。举例来说， 离型膜由聚合物系材料(例如光热转换(light-to-heat conversion，LTHC) 材料)形成，其可与临时载体TC一起从将在后续步骤中形成的上覆结构移 除。
参照图10B，在保护层125上形成第一绝缘包封体120，以在侧向上覆 盖光子管芯PD。举例来说，使用合适的模制工艺通过绝缘材料(未示出) 包覆模制光子管芯PD，然后对绝缘材料进行薄化，直到每一光子管芯PD 的管芯连接件114的至少部分被以可触及的方式显露出为止。举例来说， 通过化学机械抛光(chemical mechanical polishing，CMP)、机械研磨等对 绝缘材料进行薄化。在一些实施例中，在形成第一绝缘包封体120之后， 第一绝缘包封体120的顶表面120t与光子管芯PD的顶表面实质上齐平。 举例来说，相应的光子管芯PD的顶表面包括管芯连接件114的顶表面114t 及保护层115的顶表面115t。
参照图10C，在第一绝缘包封体120及光子管芯PD上形成第一重布线 结构150。举例来说，第一图案化介电层152形成在第一绝缘包封体120的 顶表面120t及光子管芯PD的顶表面上，第一图案化介电层152的开口(未 标记)可以可触及的方式暴露出每一光子管芯PD的管芯连接件114的至少 部分。在一些实施例中，第一图案化介电层152是通过沉积、光刻、刻蚀 和/或其他合适的工艺形成。接下来，在第一图案化介电层152的开口中形 成第一图案化导电层154，以与每一光子管芯PD的管芯连接件114实体接 触及电接触。举例来说，第一图案化导电层154是通过以下方式形成：将 晶种层沉积到开口中，在晶种层上施行导电材料镀覆，然后对导电材料进 行平坦化以从第一图案化导电层154移除过量的导电材料。可使用其他合 适的工艺来形成第一图案化导电层154。应注意，本文中示出的仅一层第一 图案化介电层152及仅一层第一图案化导电层154仅为实例，根据一些实 施例，第一重布线结构150可为多层式结构。第一图案化介电层152及第 一图案化导电层154的数目可依据电路设计而改变，这些层的数目在本公 开中可不构成限制。
随后，在第一重布线结构150上形成TIV 160。举例来说，TIV 160与 第一图案化导电层154实体接触及电接触。在一些实施例中，TIV 160是在 形成第一图案化导电层154的相同工艺期间形成。在其他实施例中，TIV 160 是预形成的且可设置在第一图案化导电层154上。
参照图10D，通过例如拾取及放置工艺或其他合适的方法在第一重布 线结构150上设置多个电子管芯ED及半导体管芯SD’。在一些实施例中， 电子管芯ED和/或半导体管芯SD’可通过管芯贴合膜DAF贴合到第一图案 化介电层152。在一些实施例中，半导体管芯SD’可被图5A到图5B中阐 述的半导体管芯SD替换。在一些实施例中，半导体管芯SD’被附加的电子 管芯ED替换。
参照图10E，在第一重布线结构150上形成第二绝缘包封体140，以在 侧向上覆盖TIV 160、电子管芯ED及半导体管芯SD’。第二绝缘包封体140 的形成工艺可相似于第一绝缘包封体120的形成工艺，为简洁起见，不再 予以赘述。在一些实施例中，第二绝缘包封体140的顶表面140s及TIV 160 的顶表面160s与电子管芯ED的顶表面及半导体管芯SD’的顶表面实质上 齐平。举例来说，相应的电子管芯ED的顶表面包括管芯连接件134的顶表 面134t及保护层135的顶表面135t。半导体管芯SD’的顶表面可包括管芯 连接件414的顶表面414t及保护层415的顶表面415t。
参照图10F并参照图10E，在第二绝缘包封体140、TIV 160、电子管 芯ED及半导体管芯SD’上形成第二重布线结构170。举例来说，第二重布 线结构170是包括交替堆叠的多个第二图案化介电层172与多个第二图案 化导电层174的多层式结构。在一些实施例中，第二图案化介电层172中 最底部的一者形成在第二绝缘包封体140的顶表面140s上且延伸以部分地 覆盖TIV 160的顶表面160s、电子管芯ED的顶表面及半导体管芯SD’的顶 表面。举例来说，第二图案化介电层172中最底部的一者的开口可以可触 及的方式显露出TIV 160、电子管芯ED的管芯连接件134及半导体管芯SD’ 的管芯连接件414。接下来，使用合适的图案化及金属化技术，在第二图案 化介电层172中最底部的一者的开口中以及第二图案化介电层172中最底 部的一者的开口的顶表面上形成第二图案化导电层174中最底部的一者。形成在第二图案化介电层172中最底部的一者的开口中的第二图案化导电 层174中最底部的一者的部分可与TIV 160、电子管芯ED的管芯连接件134 及半导体管芯SD’的管芯连接件414实体接触及电接触。
前述步骤可实行几次以形成多层式结构。在一些实施例中，第二图案 化导电层174中最顶部的一者可包括用于进一步的电连接的UBM图案。应 注意，第二图案化介电层172的数目及第二图案化导电层174的数目可取 决于电路设计，在本公开中可不构成限制。
参照图10G，在第二图案化导电层174中最顶部的一者上形成导电端 子180。举例来说，导电端子180是通过透过例如植球(ball placement)、 蒸镀、镀覆、印刷、焊料转移等首先形成焊料层而形成。可对焊料层实行 回焊工艺，以将材料重新造型成所期望的凸块形状。在一些其他实施例中， 导电端子180是通过溅镀、印刷、镀覆等形成的金属柱。在一些实施例中， 在形成导电端子180之后，从保护层125移除临时载体TC。在离型膜夹置 在临时载体TC与保护层125之间的一些实施例中，通过在离型膜上投射紫 外(UV)光或激光束来移除临时载体TC，以使离型膜在UV光或激光束 的热量下分解。其他移除技术(例如刻蚀、研磨、其组合等)可用于移除 临时载体TC。在一些其他实施例中，保护层125在清洁工艺(cleaning process)或背侧研磨工艺(backside grinding process)中被与临时载体TC一起移除。
在一些实施例中，在形成导电端子180之后，沿切割道(未示出)实 行单体化工艺，以形成集成封装组件500B。在一些实施例中，第二重布线 结构170、第二绝缘包封体140、第一重布线结构150、光子管芯PD及保 护层125可在单体化工艺期间被切穿。在单体化之后的所得结构可具有由 第二重布线结构170、第二绝缘包封体140、第一重布线结构150、光子管芯PD及保护层125的相连的外侧壁形成的至少一个边缘。举例来说，在单 体化工艺之后，光子管芯PD的侧壁PDs’被以可触及的方式显露出以用于 光学耦合。在一些实施例中，对光子管芯PD的侧壁PDs’实行抛光工艺， 以提供用于光学耦合的平滑边缘小平面。举例来说，由于与光学界面层1115 (示出在图8A到图9中)对应的光子管芯PD的侧壁PDs’的表面粗糙度在 抛光工艺期间减小，因此菲涅耳损耗(Fresnel loss)可减小且可实现更好的 光学耦合。
参照图10H到图10I，然后将集成封装组件500B安装在第二封装组件 300上。在一些实施例中，实行回焊工艺以将集成封装组件500B的导电端 子180结合到第二封装组件300。可使用其他合适的安装技术。随后，将光 学信号端口200A结合到集成封装组件500B及第二封装组件300。举例来 说，当安装光学信号端口200A时，通过将光纤210与光子管芯PD中的边 缘耦合器(未示出)对准，优化了光纤210与集成封装组件500B之间的耦 合。在一些实施例中，当达到光纤210与光子管芯PD之间的优化耦合连接 时，在光纤210与光子管芯PD之间分配光学粘合材料，然后将光学粘合材 料固化以形成光学界面层220。可使用其他合适的对准及结合技术来耦合光 学信号端口200A。在一些实施例中，光学信号端口200A被光学信号端口 200B替换。举例来说，点胶上足够量的光学粘合材料以覆盖光纤210与集 成封装组件500B的侧壁之间的间隙，所述光学粘合材料进一步延伸以填充 集成封装组件500B与第二封装组件300之间的间隙。
应注意，前述步骤可用于形成包括以上述面对背方式布置的光子管芯 PD与电子管芯ED的第一封装组件，例如图1A到图1C中阐述的第一封装 组件100A。还应注意，前述步骤可用于形成图5A到图5B中阐述的集成封 装组件500A，其中单个半导体管芯SD’被所述多个半导体管芯SD替换。 可施行其变型，同时仍保持在本公开的范围内。
图11A到图11I是根据一些实施例的制造封装总成的各个阶段的示意 性剖视图。举例来说，图11A到图11I中所示的制造方法是用于形成图2A 到图2C中阐述的封装总成20的方法。工艺步骤及材料可在对以上实施例 的论述中找到，因此本文中不再予以赘述。另外，将不再对类似或相同的 部件予以赘述，类似的参考编号代表类似的元件。
参照图11A，在临时载体TC之上设置光子管芯PD。在一些实施例中， 在临时载体TC之上形成保护层125，然后将光子管芯PD的底表面111b贴 合到保护层125。在一些实施例中，在保护层125上形成第一绝缘包封体 120，以在侧向上覆盖光子管芯PD。图11A中所示的步骤可相似于图10A 到图10B中阐述的步骤，因此为简洁起见，不再予以赘述。
参照图11B，在光子管芯PD上形成第一重布线结构150’。举例来说， 第一重布线结构150’是包括交替堆叠的多个第一图案化介电层152与多个 第一图案化导电层154的多层式结构。在一些实施例中，在光子管芯PD上 形成第一图案化介电层152中最底部的一者，其中管芯连接件114’的至少 部分通过第一图案化介电层152中最底部的一者的开口以可触及的方式显 露出。接下来，在第一图案化介电层152中最底部的一者的开口中形成并 在第一图案化介电层152中最底部的一者的顶表面上形成第一图案化导电 层154中最底部的一者，其中形成在开口中的第一图案化导电层154中最 底部的一者的部分可与光子管芯PD的管芯连接件114’实体接触及电接触。
前述步骤可实行几次以形成多层式结构。应注意，第一图案化介电层 152的数目及第一图案化导电层154的数目可取决于电路设计且在本公开中 可不构成限制。在一些实施例中，第一图案化导电层154中最顶部的一者 的部分从第一图案化介电层152中最顶部的一者突出，以用于进一步的电 连接。在一些实施例中，在形成第一重布线结构150’之后，在第一重布线 结构150’的第一图案化导电层154中最顶部的一者上形成TIV。
参照图11C，将电子管芯ED’安装在第一重布线结构150’的第一图案 化导电层154上。在一些实施例中，可采用倒装芯片封装技术(flip-chip packaging technique)，使得电子管芯ED’与光子管芯通过第一重布线结构 150’彼此通信耦合。在一些实施例中，通过多个导电接头136将相应的电子 管芯ED’的管芯连接件134’连接到第一图案化导电层154中最顶部的一者。 在一些实施例中，可在相应的电子管芯ED’与第一重布线结构150’的间隙 之间形成底部填充层137，以在侧向上覆盖导电接头136。
参照图11D，在第一重布线结构150’上形成第二绝缘包封体140’，以 覆盖电子管芯ED’及TIV 160。第二绝缘包封体140’的形成工艺可相似于图 10E中阐述的第二绝缘包封体140的形成工艺。在一些实施例中，电子管芯 ED’被第二绝缘包封体140’包覆模制，而TIV160的顶表面160s的至少部 分通过第二绝缘包封体140以可触及的方式显露出，以用于进一步的电连 接。在一些其他实施例中，可对绝缘材料进行薄化以暴露出电子管芯ED的 底表面131b及TIV 160的顶表面160s。
参照图11E到图11F，在TIV 160及第二绝缘包封体140’上形成第二重 布线结构170。第二重布线结构170可通过TIV 160及第一重布线结构150’ 电耦合到电子管芯ED。随后在第二重布线结构170上形成导电端子180。 在一些实施例中，在形成导电端子180之后，剥离临时载体TC以显露出保 护层125。第二重布线结构170及导电端子180的形成工艺以及剥离工艺可 相似于图10F到图10G中阐述的工艺，因此为简洁起见，不再予以赘述。
参照图11G，沿图11G中所示的切割道SL实行单体化工艺，以形成多 个第一封装组件100B。在一些实施例中，切割工具(未示出)可在单体化 工艺期间切断第二重布线结构170、第二绝缘包封体140’、第一重布线结构 150’、光子管芯PD及保护层125。在单体化之后的所得结构可具有由第二 重布线结构170、第二绝缘包封体140’、第一重布线结构150’、光子管芯 PD及保护层125的相连的外侧壁形成的至少一个边缘。举例来说，在单体 化工艺之后，光子管芯PD的侧壁PDs’被以可触及的方式显露出以用于耦 合。在一些实施例中，对光子管芯PD的侧壁PDs’实行抛光工艺，以提供 更好的光学耦合。换句话说，光子管芯PD的侧壁PDs’与第二绝缘包封体 140’的侧壁140s’实质上齐平。
参照图11H到图11I，然后将第一封装组件100B安装在第二封装组件 300上。安装工艺可相似于图10H中阐述的工艺。随后，将光学信号端口 200A结合到第一封装组件100B及第二封装组件300。对准及结合技术可相 似于图10I中阐述的工艺。在一些实施例中，光学信号端口200A被光学信 号端口200B替换。具有以面对面方式布置的电子管芯ED’与光子管芯PD 的第一封装组件100B可提供具有高速及低功率运行的最佳集成。应注意， 根据以上论述的各种实施例，第一封装组件中的一些组件具有不同的变型。
根据一些实施例，一种封装总成包括第一封装组件及设置在第一封装 组件旁边的光学信号端口。第一封装组件包括：第一管芯，包括电子集成 电路；第一绝缘包封体，在侧向上覆盖第一管芯；重布线结构，设置在第 一管芯及第一绝缘包封体上；以及第二管芯，包括光子集成电路且通过重 布线结构电耦合到第一管芯。光学信号端口光学耦合到第一封装组件的第 二管芯的边缘小平面。
在一些实施例中，第二管芯堆叠在所述第一管芯之上，所述第一封装 组件还包括第二绝缘包封体，第二绝缘包封体设置在所述第一绝缘包封体 之上，其中所述第二管芯的侧壁中的一者被所述光学信号端口覆盖，所述 第二管芯的所述侧壁中的另一者被所述第二绝缘包封体覆盖。在一些实施 例中，第一封装组件的所述第二管芯还包括边缘耦合器以及光纤台面，边 缘耦合器被设置成对应于所述第二管芯的所述边缘小平面，以光学耦合所述光学信号端口的光纤，光纤台面设置在所述光纤下方以支撑所述光纤。 在一些实施例中，第二管芯堆叠在所述第一管芯之上，所述第二管芯的有 源表面面对所述第一管芯的背面，所述第一封装组件还包括绝缘穿孔，绝 缘穿孔贯穿所述第一绝缘包封体，其中所述第二管芯通过所述重布线结构 及所述绝缘穿孔电耦合到所述第一管芯。在一些实施例中，第二管芯堆叠 在所述第一管芯之上，所述第一管芯的有源表面面对所述第二管芯的有源 表面，所述重布线结构夹置在所述第一管芯的所述有源表面与所述第二管 芯的所述有源表面之间。在一些实施例中，光学信号端口包括光纤以及光 学界面层，光纤与所述第二管芯的所述边缘小平面对准，光学界面层夹置 在所述光纤与所述第二管芯的所述边缘小平面之间。在一些实施例中，封 装总成还包括第二封装组件，第二封装组件承载所述第一封装组件且电耦 合到所述第一封装组件，其中所述光学界面层延伸到所述第一封装组件与 所述第二封装之间的间隙中。在一些实施例中，第二管芯堆叠在所述第一 管芯之上，所述封装总成还包括第二封装组件以及第三封装组件，第二封 装组件单独地设置在所述第一封装组件旁边且与所述光学信号端口相对， 所述第二封装组件包括至少一个第三管芯，第三封装组件上面承载有所述 第一封装组件及所述第二封装组件，其中所述第二封装组件的所述至少一 个第三管芯通过所述第三封装组件电耦合到所述第一封装组件的所述第一管芯。在一些实施例中，第一封装组件还包括第三管芯，第三管芯设置在 所述第一管芯旁边、被所述第一绝缘包封体在侧向上覆盖且通过所述重布 线结构电耦合到所述第一管芯，其中所述第二管芯堆叠在所述第一管芯之 上且与所述第三管芯交错。在一些实施例中，第一封装组件还包括第三管 芯，第三管芯被所述第一绝缘包封体在侧向上覆盖且通过所述重布线结构 电耦合到所述第一管芯，所述第二管芯与所述第三管芯设置在所述第一管 芯的相对两侧上，其中所述第一绝缘包封体部分地覆盖所述第二管芯。
根据一些替代实施例，一种封装总成包括第一封装组件及设置在第一 封装组件旁边的光学信号端口。第一封装组件包括：电子管芯，由第一绝 缘包封体包封；以及光子管芯，堆叠在电子管芯之上且电耦合到电子管芯， 光子管芯被第二绝缘包封体部分地覆盖，其中光子管芯的侧壁与第一绝缘 包封体的侧壁实质上齐平。光学信号端口面对光子管芯的所述侧壁，以光 学耦合光子管芯。
在一些实施例中，第一封装组件的所述光子管芯包括介电层、边缘耦 合器以及光学界面层，介电层设置在衬底之上，边缘耦合器设置在所述衬 底之上且嵌入所述介电层中，光学界面层设置在所述衬底的凹陷部中且延 伸以在侧向上对应于所述边缘耦合器，其中所述光子管芯包括由所述光学 界面层的外侧壁形成的边缘小平面。在一些实施例中，光学信号端口包括 光纤及光学界面层，光纤与所述光子管芯的所述侧壁的边缘小平面对准，光学界面层夹置在所述光纤与所述光子管芯的所述侧壁之间。在一些实施 例中，封装总成还包括第二封装组件，第二封装组件承载所述第一封装组 件且电耦合到所述第一封装组件，其中所述光学界面层延伸到所述第一封 装组件与所述第二封装之间的间隙中。在一些实施例中，光子管芯的有源 表面面对所述电子管芯的背面，所述第一封装组件还包括第一重布线结构、 绝缘穿孔及第二重布线结构，第一重布线结构夹置在所述第一绝缘包封体与所述第二绝缘包封体之间，绝缘穿孔贯穿所述第一绝缘包封体，第二重 布线结构设置在所述第一绝缘包封体上，其中所述光子管芯通过所述第一 重布线结构、所述绝缘穿孔及所述第二重布线结构电耦合到所述电子管芯。 在一些实施例中，所述光子管芯的有源表面面对所述电子管芯的有源表面， 所述第一封装组件还包括重布线结构，重布线结构夹置在所述第一绝缘包 封体与所述第二绝缘包封体之间，以电耦合到所述电子管芯及所述光子管芯。
根据一些替代实施例，一种封装总成的制造方法包括至少以下步骤。 形成第一重布线结构，以电耦合由绝缘包封体包封的电子管芯及光子管芯。 切穿第一重布线结构及光子管芯，以形成封装组件的外侧壁。将光纤与和 光子管芯对应的封装组件的所述外侧壁对准。
在一些实施例中，制造方法还包括在所述光纤与所述封装组件的所述 外侧壁之间形成光学界面层，以将所述光纤结合到所述封装组件。在一些 实施例中，制造方法还包括在设置所述电子管芯之前，在所述光子管芯及 所述绝缘包封体上形成第二重布线结构，以及当设置所述电子管芯时，将 所述电子管芯的多个管芯连接件耦合到所述第二重布线结构。在一些实施 例中，制造方法还包括在对准所述光纤之前，对与所述光子管芯对应的所 述封装组件的所述外侧壁的部分进行抛光。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地 理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使 用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的 实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领 域中的技术人员还应认识到，此种等效构造并不背离本公开的精神及范围， 而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、代 替及变更。
[符号的说明]
10、20、30、40、50、60、70：封装总成
100A、100B：第一封装组件
100s：外侧壁
111、131、411：衬底
111a、114t、115t、120t、131a、134t、135t、140s、160s、300a、300a’、 411a、414t、415t：顶表面
111b、131b、300b、411b：底表面
111s：内侧壁
112、132、412：导电接垫
113、133、413：钝化层
114、114’、134、134’、414：管芯连接件
115、125、135、415、450：保护层
120：第一绝缘包封体
136：导电接头
137：底部填充层
140、140’：第二绝缘包封体
140s’、140sw、EDs、PDs、PDs’、SDs：侧壁
140t、160t、EDt：厚度
150、150’：第一重布线结构
152：第一图案化介电层
154：第一图案化导电层
160：绝缘穿孔(TIV)
170：第二重布线结构
172：第二图案化介电层
174：第二图案化导电层
180、440：导电端子
200A、200B：光学信号端口
210：光纤
220、220’、1115：光学界面层
230：光纤台面
300、300’：第二封装组件
310：外部端子
320：电链路
400A：主封装组件
420：主绝缘包封体
430：主重布线结构
432：图案化介电层
434：图案化导电层
460：主TIV
500A、500B、500C：集成封装组件
1111：边缘耦合器
1112：绝缘体层
1113：半导体材料层
1113s：所暴露表面
1114：介电层
A-A’、B-B’：线
AX：光纤轴线
DAF：管芯贴合膜
ED、ED’：电子管芯
G：间隙
OP1、OP2：开口
PD：光子管芯
PR1、PR2：图案化光刻胶层
RM1：第一部分
RM2：第二部分
RS：凹陷部
SD、SD’：半导体管芯
SL：切割道
TC：临时载体

Claims (1)

1.一种封装总成，包括：
第一封装组件，包括：
第一管芯，包括电子集成电路；
第一绝缘包封体，在侧向上覆盖所述第一管芯；
重布线结构，设置在所述第一管芯及所述第一绝缘包封体上；以及
第二管芯，包括光子集成电路且通过所述重布线结构电耦合到所述第一管芯；以及
光学信号端口，设置在所述第一封装组件旁边且光学耦合到所述第一封装组件的所述第二管芯的边缘小平面。
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CN114994831A (zh) * 2021-05-14 2022-09-02 台湾积体电路制造股份有限公司 硅光子结构及其制造方法及晶片级系统
WO2023109692A1 (zh) * 2021-12-14 2023-06-22 上海曦智科技有限公司 光互连装置及其制造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114994831A (zh) * 2021-05-14 2022-09-02 台湾积体电路制造股份有限公司 硅光子结构及其制造方法及晶片级系统
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