CN117457625A - 封装件、半导体封装件及其形成方法 - Google Patents

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Abstract

半导体封装件，包括：第一中介层，包括：第一衬底；第一光学组件，位于第一衬底上方；第一介电层，位于第一光学组件上方；以及第一导电连接件，嵌入在第一介电层中；光子封装件，接合至第一中介层的第一侧，其中，第一中介层和光子封装件之间的第一接合包括光子封装件上的第二介电层和第一介电层之间的电介质至电介质接合，并且第一中介层和光子封装件之间的第二接合包括光子封装件上的第二导电连接件和第一导电连接件中的第一个之间的金属至金属接合：以及第一管芯，接合至第一中介层的第一侧。本申请的实施例还涉及封装件和形成半导体封装件的方法。

Description

封装件、半导体封装件及其形成方法
技术领域
本申请的实施例涉及封装件、半导体封装件及其形成方法。
背景技术
电信令和处理是用于信号传输和处理的一种技术。近年来，光信令和处理已经用在越来越多的应用中，特别是由于用于信号传输的光纤相关的应用的使用。
光信令和处理通常与电信号和处理相结合，以提供成熟的应用。例如，光纤可以用于远程信号传输，并且电信号可以用于短程信号传输以及处理和控制。因此，形成了集成远程光学组件和短程电子组件的器件，以用于光信号和电信号之间的转换，以及光信号和电信号的处理。因此，封装件可以包括：包含光学器件的光学(光子)管芯以及包含电子器件的电子管芯。
发明内容
本申请的一些实施例提供了一种半导体封装件，包括：第一中介层，包括：第一衬底；第一光学组件，位于所述第一衬底上方；第一介电层，位于所述第一光学组件上方；以及第一导电连接件，嵌入在所述第一介电层中；光子封装件，接合至所述第一中介层的第一侧，其中，所述第一中介层和所述光子封装件之间的第一接合包括所述光子封装件上的第二介电层和所述第一介电层之间的电介质至电介质接合，并且所述第一中介层和所述光子封装件之间的第二接合包括所述光子封装件上的第二导电连接件和所述第一导电连接件中的第一个之间的金属至金属接合；以及第一管芯，接合至所述第一中介层的所述第一侧。
本申请的另一些实施例提供了一种封装件，包括：第一中介层；第一封装组件，位于所述第一中介层的第一侧上方并且接合至所述第一中介层的第一侧，所述第一封装组件包括第一光学组件；以及第一半导体管芯，位于所述第一中介层的所述第一侧上方并且接合至所述第一中介层的所述第一侧，所述第一中介层包括光学连接至所述第一光学组件的第二光学组件，其中，所述第二光学组件在所述第一封装组件和所述第一半导体管芯下面延伸。
本申请的又一些实施例提供了一种形成半导体封装件的方法，所述方法包括：将光子封装件附接至第一中介层的第一侧，其中，将所述光子封装件附接至所述第一中介层的所述第一侧包括使用电介质至电介质接合将所述第一中介层的第一介电层接合至所述光子封装件的第二介电层，以及使用金属至金属接合将所述光子封装件的第一导电连接件接合至所述第一中介层的对应的第二导电连接件；以及将半导体管芯附接至所述第一中介层的所述第一侧，其中，将所述半导体管芯附接至所述第一中介层的所述第一侧包括使用电介质至电介质接合将所述第一中介层的所述第一介电层接合至所述半导体管芯的第三介电层，以及使用金属至金属接合将所述半导体管芯的第三导电连接件接合至所述第一中介层的对应的所述第二导电连接件。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本公开实施例的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图8示出了根据实施例的光子封装件在制造的各个阶段的截面图。
图9示出了根据另一实施例的光子封装件的截面图。
图10示出了根据实施例的集成电路管芯的截面图。
图11示出了根据实施例的存储器器件的截面图。
图12至图14示出了根据实施例的第一中介层在制造的各个阶段的截面图。
图15至图17示出了根据实施例的第二中介层在制造的各个阶段的截面图。
图18至图20示出了根据实施例的封装件45在制造的各个阶段的截面图。
图21示出了根据实施例的在整个半导体封装件中接收、发送和路由的电信号。
图22示出了根据实施例的在整个半导体封装件中接收、发送和路由的光信号。
图23示出了根据另一实施例的半导体封装件的截面图。
图24示出了根据实施例的封装件47的截面图。
图25示出了根据实施例的在整个半导体封装件中接收、发送和路由的电信号。
图26示出了根据实施例的在整个半导体封装件中接收、发送和路由的光信号。
图27示出了根据另一实施例的半导体封装件的截面图。
具体实施方式
以下公开内容提供了许多用于实现本公开的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本公开实施例。当然，这些仅仅是实例，而不旨在限制本公开实施例。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所描绘的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
各个实施例提供了应用于但不限于形成集成电路封装件的方法，集成电路封装件包括使用金属至金属接合和电介质至电介质接合而接合至第一中介层的第一集成电路器件和第二集成电路器件，第一中介层也包括能够在第一集成电路器件和第二集成电路器件之间实现光通信的氮化硅(SiN)波导。第二集成电路器件可以包括光子集成电路(PIC)上方的电子集成芯片(EIC)。存储器器件和第一中介层也使用微凸块耦合至第二中介层，本文公开的一个或多个实施例的有利特征可以包括金属至金属接合和电介质至电介质接合允许第一集成电路器件、第二集成电路器件和存储器器件之间更快的信号和数据传输速率，以及数据和信号传输期间减小的功耗。此外，使用微凸块也允许在减小功耗的同时改进信号和数据传输速率。此外，使用微凸块作为接合互连件来耦合集成电路封装件的元件允许减小元件之间的接合互连件的尺寸，并且因此允许减小集成电路封装件的尺寸。
本文描述的实施例可以应用于但不限于包括衬底上晶圆上芯片封装件(其包括光子引擎等)的实施例。
图1至图8示出了根据实施例的封装组件10在制造的各个阶段的截面图。封装组件10(也称为光学引擎或光子封装件)可以是半导体封装件(例如，下面参考图20描述的封装件45等)的一部分。在一些实施例中，封装组件10在半导体封装件中提供光信号和电信号之间的输入/输出(I/O)接口。在一些实施例中，封装组件10提供用于封装件45内的组件(例如，光子器件、集成电路、至外部光纤的耦合等)之间的信号通信的光学网络等。
现在参考图1，示出了根据一些实施例的光学中介层51(见图4)的初始结构。在图1中所示的特定实施例中，光学中介层51在该阶段包括衬底50、绝缘层52和用于第一光学组件39的第一有源层63的硅层54(在图1中没有单独示出，但是下面参考图2进一步示出和讨论)。在实施例中，在光学中介层51的制造工艺开始时，衬底50、绝缘层52和硅层54可以共同作为绝缘体上硅(SOI)衬底的一部分。
衬底50可以是例如诸如玻璃、陶瓷、电介质、半导体等或它们的组合的材料。在一些实施例中，衬底50可以是半导体衬底，诸如块状半导体等，其可以是掺杂的(例如，用p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，诸如硅晶圆(例如，12英寸硅晶圆)。也可以使用其它衬底，诸如多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。
绝缘层52形成在衬底50上方，并且可以是将衬底50与上面的第一有源层63分隔开的介电层，并且在一些实施例中，可以额外地用作包覆材料的围绕随后制造的第一光学组件39的部分(下面进一步讨论)。在实施例中，绝缘层52可以是使用诸如注入的方法形成(例如，以形成埋氧(BOX)层)的氧化硅、氮化硅、氧化锗、氮化锗、这些的组合等。例如，可以对块状半导体衬底(例如，包括硅)实施注入工艺，以在块状半导体衬底的顶面下方的给定深度处形成掩埋绝缘层52(例如，包括氧化硅)。因此，绝缘层52设置在块状半导体衬底的顶部部分(例如，硅层54)和块状半导体衬底的底部部分(例如，包括硅的衬底50)之间。在其它实施例中，绝缘层52可以使用诸如化学气相沉积、原子层沉积、物理气相沉积、这些的组合等的沉积方法沉积至衬底50上。但是，可以使用任何合适的材料和制造方法。
在图2中，图案化硅层54以形成第一有源层63，第一有源层63包括第一光学组件39，第一光学组件39形成光子集成电路(PIC)，诸如光波导(例如，脊波导、肋波导、掩埋沟道波导、扩散波导、平板波导等)、耦合器(例如，光栅耦合器、边缘耦合器等)、光开关(例如，马赫-曾德尔硅光子开关、微机电开关、微环谐振器等)、放大器、复用器、解复用器、光电转换器(例如，P-N结)、电光转换器、激光器、这些的组合等。例如，根据一些实施例，可以图案化硅层54以形成波导56和平板波导60。此外，可以图案化硅层54以形成用于进一步光子组件的硅区域，诸如调制器(例如，锗调制器58和P-N调制器62等)和耦合器(例如，耦合器66)。硅层54可以使用合适的光刻和蚀刻技术来图案化。例如，在一些实施例中，可以在硅层54上方形成并且图案化硬掩模层(例如，氮化物层或其它介电材料，图2中未显示)。然后，可以使用一种或多种蚀刻技术，诸如干蚀刻和/或湿蚀刻技术，将硬掩模层的图案转移至硅层54。例如，可以蚀刻硅层54以形成限定波导56和平板波导60的凹槽，剩余的未凹进或部分凹进部分的侧壁限定波导56和平板波导60的侧壁。在一些实施例中，可以使用多于一个的光刻和蚀刻顺序来图案化硅层54。每个波导56和60中的一个或每个波导56和60中的多个可以由硅层54来图案化。如果形成多个波导，则多个波导可以是独立的单独波导，或者连接为单个连续结构。在一些实施例中，波导中的一个或多个形成连续的环。平板波导60可以用于通过将能量传输限制在二维来以最小的能量损失引导电磁波。
在上面描述的硅层54的图案化期间，也可以形成第一光学组件39的额外光子组件(诸如调制器58和62)以及耦合器66中的一个或多个。在其它实施例中，利用进一步制造工艺的额外光子组件，诸如利用电阻加热元件的开关，可以在硅层54的图案化之前或之后实施额外处理。这些光子组件可以与波导56和60集成并且光学耦合，以与波导56和60内的光信号相互作用。光子组件也可以包括例如光电检测器。例如，光电检测器可以光学耦合至波导56和60，以检测波导56和60内的光信号，并且生成对应于光信号的电信号。调制器可以光学耦合至波导56和60，以接收电信号并且通过调制波导56和60内的光功率在波导56和60内生成对应的光信号。以这种方式，光子组件促进光信号至和从波导56和60的输入/输出(I/O)。调制器可以包括通过例如部分蚀刻硅层54的区域并且在蚀刻区域的剩余硅上生长外延材料来形成的锗调制器58。硅层54可以使用可接受的光刻和蚀刻技术来蚀刻。外延材料可以包括例如半导体材料，诸如锗(Ge)，其可以是掺杂的或未掺杂的。调制器也可以包括P-N调制器62，P-N调制器62通过实施一个或多个注入工艺以在硅层54的图案化之后将掺杂剂引入硅层54的剩余蚀刻区域的硅内来形成。蚀刻区域的硅可以掺杂有p型掺杂剂、n型掺杂剂或它们的组合。在一些实施例中，用于光电检测器的蚀刻区域和用于调制器的蚀刻区域可以使用相同的光刻或蚀刻步骤中的一个或多个来形成。
在一些实施例中，一个或多个耦合器66可以与波导56和60集成，并且可以与波导56和60一起形成。耦合器66是光子结构，其允许光信号和/或光功率在波导56和60与诸如光纤228或另一光子系统的波导的光子组件之间传输。
在一些实施例中，耦合器66包括光栅耦合器，其允许光信号和/或光功率在波导56和/或60与垂直安装在封装件45上方的光子组件之间传输。在一些实施例中，封装件45可以包括单个耦合器66、多个耦合器66或多种类型的耦合器66。耦合器66可以使用可接受的光刻和蚀刻技术来形成。在一些实施例中，耦合器66使用与波导56和60和/或光子组件相同的光刻或蚀刻步骤来形成。在其它实施例中，耦合器66在波导56、平板波导60和/或光子组件形成之后形成。
波导56和60、光子组件或耦合器66的其它配置或布置也是可能的。在一些情况下，波导56和60、耦合器66以及第一光学组件39的其它光子组件也可以统称为“光子层”
在图3中，在第一有源层63、绝缘层52和衬底50上方形成介电层68。介电层68形成在第一有源层63上方，诸如波导56和60、锗调制器58、P-N调制器62、耦合器66、绝缘层52和第一光学组件39的形成在绝缘层52上方的其它光子组件上方。介电层68可以由氧化硅、氮化硅、它们的组合等的一层或多层形成，并且可以通过CVD、PVD、原子层沉积(ALD)、旋涂电介质工艺等或它们的组合来形成。在一些实施例中，介电层68可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，在远程等离子体系统中的基于CVD的材料沉积和后固化以使其转化为另一材料，诸如氧化物)等或它们的组合来形成。可以使用通过任何可接受的工艺形成的其它介电材料。介电层68可以沉积为覆盖第一光学组件39，并且将第一有源层63的独立组件彼此分隔开并且与上面的结构分隔开。在可选实施例中，介电层68可以使用诸如CMP工艺、研磨工艺等的平坦化工艺来平坦化。在平坦化工艺之后，波导56、平板波导60、锗调制器58和P-N调制器62的顶面可以暴露。
波导56和60的材料的折射率可以与介电层68的材料的折射率不同，并且因此波导56和60可以具有高的内反射，从而使得光基本上限制在波导56和60内，这取决于光的波长和相应材料的折射系数。在实施例中，波导56和60的材料的折射率高于介电层68的材料的折射率。例如，波导56和60可以包括硅，并且介电层68可以包括氧化硅和/或氮化硅。
在图4中，根据一些实施例，在介电层68上方形成再分布结构69。再分布结构69包括介电层70和形成在介电层70中的导电部件72，导电部件72提供互连和电布线。例如，再分布结构69可以将介电层68中的第一有源层63的光子组件中的一个或多个与诸如电子管芯78(见图5)的上面的器件连接。介电层70可以是例如绝缘层或钝化层，并且可以包括类似于上面针对介电层68描述的那些的一种或多种材料，诸如氧化硅或氮化硅，或者可以包括不同的材料。在实施例中，再分布结构69也可以包括第二光学组件76，第二光学组件76包括诸如硅波导、非硅波导(例如，氮化硅波导)等的光学器件。在实施例中，第二光学组件76可以包括氮化硅波导，其中，垂直相邻(例如，直接相邻)的介电层70中的氮化硅波导横向重叠。此外，氮化硅波导中的一个或多个与第一有源层63的波导56和60横向重叠。由于光学耦合可以发生在紧密接近放置的波导之间，通过以这样的方式形成第一有源层63的波导和第二光学组件76的波导，使得相邻波导紧密垂直接近，并且从而使得第二光学组件76的相邻波导在垂直方向上横向重叠，光信号可以通过相邻波导之间的光学耦合在垂直方向上传输(例如，中继)。介电层70和介电层68对于相同波长范围内的光可以是透明的或几乎透明的。介电层70可以使用类似于上面针对介电层68描述的那些的技术或使用不同的技术来形成。导电部件72可以包括导线和通孔，并且可以通过镶嵌工艺来形成，例如，单重镶嵌、双重镶嵌等。如图4中所示，在介电层70的最顶部层中形成导电焊盘74。可以在形成导电焊盘74之后实施平坦化工艺(例如，CMP工艺等)，从而使得导电焊盘74的表面和最顶部介电层70基本上共面。再分布结构69可以包括比图4中所示多或少的介电层70、导电部件72或导电焊盘74。
在图5中，根据一些实施例，一个或多个电子管芯78(也称为电子集成芯片(EIC))接合至再分布结构69。电子管芯78可以是例如使用电信号与介电层68中的第一有源层63的光子组件中的一个或多个通信的半导体器件、管芯或芯片。图5中显示了一个电子管芯78，但是在其它实施例中，两个或多个电子管芯78可以接合至再分布结构69。在一些情况下，多个电子管芯78可以合并至单个封装组件10中，以减小处理成本。电子管芯78可以包括管芯连接件80，管芯连接件80可以是例如导电焊盘、导电柱等。
电子管芯78可以包括用于与形成在介电层68中的各个光子组件接口的集成电路。例如，电子管芯78可以包括控制器、驱动器、跨阻抗放大器等或它们的组合。在一些实施例中，电子管芯78也可以包括CPU。在一些实施例中，电子管芯78包括用于处理从光子组件接收的电信号的电路，诸如用于处理从光电检测器接收的电信号。
在一些实施例中，电子管芯78通过电介质至电介质接合和/或金属至金属接合而接合至再分布结构69。在这样的实施例中，可以在氧化物层(诸如最顶部介电层70和电子管芯78的表面介电层)之间形成共价键。在接合期间，金属接合也可以发生在电子管芯78的管芯连接件80和再分布结构69的导电焊盘74之间。
在一些实施例中，在实施接合工艺之前，实施表面处理。在一些实施例中，可以首先利用例如干处理、湿处理、等离子体处理、暴露于惰性气体、暴露于H2、暴露于N2、暴露于O2等或它们的组合来活化再分布结构69和/或电子管芯78的顶面。但是，可以利用任何合适的活化工艺。在活化工艺之后，可以使用例如化学清洗来清洁再分布结构69和/或电子管芯78。然后，电子管芯78与再分布结构69对准，并且放置为与再分布结构69物理接触。例如，电子管芯78可以使用拾取和放置工艺放置在再分布结构69上。示例性接合工艺包括通过熔合接合直接接合最顶部介电层70和电子管芯78的表面介电层(未显示)。在实施例中，最顶部介电层70和电子管芯78的表面介电层(未显示)之间的接合可以是氧化物至氧化物接合。接合工艺还通过直接金属至金属接合来直接接合导电焊盘74和管芯连接件80。因此，电子管芯78和再分布结构69电连接。该工艺开始于将导电焊盘74与管芯连接件80对准，从而使得管芯连接件80与对应导电焊盘74重叠。下一步，实施预接合步骤，在预接合步骤期间，电子管芯78处于与再分布结构69接触。接合工艺继续实施退火，例如，在约100℃和约450℃之间的温度下进行约0.5小时和约3小时之间的持续时间，使得导电焊盘74和管芯连接件80中的金属彼此相互扩散，并且因此形成直接金属至金属接合。
根据一些实施例，在将电子管芯78接合至再分布结构69之后，在电子管芯78和再分布结构69上方形成介电材料82。介电材料82可以由氧化物膜或基于硅的材料形成，诸如硅、氧化硅(SiOx)、氮化硅等或它们的组合。介电材料82可以对波长适合于在耦合器66和随后形成的垂直安装的光纤228(见例如图20)之间传输光信号或光功率的光基本上透明。介电材料82可以通过CVD、PVD、ALD、旋涂电介质工艺等或它们的组合来形成。在一些实施例中，介电材料82可以通过HDP-CVD、FCVD等或它们的组合来形成。在一些实施例中，介电材料82可以是间隙填充材料，其可以包括上述示例性材料中的一种或多种。可以使用通过任何可接受的工艺形成的其它介电材料。介电材料82可以使用诸如CMP工艺、研磨工艺等的平坦化工艺来平坦化。在一些实施例中，平坦化工艺可以暴露电子管芯78，从而使得电子管芯78的表面和介电材料82的表面共面。
在图6中，根据一些实施例，支撑件84附接至图5中所示的结构。支撑件84是附接至结构的刚性结构，以提供结构或机械稳定性。支撑件84的使用可以减少翘曲或弯曲，这可以改进诸如波导56和60的光学结构的性能。支撑件84可以包括一种或多种材料，诸如硅(例如，硅晶圆、块状硅等)、氧化硅等或另一类型的材料。支撑件84可以使用粘合层(图6中未显示)附接至结构(例如，附接至介电材料82和/或电子管芯78的表面)，或者支撑件84可以使用直接接合或另一合适的技术来附接。支撑件84也可以具有大于、约等于或小于结构的那些的横向尺寸(例如，长度、宽度和/或面积)。在其它实施例中，支撑件84在制造封装组件10期间比所示更晚的工艺步骤中附接。
进一步参考图6，实施蚀刻工艺以去除支撑件84的部分，以形成微透镜85的凹槽。支撑件84中的凹槽的底面可以弯曲以形成微透镜85。
根据一些实施例，在形成微透镜85之后，去除衬底50和绝缘层52。衬底50和绝缘层52可以使用平坦化工艺(例如，CMP或研磨工艺)、蚀刻工艺、它们的组合等来去除。在去除衬底50和绝缘层52之后，介电层68、波导56和60、锗调制器58、P-N调制器62、耦合器66和形成在介电层68中的其它光子组件的表面暴露。根据一些实施例，然后在介电层68、波导56和60、锗调制器58、P-N调制器62、耦合器66的暴露表面上方形成第一结构88。第一结构88包括多个介电层90和嵌入在多个介电层90中的第三光学组件92(例如，氮化硅波导)。多个介电层90可以包括使用CVD、PVD、旋涂等形成的一种或多种材料，诸如氧化硅、旋涂玻璃等，但是可以使用其它技术。为了形成第三光学组件92，沉积多个氮化硅层，每个氮化硅层使用合适的技术来沉积，诸如CVD、PECVD、LPCVD、PVD等。然后，使用可接受的光刻和蚀刻技术分别图案化氮化硅层的每个。在实施例中，第三光学组件92也可以包括其它光子组件，诸如调制器、耦合器、光电检测器、分光器等。
第三光学组件92可以是独立的单独光学组件，或者连接为单个连续结构。在一些实施例中，第三光学组件92中的一个或多个形成连续的环。在实施例中，第三光学组件92可以包括氮化硅波导，其中，不同介电层90(例如，紧密垂直接近的介电层)中的氮化硅波导横向重叠。此外，氮化硅波导中的一个或多个紧密垂直接近，并且与第一有源层63的波导56和60横向重叠。由于光学耦合可以发生在紧密接近放置的波导之间，通过以这样的方式形成第一有源层63的波导和第三光学组件92的波导，使得这些波导紧密垂直接近，并且从而使得它们在垂直方向上横向重叠，光信号可以通过相邻波导之间的光学耦合在垂直方向上传输(例如，中继)。
光信号也可以通过第一有源层63的波导56和60在第二光学组件76和第三光学组件92之间传输。第三光学组件92可以包括任何数量的光学组件，并且多个介电层90可以包括任何数量的介电层90。
在图7中，根据一些实施例，在第一结构88中形成通孔94。在一些实施例中，通孔94通过镶嵌工艺来形成，例如，单重镶嵌、双重镶嵌等。通孔94可以例如通过形成延伸穿过第一结构88和介电层68的开口来形成。开口可以使用可接受的光刻和蚀刻技术来形成，诸如通过形成并且图案化光刻胶以及然后使用图案化的光刻胶作为蚀刻掩模来实施蚀刻工艺。蚀刻工艺可以包括例如干蚀刻工艺和/或湿蚀刻工艺。开口可以暴露再分布结构69的导电部件72的部分。
根据一些实施例，然后可以在开口中形成导电材料，从而形成通孔94。在一些实施例中，可以在开口中由TaN、Ta、TiN、Ti、CoW等形成衬垫(未显示)，诸如扩散阻挡层、粘合层等，并且衬垫可以使用诸如ALD等的合适的沉积工艺来形成。在一些实施例中，然后可以在开口中沉积可以包括铜或铜合金的晶种层(未显示)。通孔94的导电材料可以使用例如镀工艺形成在开口中。导电材料可以包括例如金属或金属合金，诸如铜、银、金、钨、钴、铝或它们的合金。可以实施平坦化工艺(例如，CMP工艺或研磨工艺)以沿第一结构88的顶面去除过量的导电材料，从而使得通孔94和第一结构88的顶面(例如，介电层90的顶面)齐平。在其它实施例中，通孔94可以使用其它技术或材料来形成。
在图8中，在第一结构88上方形成与第一结构88物理接触的导电连接件98(随后也称为接合焊盘)。例如，导电连接件98可以通过通孔94和再分布结构69电连接至电子管芯78。导电连接件可以通过首先在第一结构88上方形成晶种层来形成，诸如在通孔94和多个介电层90上方。晶种层可以包括铜层，并且可以使用诸如溅射、蒸发或等离子体增强化学气相沉积(PECVD)等的工艺来沉积，这取决于期望的材料。然后在晶种层上方形成并且图案化掩模层(例如，光刻胶)，以在掩模层中形成开口，开口暴露晶种层的位于开口中的部分。可以通过镀工艺，诸如电镀或化学镀，在暴露的晶种层上方的掩模层的开口中沉积镀金属。镀金属可以包括铜、铜合金、铝等。然后可以通过合适的去除工艺，诸如灰化或蚀刻，去除掩模层。一旦去除掩模层，去除晶种层的暴露部分，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻。晶种层和镀金属的剩余部分形成导电连接件98。导电连接件98可以是制成外部连接的导电柱、焊盘等。
然后在导电连接件98上方形成介电层96，以密封导电连接件98。介电层96可以是氧化物、氮化物、碳化物、聚合物等或它们的组合。介电层96可以例如通过旋涂、层压、化学气相沉积(CVD)等来形成。最初，介电层96可以掩埋导电连接件98，从而使得介电层96的顶面位于导电连接件98的顶面之上。导电连接件98可以通过去除工艺通过介电层96暴露，去除工艺可以应用于各个层以去除导电连接件98上方的过量材料。去除工艺可以是平坦化工艺，诸如化学机械抛光(CMP)、回蚀、它们的组合等。在平坦化工艺之后，导电连接件98和介电层96的顶面共面(在工艺变化内)。
在可选实施例中，导电连接件98可以通过镶嵌工艺等来形成。导电连接件98可以例如通过首先在第一结构88和通孔94上方形成与第一结构88和通孔94物理接触的介电层96来形成。然后形成延伸穿过介电层96并且暴露通孔94的开口。开口可以使用可接受的光刻和蚀刻技术来形成，诸如通过形成并且图案化光刻胶以及然后使用图案化的光刻胶作为蚀刻掩模来实施蚀刻工艺。蚀刻工艺可以包括例如干蚀刻工艺和/或湿蚀刻工艺。根据一些实施例，然后可以在开口中形成导电材料(例如，铜、铜合金、金、铝等)，从而形成导电连接件98。可以实施平坦化工艺(例如，CMP工艺或研磨工艺)以沿介电层96的顶面去除过量的导电材料，从而使得导电连接件98和介电层96的顶面齐平。
图9示出了封装组件20，封装组件20可以类似于图1至图8的封装组件10，其中，相同的参考标号表示使用相同工艺形成的相同元件，除非另有说明。因此，工艺步骤和适用的材料在此不再重复。封装组件10与封装组件20的不同之处在于封装组件20包括光子组件102。光子组件102以与上面在图5中所描述的将电子管芯78接合至再分布结构69类似的方式并且使用类似的工艺接合至再分布结构69。例如，光子组件102通过电介质至电介质接合和/或金属至金属接合而接合至再分布结构69。在这样的实施例中，可以在氧化物层(诸如最顶部介电层70和光子组件102的表面介电层(未显示))之间形成共价键。在接合期间，金属接合也可以发生在光子组件102的管芯连接件104和再分布结构69的导电焊盘74之间。
根据一些实施例，光子组件102是或包括光电二极管(诸如激光二极管)，其可以由III-V半导体材料形成或包括III-V半导体材料。根据一些实施例，光子组件102配置为接收电信号，并且向第一光学组件39、第二光学组件76或第三光学组件92的一个或多个耦合器发射光束(诸如激光束)。以这种方式，光子组件102用于生成光，以为第一光学组件39、第二光学组件76和/或第三光学组件92供电。光子组件102可以设置在再分布结构69和支撑件84之间并且与再分布结构69和支撑件84物理接触。此外，光子组件可以由介电材料82横向密封。
图10示出了当封装组件30是半导体管芯时封装组件30的详细视图。在一些实施例中，封装组件30包括专用集成电路(ASIC)、处理管芯、中央处理单元(CPU)、图形处理单元(GPU)、高性能计算(HPC)管芯等或它们的组合。封装组件30可以形成在晶圆中，晶圆可以包括在随后步骤中分割以形成多个集成电路管芯的不同器件区域。可以根据适用的制造工艺来处理封装组件30，以形成集成电路。可以根据适用的制造工艺进一步处理封装组件30，以在封装组件30内形成一个或多个光学组件。封装组件30包括半导体衬底106，诸如硅(掺杂或未掺杂的)或绝缘体上半导体(SOI)衬底的有源层。半导体衬底106可以包括其它半导体材料，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。也可以使用其它衬底，诸如多层衬底或梯度衬底。半导体衬底106具有有源表面(例如，图10中面向上的表面)(有时称为前侧)和非有源表面(例如，图10中面向下的表面)(有时称为背侧)。
可以在半导体衬底106的正面处形成器件(由晶体管表示)108。器件108可以是有源器件(例如，晶体管、二极管等)、电容、电阻等。层间电介质(ILD)110位于半导体衬底106的正面上方。ILD 110围绕器件108并且可以覆盖器件108。ILD 110可以包括由诸如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等的材料形成的一个或多个介电层。
导电插塞112延伸穿过ILD 110，以电和物理耦合器件108。例如，当器件108是晶体管时，导电插塞112可以耦合晶体管的栅极和源极/漏极区域。源极/漏极区域可以指源极或漏极，单独或共同取决于上下文。导电插塞112可以由钨、钴、镍、铜、银、金、铝等或它们的组合形成。互连结构114位于ILD 110和导电插塞112上方。互连结构114互连器件108以形成集成电路。互连结构114可以通过例如ILD 110上的介电层中的金属化图案来形成。金属化图案包括形成在一个或多个低k介电层中的金属线和通孔。互连结构114的金属化图案通过导电插塞112电耦合至器件108。
封装组件30还包括制成外部连接的焊盘116，诸如铝焊盘。焊盘116位于封装组件30的有源侧上，诸如位于互连结构114中和/或上。一个或多个钝化膜118位于封装组件30上，诸如位于互连结构114和焊盘116的部分上。开口穿过钝化膜118延伸至焊盘116。诸如导电柱(例如，由诸如铜的金属形成)的管芯连接件120延伸穿过钝化膜118中的开口，并且物理和电耦合至相应的焊盘116。管芯连接件120可以通过例如镀等来形成。管芯连接件120电耦合封装组件30的相应集成电路。
介电层122可以(或者可以不)位于封装组件30的有源侧上，诸如位于钝化膜118和管芯连接件120上。介电层122横向密封管芯连接件120，并且介电层122与封装组件30横向共末端。最初，介电层122可以掩埋管芯连接件120，从而使得介电层122的最顶面位于管芯连接件120的最顶面之上。
介电层122可以是聚合物，诸如PBO、聚酰亚胺、BCB等；氮化物，诸如氮化硅等；氧化物，诸如氧化硅、PSG、BSG、BPSG等；或它们的组合。介电层122可以例如通过旋涂、层压、化学气相沉积(CVD)等来形成。在一些实施例中，在封装组件30的形成期间，管芯连接件120通过介电层122暴露。在一些实施例中，管芯连接件120保持被掩埋并且在用于封装封装组件30的随后工艺期间暴露。
图11示出了封装组件40，封装组件40可以包括例如存储器管芯、高带宽存储器(HBM)器件、易失性存储器，诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、另一类型的存储器等。图11显示了封装组件40的衬底172。衬底172可以包括管芯堆叠件形式的存储器管芯。
封装组件40还可以包括位于衬底172上方并且电连接至衬底172的互连结构171。互连结构171可以包括电连接至衬底172的存储器管芯的导电焊盘173。互连结构171也可以包括一个或多个介电层和介电层中的相应金属化图案。金属化图案可以包括通孔和/或迹线，以将封装组件40互连至外部器件。金属化图案有时称为再分布线(RDL)。介电层可以包括氧化硅、氮化硅、碳化硅、氮氧化硅、低K介电材料，诸如PSG、BPSG、FSG、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合材料、它们的组合等。金属化图案可以包括铜、铝、钨、银和它们的组合等。
进一步参考图11，互连结构171也包括位于互连结构171的顶面处的导电焊盘175。导电焊盘175设置在互连结构171的介电层的开口中。导电焊盘175与互连结构171的最顶部金属化图案物理和电接触。在一些实施例中，导电焊盘175包括凸块下金属(UBM)。导电焊盘175包括金属，如铜、钛、钨、铝等。导电连接件177也设置在导电焊盘175上。导电连接件177电耦合至互连结构171。导电连接件177可以包括微凸块、焊球等。导电连接件177可以包括导电材料，诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合。在另一实施例中，导电连接件177包括通过电镀、化学镀、CVD、溅射、印刷等形成的金属柱(诸如铜柱)。金属柱可以是无焊料的，并且具有基本上垂直的侧壁。在一些实施例中，金属覆盖层可以设置在金属柱的顶部上。金属覆盖层可以包括镍、锡、锡-铅、金、银、钯、铟、镍-钯-金、镍-金等或它们的组合。
图12至图14示出了根据实施例的第一中介层42在制造的各个阶段的截面图。根据一些实施例，第一中介层42包括衬底180。衬底180可以是晶圆。衬底180可以包括块状半导体衬底、SOI衬底、多层半导体衬底等。衬底180的半导体材料可以是硅；锗；化合物半导体，包括硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。也可以使用其它衬底，诸如多层衬底或梯度衬底。衬底180可以是掺杂的或未掺杂的。衬底180中通常不包括有源器件，但是它可以包括形成在衬底180的第一侧上的第一表面181中和/或上的有源器件和无源器件。
在衬底180的第一表面181上方形成第一金属化层182的第一部分182A。第一金属化层182的第一部分182A可以包括一个或多个介电层和介电层中的相应金属化图案。金属化图案可以包括通孔和/或迹线，以将随后形成的TV 184互连在一起和/或互连至外部器件。介电层可以包括氧化硅、氮化硅、碳化硅、氮氧化硅、低K介电材料，诸如PSG、BPSG、FSG、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合材料、它们的组合等。介电层可以通过本领域已知的任何合适的方法来沉积，诸如旋涂、CVD、PECVD、HDP-CVD等。可以在介电层中形成金属化图案，例如，通过使用光刻技术来在介电层上沉积并且图案化光刻胶材料以暴露介电层的将成为金属化图案的部分。可以使用诸如各向异性干蚀刻工艺的蚀刻工艺来在介电层中创建对应于介电层的暴露部分的凹槽和/或开口。凹槽和/或开口可以内衬有扩散阻挡层并且填充有导电材料。扩散阻挡层可以包括通过ALD等沉积的TaN、Ta、TiN、Ti、CoW等的一层或多层，并且导电材料可以包括通过CVD、PVC等沉积的铜、铝、钨、银和它们的组合等。可以去除介电层上的任何过量的扩散阻挡层和/或导电材料，诸如通过使用CMP。
通孔(TV)184形成为延伸穿过衬底180并且穿过第一金属化层182的第一部分182A。TV 184可以通过例如蚀刻、铣削、激光技术、它们的组合等通过在衬底180和第一金属化层182的第一部分182A中形成凹槽来形成。可以在凹槽中形成薄介电材料，诸如通过使用氧化技术。可以在衬底180的前侧上方和开口中共形沉积薄阻挡层，诸如通过CVD、ALD、PVD、热氧化、它们的组合等。阻挡层可以包括氮化物或氮氧化物，诸如氮化钛、氮氧化钛、氮化钽、氮氧化钽、氮化钨、它们的组合等。可以在薄阻挡层上方和开口中沉积导电材料。导电材料可以通过电化学镀工艺、CVD、ALD、PVD、它们的组合等来形成。导电材料的实例是铜、钨、铝、银、金、它们的组合等。通过例如CMP去除过量的导电材料和阻挡层。因此，TV 184可以包括导电材料以及导电材料和衬底180之间的薄阻挡层。在形成TV184之后，在第一金属化层182的第一部分182A和TV 184上方形成第一金属化层182的第二部分182B。第一金属化层182的第二部分182B使用与第一金属化层182的第一部分182A类似的工艺和类似的材料来形成。
在图13中，在第一金属化层182上方形成与第一金属化层182物理接触的导电连接件188(随后也称为接合焊盘)和第四光学组件186。为了形成第四光学组件186，在第一金属化层182上方形成芯材料。芯材料可以包括氮化硅，并且可以使用合适的技术来沉积，诸如CVD、PECVD、LPCVD、PVD等。然后，使用可接受的光刻和蚀刻技术图案化芯材料，以形成第四光学组件186。第四光学组件186可以包括一个或多个氮化硅波导、分光器、耦合器、调制器等。然后在第四光学组件186上方形成介电层187。第四光学组件186的材料和介电层187的材料可以不同。介电层187可以是氧化物(例如，氧化硅)等。在一些实施例中，介电层187的折射率小于第四光学组件186(例如，图案化波导)的折射率，以确保第四光学组件186具有高的内反射，从而使得光基本上限制在第四光学组件186内。介电层187可以例如通过旋涂、层压、化学气相沉积(CVD)等来形成。
然后可以通过镶嵌工艺等形成导电连接件188。导电连接件188可以例如通过首先形成延伸穿过介电层187和第四光学组件186的开口来形成。开口可以使用可接受的光刻和蚀刻技术来形成，诸如通过形成并且图案化光刻胶以及然后使用图案化的光刻胶作为蚀刻掩模来实施蚀刻工艺。蚀刻工艺可以包括例如干蚀刻工艺和/或湿蚀刻工艺。根据一些实施例，然后可以在开口中形成导电材料(例如，铜、铜合金、金、铝等)，从而形成导电连接件188。可以实施平坦化工艺(例如，CMP工艺或研磨工艺)以沿介电层187的顶面去除过量的导电材料，从而使得导电连接件188和介电层187的顶面齐平。
进一步参考图13，对衬底180的第二侧实施减薄工艺，以减薄衬底180，直至TV 184暴露。减薄工艺可以包括蚀刻工艺、研磨工艺等或它们的组合。
图14示出了在衬底180的第二侧上形成再分布结构192和导电连接件196。为了形成再分布结构192，首先在衬底180的第二侧上方形成导电焊盘190，其中，导电焊盘190物理和电连接至TV 184。根据一些实施例，导电焊盘190可以通过最初形成导电材料的一个或多个薄层的晶种层(未显示)来形成，晶种层有助于在随后处理步骤期间形成较厚的层。晶种层可以包括使用诸如溅射、蒸发、PECVD等的工艺形成的钛或铜层。然后可以使用例如旋涂技术形成并且图案化光刻胶(也未显示)以覆盖晶种层。一旦已经形成并且图案化光刻胶，可以在晶种层上形成导电材料。导电材料可以是诸如铜、钛、钨、铝、另一金属等或它们的组合的材料。导电材料可以通过诸如电镀、化学镀等的沉积工艺来形成。一旦已经形成导电材料，可以通过诸如灰化或化学剥离的合适的去除工艺来去除光刻胶。此外，在去除光刻胶之后，可以通过例如合适的湿蚀刻工艺或干蚀刻工艺去除晶种层的由光刻胶覆盖的那些部分，湿蚀刻工艺或干蚀刻工艺可以使用导电材料作为蚀刻掩模。晶种层和导电材料的剩余部分形成导电焊盘190。
然后，在衬底180的第二侧和导电焊盘190上方形成再分布结构192的剩余部分。再分布结构192可以包括金属化层，金属化层包括一个或多个介电层和介电层中的相应金属化图案。金属化图案可以包括通孔和/或迹线，以将TV 184互连在一起和/或互连至外部器件。介电层可以包括氧化硅、氮化硅、碳化硅、氮氧化硅、低K介电材料，诸如PSG、BPSG、FSG、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合材料、它们的组合等。介电层可以通过本领域已知的任何合适的方法来沉积，诸如旋涂、CVD、PECVD、HDP-CVD等。可以在介电层中形成金属化图案，例如，通过使用光刻技术来在介电层上沉积并且图案化光刻胶材料以暴露介电层的将成为金属化图案的部分。可以使用诸如各向异性干蚀刻工艺的蚀刻工艺来在介电层中创建对应于介电层的暴露部分的凹槽和/或开口。凹槽和/或开口可以内衬有扩散阻挡层并且填充有导电材料。扩散阻挡层可以包括通过ALD等沉积的TaN、Ta、TiN、Ti、CoW等的一层或多层，并且导电材料可以包括通过CVD、PVC等沉积的铜、铝、钨、银和它们的组合等。可以去除介电层上的任何过量的扩散阻挡层和/或导电材料，诸如通过使用CMP。
进一步参考图14，在再分布结构192的顶面处形成导电焊盘195。导电焊盘195形成在再分布结构192的介电层的开口中。开口使用可接受的光刻和蚀刻工艺来形成，并且开口可以暴露再分布结构192的最顶部金属化图案。在一些实施例中，导电焊盘195包括凸块下金属(UBM)。作为形成导电焊盘195的实例，至少在再分布结构192的介电层中的开口中形成晶种层(未显示)。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和钛层上方的铜层。晶种层可以使用例如PVD等来形成。然后在晶种层上形成并且图案化光刻胶。光刻胶可以通过旋涂等来形成，并且可以暴露于光以用于图案化。光刻胶的图案对应于导电焊盘195。图案化形成穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中和晶种层的暴露部分上形成导电材料。导电材料可以通过镀来形成，诸如电镀或化学镀等。导电材料可以包括金属，如铜、钛、钨、铝等。然后，去除光刻胶和晶种层的其上没有形成导电材料的部分。光刻胶可以通过可接受的灰化或剥离工艺来去除，诸如使用氧等离子体等。一旦去除光刻胶，去除晶种层的暴露部分，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻。晶种层和导电材料的剩余部分形成导电焊盘195。
然后在导电焊盘195上形成导电连接件196。导电连接件196通过导电焊盘195电耦合至再分布结构192和TV 184。导电连接件196可以包括微凸块、焊球等。导电连接件196可以包括导电材料，诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合。在一些实施例中，导电连接件196通过蒸发、电镀、印刷、焊料转移、球放置等最初形成焊料层来形成。一旦在结构上已经形成焊料层，可以实施回流，以将材料成形为期望的凸块形状。在另一实施例中，导电连接件196包括通过溅射、印刷、电镀、化学镀、CVD等形成的金属柱(诸如铜柱)。金属柱可以是无焊料的，并且具有基本上垂直的侧壁。在一些实施例中，在金属柱的顶部上形成金属覆盖层。金属覆盖层可以包括镍、锡、锡-铅、金、银、钯、铟、镍-钯-金、镍-金等或它们的组合，并且可以通过镀工艺来形成。
图15至图17示出了根据实施例的第二中介层44在制造的各个阶段的截面图。图15至图17也示出了在第二中介层44的衬底198上方形成第二金属化层200。第二金属化层200包括第二金属化层200的第一部分200A、第二金属化层200的第二部分200B和第二金属化层200的第三部分200C。根据一些实施例，第二中介层44包括衬底198。衬底198可以是晶圆。衬底198可以包括块状半导体衬底、SOI衬底、多层半导体衬底等。衬底198的半导体材料可以是硅；锗；化合物半导体，包括硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。也可以使用其它衬底，诸如多层衬底或梯度衬底。衬底198可以是掺杂的或未掺杂的。衬底198中通常不包括有源器件，但是它可以包括形成在衬底198的第一侧上的第一表面199中和/或上的无源器件。
第二金属化层200的第一部分200A形成在衬底198的第一表面199上方，并且用于将随后形成的TV 206电连接在一起和/或电连接至外部器件。第二金属化层200的第一部分200A可以包括一个或多个介电层和介电层中的相应金属化图案。金属化图案可以包括通孔和/或迹线，以将TV 206互连在一起和/或互连至外部器件。介电层可以包括氧化硅、氮化硅、碳化硅、氮氧化硅、低K介电材料，诸如PSG、BPSG、FSG、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合材料、它们的组合等。介电层可以通过本领域已知的任何合适的方法来沉积，诸如旋涂、CVD、PECVD、HDP-CVD等。可以在介电层中形成金属化图案，例如，通过使用光刻技术来在介电层上沉积并且图案化光刻胶材料以暴露介电层的将成为金属化图案的部分。可以使用诸如各向异性干蚀刻工艺的蚀刻工艺来在介电层中创建对应于介电层的暴露部分的凹槽和/或开口。凹槽和/或开口可以内衬有扩散阻挡层并且填充有导电材料。扩散阻挡层可以包括通过ALD等沉积的TaN、Ta、TiN、Ti、CoW等的一层或多层，并且导电材料可以包括通过CVD、PVC等沉积的铜、铝、钨、银和它们的组合等。可以去除介电层上的任何过量的扩散阻挡层和/或导电材料，诸如通过使用CMP。
通孔(TV)206形成为延伸穿过衬底198并且穿过第二金属化层200的第一部分200A。TV 206可以通过例如蚀刻、铣削、激光技术、它们的组合等通过在衬底198和第二金属化层200的第一部分200A中形成凹槽来形成。可以在凹槽中形成薄介电材料，诸如通过使用氧化技术。可以在衬底198的前侧上方和开口中共形沉积薄阻挡层，诸如通过CVD、ALD、PVD、热氧化、它们的组合等。阻挡层可以包括氮化物或氮氧化物，诸如氮化钛、氮氧化钛、氮化钽、氮氧化钽、氮化钨、它们的组合等。可以在薄阻挡层上方和开口中沉积导电材料。导电材料可以通过电化学镀工艺、CVD、ALD、PVD、它们的组合等来形成。导电材料的实例是铜、钨、铝、银、金、它们的组合等。通过例如CMP去除过量的导电材料和阻挡层。因此，TV 206可以包括导电材料以及导电材料和衬底198之间的薄阻挡层。在形成TV 206之后，在第二金属化层200的第一部分200A和TV 206上方形成第二金属化层200的第二部分200B。第二金属化层200的第二部分200B使用与第二金属化层200的第一部分200A类似的工艺和类似的材料来形成。
图16示出了在第二金属化层200的第二部分200B上方形成第二金属化层200的第三部分200C和导电连接件214。为了形成第二金属化层200的第三部分200C，首先在第二金属化层200的第二部分200B上方形成导电焊盘211，其中，导电焊盘211通过第二金属化层200的第二部分200B物理和电连接至TV 206。根据一些实施例，导电焊盘211可以通过最初形成导电材料的一个或多个薄层的晶种层(未显示)来形成，晶种层有助于在随后处理步骤期间形成较厚的层。晶种层可以包括使用诸如溅射、蒸发、PECVD等的工艺形成的钛或铜层。然后可以使用例如旋涂技术形成并且图案化光刻胶(也未显示)以覆盖晶种层。一旦已经形成并且图案化光刻胶，可以在晶种层上形成导电材料。导电材料可以是诸如铜、钛、钨、铝、另一金属等或它们的组合的材料。导电材料可以通过诸如电镀、化学镀等的沉积工艺来形成。一旦已经形成导电材料，可以通过诸如灰化或化学剥离的合适的去除工艺来去除光刻胶。此外，在去除光刻胶之后，可以通过例如合适的湿蚀刻工艺或干蚀刻工艺去除晶种层的由光刻胶覆盖的那些部分，湿蚀刻工艺或干蚀刻工艺可以使用导电材料作为蚀刻掩模。晶种层和导电材料的剩余部分形成导电焊盘211。
然后，在第二金属化层200的第二部分200B和导电焊盘211上方形成第二金属化层200的第三部分200C的剩余部分。第二金属化层200的第三部分200C可以使用与第二金属化层200的第二部分200B类似的工艺和类似的材料来形成。在实施例中，第二金属化层200的第三部分200C的介电层的材料和第二金属化层200的第二部分200B的介电层的材料不同。
进一步参考图16，在第二金属化层200的第三部分200C的顶面处形成导电焊盘212。导电焊盘212形成在第二金属化层200的第三部分200C的介电层的开口中。开口使用可接受的光刻和蚀刻工艺来形成，并且开口可以暴露第二金属化层200的第三部分200C的最顶部金属化图案。在一些实施例中，导电焊盘212包括凸块下金属(UBM)。作为形成导电焊盘212的实例，至少在第二金属化层200的第三部分200C的介电层中的开口中形成晶种层(未显示)。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和钛层上方的铜层。晶种层可以使用例如PVD等来形成。然后在晶种层上形成并且图案化光刻胶。光刻胶可以通过旋涂等来形成，并且可以暴露于光以用于图案化。光刻胶的图案对应于导电焊盘212。图案化形成穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中和晶种层的暴露部分上形成导电材料。导电材料可以通过镀来形成，诸如电镀或化学镀等。导电材料可以包括金属，如铜、钛、钨、铝等。然后，去除光刻胶和晶种层的其上没有形成导电材料的部分。光刻胶可以通过可接受的灰化或剥离工艺来去除，诸如使用氧等离子体等。一旦去除光刻胶，去除晶种层的暴露部分，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻。晶种层和导电材料的剩余部分形成导电焊盘212。
然后在导电焊盘212上形成导电连接件214。导电连接件214通过导电焊盘212电耦合至第二金属化层200的第三部分200C、第二金属化层200的第二部分200B和TV 206。导电连接件214可以包括微凸块、焊球等。导电连接件214可以包括导电材料，诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合。在一些实施例中，导电连接件214通过蒸发、电镀、印刷、焊料转移、球放置等最初形成焊料层来形成。一旦在结构上已经形成焊料层，可以实施回流，以将材料成形为期望的凸块形状。在另一实施例中，导电连接件214包括通过溅射、印刷、电镀、化学镀、CVD等形成的金属柱(诸如铜柱)。金属柱可以是无焊料的，并且具有基本上垂直的侧壁。在一些实施例中，在金属柱的顶部上形成金属覆盖层。金属覆盖层可以包括镍、锡、锡-铅、金、银、钯、铟、镍-钯-金、镍-金等或它们的组合，并且可以通过镀工艺来形成。
在图17中，对衬底198的第二侧实施减薄工艺，以减薄衬底198，直至TV 206暴露。减薄工艺可以包括蚀刻工艺、研磨工艺等或它们的组合。
图17还示出了在衬底198的第二侧上形成再分布结构207。为了形成再分布结构207，首先在衬底198的第二侧上方形成导电焊盘209，其中，导电焊盘209物理和电连接至TV206。根据一些实施例，导电焊盘209可以通过最初形成导电材料的一个或多个薄层的晶种层(未显示)来形成，晶种层有助于在随后处理步骤期间形成较厚的层。晶种层可以包括使用诸如溅射、蒸发、PECVD等的工艺形成的钛或铜层。然后可以使用例如旋涂技术形成并且图案化光刻胶(也未显示)以覆盖晶种层。一旦已经形成并且图案化光刻胶，可以在晶种层上形成导电材料。导电材料可以是诸如铜、钛、钨、铝、另一金属等或它们的组合的材料。导电材料可以通过诸如电镀、化学镀等的沉积工艺来形成。一旦已经形成导电材料，可以通过诸如灰化或化学剥离的合适的去除工艺来去除光刻胶。此外，在去除光刻胶之后，可以通过例如合适的湿蚀刻工艺或干蚀刻工艺去除晶种层的由光刻胶覆盖的那些部分，湿蚀刻工艺或干蚀刻工艺可以使用导电材料作为蚀刻掩模。晶种层和导电材料的剩余部分形成导电焊盘209。
然后，在衬底198的第二侧和导电焊盘209上方形成再分布结构207的剩余部分。再分布结构207包括金属化层，金属化层包括一个或多个介电层和介电层中的相应金属化图案。金属化图案可以包括通孔和/或迹线，以将TV 206互连在一起和/或互连至外部器件。介电层可以包括氧化硅、氮化硅、碳化硅、氮氧化硅、低K介电材料，诸如PSG、BPSG、FSG、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合材料、它们的组合等。介电层可以通过本领域已知的任何合适的方法来沉积，诸如旋涂、CVD、PECVD、HDP-CVD等。可以在介电层中形成金属化图案，例如，通过使用光刻技术来在介电层上沉积并且图案化光刻胶材料以暴露介电层的将成为金属化图案的部分。可以使用诸如各向异性干蚀刻工艺的蚀刻工艺来在介电层中创建对应于介电层的暴露部分的凹槽和/或开口。凹槽和/或开口可以内衬有扩散阻挡层并且填充有导电材料。扩散阻挡层可以包括通过ALD等沉积的TaN、Ta、TiN、Ti、CoW等的一层或多层，并且导电材料可以包括通过CVD、PVC等沉积的铜、铝、钨、银和它们的组合等。可以去除介电层上的任何过量的扩散阻挡层和/或导电材料，诸如通过使用CMP。
进一步参考图17，在再分布结构207的顶面处形成导电焊盘213。导电焊盘213形成在再分布结构207的介电层的开口中。开口使用可接受的光刻和蚀刻工艺来形成，并且开口可以暴露再分布结构207的最顶部金属化图案。在一些实施例中，导电焊盘213包括凸块下金属(UBM)。作为形成导电焊盘213的实例，至少在再分布结构207的介电层中的开口中形成晶种层(未显示)。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和钛层上方的铜层。晶种层可以使用例如PVD等来形成。然后在晶种层上形成并且图案化光刻胶。光刻胶可以通过旋涂等来形成，并且可以暴露于光以用于图案化。光刻胶的图案对应于导电焊盘213。图案化形成穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中和晶种层的暴露部分上形成导电材料。导电材料可以通过镀来形成，诸如电镀或化学镀等。导电材料可以包括金属，如铜、钛、钨、铝等。然后，去除光刻胶和晶种层的其上没有形成导电材料的部分。光刻胶可以通过可接受的灰化或剥离工艺来去除，诸如使用氧等离子体等。一旦去除光刻胶，去除晶种层的暴露部分，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻。晶种层和导电材料的剩余部分形成导电焊盘213。
在图18中，封装组件30和封装组件10接合至第一中介层42以形成封装组件49。在实施例中，第四光学组件186在封装组件10和封装组件30下面延伸。在一些实施例中，封装组件30和封装组件10通过电介质至电介质接合和/或金属至金属接合而接合至第一中介层42。在这样的实施例中，可以在氧化物层(诸如封装组件30的介电层122和第一中介层42的介电层187)之间形成共价键。可以在氧化物层(诸如封装组件10的介电层96和第一中介层42的介电层187)之间形成进一步共价键。在接合工艺期间，金属接合也可以发生在封装组件30的管芯连接件120和第一中介层42的导电连接件188之间。进一步金属接合也可以发生在封装组件10的导电连接件98和第一中介层42的导电连接件188之间。
在一些实施例中，在实施接合工艺之前，对封装组件30和封装组件10实施表面处理。在一些实施例中，可以首先利用例如干处理、湿处理、等离子体处理、暴露于惰性气体、暴露于H2、暴露于N2、暴露于O2等或它们的组合来活化介电层187和/或介电层122和介电层96的顶面。但是，可以利用任何合适的活化工艺。在活化工艺之后，可以使用例如化学清洗来清洁介电层187和/或介电层122和介电层96。然后，封装组件30和封装组件10与第一中介层42对准，并且放置为与第一中介层42物理接触。例如，封装组件30和封装组件10可以使用拾取和放置工艺放置在第一中介层42上。示例性接合工艺包括通过熔合接合直接接合第一中介层42的介电层187和封装组件30的介电层122。此外，接合工艺包括通过熔合接合直接接合第一中介层42的介电层187和封装组件10的介电层96。在实施例中，第一中介层42的介电层187和封装组件30的介电层122之间的接合可以是氧化物至氧化物接合。在实施例中，第一中介层42的介电层187和封装组件10的介电层96之间的接合可以是氧化物至氧化物接合。接合工艺也通过直接金属至金属接合来直接接合封装组件30的管芯连接件120和导电连接件188。接合工艺还通过直接金属至金属接合来直接接合封装组件10的导电连接件98和导电连接件188。因此，封装组件30和第一中介层42电连接，并且封装组件10和第一中介层42电连接。该工艺开始于将管芯连接件120与导电连接件188对准，从而使得管芯连接件120与对应的导电连接件188重叠。此外，它包括对准导电连接件98和导电连接件188，从而使得导电连接件98与对应的导电连接件188重叠。下一步，实施预接合步骤，在预接合步骤期间，封装组件30和封装组件10处于与第一中介层42接触。接合工艺继续实施退火，例如，在约100℃和约450℃之间的温度下进行约0.5小时和约3小时之间的持续时间，使得管芯连接件120和导电连接件188中的金属彼此相互扩散，并且导电连接件98和导电连接件188中的金属彼此相互扩散，并且因此形成直接金属至金属接合。在封装组件30和封装组件10接合至第一中介层42之后，第一有源层63的光子组件(例如，波导56和60)可以光学耦合至第二光学组件76的波导、第三光学组件92的波导和第四光学组件186的波导。
可以通过使用金属至金属接合和电介质至电介质接合使封装组件10和封装组件30接合至第一中介层42来实现有利特征。接合包括通过熔合接合直接接合第一中介层42的介电层187和封装组件30的介电层122。此外，接合包括通过熔合接合直接接合第一中介层42的介电层187和封装组件10的介电层96。接合工艺也通过直接金属至金属接合来直接接合封装组件30的管芯连接件120和导电连接件188。此外，接合工艺通过直接金属至金属接合来直接接合封装组件10的导电连接件98和导电连接件188。这些优势包括金属至金属接合和电介质至电介质接合允许封装组件10和第一中介层42之间以及封装组件30和第一中介层42之间更快的信号和数据传输速率，以及数据和信号传输期间减小的功耗。
可以通过在封装组件10和封装组件30下面包括第四光学组件186(例如，氮化硅波导)的第一中介层42来实现进一步的有利特征，其中，第四光学组件186使得能够在封装组件10和封装组件30之间进行光学通信。这些优势包括允许封装组件10和封装组件30之间更快的信号和数据传输速率，以及数据和信号传输期间减小的功耗。
然后，将底部填充材料215分配至封装组件10和封装组件30之间的间隙中。在一些实施例中，底部填充材料215可以沿封装组件10和封装组件30的侧壁向上延伸。底部填充材料215也形成在第一中介层42的顶面上方，诸如介电层187上方并且与介电层187物理接触。底部填充材料215可以是任何可接受的材料，诸如聚合物、环氧树脂、模制底部填充物等。底部填充材料215可以通过毛细流动工艺来形成。
在图19中，实施安装工艺以将封装组件49(包括封装组件10和30)和封装组件40放置在第二中介层44上，从而使得封装组件49的导电连接件196与第二中介层44的相应导电连接件214接触，并且封装组件40的导电连接件177与第二中介层44的相应导电连接件214接触。在实施例中，封装组件49和封装组件40使用例如拾取和放置工艺放置为与第二中介层44物理接触。一旦物理接触，可以利用回流工艺来将导电连接件196与相应导电连接件214接合和电耦合，并且将导电连接件177与相应的导电连接件214接合和电耦合。
可以通过使用通过将封装组件49的导电连接件196耦合至第二中介层44的相应导电连接件214形成的接合互连件来将封装组件49(包括封装组件10和30)接合至第二中介层44来实现有利特征。此外，封装组件40通过使用通过将封装组件40的导电连接件177耦合至第二中介层44的相应导电连接件214形成的接合互连件而接合至第二中介层44。这些优势包括接合互连件允许在减小功耗的同时改进信号和数据传输速率。此外，使用接合互连件来将封装组件49耦合至第二中介层44，并且将封装组件40耦合至第二中介层44允许减小接合互连件的尺寸，并且因此允许减小封装件45的尺寸。
将底部填充材料217分配至封装组件49和第二中介层44之间的间隙中以及封装组件40和第二中介层44之间的间隙中。在一些实施例中，底部填充材料217可以沿封装组件40和封装组件49的侧壁向上延伸(例如，诸如沿第一中介层42和底部填充材料215的侧壁)。底部填充材料217可以是任何可接受的材料，诸如聚合物、环氧树脂、模制底部填充物等。底部填充材料217可以在附接封装组件49和封装组件40之后通过毛细流动工艺来形成，或者可以在附接封装组件49和封装组件40之前通过合适的沉积方法来形成。
在分配底部填充材料217之后，施加密封剂219(其可以是模制化合物、模制底部填充物、环氧树脂、树脂等)以密封封装组件40和封装组件49。密封剂219也可以填充在封装组件30和封装组件10之间的间隙中。微透镜85的凹槽可以填充有密封剂219。下一步，对密封剂219实施平坦化工艺，以使其顶面齐平。
进一步参考图19，然后在导电焊盘213上形成导电连接件218。导电连接件218通过导电焊盘213电耦接至TV 206。导电连接件218可以包括焊球、可控塌陷芯片连接(C4)凸块、球栅阵列(BGA)连接件等。导电连接件218可以包括导电材料，诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合。在一些实施例中，导电连接件218通过蒸发、电镀、印刷、焊料转移、球放置等最初形成焊料层来形成。一旦在结构上已经形成焊料层，可以实施回流，以将材料成形为期望的凸块形状。
在图20中，然后封装件45使用导电连接件218安装在封装衬底222上。封装衬底222包括衬底芯220和衬底芯220上方的接合焊盘224。衬底芯220可以由半导体材料制成，诸如硅、锗、金刚石等。可选地，也可以使用化合物材料，诸如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷砷化镓、磷化镓铟、这些的组合等。此外，衬底芯220可以是SOI衬底。通常，SOI衬底包括半导体材料层，诸如外延硅、锗、硅锗、SOI、SGOI或它们的组合。在一个可选实施例中，衬底芯220基于绝缘芯，诸如玻璃纤维增强树脂芯。一种示例性芯材料是玻璃纤维树脂，诸如FR4。用于芯材料的可选材料包括双马来酰亚胺-三嗪BT树脂，或者可选地其它PCB材料或膜。诸如ABF的积聚膜或其它层压材料可以用于衬底芯220。
衬底芯220可以包括有源器件和无源器件(未显示)。可以使用诸如晶体管、电容器、电阻器、这些的组合等的各种各样的器件来生成用于器件堆叠件的设计的结构和功能要求。器件可以使用任何合适的方法来形成。
衬底芯220也可以包括金属化层和通孔(未显示)，其中，接合焊盘224物理和/或电耦合至金属化层和通孔。金属化层可以形成在有源器件和无源器件上方，并且设计为连接各个器件以形成功能电路。金属化层可以由介电材料(例如，低k介电材料)和导电材料(例如，铜)的交替层形成，其中通孔互连导电材料层，并且可以通过任何合适的工艺(诸如沉积、镶嵌、双重镶嵌等)来形成。在一些实施例中，衬底芯220基本上没有有源器件和无源器件。
在一些实施例中，回流导电连接件218以将导电连接件218附接至接合焊盘224。导电连接件218将封装衬底222(包括衬底芯220中的金属化层)电和/或物理耦合至封装件45。在一些实施例中，在衬底芯220上形成阻焊剂。导电连接件218可以设置在阻焊剂中的开口中，以电和机械耦合至接合焊盘224。阻焊剂可以用于保护衬底芯220的区免受外部损坏。
进一步参考图20，然后去除密封剂219的填充微透镜85的凹槽的部分。然后，光纤228垂直安装至封装组件10，并且与微透镜85对准。可以使用填充微透镜85的凹槽的光学胶226来实施附接。
图21示出了表示在封装件45的第一中介层42、第二中介层44、封装组件40、封装组件30和封装组件10中接收、发送和路由的多个电信号的箭头。这些箭头表示电信号在第一中介层42、第二中介层44、封装组件40、封装组件30和封装组件10内和之间路由的大致方向，并且不一定表示电信号行进通过的确切路径。
电信号的路由路径可以包括生成第一电信号250的封装组件40，第一电信号250通过互连结构171、导电连接件177和分别耦合的导电连接件214以及第二金属化层200传输至第二中介层44。然后第一电信号250路由通过第二中介层44的第二金属化层200。从第一电信号250的第一部分导出的第二电信号254通过导电连接件214和分别耦合的导电连接件196路由至第一中介层42。第二电信号254通过TV 184、第一金属化层182、导电连接件188和分别耦合的管芯连接件120进一步传输至封装组件30。从第一电信号250的第二部分导出的第三电信号256通过导电连接件214和分别耦合的导电连接件196路由至第一中介层42。第三电信号256通过TV 184、第一金属化层182、导电连接件188和分别耦合的导电连接件98以及通孔94进一步传输至封装组件10。
图22示出了表示在封装件45的第一中介层42、封装组件30和封装组件10中接收、发送和路由的多个光信号的箭头。这些箭头表示光信号在第一中介层42、封装组件30和封装组件10内和之间路由的大致方向，并且不一定表示光信号行进通过的确切路径。
光信号的路由路径可以包括利用耦合器66来从光纤228接收第一光信号258。耦合器66可以用于接收来自垂直安装的光纤228的入射面外信号并且将其重定向至相邻、面内波导(例如，波导56和平板波导60)中，以传输至第一有源层63、第三光学组件92和第四光学组件186的其它光子组件中。例如，从第一光信号258的第一部分导出的第二光信号260路由至第一有源层63的光子组件和第三光学组件92，以沿第一有源层63的波导(例如，波导56和/或60)和第三光学组件92的每个的面内方向传输。从第一光信号258的第二部分导出的第三光信号262路由至第一中介层42，并且沿图案化的第四光学组件186(例如，第四光学组件186的图案化的波导)的面内方向传输。由于相邻波导(例如，第三光学组件92和第四光学组件186的每个)之间的光学互耦合，第二光信号260和第三光信号262沿光路227传输。当相邻波导(例如，第三光学组件92和第四光学组件186的每个)之间的水平距离小时，例如，当存在横向重叠时，并且也当相邻波导(例如，第三光学组件92和第四光学组件186的每个)之间的垂直距离小时，光可以在相邻波导(例如，第三光学组件92和第四光学组件186的每个)之间光学互耦。因此，第三光学组件92的每个中的光可以沿光路227光学耦合至第一有源层63的上面波导，并且第四光学组件186中的光可以沿光路227通过第三光学组件92光学耦合至第一有源层63的上面波导。第三光信号262进一步通过第四光学组件186在面内方向上传输至第四光学组件186的与封装组件30重叠的第一区域。从第三光信号262导出的第四光信号264传输至封装组件30。以这种方式，从光纤228接收的光信号可以通过封装组件10分布，并且通过第四光学组件186进一步传输至封装组件30。
图23示出了封装件46，封装件46是可选实施例，其可以类似于图1至图22的封装件45，其中相同的参考标号表示使用相同工艺形成的相同元件，除非另有说明。因此，工艺步骤和适用的材料在此不再重复。封装件46与封装件45的不同之处在于，封装件46包括局部硅互连(LSI)中介层234，而不是第二中介层44。LSI中介层234包括构建在其中的一个或多个LSI管芯242等。在LSI管芯242的前侧和背侧上分别形成前侧RDL 236和背侧RDL 238。LSI管芯242可以密封在密封剂240中。通孔244可以形成为穿透密封剂240，并且可以互连前侧RDL 236和背侧RDL 238。封装组件40和封装组件49通过第二金属化层200(先前在图15至图17中描述)电和物理耦合至LSI中介层234。两个或多个封装组件(诸如封装组件10、封装组件30和封装组件40)可以通过构建在LSI管芯242、第二金属化层200和前侧RDL 236内部的金属线互连。LSI中介层234使用导电连接件246耦合至封装衬底222上的接合焊盘224。导电连接件246可以使用与针对上面在图19和图20中描述的导电连接件218的形成描述的那些类似的工艺和材料来形成。
可以通过使用通过将封装组件49的导电连接件196耦合至LSI中介层234的相应导电连接件214形成的接合互连件将封装组件49(包括封装组件10和封装组件30)接合至LSI中介层234来实现有利特征。此外，封装组件40通过使用通过将封装组件40的导电连接件177耦合至LSI中介层234的相应导电连接件214形成的接合互连件而接合至LSI中介层234。这些优势包括接合互连件的使用允许在减小功耗的同时改进信号和数据传输速率。此外，使用接合互连件来将封装组件49耦合至LSI中介层234，并且将封装组件40耦合至LSI中介层234允许减小接合互连件的尺寸，并且因此允许减小封装件46的尺寸。
图24示出了封装件47，封装件47是可选实施例，其可以类似于图1至图22的封装件45，其中相同的参考标号表示使用相同工艺形成的相同元件，除非另有说明。因此，工艺步骤和适用的材料在此不再重复。封装件47与封装件45的不同之处在于，封装件47包括耦合至第一中介层42的封装组件20(之前在图9中描述)，而不是封装组件10。封装组件20通过电介质至电介质接合和/或金属至金属接合而接合至第一中介层42。在这样的实施例中，可以在氧化物层(诸如封装组件20的介电层96和第一中介层42的介电层187)之间形成共价键。在接合期间，金属接合也可以发生在封装组件20的导电连接件98和第一中介层42的导电连接件188之间。
可以通过使用金属至金属接合和电介质至电介质接合使封装组件20和封装组件30接合至第一中介层42来实现有利特征。接合包括通过熔合接合直接接合第一中介层42的介电层187和封装组件30的介电层122。此外，接合包括通过熔合接合直接接合第一中介层42的介电层187和封装组件20的介电层96。接合工艺也通过直接金属至金属接合来直接接合封装组件30的管芯连接件120和第一中介层42的导电连接件188。此外，接合工艺通过直接金属至金属接合来直接接合封装组件20的导电连接件98和第一中介层42的导电连接件188。这些优势包括金属至金属接合和电介质至电介质接合允许封装组件20和第一中介层42之间以及封装组件30和第一中介层42之间更快的信号和数据传输速率，以及数据和信号传输期间减小的功耗。
可以通过在封装组件20和封装组件30下面包括第四光学组件186(例如，氮化硅波导)的第二中介层44来实现进一步的有利特征，其中，第四光学组件186使得能够在封装组件20和封装组件30之间进行光学通信。这些优势包括允许封装组件20和封装组件30之间更快的信号和数据传输速率，以及数据和信号传输期间减小的功耗。
可以通过使用通过将封装组件49的导电连接件196耦合至第二中介层44的相应导电连接件214形成的接合互连件来将封装组件49(包括封装组件20和30)接合至第二中介层44来实现额外的有利特征。此外，封装组件40通过使用通过将封装组件40的导电连接件177耦合至第二中介层44的相应导电连接件214形成的接合互连件而接合至第二中介层44。这些优势包括接合互连件的使用允许在减小功耗的同时改进信号和数据传输速率。此外，使用接合互连件将封装组件49耦合至第二中介层44，并且将封装组件40耦合至第二中介层44允许减小接合互连件的尺寸，并且因此允许减小封装件47的尺寸。
图25示出了表示在封装件47的第一中介层42、第二中介层44、封装组件40、封装组件30和封装组件20中接收、发送和路由的多个电信号的箭头。这些箭头表示电信号在第一中介层42、第二中介层44、封装组件40、封装组件30和封装组件20内和之间路由的大致方向，并且不一定表示电信号行进通过的确切路径。
电信号的路由路径可以包括生成第一电信号266的封装组件40，第一电信号266通过互连结构171、导电连接件177和分别耦合的导电连接件214以及第二金属化层200传输至第二中介层44。然后第一电信号266路由通过第二中介层44的第二金属化层200。从第一电信号266的第一部分导出的第二电信号268通过导电连接件214和分别耦合的导电连接件196路由至第一中介层42。第二电信号268通过TV 184、第一金属化层182、导电连接件188和分别耦合的管芯连接件120进一步传输至封装组件30。从第一电信号266的第二部分导出的第三电信号270通过导电连接件214和分别耦合的导电连接件196路由至第一中介层42。第三电信号270通过TV 184、第一金属化层182、导电连接件188和分别耦合的导电连接件98以及通孔94进一步传输至封装组件20。
图26示出了表示在封装件47的第一中介层42、封装组件30和封装组件20中接收、发送和路由的多个光信号的箭头。这些箭头表示光信号在第一中介层42、封装组件30和封装组件20内和之间路由的大致方向，并且不一定表示光信号行进通过的确切路径。
光信号的路由路径可以包括利用耦合器66来从光纤228接收第一光信号272。耦合器66可以用于接收来自垂直安装的光纤228的入射面外信号并且将其重定向至相邻、面内波导(例如，波导56和平板波导60)中，以传输至第一光学组件39、第二光学组件76、第三光学组件92和第四光学组件186的其它光子组件中。此外，第一光学组件39、第二光学组件76、第三光学组件92或第四光学组件186的一个或多个耦合器可以从光子组件102接收第二光信号274(例如，具有不同波长的激光)。第一光学组件39、第二光学组件76、第三光学组件92或第四光学组件186的一个或多个耦合器可以用于接收来自光子组件102的入射光信号并且将其重定向至相邻、面内波导中，以传输至第一光学组件39、第二光学组件76、第三光学组件92和第四光学组件186的其它光子组件中。从第一光信号272和/或第二光信号274导出的第三光信号276路由至第一光学组件39和第三光学组件92，以沿第一光学组件39的波导(例如，波导56和/或60)和第三光学组件92的每个的面内方向传输。从第一光信号272和/或第二光信号274导出的第四光信号278路由至第一中介层42，并且沿图案化的第四光学组件186(例如，第四光学组件186的图案化波导)的面内方向传输。由于相邻波导(例如，第三光学组件92和第四光学组件186的每个)之间的光学互耦合，第三光信号276和第四光信号278沿光路229传输。当相邻波导(例如，第三光学组件92和第四光学组件186的每个)之间的水平距离小时，例如，当存在横向重叠时，并且也当相邻波导(例如，第三光学组件92和第四光学组件186的每个)之间的垂直距离小时，光可以在相邻波导(例如，第三光学组件92和第四光学组件186的每个)之间光学互耦。因此，第三光学组件92的每个中的光可以沿光路229光学耦合至第一光学组件39的上面波导，并且第四光学组件186中的光可以沿光路229通过第三光学组件92光学耦合至第一光学组件39的上面波导。第四光信号278通过第四光学组件186进一步在面内方向上传输至第四光学组件186的与封装组件30重叠的第一区域。从第四光信号278导出的第五光信号280传输至封装组件30。以这种方式，从光纤228接收的光信号可以通过封装组件10分布，并且通过第四光学组件186进一步传输至封装组件30。
图27示出了封装件48，封装件48是可选实施例，其可以类似于图24至图26的封装件47，其中相同的参考标号表示使用相同工艺形成的相同元件，除非另有说明。因此，工艺步骤和适用的材料在此不再重复。封装件48与封装件47的不同之处在于，封装件48包括局部硅互连(LSI)中介层234，而不是第二中介层44。LSI中介层234包括构建在其中的一个或多个LSI管芯242等。在LSI管芯242的前侧和背侧上分别形成前侧RDL 236和背侧RDL 238。LSI管芯242可以密封在密封剂240中。通孔244可以形成为穿透密封剂240，并且可以互连前侧RDL 236和背侧RDL 238。封装组件40和封装组件49通过第二金属化层200(先前在图15至图17中描述)电和物理耦合至LSI中介层234。两个或多个封装组件(诸如封装组件20、封装组件30和封装组件40)可以通过构建在LSI管芯242、第二金属化层200和前侧RDL 236内部的金属线互连。LSI中介层234使用导电连接件246耦合至封装衬底222上的接合焊盘224。导电连接件246可以使用与针对上面在图19和图20中描述的导电连接件218的形成描述的那些类似的工艺和材料来形成。
可以通过使用通过将封装组件49的导电连接件196耦合至LSI中介层234的相应导电连接件214形成的接合互连件来将封装组件49(包括封装组件20和封装组件30)接合至LSI中介层234来实现有利特征。此外，封装组件40通过使用通过将封装组件40的导电连接件177耦合至LSI中介层234的相应导电连接件214形成的接合互连件而接合至LSI中介层234。这些优势包括接合互连件的使用允许在减小功耗的同时改进信号和数据传输速率。此外，使用接合互连件来将封装组件49耦合至LSI中介层234，并且将封装组件40耦合至LSI中介层234允许减小接合互连件的尺寸，并且因此允许减小封装件48的尺寸。
根据实施例，半导体封装件包括：第一中介层，包括：第一衬底；第一光学组件，位于第一衬底上方；第一介电层，位于第一光学组件上方；以及第一导电连接件，嵌入在第一介电层中；光子封装件，接合至第一中介层的第一侧，其中，第一中介层和光子封装件之间的第一接合包括光子封装件上的第二介电层和第一介电层之间的电介质至电介质接合，并且第一中介层和光子封装件之间的第二接合包括光子封装件上的第二导电连接件和第一导电连接件中的第一个之间的金属至金属接合；以及第一管芯，接合至第一中介层的第一侧。在实施例中，光子封装件包括：第一再分布结构；电子管芯，接合至第一再分布结构；以及激光二极管，与电子管芯相邻并且接合至第一再分布结构。在实施例中，第一中介层和第一管芯之间的第三接合包括第一管芯上的第三介电层和第一介电层之间的电介质至电介质接合，并且第一中介层和第一管芯之间的第四接合包括第一管芯上的第三导电连接件和第一导电连接件中的第二个之间的金属至金属接合。在实施例中，第一中介层的第一光学组件在第一管芯和光子封装件下面延伸。在实施例中，第一中介层的第一光学组件光学耦合至光子封装件的第二光学组件。在实施例中，半导体封装件还包括：第二中介层，使用第二中介层上的第四导电连接件和第一中介层上的第五导电连接件耦合至第一中介层的第二侧，其中，第一中介层的第一侧和第一中介层的第二侧是相对侧。在实施例中，半导体封装件还包括：存储器器件，使用存储器器件上的第六导电连接件和第二中介层上的第七导电连接件耦合至第二中介层的第一侧，存储器器件和第一中介层耦合至第二中介层的同一侧。在实施例中，半导体封装件还包括：封装衬底，使用第八导电连接件耦合至第二中介层的第二侧。在实施例中，半导体封装件还包括：第二管芯，位于第二中介层中，其中，第一管芯、光子封装件和存储器器件通过构建在第二管芯内部的金属线电互连。
根据实施例，封装件包括：第一中介层；第一封装组件，位于第一中介层的第一侧上方并且接合至第一中介层的第一侧，第一封装组件包括第一光学组件；以及第一半导体管芯，位于第一中介层的第一侧上方并且接合至第一中介层的第一侧，第一中介层包括光学连接至第一光学组件的第二光学组件，其中，第二光学组件在第一封装组件和第一半导体管芯下面延伸。在实施例中，封装件还包括：第三封装组件，耦合至第一中介层的第二侧；以及第四封装组件，耦合至第三封装组件，其中，第三封装组件包括第二中介层，并且第四封装组件包括存储器器件。在实施例中，第二中介层包括一个或多个管芯，一个或多个管芯用于通过一个或多个管芯内部的金属线电连接第一封装组件、第一半导体管芯和第四封装组件。在实施例中，第一中介层和第一封装组件之间的第一接合包括第一中介层上的第一介电层和第一封装组件上的第二介电层之间的电介质至电介质接合，并且第一中介层和第一封装组件之间的第二接合包括第一封装组件上的第一导电连接件和第一中介层上的第二导电连接件中的对应一个之间的金属至金属接合。在实施例中，第一中介层和第一半导体管芯之间的第三接合包括第一中介层上的第一介电层和第一半导体管芯上的第三介电层之间的电介质至电介质接合，并且第一中介层和第一半导体管芯之间的第四接合包括第一半导体管芯上的第三导电连接件和第一中介层上的第二导电连接件中的对应一个之间的金属至金属接合。在实施例中，第一光学组件包括硅，并且第二光学组件包括氮化硅。
根据实施例，形成半导体封装件的方法包括：将光子封装件附接至第一中介层的第一侧，其中，将光子封装件附接至第一中介层的第一侧包括使用电介质至电介质接合将第一中介层的第一介电层接合至光子封装件的第二介电层，以及使用金属至金属接合将光子封装件的第一导电连接件接合至第一中介层的对应的第二导电连接件；以及将半导体管芯附接至第一中介层的第一侧，其中，将半导体管芯附接至第一中介层的第一侧包括使用电介质至电介质接合将第一中介层的第一介电层接合至半导体管芯的第三介电层，以及使用金属至金属接合将半导体管芯的第三导电连接件接合至第一中介层的对应的第二导电连接件。在实施例中，光子封装件包括：第一光学组件；第一再分布结构，位于第一光学组件上方；电子管芯，接合至第一再分布结构；以及激光二极管，与电子管芯相邻并且接合至第一再分布结构。在实施例中，方法还包括：将第二中介层的第一侧耦合至第一中介层的第二侧，第一中介层的第二侧与第一中介层的第一侧相对；以及将存储器器件耦合至第二中介层的第一侧。在实施例中，方法还包括：使用第四导电连接件将封装衬底耦合至第二中介层的第二侧。在实施例中，将第二中介层的第一侧耦合至第一中介层的第二侧包括回流工艺，以将第二中介层上的第五导电连接件接合至第一中介层上的第六导电连接件。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应该理解，它们可以容易地使用本公开作为基础来设计或修改用于执行与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体封装件，包括：
第一中介层，包括：
第一衬底；
第一光学组件，位于所述第一衬底上方；
第一介电层，位于所述第一光学组件上方；以及
第一导电连接件，嵌入在所述第一介电层中；
光子封装件，接合至所述第一中介层的第一侧，其中，所述第一中介层和所述光子封装件之间的第一接合包括所述光子封装件上的第二介电层和所述第一介电层之间的电介质至电介质接合，并且所述第一中介层和所述光子封装件之间的第二接合包括所述光子封装件上的第二导电连接件和所述第一导电连接件中的第一个之间的金属至金属接合；以及
第一管芯，接合至所述第一中介层的所述第一侧。
2.根据权利要求1所述的半导体封装件，其中，所述光子封装件包括：
第一再分布结构；
电子管芯，接合至所述第一再分布结构；以及
激光二极管，与所述电子管芯相邻并且接合至所述第一再分布结构。
3.根据权利要求1所述的半导体封装件，其中，所述第一中介层和所述第一管芯之间的第三接合包括所述第一管芯上的第三介电层和所述第一介电层之间的电介质至电介质接合，并且所述第一中介层和所述第一管芯之间的第四接合包括所述第一管芯上的第三导电连接件和所述第一导电连接件中的第二个之间的金属至金属接合。
4.根据权利要求1所述的半导体封装件，其中，所述第一中介层的所述第一光学组件在所述第一管芯和所述光子封装件下面延伸。
5.根据权利要求1所述的半导体封装件，其中，所述第一中介层的所述第一光学组件光学耦合至所述光子封装件的第二光学组件。
6.根据权利要求1所述的半导体封装件，还包括：
第二中介层，使用所述第二中介层上的第四导电连接件和所述第一中介层上的第五导电连接件耦合至所述第一中介层的第二侧，其中，所述第一中介层的所述第一侧和所述第一中介层的所述第二侧是相对侧。
7.根据权利要求6所述的半导体封装件，还包括：
存储器器件，使用所述存储器器件上的第六导电连接件和所述第二中介层上的第七导电连接件耦合至所述第二中介层的第一侧，所述存储器器件和所述第一中介层耦合至所述第二中介层的同一侧。
8.根据权利要求7所述的半导体封装件，还包括：
封装衬底，使用第八导电连接件耦合至所述第二中介层的第二侧。
9.一种封装件，包括：
第一中介层；
第一封装组件，位于所述第一中介层的第一侧上方并且接合至所述第一中介层的第一侧，所述第一封装组件包括第一光学组件；以及
第一半导体管芯，位于所述第一中介层的所述第一侧上方并且接合至所述第一中介层的所述第一侧，所述第一中介层包括光学连接至所述第一光学组件的第二光学组件，其中，所述第二光学组件在所述第一封装组件和所述第一半导体管芯下面延伸。
10.一种形成半导体封装件的方法，所述方法包括：
将光子封装件附接至第一中介层的第一侧，其中，将所述光子封装件附接至所述第一中介层的所述第一侧包括使用电介质至电介质接合将所述第一中介层的第一介电层接合至所述光子封装件的第二介电层，以及使用金属至金属接合将所述光子封装件的第一导电连接件接合至所述第一中介层的对应的第二导电连接件；以及
将半导体管芯附接至所述第一中介层的所述第一侧，其中，将所述半导体管芯附接至所述第一中介层的所述第一侧包括使用电介质至电介质接合将所述第一中介层的所述第一介电层接合至所述半导体管芯的第三介电层，以及使用金属至金属接合将所述半导体管芯的第三导电连接件接合至所述第一中介层的对应的所述第二导电连接件。
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