KR20240044342A - 광학 디바이스 및 제조 방법 - Google Patents

광학 디바이스 및 제조 방법 Download PDF

Info

Publication number
KR20240044342A
KR20240044342A KR1020230125414A KR20230125414A KR20240044342A KR 20240044342 A KR20240044342 A KR 20240044342A KR 1020230125414 A KR1020230125414 A KR 1020230125414A KR 20230125414 A KR20230125414 A KR 20230125414A KR 20240044342 A KR20240044342 A KR 20240044342A
Authority
KR
South Korea
Prior art keywords
optical
semiconductor device
layer
interposer
substrate
Prior art date
Application number
KR1020230125414A
Other languages
English (en)
Inventor
싱-쿠오 시아
첸-후아 유
주이 린 차오
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20240044342A publication Critical patent/KR20240044342A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/42—Coupling light guides with opto-electronic elements
    • G02B6/4201—Packages, e.g. shape, construction, internal or external details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/0201—Separation of the wafer into individual elements, e.g. by dicing, cleaving, etching or directly during growth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/0206—Substrates, e.g. growth, shape, material, removal or bonding
    • H01S5/0215—Bonding to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/022—Mountings; Housings
    • H01S5/023—Mount members, e.g. sub-mount members
    • H01S5/02315—Support members, e.g. bases or carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/022—Mountings; Housings
    • H01S5/023—Mount members, e.g. sub-mount members
    • H01S5/0232—Lead-frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/022—Mountings; Housings
    • H01S5/0233—Mounting configuration of laser chips
    • H01S5/02345—Wire-bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/022—Mountings; Housings
    • H01S5/0239—Combinations of electrical or optical elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/026—Monolithically integrated components, e.g. waveguides, monitoring photo-detectors, drivers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/028—Coatings ; Treatment of the laser facets, e.g. etching, passivation layers or reflecting layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/04—Processes or apparatus for excitation, e.g. pumping, e.g. by electron beams
    • H01S5/042—Electrical excitation ; Circuits therefor
    • H01S5/0425—Electrodes, e.g. characterised by the structure
    • H01S5/04256—Electrodes, e.g. characterised by the structure characterised by the configuration
    • H01S5/04257—Electrodes, e.g. characterised by the structure characterised by the configuration having positive and negative electrodes on the same side of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
    • H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B80/00—Assemblies of multiple devices comprising at least one memory device covered by this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S2301/00—Functional characteristics
    • H01S2301/17—Semiconductor lasers comprising special layers
    • H01S2301/176—Specific passivation layers on surfaces other than the emission facet
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/022—Mountings; Housings
    • H01S5/0225—Out-coupling of light
    • H01S5/02253—Out-coupling of light using lenses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/32—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures
    • H01S5/323—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser
    • H01S5/32308—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser emitting light at a wavelength less than 900 nm
    • H01S5/32341—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser emitting light at a wavelength less than 900 nm blue laser based on GaN or GaP

Abstract

제1 반도체 디바이스 내에 개구부가 형성된 다음 다른 광학 디바이스들에 본딩되는 광학 디바이스들 및 제조 방법들이 제시된다. 레이저 다이 또는 기타 충전 재료가 개구부를 다시 충전하는 데 사용될 수 있다. 그런 다음 제1 반도체 디바이스는 광 인터포저에 전기적으로 연결된다.

Description

광학 디바이스 및 제조 방법{OPTICAL DEVICE AND METHOD OF MANUFACTURE}
우선권 주장 및 상호 참조
본 출원은 2022년 9월 27일에 출원된 미국 임시출원 No. 63/377,235의 이익을 주장하며, 이 출원은 본 명세서에 참조로 포함된다.
배경기술
전기적 시그널링(electrical signaling) 및 프로세싱은 신호 전송 및 프로세싱을 위한 하나의 기술이다. 광학 시그널링(optical signaling) 및 프로세싱은 특히 신호 전송을 위한 광섬유 관련 애플리케이션의 사용으로 인해 최근 몇 년 동안 점점 더 많은 애플리케이션에서 사용되었다.
광학 시그널링 및 프로세싱은 전형적으로 완전한(full-fledged) 애플리케이션을 제공하기 위해 전기적 시그널링 및 프로세싱과 결합된다. 예를 들어, 광섬유는 장거리 신호 전송에 사용될 수 있고 전기신호는 프로세싱 및 제어뿐만 아니라 근거리 신호 전송에 사용될 수 있다. 따라서, 장거리용 광학 구성요소 및 단거리용 전기 구성요소를 통합한 디바이스들이 광신호와 전기신호의 프로세싱뿐만 아니라, 광신호와 전기신호 사이의 변환을 위해 형성된다. 따라서 패키지는 광학 디바이스를 포함하는 광학(포토닉(photonic)) 다이(die) 및 전자 디바이스를 포함하는 전자 다이 모두를 포함할 수 있다.
본 개시의 양태는 첨부된 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 실무에 따라 다양한 피처(feature)들이 일정한 스케일로 그려져 있지 않음에 유의한다. 사실상, 논의의 명확성을 위해 다양한 피처들의 치수는 임의적으로 증가 또는 감소될 수 있다.
도 1 내지 도 5는 일부 실시예에 따른 광 인터포저(optical interposer)의 형성을 예시한다.
도 6a 내지 도 6p는 일부 실시예에 따른 레이저 다이(laser die)의 형성을 예시한다.
도 7a 내지 도 7g는 일부 실시예에 따른 제1 반도체 디바이스의 형성을 예시한다.
도 8 내지 도 12는 일부 실시예에 따른 제1 광 패키지(optical package)의 형성을 도시한다.
도 13 내지 도 14는 일부 실시예에 따라 제1 광 패키지를 인터포저들에 본딩하는 것을 예시한다.
도 15a 내지 도 15g는 일부 실시예에 따라 제1 반도체 디바이스의 개구부가 충전되는 실시예를 예시한다.
도 16a 내지 도 16b는 일부 실시예에 따라 와이어 본드(wire bond)를 사용한 퓨전 본딩 프로세스(fusion bonding process)를 예시한다.
도 17a 내지 도 17b는 일부 실시예에 따라 스루 비아(through via)들을 사용한 퓨전 본딩 프로세스를 예시한다.
도 18a 내지 도 18d는 일부 실시예에 따라 광 인터포저를 메모리 디바이스와 본딩하는 것을 예시한다.
도 19a 내지 도 19d는 일부 실시예에 따라 광 인터포저와 제1 반도체 디바이스 사이에 메모리 디바이스를 위치시키는 것을 예시한다.
다음의 개시는 본 발명의 다양한 피처들을 구현하기 위한, 많은 다양한 실시예들 또는 예들을 제공한다. 본 개시를 단순하게 하기 위해 구성요소들 및 배열들의 특정 예들이 하기에 설명된다. 물론 이들은 단지 예들일 뿐이며 제한하려는 의도가 아니다. 예를 들어, 뒤따르는 설명에서 제1 피처를 제2 피처 위에 또는 상에 형성하는 것은, 제1 및 제2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 또한 제1 및 제2 피처들이 직접 접촉하지 않도록 추가적인 피처들이 제1 피처와 제2 피처들 사이에 형성될 수 있는 실시예들을 포함할 수도 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순성과 명확성을 위한 것이며 그 자체가 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 결정하는 것은 아니다.
또한, "바로 밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어들이, 도면들에 예시된 바와 같은 한 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 기술하기 위한 설명의 편의를 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향(orientation)에 부가하여, 사용 또는 동작 중인 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 달리 배향(90도 회전되거나 다른 배향으로)될 수 있으며, 본 명세서에서 사용된 공간적으로 상대적인 설명어구는 마찬가지로 그에 따라 해석될 수 있다.
이제 하나 이상의 레이저 다이들이 제1 반도체 디바이스 내에 임베딩되어(embedded) 컴팩트한 범용 포토닉 엔진(compact universal photonic engine, COUPE)을 형성하고 제1 반도체 디바이스가 여전히 웨이퍼 형태로 있으면서 광 인터포저에 본딩되는 특정 실시예와 관련하여 실시예들이 논의될 것이다. 그러나, 본 명세서에 제시되는 실시예들은 예시를 위한 것이며 논의된 정확한 설명으로 실시예들을 제한하려는 것이 아니다. 오히려, 논의된 실시예들은 매우 다양한 구현으로 편입될 수 있고, 모든 그러한 구현들은 전적으로 실시예들의 범위 내에 포함되도록 의도된다.
이제 도 1을 참조하면, 일부 실시예에 따른 (도 5에서 보여지는) 광 인터포저(100)의 초기 구조가 예시되어 있다. 도 1에 예시된 특정 실시예에서, 광 인터포저(100)는 포토닉 집적 회로(photonic integrated circuit, PIC)이고, 이 단계에서 제1 기판(101), 제1 절연층(103) 및 제1 광학 구성요소들(203)의 제1 활성층(active layer)(201)(도 1에 별도로 도시되지는 않았지만, 도 2와 관련하여 하기에서 추가로 예시되고 논의됨)을 위한 재료층(105)을 포함한다. 일 실시예에서, 광 인터포저(100)의 제조 프로세스의 초기에, 제1 기판(101), 제1 절연층(103) 및 제1 광학 구성요소들(203)의 제1 활성층(201)을 위한 재료층(105)은 집합적으로 실리콘-온-절연체(silicon-on-insulator, SOI) 기판의 부분일 수 있다. 먼저 제1 기판(101)을 보면, 제1 기판(101)은 실리콘(silicon) 또는 게르마늄(germanium)과 같은 반도체 재료, 유리와 같은 유전체 재료, 또는 위에 놓인 디바이스들의 구조적 지지를 허용하는 임의의 다른 적합한 재료일 수 있다.
제1 절연층(103)은 위에 놓인 제1 활성층(201)으로부터 제1 기판(101)을 분리하는 유전체층일 수 있고, 추가적으로 일부 실시예에서, 후속적으로 제조되는 제1 광학 구성요소들(203)을 둘러싸는 클래딩(cladding) 재료의 일 부분으로서 역할을 할 수 있다(하기에서 더 논의됨). 일 실시예에서, 제1 절연층(103)은 (예를 들어, 매립 옥사이드(buried oxide, BOX) 층을 형성하기 위해) 주입(implantation)과 같은 방법을 사용하여 형성되는 실리콘 옥사이드(silicon oxide), 실리콘 나이트라이드(silicon nitride), 게르마늄 옥사이드(germanium oxide), 게르마늄 나이트라이드(germanium nitride), 이들의 조합 등일 수 있거나, 아니면 화학 기상 퇴적(chemical vapor deposition), 원자층 퇴적(atomic layer deposition), 물리 기상 퇴적(physical vapor deposition), 이들의 조합 등과 같은 퇴적 방법을 사용하여 제1 기판(101) 상에 퇴적될 수 있다. 그러나 임의의 적합한 재료 및 제조 방법이 사용될 수 있다.
제1 활성층(201)을 위한 재료(105)는 초기에(패터닝 전에) 제1 광학 구성요소들(203)의 제1 활성층(201) 제조를 시작하는 데 사용될 재료의 컨포멀층(conformal layer)이다. 일 실시예에서, 제1 활성층(201)을 위한 재료(105)는 실리콘, 게르마늄, 실리콘 게르마늄(silicon germanium), 이들의 조합 등과 같은 반도체 재료와 같은, 원하는 제1 광학 구성요소들(203)을 위한 코어 재료로 사용될 수 있는 반투명(translucent) 재료일 수 있다. 한편, 다른 실시예에서 제1 활성층(201)을 위한 재료(105)는 실리콘 나이트라이드 등과 같은 유전체 재료일 수 있지만, 다른 실시예에서 제1 활성층(201)을 위한 재료(105)는 III-V족 재료, 리튬니오베이트(lithium niobate) 재료 또는 폴리머(polymer)일 수 있다. 제1 활성층(201)의 재료(105)가 퇴적되는 실시예들에서, 제1 활성층(201)을 위한 재료(105)는 에피택셜 성장(epitaxial growth), 화학 기상 퇴적, 원자층 퇴적, 물리 기상 퇴적, 이들의 조합 등과 같은 방법을 사용하여 퇴적될 수 있다. 제1 절연층(103)이 주입 방법을 사용하여 형성되는 다른 실시예들에서, 제1 활성층(201)의 재료(105)는 제1 절연층(103)을 형성하기 위한 주입 프로세스 전에 초기에 제1 기판(101)의 부분일 수 있다. 그러나, 임의의 적합한 재료들 및 제조 방법들이 제1 활성층(201)의 재료(105)를 형성하는 데 이용될 수 있다.
도 2는 제1 활성층(201)을 위한 재료(105)가 준비되면, 제1 활성층(201)에 대해 제1 광학 구성요소들(203)이 제1 활성층(201)을 위한 재료(105)를 사용하여 제조되는 것을 예시한다. 실시예들에서 제1 활성층(201)의 제1 광학 구성요소들(203)은 광학 도파관(optical waveguide)들(예를 들어, 릿지(ridge) 도파관들, 립(rib) 도파관들, 매립 채널 도파관들, 확산 도파관들 등), 커플러(coupler)들(예를 들어, 격자(grating) 커플러들, 에지(edge) 커플러들 등), 방향성 커플러들, 광학 변조기들(예를 들어, 마흐-젠더(Mach-Zehnder) 실리콘-포토닉 스위치들, 마이크로전자기계(microelectromechanical) 스위치들, 마이크로-링 공진기(micro-ring resonator)들 등), 증폭기들, 멀티플렉서(multiplexor)들, 디멀티플렉서(demultiplexor)들, 광-전기(optical-to-electrical) 변환기들(예를 들어, P-N 접합), 전기-광(electrical-to-optical) 변환기들, 레이저들, 이들의 조합 등과 같은 구성요소들을 포함할 수 있다. 그러나, 임의의 적합한 제1 광학 구성요소들(203)이 사용될 수 있다.
초기 재료(105)로부터 제1 광학 구성요소들(203)의 제1 활성층(201)형성을 시작하기 위해, 제1 활성층(201)을 위한 재료(105)가 제1 광학 구성요소들(203)의 제1 활성층(201)에 대해 원하는 형상으로 패터닝될 수 있다. 일 실시예에서, 제1 활성층(201)을 위한 재료(105)는, 예를 들어 하나 이상의 포토리소그래피 마스킹(photolithographic masking) 및 에칭 프로세스들을 사용하여 패터닝될 수 있다. 그러나, 제1 활성층(201)을 위한 재료(105)를 패터닝하는 임의의 적합한 방법이 이용될 수 있다. 도파관 또는 에지 커플러와 같은 제1 광학 구성요소들(203) 중 일부에 대해, 패터닝 프로세스는 이들 제1 광학 구성요소들(203)을 형성하는 데 사용되는 제조의 전부 또는 적어도 대부분일 수 있다.
도 3은 저항성 발열 요소(resistive heating elements)들을 이용하는 마흐-젠더 실리콘-포토닉 스위치들과 같이, 추가 제조 프로세스들을 이용하는 구성요소들의 경우, 제1 활성층(201)을 위한 재료의 패터닝 전에 또는 후에 추가적인 프로세싱이 수행될 수 있음을 예시한다. 예를 들어, 상이한 재료들(예를 들어, 저항성 발열 요소, 변환기용 III-V족 재료)에 대한 주입 프로세스들, 추가적인 퇴적 및 패터닝 프로세스들, 이 모든 프로세스들의 조합 등이 다양한 원하는 제1 광학 구성요소들(203)의 제조를 추가로 돕기 위해 이용될 수 있다. 특정 실시예에서, 그리고 도 3에 구체적으로 예시된 바와 같이, 일부 실시예에서 게르마늄(예를 들어, 전기/광학 신호 변조 및 전환(transversion)에 사용됨)과 같은 반도체 재료(301)의 에피택셜 퇴적이 제1 활성층(201)의 재료(105)의 패터닝된 부분 상에 수행될 수 있다. 그러한 실시예에서 반도체 재료(301)는 예를 들어 광-전기 변환기를 위한 포토다이오드(photodiode)의 제조를 돕기 위해 에피택셜 성장될 수 있다. 그러한 모든 제조 프로세스 및 모든 적합한 제1 광학 구성요소들(203)이 제조될 수 있고, 그러한 모든 조합은 전적으로 본 실시예들의 범위 내에 포함되는 것으로 의도된다.
도 4는 제1 활성층(201)의 개별 제1 광학 구성요소들(203)이 형성되었으면, 제1 광학 구성요소들(203)를 덮고 추가적인 클래딩 재료를 제공하기 위해 제2 절연층(401)이 퇴적될 수 있음을 예시한다. 일 실시예에서, 제2 절연층(401)은 제1 활성층(201)의 개별 구성요소들을 서로로부터 그리고 위에 놓인 구조체들로부터 분리하는 유전체층일 수 있고, 추가적으로 제1 광학 구성요소들(203)을 둘러싸는 클래딩 재료의 또 다른 부분으로서 역할을 할 수 있다. 일 실시예에서, 제2 절연층(401)은 화학 기상 퇴적, 원자층 퇴적, 물리 기상 퇴적, 이들의 조합 등과 같은 퇴적 방법을 사용하여 형성된, 실리콘 옥사이드, 실리콘 나이트라이드, 게르마늄 옥사이드, 게르마늄 나이트라이드, 이들의 조합 등일 수 있다. 제2 절연층(401)의 재료가 퇴적되었으면, 재료는 제2 절연층(401)의 상단 표면을 평탄화하거나(제2 절연층(401)이 제1 광학 구성요소들(203)을 완전히 덮도록 의도된 실시예에서), 아니면 제1 광학 구성요소들(203)의 상단 표면들과 제2 절연층(401)을 평탄화하기 위해, 예를 들어 화학적 기계적 연마(chemical mechanical polishing) 프로세스를 사용하여 평탄화될 수 있다. 그러나, 임의의 적합한 재료 및 제조 방법이 사용될 수 있다.
도 5는 제1 활성층(201)의 제1 광학 구성요소들(203)이 제조되고 제2 절연층(401)이 형성되었으면, 제1 광학 구성요소들(203)의 제1 활성층(201)을 제어 회로부에, 서로에, 그리고 후속적으로 부착되는 디바이스들(도 5에는 예시되지 않았지만 도 8과 관련하여 하기에서 예시되고 더 설명됨)에 전기적으로 연결하기 위해 제1 금속화층들(501)이 형성되는 것을 예시한다. 일 실시예에서, 제1 금속화층들(501)은 유전체 및 전도성 재료의 교번하는(alternating) 층들로 형성되고 임의의 적합한 프로세스들(예를 들어, 퇴적, 다마신(damascene), 이중 다마신 등)을 통해 형성될 수 있다. 특정 실시예에서, 다양한 제1 광학 구성요소들(203)을 상호 연결하기 위해 사용되는 다수의 금속화의 층들이 있을 수 있지만, 제1 금속화층들(501)의 정확한 수는 광 인터포저(100)의 설계에 의존한다.
추가적으로, 제1 금속화층들(501)의 제조 동안, 하나 이상의 제2 광학 구성요소들(503)이 제1 금속화층들(501)의 부분으로서 형성될 수 있다. 일부 실시예에서, 제1 금속화층들(501)의 제2 광학 구성요소들(503)은 외부 신호에 연결하기 위한 커플러들(예를 들어, 에지 커플러들, 격자 커플러들 등), 광학 도파관들(예를 들어, 릿지 도파관들, 립 도파관들, 매립 채널 도파관들, 확산 도파관들 등), 광학 변조기들(예를 들어, 마흐-젠더 실리콘-포토닉 스위치들, 마이크로전자기계 스위치들, 마이크로-링 공진기들 등), 증폭기들, 멀티플렉서들, 디멀티플렉서들, 광-전기 변환기들(예를 들어, P-N 접합), 전기-광 변환기들, 레이저들, 이들의 조합 등과 같은 구성요소들을 포함할 수 있다. 그러나, 임의의 적합한 광학 구성요소들이 하나 이상의 제2 광학 구성요소들(503)에 대해 사용될 수 있다.
일 실시예에서, 하나 이상의 제2 광학 구성요소들(503)은 초기에 하나 이상의 제2 광학 구성요소들(503)을 위한 재료를 퇴적함으로써 형성될 수 있다. 일 실시예에서, 하나 이상의 제2 광학 구성요소들(503)을 위한 재료는 화학 기상 퇴적, 원자층 퇴적, 물리 기상 퇴적, 이들의 조합 등과 같은 퇴적 방법을 사용하여 퇴적되는, 실리콘 나이트라이드, 실리콘 옥사이드, 이들의 조합 등과 같은 유전체 재료 또는 실리콘과 같은 반도체 재료일 수 있다. 그러나, 임의의 적합한 재료 및 임의의 적합한 퇴적 방법이 이용될 수 있다.
하나 이상의 제2 광학 구성요소들(503)를 위한 재료가 퇴적되거나 또는 다른 방식으로 형성되었으면, 재료는 하나 이상의 제2 광학 구성요소들(503)에 대한 원하는 형상으로 패터닝될 수 있다. 일 실시예에서, 하나 이상의 제2 광학 구성요소들(503)의 재료는, 예를 들어 하나 이상의 포토리소그래피 마스킹 및 에칭 프로세스를 사용하여 패터닝될 수 있다. 그러나, 하나 이상의 제2 광학 구성요소들(503)을 위한 재료를 패터닝하는 임의의 적합한 방법이 이용될 수 있다.
도파관 또는 에지 커플러와 같은 하나 이상의 제2 광학 구성요소들(503) 중 일부에 대해, 패터닝 프로세스는 이들 구성요소들을 형성하는 데 사용되는 전부 또는 적어도 대부분의 제조일 수 있다. 추가적으로, 저항성 발열 요소들을 이용하는 마흐-젠더 실리콘-포토닉 스위치와 같은 추가 제조 프로세스를 이용하는 구성요소들의 경우, 하나 이상의 제2 광학 구성요소들(503)을 위한 재료의 패터닝 전에 또는 후에 추가적인 프로세싱이 수행될 수 있다. 예를 들어, 상이한 재료들에 대한 주입 프로세스들, 추가적인 퇴적 및 패터닝 프로세스들, 이러한 모든 프로세스들의 조합 등이 다양한 원하는 하나 이상의 제2 광학 구성요소들(503)의 제조를 추가로 돕기 위해 이용될 수 있다. 그러한 모든 제조 프로세스들 및 모든 적합한 제2 광학 구성요소들(503)이 제조될 수 있고, 그러한 모든 조합들은 전적으로 본 실시예들의 범위 내에 포함되는 것으로 의도된다.
제1 금속화층들(501)의 하나 이상의 제2 광학 구성요소들(503)이 제조되었으면, 제1 본딩층(505)이 제1 금속화층들(501) 위에 형성된다. 일 실시예에서, 제1 본딩층(505)은 유전체-대-유전체 및 금속-대-금속 본드를 위해 사용될 수 있다. 일부 실시예에 따르면, 제1 본딩층(505)은 실리콘 옥사이드, 실리콘 나이트라이드 등과 같은 제1 유전체 재료(509)로 형성된다. 제1 유전체 재료(509)는 CVD, 고밀도 플라즈마 화학 기상 퇴적(high-density plasma chemical vapor deposition, HDPCVD), 물리 가상 퇴적(PVD), 원자층 퇴적(ALD) 등과 같은 임의의 적합한 방법을 사용하여 퇴적될 수 있다. 그러나, 임의의 적합한 재료 및 퇴적 프로세스들이 이용될 수 있다.
제1 유전체 재료(509)가 형성되었으면, 제1 본딩층(505) 내에 제1 본드 패드(bond pad)들(507)을 형성하기 위한 준비로 아래에 있는 층들의 전도성 부분들을 노출시키기 위해 제1 유전체 재료(509)에 제1 개구부들이 형성된다. 제1 개구부들이 제1 유전체 재료(509) 내에 형성되었으면, 제1 개구부들은 제1 유전체 재료(509) 내에 제1 본드 패드들(507)을 형성하기 위해 시드층(seed layer) 및 플레이트 금속(plate metal)으로 충전될 수 있다. 시드층은 제1 유전체 재료(509) 및 아래에 있는 층들의 노출된 전도성 부분들의 상단 표면들 및 개구부들 및 제2의 개구부들의 측벽들 위에 전면 퇴적(blanket deposited)될 수 있다. 시드층은 구리(copper)층을 포함할 수 있다. 시드층은 원하는 재료에 따라 스퍼터링(sputtering), 증발(evaporation) 또는 플라즈마 강화 화학 기상 퇴적(plasma-enhanced chemical vapor deposition, PECVD) 등과 같은 프로세스들을 사용하여 퇴적될 수 있다. 플레이트 금속은 전기 또는 무전해 도금(electro-less plating)과 같은 도금 프로세스를 통해 시드층 위에 퇴적될 수 있다. 플레이트 금속은 구리, 구리 합금 등을 포함할 수 있다. 플레이트 금속은 충전재(fill material)일 수 있다. 배리어층(barrier layer)(별도로 도시되지 않음)이 시드층 전에 제1 유전체 재료(509)의 상단 표면들 및 개구부들 및 제2의 개구부들의 측벽들 위에 전면 퇴적될 수 있다. 배리어층은 티타늄(titanium), 티타늄 나이트라이드(titanium nitride), 탄탈륨(tantalum), 탄탈륨 나이트라이드(tantalum nitride) 등을 포함할 수 있다.
제1 개구부들을 충전한 후, 시드층 및 플레이트 금속의 과잉 부분을 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행되어, 제1 본딩층(505) 내에 제1 본드 패드들(507)을 형성한다. 일부 실시예에서는 본드 패드 비아(별도로 예시되지 않음)가 또한 제1 본드 패드들(507)을 아래에 있는 전도성 부분들과 연결하고, 아래에 있는 전도성 부분들을 통해 제1 본드 패드들(507)을 제1 금속화층들(501)과 연결하는 데 이용될 수 있다.
추가적으로, 제1 본딩층(505)은 또한 (예를 들어, 하기에 더 설명되는 레이저 다이(600)로부터) 들어오는 광을 브릿지(bridge)하기 위해 제1 본딩층(505) 내에 편입된 하나 이상의 제3 광학 구성요소들(511)을 포함할 수 있다. 그러한 실시예에서, 제1 유전체 재료(509)의 퇴적 전에, 하나 이상의 제3 광학 구성요소들(511)은 예를 들어, 퇴적 및 패터닝 프로세스를 통해 적어도 부분적으로 형성되는 도파관들 및 기타 구조들로 됨으로써, 하나 이상의 제2 광학 구성요소들(503)(위에서 설명됨)과 유사한 방법들 및 유사한 재료들을 사용하여 제조될 수 있다. 그러나, 임의의 적합한 구조, 재료 및 임의의 적합한 제조 방법이 이용될 수 있다.
도 6a 내지 도 6p는 광 인터포저(100)에 연결될 레이저 다이(600)의 형성을 위한 제조 프로세스를 예시한다. 레이저 다이(600)는 다른 광학 구성요소들(예를 들어, 제1 광학 구성요소들(203), 제2 광학 구성요소들(503), 제3 광학 구성요소들(511) 등)에 전력을 공급(power)하기 위해 광을 생성하는 데 이용되고, 레이저 다이오드(602)와 같은 광 생성 구조체들을 포함할 수 있다(도 6a에는 별도로 예시되지 않았지만, 도 6b와 관련하여 하기에서 추가로 예시 및 논의됨). 특정 실시예에서, 레이저 다이오드(602)는 패브리-페롯 다이오드(Fabry-Perot Diode)일 수 있고, III-V족 재료, II-VI족 재료, 또는 임의의 다른 적합한 재료들의 세트에 기반할 수 있다.
일 실시예에서, 레이저 다이(600)의 형성은 제2 기판(601) 위에 제1 콘택트(contact)(603), 제1 버퍼층(605), 다중 양자 우물(multiple quantum well, MQW)들을 포함하는 제1 능동 다이오드층(607), 제2 버퍼층(608), 릿지 재료(609) 및 제2 콘택트(611)를 형성하는 것에 의해 개시된다. 일 실시예에서, 제2 기판(601)은 구조적 지지를 위해 사용될 수 있을 뿐만 아니라 위에 놓인 재료들을 에피택셜 성장시키기 위한 시드 재료로서 사용될 수 있는 재료일 수 있고, 예를 들어, 재료의 2-인치(inch) 또는 4-인치 웨이퍼일 수 있다. 레이저 다이(600)가 원하는 레이저들을 형성하기 위해 III-V족 재료를 이용하는 특정 실시예들에서 제2 기판(601)은 InP, GaAs 또는 GaSb와 같은 재료일 수 있고, 한편 레이저 다이(600)가 원하는 레이저들을 형성하기 위해 II-VI족 재료를 이용하는 실시예들에서 제2 기판(601)은 GaAs, CdTe, ZnSe와 같은 재료일 수 있다. 또 다른 실시예에서, 제2 기판(601)은 사파이어(sapphire) 또는 반도체 재료일 수 있다. 모든 적합한 재료들이 이용될 수 있다.
제1 콘택트(603)는 제2 기판(601) 위에 형성된다. 제1 콘택트(603)는 원하는 레이저를 방출하는 데 사용되는 레이저 다이오드(602)의 일 부분을 형성한다. 레이저 다이(600)가 III-V족 화합물들을 이용하는 실시예에서, 제1 콘택트(603)는 InP, GaN, InN, AlN, AlxGa(1-x)N, AlxIn(1-x)N, AlxInyGa(1-x-y)N, 이들의 조합 등과 같은 화합물이다. 추가적으로, 레이저 다이(600)가 II-VI족 화합물들을 이용하는 실시예에서, 제1 콘택트(603)는 여전히 GaAs, InP, GaSb, 이들의 조합 등과 같은 III-V족 재료를 사용할 수 있다.
추가적으로, 원하는 레이저를 생성하기 위한 레이저 다이오드(602)(예를 들어, n-p 다이오드)를 형성하는 것을 돕기 위해, 제1 콘택트(603)는 도펀트로 도핑될 수 있다. 제1 콘택트(603)가 n-타입 전도성(conductivity)을 갖는 것이 바람직한 실시예에서, 제1 콘택트(603)는 인(phosphorus), 비소(arsenic), 안티몬(antimony), 비스무트(bismuth), 리튬(lithium), 이들의 조합 등과 같은 n-타입 도펀트로 도핑될 수 있다. 제1 콘택트(603)가 p-타입 전도성을 갖는 것이 바람직한 다른 실시예에서, 제1 콘택트(603)는 붕소(boron), 알루미늄(aluminum), 갈륨(gallium), 인듐(indium), 이들의 조합 등과 같은 p-타입 도펀트로 도핑될 수 있다. 그러나, 임의의 적합한 도펀트가 이용될 수 있다.
일부 실시예에서 제1 콘택트(603)는, 예를 들어 분자빔 에피택시(molecular beam epitaxy, MBE)와 같은 에피택셜 성장 프로세스를 통해 형성되지만, 수소화물 기상 에피택시(hydride vapor phase epitaxy, HVPE), 액상 에피택시(liquid phase epitaxy, LPE) 등과 같은 다른 프로세스들도 이용될 수 있다. 제1 콘택트(603)는 바람직하게는 형성 중에 인 시튜(in situ)로 도핑될 수 있지만, 이온 주입 또는 확산과 같은 다른 프로세스들이 이용될 수 있다.
제1 버퍼층(605)이 제1 콘택트(603) 위에 형성되고 제1 버퍼층(605)은 위에 놓인 층들(예를 들어, 제1 능동 다이오드층(607))의 에피택셜 성장이 제1 콘택트(603)의 재료로부터 상기 위에 놓인 층의 재료로 전이되는 것을 돕기 위해 이용된다. 레이저 다이(600)가 III-V족 화합물을 이용하는 실시예에서, 제1 버퍼층(605)은 InGaAsP, InGaAlAs, InGaAs, 이들의 조합 등과 같은 화합물이다. 추가적으로, 레이저 다이(600)가 II-VI족 화합물을 이용하는 실시예에서, 제1 버퍼층(605)은 BeMgZnSe, BeZnCdSe, BeTe, 이들의 조합 등과 같은 II-VI족 재료일 수 있다. 추가적으로, 제1 버퍼층(605)은 분자빔 에피택시(MBE)와 같은 에피택셜 성장 프로세스를 사용하여 퇴적될 수 있지만, 수소화물 기상 에피택시(HVPE), 액상 에피택시(LPE) 등과 같은 다른 프로세스들도 이용될 수 있고, 제1 콘택트(603)와 유사한 방식으로 도핑될 수 있다. 그러나, 임의의 적합한 재료 및 임의의 적합한 퇴적 방법이 이용될 수 있다.
제1 능동 다이오드층(607)이 제1 버퍼층(605) 위에 형성된다. 제1 능동 다이오드층(607)은 무엇보다도 원하는 파장으로 광의 생성을 제어하도록 설계된다. 예를 들어, 제1 능동 다이오드층(607)에 있는 원소들의 비례 조성(proportional composition)을 조절 및 제어함으로써, 제1 능동 다이오드층(607)에 있는 재료들의 밴드갭(bandgap)이 조절될 수 있고, 이에 의해 최종적으로 방출될 광의 파장을 조정할 수 있다.
제1 능동 다이오드층(607)은 다중 양자 우물(MQW)들을 포함한다. III-V족 재료를 이용한 실시예에서 제1 능동 다이오드층(607)의 MQW 구조는, 예를 들어 InAlGaAs, InGaN, GaN, AlxInyGa(1-x-y)N (여기서 0<=x<=1) 등을 포함할 수 있고, 한편 II-VI족 기반 재료를 이용하는 실시예에서 제1 능동 다이오드층(607)은 BeZnCdSe와 같은 재료를 포함할 수 있다. 제1 능동 다이오드층(607)은 예를 들어 5 개 내지 20 개의 양자 우물과 같은 임의의 수의 양자 우물을 포함할 수 있다. MQW는 바람직하게는 금속 유기 화학 기상 퇴적(metal organic chemical vapor deposition, MOCVD)을 사용하여 핵생성층(nucleation layer)으로서 제1 버퍼층(605)을 사용하여 에피택셜 성장되지만, MBE, HVPE, LPE 등과 같은 다른 프로세스들도 이용될 수 있다.
제2 버퍼층(608)이 제1 능동 다이오드층(607) 위에 선택적으로 형성되고 제2 버퍼층(608)은 위에 놓인 층들(예를 들어, 릿지 재료(609))의 에피택셜 성장이 제1 능동 다이오드층(607)의 재료로부터 상기 위에 놓인 층의 재료로 전이되는 것을 돕기 위해 이용된다. 레이저 다이(600)가 III-V족 화합물을 이용하는 실시예에서, 제2 버퍼층(608)은 InGaAsP, InGaAlAs, InGaAs, 이들의 조합 등과 같은 화합물이다. 추가적으로, 레이저 다이(600)가 II-VI족 화합물을 이용하는 실시예에서, 제2 버퍼층(608)은 BeMgZnSe, BeZnCdSe, BeTe, 이들의 조합 등과 같은 II-VI족 재료일 수 있다. 추가적으로, 제2 버퍼층(608)은 분자빔 에피택시(MBE)와 같은 에피택셜 성장 프로세스를 사용하여 퇴적될 수 있지만, 수소화물 기상 에피택시(HVPE), 액상 에피택시(LPE) 등과 같은 다른 프로세스들도 이용될 수 있고, 제1 콘택트(603)가 n-타입 전도성으로 도핑될 때 p-타입 전도성으로 도핑되는 것과 같이, 제1 콘택트(603)와 반대 방식으로 도핑될 수 있다. 그러나, 임의의 적합한 재료 및 임의의 적합한퇴적 방법이 이용될 수 있다.
릿지 재료(609)는 위에 놓인 층(예를 들어, 제2 콘택트(611))의 에피택셜 성장이 제2 버퍼층(608)의 재료로부터 상기 위에 놓인 층의 재료로 전이되는 것을 도모하기 위해 형성된다. 레이저 다이(600)가 III-V족 화합물을 이용하는 실시예에서, 릿지 재료(609)는 InP 등과 같은 화합물이다. 추가적으로, 레이저 다이(600)가 II-VI족 화합물을 이용하는 실시예에서, 릿지 재료(609)는 BeMgZnSe, BeZnCdSe, BeTe, 이들의 조합 등과 같은 II-VI족 재료일 수 있다. 추가적으로, 릿지 재료(609)는 제1 콘택트(603)가 n-타입 전도성으로 도핑될 때 p-타입 전도성으로 도핑되는 것과 같이, 제1 콘택트(603)와 반대 전도성의 도펀트를 사용하여 도핑될 수 있다. 릿지 재료(609)는 하나 이상의 층일 수 있고, 분자빔 에피택시(MBE)와 같은 에피택셜 성장 프로세스를 사용하여 퇴적될 수 있지만, 수소화물 기상 에피택시(HVPE), 액상 에피택시(LPE) 등과 같은 다른 프로세스들도 이용될 수 있다. 그러나, 임의의 적합한 재료 및 임의의 적합한 퇴적 방법이 이용될 수 있다.
제2 콘택트(611)가 릿지 재료(609) 위에 형성된다. 제2 콘택트(611)는 제1 콘택트(603)와 함께 광을 방출하는 데 사용되는 레이저 다이오드(602)의 제2 부분을 형성한다. 레이저 다이(600)가 III-V족 재료에 기반한 실시예에서, 제2 콘택트(611)는 제1 콘택트(603)의 제1 전도성 타입과 반대인 제2 전도성 타입의 도펀트(예를 들어, p-GaN)로 도핑된, InAlAs, GaN, InN, AlN, AlxGa(1-x)N, AlxIn(1-x)N, AlxInyGa(1-x-y)N, 이들의 조합 등과 같은 III-V족 화합물을 포함한다. 레이저 다이(600)가 II-VI족 재료에 기반한 다른 실시예에서, 제2 콘택트(611)는 BeTe, BeMgZnSe, BeZnCdSe, 이들의 조합 등과 같은 II-VI족 재료일 수 있다. 제2 콘택트(611)는 예를 들어, MOCVD와 같은 에피택셜 성장 프로세스를 통해 형성될 수 있다. 그러나, HVPE, LPE, MBE 등과 같은 임의의 적합한 재료 및 임의의 다른 적합한 프로세스가 또한 이용될 수 있다.
도 6b는 원하는 레이저 다이오드(602)의 층 구조(layered structure)를 형성하기 위한, 제2 콘택트(611), 릿지 재료(609), 제2 버퍼층(608), 제1 능동 다이오드층(607), 제1 버퍼층(605) 및 제1 콘택트(603)의 패터닝을 예시한다. 일 실시예에서, 제2 콘택트(611) 및 릿지 재료(609)는 예를 들어, 제1 포토리소그래피 마스킹 및 에칭 프로세스를 사용하여 패터닝될 수 있다. 제2 콘택트(611) 및 릿지 재료(609)의 부분이 패터닝되었으면, 제2 버퍼층(608), 제1 능동 다이오드층(607) 및 제1 버퍼층(605)이 예를 들어, 제2 포토리소그래피 마스킹 및 에칭 프로세스를 사용하여 패터닝될 수 있다. 마지막으로, 제1 콘택트(603)가 아래에 있는 층들에 대한 에바네센트 결합(evanescent coupling)을 도모하기 위한 단열 테이퍼(adiabatic taper)를 가지도록, 예를 들어 제3 포토리소그래피 마스킹 및 에칭 프로세스를 사용하여 패터닝될 수 있다. 그러나, 임의의 적합한 패터닝 프로세스 및 임의의 적합한 수의 패터닝 프로세스가 레이저에 대해 원하는 패턴을 얻기 위해 이용될 수 있다.
도 6b는 구조체 위에 제1 패시베이션층(passivation layer)(613)의 퇴적을 추가적으로 예시한다. 일 실시예에서, 제1 패시베이션층(613)은 해당 구조체를 위에 놓이는 구조체들로부터 전기적으로 격리하고 보호하는 데 사용되는 재료로 형성되고, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드(silicon oxynitride), 이들의 조합 등과 같은 재료일 수 있고, 화학 기상 퇴적 프로세스, 원자층 퇴적 프로세스, 물리 기상 퇴적 프로세스, 이들의 조합 등을 사용하여 퇴적될 수 있다. 그러나, 임의의 적합한 재료 및 임의의 적합한 퇴적 방법이 이용될 수 있다.
도 6c는 제1 패시베이션층(613)을 관통하여 비아 개구부들을 형성하고 제1 콘택트(603) 및 제2 콘택트(611)를 노출시키기 위한 제1 패시베이션층(613)의 패터닝을 예시한다. 일 실시예에서 패터닝은 예를 들어, 포토리소그래피 마스킹 및 에칭 프로세스를 사용하여 수행될 수 있다. 그러나, 임의의 적합한 패터닝 프로세스가 이용될 수 있다.
도 6c는 비아 개구부들을 관통한 그리고 제1 콘택트(603) 및 제2 콘택트(611)와 전기적 연결된 콘택트들(615)의 퇴적을 추가적으로 예시한다. 일 실시예에서 콘택트들(615)은 화학 기상 퇴적, 원자 기상 퇴적(atomic vapor deposition), 물리 기상 퇴적, 도금, 이들의 조합 등과 같은 방법을 사용하여 퇴적된, 구리(copper), 알루미늄(aluminum), 금(gold), 텅스텐(tungsten), 이들의 조합 등과 같은 전도성 재료일 수 있다. 그러나, 임의의 적합한 재료 또는 제조 방법이 이용될 수 있다.
도 6d는 콘택트들(615) 위에 제2 패시베이션층(617) 및 제3 패시베이션층(619)의 퇴적을 예시한다. 일 실시예에서 제2 패시베이션층(617)은 화학 기상 퇴적, 원자층 퇴적, 물리 기상 퇴적, 이들의 조합 등과 같은 퇴적 프로세스를 사용하여 퇴적된, 실리콘 옥사이드(SiO2), 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 이들의 조합 등과 같은 절연 및 보호 재료일 수 있다. 그러나, 임의의 적합한 재료 및 제조 방법이 이용될 수 있다.
제3 패시베이션층(619)은 후속 패터닝 프로세스들 동안 제2 패시베이션층(617)의 부분들을 보호하는 것을 돕기 위해 제2 패시베이션층(617) 위에 퇴적된다. 일 실시예에서, 제3 패시베이션층(619)은 화학 기상 퇴적, 원자층 퇴적, 물리 기상 퇴적, 이들의 조합 등과 같은 퇴적 프로세스를 사용하여 퇴적된, 실리콘 나이트라이드, 실리콘 옥사이드, 실리콘 옥시나이트라이드, 이들의 조합 등인 것과 같이, 제2 패시베이션층(617)과 상이한 절연 및 보호 재료일 수 있다. 그러나, 임의의 적합한 재료 및 제조 방법이 이용될 수 있다.
도 6e는 제2 패시베이션층(617) 및 제3 패시베이션층(619)을 관통하여 콘택트 비아 개구부들을 형성하고 콘택트들(615)을 노출시키기 위한 제2 패시베이션층(617) 및 제3 패시베이션층(619)의 패터닝을 예시한다. 일 실시예에서 패터닝은 예를 들어, 포토리소그래피 마스킹 및 에칭 프로세스들을 사용하여 수행될 수 있다. 그러나, 임의의 적합한 패터닝 프로세스가 이용될 수 있다.
도 6e는 콘택트 비아 개구부들을 관통한 그리고 콘택트들(615)과 전기적으로 연결된 전도성 보호층들(621)의 퇴적을 추가적으로 예시한다. 일 실시예에서 전도성 보호층들(621)은 에칭 선택비(etching selectivity)를 도모하고 후속적으로 형성되는 전도성 연장부들(623)(도 6e에는 예시되지 않았지만 도 6f와 관련하여 하기에 예시되고 더 설명됨)을 (예를 들어 습기로부터) 밀봉하는 것을 또한 도모하여 전도성 연장부들(623)에 프로세스 손상이 발생하는 것을 방지하는 것을 도모할 수 있는 전도성 재료들의 하나 이상의 층들일 수 있다. 특정 실시예들에서, 전도성 보호층들(621)은 화학 기상 퇴적, 원자 기상 퇴적, 물리 기상 퇴적, 도금, 이들의 조합 등과 같은 방법을 사용하여 퇴적된, 탄탈륨, 티타늄, 탄탈륨 나이트라이드, 티타늄 나이트라이드, 이들의 조합 등과 같은 재료일 수 있다. 그러나, 임의의 적합한 재료 또는 제조 방법이 이용될 수 있다.
도 6f는 전도성 보호층들(621)과 접촉하는 전도성 연장부들(623)의 형성을 예시한다. 일 실시예에서 전도성 연장부들(623)은 도금, 화학 기상 퇴적, 원자 기상 퇴적, 물리 기상 퇴적, 이들의 조합 등과 같은 퇴적 방법을 사용하여 퇴적된, 알루미늄, 구리, 게르마늄, 이들의 조합 등과 같은 금속과 같은 전도성 재료일 수 있다. 그러나, 임의의 적합한 재료 및 제조 방법이 이용될 수 있다.
도 6f는 전도성 연장부들(623)이 패터닝되는 것을 추가적으로 예시한다. 전도성 연장부들(623)이 도금되는 실시예에서, 전도성 연장부들(623)은 퇴적 프로세스 동안 패터닝될 수 있고, 한편 다른 프로세스들에서 전도성 연장부들(623)은 퇴적 후에, 예를 들어, 포토리소그래피 마스킹 및 에칭 프로세스를 사용하여 패터닝될 수 있다. 그러나, 임의의 적합한 프로세스가 이용될 수 있다.
도 6g는 전도성 연장부들(623) 위의 제4 패시베이션층(625)의 퇴적을 예시한다. 일 실시예에서, 제4 패시베이션층(625)은 화학 기상 퇴적, 원자층 퇴적, 물리 기상 퇴적, 이들의 조합 등과 같은 퇴적 프로세스를 사용하여 퇴적된, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 이들의 조합 등과 같은 보호 유전체 재료이다. 그러나, 임의의 적합한 재료 및 방법이 제4 패시베이션층(625)을 형성하는 데 이용될 수 있다.
도 6h는 제4 패시베이션층(625)이 형성되었으면, 레이저 다이오드들(602)(도 6h에서 다수의 구조들이 각각의 제2 기판(601) 상에 예시되어 있음) 중 다수의 것들이 반도체 기판(626)에 본딩되어 재구성된 웨이퍼(reconstituted wafer)(628)를 형성할 수 있음을 예시한다. 일 실시예에서, 반도체 기판(626)은 후속 프로세싱 동안 구조적 지지를 위해 그리고 레이저 과열 문제를 돕기 위한 히트 싱크(heat sink)로서 사용되는 반도체 재료일 수 있고, 예를 들어 실리콘 웨이퍼, 실리콘 게르마늄 웨이퍼, 실리콘-온-절연체 웨이퍼 등일 수 있다. 일부 실시예에서 반도체 기판(626)은 12-인치 웨이퍼이지만, 임의의 적합한 크기 및 재료가 이용될 수 있다.
일 실시예에서, 레이저 다이오드들(602) 중 다수의 것들은 예를 들어, 퓨전 본딩 프로세스를 사용하여 반도체 기판(626)에 본딩될 수 있다. 예를 들어, 일부 실시예에서 퓨전 본딩 프로세스는 제4 패시베이션층(625) 및 반도체 기판(626)의 표면들을 활성화할 수 있고, 그런 다음 제4 패시베이션층(625) 및 반도체 기판(626)은 물리적 접촉 상태로 배치되어 본딩 프로세스를 개시하고, 추가로 본딩 강화가 수행될 수 있다. 그러나 접착제를 사용하는 것을 포함하여 임의의 다른 적합한 부착 프로세스가 이용될 수 있다.
도 6i는 재구성된 웨이퍼(628)의 탑다운 도면을 예시하고, 도 6h는 도 6i의 H-H' 라인을 따른 재구성된 웨이퍼(628)의 단면도를 예시한다. 이 탑다운 도면에서 알 수 있는 바와 같이, 재구성된 웨이퍼(628)는 반도체 기판(626)에 부착된 개별 레이저 다이오드들(602) 중 다수의 것들을 포함한다. 도 6i는 10 개의 개별 레이저 다이들(600)을 예시하지만, 임의의 적합한 수의 레이저 다이들(600)이 반도체 기판(626)에 부착될 수 있다.
도 6j는 레이저 다이들(600)의 제1 콘택트들(603)을 노출시키기 위해 제2 기판(601)을 제거하는 것을 예시한다. 일 실시예에서, 제2 기판(601)은 화학적 기계적 연마 프로세스, 그라인딩(grinding) 프로세스 등과 같은 평탄화 프로세스를 사용하여 제거될 수 있다. 다른 실시예에서, 제2 기판(601)은 제1 콘택트들(603)을 노출시키기 위해 하나 이상의 에칭 프로세스들을 사용하여 제거될 수 있다. 임의의 적합한 방법이 이용될 수 있다.
도 6k는 제1 콘택트들(603)이 노출되었으면, 개별 레이저 다이들(600) 사이의 영역을 충전하고 또한 이제 노출된 제1 콘택트들(603)을 다시 덮기 위해 갭 충전 재료(gap fill material)(627)가 퇴적되는 것을 예시한다. 일 실시예에서 갭 충전 재료(627)는 하단 클래딩 재료로도 작용할 수 있는 유전체 재료일 수 있다. 특정 실시예에서, 갭 충전 재료(627)는 화학 기상 퇴적, 물리 기상 퇴적, 원자층 퇴적, 이들의 조합 등과 같은 방법을 사용하여 퇴적된 실리콘 옥사이드, 실리콘 나이트라이드, 스핀 온 유리(spin on glass), 이들의 조합 등일 수 있다. 그러나, 임의의 적합한 재료 및 임의의 적합한 퇴적 방법이 이용될 수 있다.
도 6k는 갭 충전 재료(627)가 퇴적되었으면, 갭 충전 재료(627)가 평탄화되고 시닝될(thinned) 수 있음을 추가적으로 예시한다. 일 실시예에서, 갭 충전 재료(627)는 예를 들어, 화학적 기계적 평탄화 프로세스, 그라인딩 프로세스 등을 사용하여 평탄화될 수 있다. 일부 실시예에서, 갭 충전 재료(627)는 제1 콘택트(603)와 후속적으로 배치되는 디바이스들 사이의 광결합(optical coupling)에 적합한 제1 콘택트들(603) 위의 두께를 갖도록 평탄화될 수 있다. 특정 실시예에서, 갭 충전 재료(627)는 약 5 ㎛ 내지 약 8 ㎛의 두께를 갖도록 형성될 수 있다. 그러나, 임의의 적합한 재료, 퇴적 방법 및 두께가 이용될 수 있다.
도 6l은 갭 충전 재료(627)가 퇴적되고 평탄화되었으면, 갭 충전 재료(627) 위에 유전체층(629)을 형성하는 것을 예시한다. 일 실시예에서 유전체층(629)은 화학 기상 퇴적, 원자층 퇴적, 물리 기상 퇴적, 이들의 조합 등과 같은 퇴적 프로세스를 사용하여 퇴적된 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 이들의 조합 등과 같은 유전체 재료의 하나 이상의 층들일 수 있다. 특정 실시예에서, 유전체층(629)은 실리콘 나이트라이드의 제1 층, 실리콘 옥사이드의 제2 층 및 실리콘 나이트라이드의 제3 층과 같이 재료들의 3 개 층일 수 있다. 그러나, 임의의 적합한 수의 층들 및 임의의 적합한 재료들이 이용될 수 있다.
도 6m은 갭 충전 재료(627)가 퇴적되고 평탄화되고 유전체층(629)이 퇴적되었으면, 전도성 연장부들(623)과 전기적 접촉을 생성하기 위해 전도성 비아들(635)이 형성될 수 있음을 예시한다. 일 실시예에서 전도성 비아들(635)은 초기에 포토레지스트를 퇴적 및 패터닝하고, 유전체층(629)과 제2 패시베이션층(617)을 관통하여 개구부들을 형성함으로써 형성될 수 있다. 개구부들이 형성되었으면, 그 다음 개구부들은 개구부들을 충전하기 위해 시드층 및 도금 프로세스를 사용하여 구리와 같은 전도성 재료로 충전된다. 개구부들이 충전되었으면, 포토레지스트가 제거되어 유전체층(629) 밖으로 연장되는 전도성 비아들(635)이 남게 된다. 그러나, 임의의 적합한 제조 방법이 이용될 수 있다.
도 6n은 전도성 비아들(635)을 추가 프로세싱때까지 보호하도록 그것들을 덮고 가리기 위해 제2 유전체층(637)을 퇴적하는 것을 예시한다. 일 실시예에서, 제2 유전체층(637)은 화학 기상 퇴적, 원자층 퇴적, 물리 기상 퇴적 등과 같은 퇴적 프로세스를 사용하여 퇴적된 실리콘 옥사이드, BCB, SiNC, 이들의 조합 등과 같은 유전체 재료이다. 그러나, 임의의 적합한 재료 및 임의의 적합한 퇴적 프로세스가 이용될 수 있다.
도 6o는 개별 레이저 다이들(600)을 싱귤레이션하기 위해 사용될 수 있는 싱귤레이션 프로세스(singulation process)의 시작을 예시한다. 일 실시예에서, 그리고 도 6o에 도시된 바와 같이, 싱귤레이션 프로세스는 개별 레이저 다이들(600) 사이의 개구부들을 에칭함으로써, 그리고 완전히는 아니지만 적어도 부분적으로 반도체 기판(626) 안으로 에칭함으로써 개시된다. 그러나, 레이저 다이싱 프로세스(laser dicing process)에 의한 것과 같은 레이저 다이들(600)을 부분적으로 다이싱하는 임의의 적합한 방법이 또한 사용될 수 있다.
도 6p는 레이저 다이들(600)이 부분적으로 다이싱되었으면, 상기 개구부들을 노출시키고 싱귤레이션을 완료하기 위해 반도체 기판(626)이 시닝될 수 있음을 예시한다. 일 실시예에서 시닝은 예를 들어 그라인딩 프로세스, 화학적 기계적 연마 프로세스, 이들의 조합 등과 같은 평탄화 프로세스를 사용하여 수행될 수 있다. 그러나, 임의의 적합한 시닝 프로세스가 이용될 수 있다.
도 7a는 레이저 다이(600)와 함께 광 인터포저(100)에 본딩될 제1 반도체 디바이스(700)를 예시한다. 일부 실시예에서, 제1 반도체 디바이스(700)는 전자 집적 회로(EIC - 예를 들어, 광학 디바이스들이 없는 디바이스)이고, 반도체 기판(703), 능동 디바이스들(705)의 층, 및 위에 놓인 인터커넥트 구조체(707)를 구비할 수 있다. 일 실시예에서 반도체 기판(703)은 제1 기판(101)(예를 들어, 웨이퍼 형태의 실리콘 또는 실리콘 게르마늄과 같은 반도체 재료)과 유사할 수 있고, 능동 디바이스들(705)은 반도체 기판(703) 위에 형성된 트랜지스터들, 커패시터들, 저항기들 등일 수 있고, 인터커넥트 구조체(707)는 제1 금속화층들(501)(광학 구성요소들은 없음)과 유사할 수 있다. 그러나, 임의의 적합한 디바이스들이 이용될 수 있다.
일 실시예에서, 제1 반도체 디바이스(700)는 원하는 기능성을 위해 광 인터포저(100)와 함께 작동하도록 구성될 수 있다. 일부 실시예에서, 제1 반도체 디바이스(700)는 로직 다이(logic die), 고대역폭 메모리(high bandwidth memory, HBM) 모듈, xPU, 3DIC 다이, CPU, GPU, SoC 다이, MEMS 다이, 이들의 조합 등일 수 있다. 임의의 적합한 기능성을 가진 임의의 적합한 디바이스가 사용될 수 있으며, 그러한 모든 디바이스들은 전적으로 실시예들의 범위 내에 포함되는 것으로 의도된다.
도 7a는 추가적으로 제1 반도체 디바이스(700)의 제조의 부분으로서, 제1 영역(709)(도 7a에서 점선 박스로 강조됨)이 능동 디바이스들(705)의 층 및 위에 놓인 인터커넥트 구조체(707) 내에 형성되는 것을 예시한다. 일 실시예에서, 제1 영역(709)은 제1 반도체 디바이스(700)를 발광 웨이퍼 모듈로 만들기 위해 레이저 다이(600)가 후속적으로 제1 반도체 디바이스(700) 내에 임베딩되는 위치이다. 따라서, 제1 영역(709)은 능동 디바이스들(705)의 층 및 인터커넥트 구조체(707)가 제조될 때 기능적 디바이스(functional device)들(예를 들어, 트랜지스터들 또는 전도성 라우팅)을 제1 영역(709)으로 배치하지 않음으로써 형성된다. 그러나 임의의 적합한 제조 방법이 이용될 수 있다.
도 7b는 제1 반도체 디바이스(700)의 기능적 구조체들(예를 들어, 능동 디바이스들(705)의 층 및 위에 놓인 인터커넥트 구조체(707))을 둘러싸고 제1 영역(709)을 제1 반도체 디바이스(700)의 나머지 부분으로부터 분리할 수 있는 밀봉 링(seal ring)(702)의 탑다운 도면을 예시한다. 일부 실시예에서, 밀봉 링(702)은 인터커넥트 구조체(707)의 유전체층들에 있는 금속 라인들 및 비아들을 포함한다. 밀봉 링(702)은 예를 들어 다마신 및/또는 이중 다마신 프로세스를 사용함으로써, 인터커넥트 구조체(707)의 전도성 요소들과 동시에 제조될 수 있다. 그러나 임의의 적합한 제조 프로세스들이 이용될 수 있다.
이제 도 7a로 돌아가면, 도 7a는 또한 지지 기판(711)의 부착을 예시한다. 일 실시예에서 지지 기판(711)은 실리콘과 같이, 사용하고자 하는 광의 파장에 투명한 지지 재료일 수 있고, 예를 들어 접착제(도 7a에 별도로 도시되지 않음)를 사용하여 부착될 수 있다. 그러나, 다른 실시예에서 지지 기판(711)은 예를 들어 본딩 프로세스를 사용하여 본딩될 수 있다. 지지 기판(711)을 부착하는 임의의 적합한 방법이 사용될 수 있다.
도 7c는 지지 기판(711) 내의 렌즈(713)의 형성을 예시한다. 일 실시예에서, 렌즈(713)에 대해 원하는 형상을 마스크에 형성하기 위해 감광성 재료(도 7c에 별도로 도시되지 않음)가 퇴적, 노광, 현상 및 리플로우(reflow)될 수 있다. 마스크가 존재하면, 렌즈(713)의 형성은 예를 들어 마스크를 희생 마스크로 사용하는 반응성 이온 에칭(reactive ion etch)과 같은 이방성 에칭 프로세스를 사용하여 수행될 수 있다. 특히, 에칭 프로세스가 진행되어 지지 기판(711)을 에칭함에 따라, 에칭 프로세스는 마스크의 재료도 에칭할 것이다. 마스크의 더 얇은 부분들이 제거됨에 따라, 마스크의 일부, 대부분 또는 전부가 소모될 때까지 지지 기판(711)의 추가적인 부분들이 에칭 프로세스에 노출된다. 이러한 방식으로, 마스크의 형상은 지지 기판(711)으로 전환되고, 이에 의해 지지 기판(711) 내에 렌즈(713)를 형성한다. 그러나, 임의의 적합한 프로세스가 이용될 수 있다.
도 7c는 렌즈(713) 위의 반사 방지 코팅(anti-reflective coating, ARC)(715)의 형성을 추가적으로 예시한다. 일 실시예에서, ARC(715)는 광이 렌즈(713)를 통해 집속될 때 바람직하지 않은 반사를 방지하는 데 도움이 되는 재료들의 하나 이상의 층일 수 있다. 특정 실시예에서, 재료들의 하나 이상의 층은 화학 기상 퇴적, 원자층 퇴적, 물리 기상 퇴적, 산화, 질화, 이들의 조합 등과 같은 프로세스를 사용하여 형성된 실리콘 옥사이드, 실리콘 나이트라이드, 이들의 조합 등과 같은 재료일 수 있다.
특정 실시예에서, ARC(715)는 실리콘 옥사이드의 제1 층 및 상기 실리콘 옥사이드의 제1 층 위에 형성된 실리콘 나이트라이드의 제1 층을 사용하여 형성될 수 있다. 실리콘 옥사이드의 제2 층 및 실리콘 나이트라이드의 제2 층이 상기 실리콘 옥사이드의 제1 층 및 실리콘 나이트라이드의 제1 층 위에 퇴적되어, 실리콘 옥사이드 및 실리콘 나이트라이드의 교번하는 스택을 형성한다. 그러나, 재료들의 임의의 적합한 조합들이 이용될 수 있다.
도 7d는 제1 개구부(717)를 형성하여 레이저 다이(600)의 배치를 위한 공간을 만들기 위해 제1 영역(709)으로부터 재료를 제거하는 것을 예시한다. 일 실시예에서, 재료의 제거는 예를 들어, 하나 이상의 반응성 이온 에칭 프로세스와 같은 하나 이상의 이방성 에칭 프로세스를 사용하여 수행될 수 있다. 그러나, 임의의 적합한 제거 프로세스 또는 제거 프로세스들의 조합이 이용될 수 있다.
일 실시예에서, 제1 개구부(717)는 레이저 다이(600)를 제1 개구부(717) 내에 적합하게 들어맞게 하는 치수로 형성될 수 있다. 따라서, 제1 개구부(717)의 정확한 치수는 적어도 부분적으로 레이저 다이(600)의 치수에 기초한다. 그러나, 일부 실시예에서 제1 개구부(717)는 약 1 mm 내지 약 4 mm의 제1 폭(W1)과 약 4 ㎛ 내지 약 8 ㎛의 제1 깊이(D1)를 갖도록 형성될 수 있다. 그러나, 임의의 적합한 치수가 사용될 수 있다.
추가적으로, 도 7d는 제1 개구부(717)가 인터커넥트 구조체(707) 및 능동 디바이스들의 층(705)을 관통하여 연장되도록 형성되는 것을 예시하지만, 이는 예시를 위한 것이며 실시예를 제한하려는 것이 아니다. 오히려, 제1 개구부(717)는 반도체 기판(703)을 관통하여 그리고 지지 기판(711) 내로 연장되는 것과도 같이, 임의의 적합한 수의 층들을 관통하여 연장되도록 형성될 수 있다. 임의의 적합한 깊이가 사용될 수 있다.
도 7e는 제1 반도체 디바이스(700)의 제1 개구부(717) 안으로 하나 이상의 레이저 다이들(600)(하나의 레이저 다이(600)만 예시되어 있음)을 임베딩하는 것을 예시한다. 일 실시예에서, 하나 이상의 레이저 다이들(600)은 예를 들어, 픽-앤-플레이스 프로세스(pick-and-place process)를 사용하여 레이저 다이(600)를 제1 개구부(717) 안으로 배치함으로써 임베딩될 질 수 있다. 추가적으로, 원한다면, 레이저 다이(600)는 반도체 기판(703)의 노출된 표면에 본딩될 수 있다. 그러나, 임의의 적합한 프로세스가 이용될 수 있다.
레이저 다이(600)가 제1 개구부(717) 내에 배치되었으면, 레이저 다이(600)는 제1 반도체 디바이스(700)와 평평할 수 있거나 아니면 제1 반도체 디바이스(700) 밖으로 연장될 수 있다. 그러한 실시예에서, 레이저 다이(600)는 약 0.1 ㎛ 내지 약 3 ㎛의 제1 높이(H1)만큼 제1 반도체 디바이스(700) 밖으로 연장될 수 있다. 그러나 적절한 치수가 사용될 수 있다.
도 7f는 레이저 다이(600)가 제1 개구(717) 내에 배치되었으면, 제1 개구부(717)의 나머지를 충전 및 밀봉하고 레이저 다이(600)를 제 위치에 고정시키기 위해 밀봉 재료(719)가 퇴적될 수 있음을 예시한다. 일 실시예에서 밀봉 재료(719)는 실리콘 옥사이드와 같은 옥사이드 또는 BCB, SiNC와 같은 폴리머일 수 있지만, 임의의 적합한 재료가 사용될 수 있다. 일 실시예에서 밀봉 재료(719)는 화학 기상 퇴적 프로세스, 원자층 퇴적 프로세스, 유동성 화학 기상 퇴적 프로세스, 스핀-온 프로세스, 이들의 조합 등과 같은 프로세스를 사용하여 퇴적될 수 있고, 패터닝 프로세스가 뒤따를 수 있다. 그러나, 임의의 적합한 퇴적 프로세스가 이용될 수 있다.
도 7g는 레이저 다이(600)를 인터커넥트 구조체(707)와 함께 평탄화하기 위해 사용되는 평탄화 프로세스를 예시한다. 일 실시예에서 평탄화 프로세스는 에칭제 및 연마제가 노출된 재료를 제거하는 데 이용되는 화학적 기계적 연마 프로세스일 수 있다. 그러나, 그라인딩 또는 심지어 하나 이상의 에칭 프로세스와 같은 임의의 적합한 평탄화 프로세스가 이용될 수 있다.
도 7g는 인터커넥트 구조체(707) 및 제2 유전체층(637)에 동시에 제2 본드 패드들(723)을 형성하는 것을 예시하고, 이에 의해 인터커넥트 구조체(707) 내에 제2 본드층(721)을 형성하여 인터커넥트 구조체(707) 및 레이저 다이(600)에 대한 전기 연결점들을 제공한다. 일 실시예에서 제2 본드 패드들(723)은 제1 본드 패드들(507)과 유사할 수 있다. 그러나, 임의의 적합한 디바이스들이 이용될 수 있다.
추가적으로, 도 7g는 인터커넥트 구조체(707) 및 능동 디바이스들의 층(705)만을 관통하여 연장되는 레이저 다이(600)를 예시하지만, 이는 예시를 위한 것이며 제시되는 실시예들을 이 예로만 제한하려는 것은 아니다. 오히려, 레이저 다이(600)는 레이저 다이(600)가 또한 반도체 기판(703) 및 지지 기판(711) 안으로 또는 이들을 관통하여 연장되는 방식으로 임베딩될 수도 있다. 임의의 적합한 깊이가 이용될 수 있다.
도 8은 (제1 반도체 디바이스(700)가 웨이퍼의 부분으로 남아 있으면서) 제1 반도체 디바이스(700)를 임베딩되는 레이저 다이(600)(명확성을 위해 보다 단순화된 형태로 예시됨)와 함께 광 인터포저(100)(웨이퍼의 부분으로서 남아 있음)의 제1 본딩층(505)에 본딩하는 것을 예시한다. 특정 실시예에서 제1 반도체 디바이스(700), 레이저 다이(600) 및 제1 본딩층(505)은 유전체-대-유전체 및 금속-대-금속 본딩 프로세스를 사용하여 본딩될 수 있다. 그러나, 임의의 다른 적합한 본딩 프로세스가 이용될 수도 있다.
유전체-대-유전체 및 금속-대-금속 본딩 프로세스를 이용하는 특정 실시예에서, 프로세스는 제1 반도체 디바이스(700), 레이저 다이(600)의 표면들 및 제1 본딩층(505)의 표면들을 활성화함으로써 개시될 수 있다. 제1 본딩층(505), 제1 반도체 디바이스(700) 및 레이저 다이(600)의 상단 표면들을 활성화하는 것은 예를 들어, 건식 처리, 습식 처리, 플라즈마 처리, 불활성 가스 플라즈마에 대한 노출, H2에 노출, N2에 노출, O2에 노출, 이들의 결합 등을 포함할 수 있다. 습식 처리가 사용되는 실시예에서, 예를 들어 RCA 세정이 사용될 수 있다. 다른 실시예에서, 활성화 프로세스는 다른 타입의 처리를 포함할 수 있다. 활성화 프로세스는 제1 본딩층(505), 제1 반도체 디바이스(700) 및 레이저 다이(600)의 본딩을 도모한다.
활성화 프로세스 후, 광 인터포저(100), 제1 반도체 디바이스(700) 및 레이저 다이(600)는 예를 들어, 케미컬 린스(chemical rinse)를 사용하여 세정될 수 있으며, 그런 다음 레이저 다이(600) 및 제1 반도체 디바이스(700)는 웨이퍼-대-웨이퍼 정렬 프로세스에서 광 인터포저(100)와 물리적 접촉하도록 정렬되고 배치된다. 그런 다음, 광 인터포저(100), 제1 반도체 디바이스(700) 및 레이저 다이(600)를 본딩하기 위해 광 인터포저(100), 제1 반도체 디바이스(700) 및 레이저 다이(600)에 열처리 및 접촉 압력이 가해진다. 예를 들어, 광 인터포저(100), 제1 반도체 디바이스(700) 및 레이저 다이(600)를 융합(fuse)하기 위해 광 인터포저(100), 제1 반도체 디바이스(700) 및 레이저 다이(600)에 약 200 kPa 이하의 압력 및 약 25 ℃ 내지 약 250 ℃의 온도가 가해진다. 그런 다음 광 인터포저(100), 제1 반도체 디바이스(700) 및 레이저 다이(600)에 제1 본드 패드들(507) 및 제2 본드 패드들(723)의 재료에 대한 공융점(eutectic point) 이상의 온도, 예를 들어 약 150 ℃ 내지 약 650 ℃가 금속을 융합하기 위해 가해진다. 이러한 방식으로, 광 인터포저(100), 제1 반도체 디바이스(700) 및 레이저 다이(600)는 유전체-대-유전체 및 금속-대-금속 본딩된 디바이스를 형성한다. 일부 실시예에서, 본딩된 디바이스들은 후속적으로 베이킹, 어닐링, 프레싱 또는 기타 처리되어 상기 본딩을 강화하거나 완료한다.
추가적으로, 위의 설명은 유전체-대-유전체 및 금속-대-금속 본딩 프로세스를 설명하지만, 이는 예시를 위한 것이며 제한하려는 의도가 아니다. 또 다른 실시예에서, 광 인터포저(100)는 금속-대-금속 본딩 또는 다른 본딩 프로세스에 의해 제1 반도체 디바이스(700) 및 레이저 다이(600)에 본딩될 수 있다. 예를 들어, 제1 반도체 디바이스(700), 레이저 다이(600) 및 광 인터포저(100)는 전도성 요소들을 융합함으로써 얻어지는 금속-대-금속 본딩에 의해 본딩될 수 있다. 임의의 적합한 본딩 프로세스가 이용될 수 있으며, 모든 그러한 방법들이 전적으로 실시예의 범위 내에 포함되는 것으로 의도된다.
도 9는 제1 기판(101) 및, 선택적으로 제1 절연층(103)을 제거하여 제1 광학 구성요소들(203)의 제1 활성층(201)을 노출시키는 것을 예시한다. 일 실시예에서 제1 기판(101) 및 제1 절연층(103)은 화학적 기계적 연마 프로세스, 그라인딩 프로세스, 하나 이상의 에칭 프로세스, 이들의 조합 등과 같은 평탄화 프로세스를 사용하여 제거될 수 있다. 그러나, 임의의 적합한 방법이 제1 기판(101) 및/또는 제1 절연층(103)을 제거하기 위해 사용될 수 있다.
제1 기판(101) 및 제1 절연층(103)이 제거되었으면, 제1 활성층(201)의 후면 상에 제4 광학 구성요소들(903)의 제2 활성층(901)이 형성될 수 있다. 일 실시예에서 제4 광학 구성요소들(903)의 제2 활성층(901)은 제1 금속화층들(501)의 제2 광학 구성요소들(503)(도 5와 관련하여 위에서 설명됨)과 유사한 재료들 및 유사한 프로세스들을 사용하여 형성될 수 있다. 예를 들어, 제4 광학 구성요소들(903)의 제2 활성층(901)은 도파관 등과 같은 광학 구성요소들을 형성하기 위해 퇴적 및 패터닝 프로세스들을 사용하여 형성되는 실리콘 옥사이드와 같은 클래딩 재료 및 실리콘 나이트라이드와 같은 코어 재료의 교번하는 층들로 형성될 수 있다.
도 10은 제1 스루 디바이스 비아(through device via, TDV)들(1001)의 형성을 예시한다. 일 실시예에서, 제1 스루 디바이스 비아들(1001)은 광 인터포저(100)를 통한 전력, 데이터 및 그라운드(ground)의 신속한 통로를 제공하기 위해 제2 활성층(901) 및 제1 활성층(201)을 관통하여 연장된다. 일 실시예에서, 제1 스루 디바이스 비아(1001)는 초기에 제2 활성층(901) 및 광 인터포저(100)에 스루 디바이스 비아 개구부들을 형성함으로써 형성될 수 있다. 스루 디바이스 비아 개구부들은 적합한 포토레지스트(도시되지 않음)를 적용 및 현상하고, 노출되는 제2 활성층(901) 및 광 인터포저(100)의 부분들을 제거함으로써 형성될 수 있다.
스루 디바이스 비아 개구부들이 광 인터포저(100) 내에 형성되었으면, 스루 디바이스 비아 개구부들은 라이너(liner)로 라이닝될 수 있다(도 10에 별도로 도시되지 않음). 라이너는 예를 들어, 테트라에틸오르토실리케이트(tetraethylorthosilicate, TEOS)로부터 형성된 옥사이드 또는 실리콘 나이트라이드일 수 있지만, 임의의 적합한 유전체 재료가 대안적으로 사용될 수 있다. 라이너는 플라즈마 강화 화학 기상 퇴적(PECVD) 프로세스를 사용하여 형성될 수 있지만, 물리 기상 퇴적 또는 열 프로세스와 같은 다른 적합한 프로세스가 대안적으로 사용될 수 있다.
스루 디바이스 비아 개구부들의 측벽들 및 하단을 따라 라이너가 형성되었으면, 배리어층(독립적으로 예시되지 않음)이 형성될 수 있고 스루 디바이스 비아 개구부들의 나머지는 제1 전도성 재료로 충전될 수 있다. 제1 전도성 재료는 구리를 포함할 수 있지만, 알루미늄, 합금, 도핑된 폴리실리콘, 이들의 조합 등과 같은 다른 적합한 재료들이 이용될 수 있다. 제1 전도성 재료는 시드층(도시되지 않음) 상에 구리를 전기도금하고, 스루 디바이스 비아 개구부들을 충전 및 과충전(overfilling)함으로써 형성될 수 있다. 스루 디바이스 비아 개구부들이 충전되었으면, 스루 디바이스 비아 개구부들 밖의 과잉 라이너, 배리어층, 시드층 및 제1 전도성 재료는 화학적 기계적 연마(CMP)와 같은 평탄화 프로세스를 통해 제거될 수 있지만, 임의의 적합한 제거 프로세스가 사용될 수 있다.
선택적으로, 일부 실시예에서 제1 스루 디바이스 비아들(1001)이 형성되었으면, 제2 금속화층들(도 10에 별도로 예시되지 않음)이 제1 스루 디바이스 비아들(1001)과 전기적 연결되어 형성될 수 있다. 일 실시예에서 제2 금속화층들은 다마신 프로세스, 이중 다마신 프로세스 등을 사용하여 유전체 및 전도성 재료들의 교번하는 층들로 되는 것과 같이, 제1 금속화층들(501)과 관련하여 위에서 설명된 바와 같이 형성될 수 있다. 다른 실시예에서, 제2 금속화층들은 전도성 재료를 형성 및 성형하기 위해 도금 프로세스를 사용하여 형성될 수 있으며, 그런 다음 전도성 재료를 유전체 재료로 덮는다. 그러나, 임의의 적합한 구조 및 제조 방법들이 이용될 수 있다.
도 11은 제3 본드 패드들(1103)의 형성을 예시한다. 제3 본드 패드들(1103)은 다른 외부 디바이스들에 대한 제1 스루 디바이스 비아들(1001) 사이의 접촉을 위한 전도성 영역들을 제공하기 위해 형성될 수 있다. 일 실시예에서 제3 본드 패드들(1103)은 제1 본드 패드들(507)과 유사한 방식으로 그리고 유사한 재료들을 사용하여 형성될 수 있거나, 아니면 퇴적 및 패터닝 프로세스를 사용하여 형성될 수 있다. 그러나, 임의의 적합한 재료 및 제조 방법이 이용될 수 있다.
도 12는 제3 본드 패드들(1103)이 형성되었으면, 제2 인터커넥트 구조체(1201), 언더범프(underbump) 금속화층들(1203) 및 외부 연결부들(1205)이 형성되어 제1 광 패키지(1200)의 일 실시예를 완성할 수 있음을 예시한다. 일 실시예에서 제2 인터커넥트 구조체(1201)는 제1 금속화층(501)의 형성과 유사한 방법들 및 재료들을 사용하여 형성될 수 있다. 그러나, 임의의 적합한 방법들 및 재료들이 사용될 수 있다.
언더범프 금속화층들(1203)은 티타늄 층, 구리 층 및 니켈 층과 같은 3 개의 전도성 재료들의 층들을 포함할 수 있다. 그러나, 이 분야의 통상의 기술자들은 언더범프 금속화층들의 형성에 적합한, 크롬/크롬-구리 합금/구리/금의 배열, 티타늄/티타늄 텅스텐/구리의 배열, 또는 구리/니켈/금의 배열과 같은, 재료들 및 층들의 많은 적합한 배열들이 있음을 인식할 것이다. 언더범프 금속화층들(1203)에 사용될 수 있는 임의의 적합한 재료들 또는 재료 층들은 전적으로 실시예의 범위 내에 포함되는 것으로 의도된다.
일 실시예에서 언더범프 금속화층들(1203)은 제2 인터커넥트 구조체(1201) 위에 각각의 층을 형성함으로써 생성된다. 각각의 층의 형성은 전기화학적 도금과 같은 도금 프로세스를 사용하여 수행될 수 있지만, 원하는 재료에 따라 스퍼터링, 증발 또는 PECVD 프로세스와 같은 다른 형성 프로세스들이 대안적으로 사용될 수 있다. 언더범프 금속화층들(1203)은 약 0.7 ㎛ 내지 약 10 ㎛의 두께, 예를 들어 약 5 ㎛를 갖도록 형성될 수 있다.
일 실시예에서 외부 연결부들(1205)은 언더범프 금속화층들(1203) 상에 배치될 수 있고, 예를 들어 솔더(solder)와 같은 공융 재료를 포함하는 볼 그리드 어레이(ball grid array, BGA)일 수 있지만, 임의의 적합한 재료들이 사용될 수 있다. 외부 연결부들(1205)이 솔더 범프(solder bump)들인 실시예에서, 외부 연결부들(1205)은 직접 볼 드롭 프로세스(direct ball drop process)과 같은 볼 드롭 방법을 사용하여 형성될 수 있다. 다른 실시예에서, 솔더 범프들은 초기에 증발, 전기도금, 프린팅, 솔더 전사와 같은 임의의 적합한 방법을 통해 주석(tin) 층을 형성하고, 그런 다음 재료를 원하는 범프 형상으로 성형하기 위해 리플로우를 수행함으로써 형성될 수 있다. 외부 연결부들(1205)이 형성되었으면, 구조체가 추가 프로세싱에 적합한지 확실히 하기 위해 테스트가 수행될 수 있다.
도 13은 제1 광 패키지(1200)가 형성되었으면, 제1 광 패키지(1200)는 예를 들어 칩-온-웨이퍼-온-기판(CoWoS®)을 형성하기 위해, 제1 광 패키지(1200)를 다른 디바이스들과 결합하는데 사용되는 인터포저 기판(1301)에 부착될 수 있음을 예시한다. 일 실시예에서 인터포저 기판(1301)은 반도체 기판(1303), 제3 금속화층들(1305), 제2 스루 디바이스 비아(TDV)들(1307), 및 제2 외부 커넥터들(1309)을 포함한다. 반도체 기판(1303)은 도핑되거나 도핑되지 않은 벌크(bulk) 실리콘, 또는 실리콘-온-절연체(SOI) 기판의 활성층을 포함할 수 있다. 대체로, SOI 기판은 실리콘, 게르마늄, 실리콘 게르마늄, SOI, 실리콘 게르마늄 온 절연체(SGOI) 또는 이들의 조합과 같은 반도체 재료의 층을 포함한다. 사용될 수 있는 다른 기판들은 다층(multi-layered) 기판들, 구배(gradient) 기판들 또는 하이브리드 배향(hybrid orientation) 기판들을 포함한다.
선택적으로, 제1 능동 디바이스들(별도로 예시되지 않음)이 반도체 기판(1303)에 추가될 수 있다. 제1 능동 디바이스들은 반도체 기판(1303)에 대한 설계의 원하는 구조적 및 기능적 필요조건을 생성하는 데 사용될 수 있는 커패시터들, 저항기들, 인덕터들 등과 같은 다양한 능동 디바이스들 및 수동 디바이스들을 포함한다. 제1 능동 디바이스들은 반도체 기판(1303) 내에 아니면 반도체 기판(1303) 상에 임의의 적합한 방법들을 사용하여 형성될 수 있다.
제3 금속화층들(1305)이 반도체 기판(1303) 및 제1 능동 디바이스들 위에 형성되고 기능적 회로부를 형성하기 위해 다양한 능동 디바이스들을 연결하도록 설계된다. 일 실시예에서, 제3 금속화층들(1305)은 유전체(예를 들어, 저 유전상수(low-k) 유전체 재료, 극저 유전상수(extremely low-k) 유전체 재료, 초저 유전상수(ultra low-k) 유전체 재료, 이들의 조합 등) 및 전도성 재료의 교번하는 층들로 형성되며, 임의의 적합한 프로세스(퇴적, 다마신, 이중 다마신 등)를 통해 형성될 수 있다. 그러나 임의의 적합한 재료들 및 프로세스들이 이용될 수 있다.
추가적으로, 제조 프로세스의 임의의 원하는 지점에서, 반도체 기판(1303)의 전면에서 반도체 기판(1303)의 후면으로의 전기적 연결을 제공하기 위해, 제2 TDV들(1307)이 반도체 기판(1303) 내에 그리고, 원한다면, 제3 금속화층들(1305)의 하나 이상의 층들 내에 형성될 수 있다. 일 실시예에서 제2 TDV들(1307)은 도 10과 관련하여 위에서 설명된 제1 스루 디바이스 비아들(1001)과 유사한 프로세스들 및 유사한 재료들을 사용하여 형성될 수 있다. 그러나, 임의의 적합한 방법들 및 재료들이 이용될 수 있다.
일 실시예에서, 제2 외부 커넥터들(1309)은 제2 TDV들(1307)과 전기적 연결되어 반도체 기판(1303) 상에 배치될 수 있고, 예를 들어 솔더와 같은 공융 재료를 포함하는 볼 그리드 어레이(BGA)일 수 있지만, 임의의 적합한 재료들이 사용될 수 있다. 선택적으로, 반도체 기판(1303)과 제2 외부 커넥터들(1309) 사이에 언더범프 금속화 또는 추가적인 금속화층들(도 13에 별도로 도시되지 않음)이 사용될 수 있다. 제2 외부 커넥터들(1309)이 솔더 범프들인 실시예에서, 제2 외부 커넥터들(1309)은 직접 볼 드롭 프로세스와 같은 볼 드롭 방법을 사용하여 형성될 수 있다. 다른 실시예에서, 솔더 범프들은 초기에 증발, 전기도금, 프린팅, 솔더 전사와 같은 임의의 적합한 방법을 통해 주석 층을 형성하고, 그런 다음 재료를 원하는 범프 형상으로 성형하기 위해 리플로우를 수행함으로써 형성될 수 있다. 제2 외부 커넥터들(1309)이 형성되었으면, 구조체가 추가 프로세싱에 적합한지 확실히 하기 위해 테스트가 수행될 수 있다.
인터포저 기판(1301)이 형성되었으면, 제1 광 패키지(1200)가 인터포저 기판(1301)에 부착될 수 있다. 일 실시예에서 제1 광 패키지(1200)는 외부 연결부들(1205)을 인터포저 기판(1301)의 전도성 부분들과 정렬함으로써 인터포저 기판(1301)에 부착될 수 있다. 정렬되고 물리적 접촉 상태가 되었으면, 외부 연결부들(1205)은 외부 연결부들(1205)의 온도를 외부 연결부들(1205)의 공융점을 지나 상승시킴으로써 리플로우되고, 이에 의해 외부 연결부들(1205)의 재료를 액체상(liquid phase)으로 이동시킨다. 리플로우되었으면, 외부 연결부들(1205)의 재료를 다시 고체상(solid phase)으로 이동시키기 위해 온도가 감소되고, 이에 의해 제1 광 패키지(1200)가 인터포저 기판(1301)에 본딩된다.
도 13은 반도체 기판(1303) 상으로 제2 반도체 디바이스(1311) 및 제3 반도체 디바이스(1313)를 본딩하는 것을 추가적으로 예시한다. 일부 실시예에서, 제2 반도체 디바이스(1311)는 다수의, 상호 연결된 반도체 기판들을 포함하는 적층된 디바이스와 같은 전자 집적 회로(EIC)이다. 예를 들어, 제2 반도체 디바이스(1311)는 다수의 적층된 메모리 다이들을 포함하는 고대역폭 메모리(HBM) 모듈, 하이브리드 메모리 큐브(Hybrid Memory Cube, HMC) 모듈 등과 같은 메모리 디바이스일 수 있다. 그러한 실시예에서, 제2 반도체 디바이스(1311)는 스루 디바이스 비아(TDV)들에 의해 상호 연결된 다수의 반도체 기판들을 포함한다. 반도체 기판들 각각은 제2 반도체 디바이스(1311) 내의 다수의 디바이스들을 상호 연결하기 위해 능동 디바이스들의 층 및 위에 놓인 인터커넥트 구조체, 본드층 및 연관된 본드 패드들을 가질 수(또는 가지지 않을 수) 있다.
물론, 일 실시예에서 제2 반도체 디바이스(1311)는 HBM 모듈이지만, 실시예들은 제2 반도체 디바이스(1311)가 HBM 모듈인 것에 제한되지 않는다. 오히려, 제2 반도체 디바이스(1311)는 임의의 적합한 반도체 디바이스일 수 있고, 예를 들어 프로세서 다이 또는 다른 타입의 기능적 다이일 수 있다. 특정 실시예에서 제2 반도체 디바이스(1311)는 xPU, 로직 다이, 3DIC 다이, CPU, GPU, SoC 다이, MEMS 다이, 이들의 조합 등일 수 있다. 임의의 적합한 기능성을 갖는 임의의 적합한 디바이스가 사용될 수 있으며, 모든 그러한 디바이스들은 전적으로 실시예의 범위 내에 포함되는 것으로 의도된다.
제3 반도체 디바이스(1313)는 제1 광 패키지(1200) 및 제2 반도체 디바이스(1311) 둘 모두와 함께 작동하도록 의도된 또 다른 EIC일 수 있다. 일부 실시예에서, 제3 반도체 디바이스(1313)는 임의의 적합한 타입의 디바이스(예를 들어, xPU, 로직 다이, 3DIC 다이, CPU, GPU, SoC 다이, MEMS 다이, 이들의 조합 등)일 수 있으며, 예를 들어 애플리케이션 특정 집적 회로(application specific integrated circuit, ASIC) 디바이스로 됨으로써 제2 반도체 디바이스(1311)와 상이한 기능성을 가질 수 있거나, 또는 예를 들어 또 다른 고 대역폭 메모리 디바이스로 됨으로써 제2 반도체 디바이스(1311)와 동일한 기능성을 가질 수 있다. 임의의 적합한 디바이스가 사용될 수 있다.
일 실시예에서 제2 반도체 디바이스(1311) 및 제3 반도체 디바이스(1313) 둘 모두는, 예를 들어 제3 외부 연결부들(1315)을 사용하여 인터포저 기판(1301)에 본딩될 수 있다. 제3 외부 연결부들(1315)은 솔더 및 구리와 같은 재료들을 이용하는 전도성 범프들(예를 들어, 볼 그리드 어레이들, 마이크로범프(microbump)들 등) 또는 전도성 필라(pillar)들일 수 있다. 제3 외부 연결부들(1315)이 콘택트 범프들인 실시예에서, 제3 외부 연결부들(1315)은 주석과 같은 재료, 또는 은, 무연 주석(lead-free tin) 또는 구리와 같은 다른 적합한 재료들을 포함할 수 있다. 제3 외부 연결부들(1315)이 주석 솔더 범프들인 실시예에서, 제3 외부 연결부들(1315)은 초기에 증발, 전기도금, 프린팅, 솔더 전사, 볼 배치 등과 같은 그러한 일반적으로 사용되는 방법들을 통해 주석 층을 형성함으로써 형성될 수 있다. 구조체에 주석 층이 형성되었으면, 재료를 원하는 범프 형상으로 성형하기 위해 리플로우가 수행될 수 있다.
추가적으로, 제3 외부 연결부들(1315)이 배치되었으면, 제2 반도체 디바이스(1311) 및 제3 반도체 디바이스(1313)는 인터포저 기판(1301)과 정렬된다. 정렬되고 물리적 접촉이 되었으면, 제3 외부 연결부들(1315)은 제3 외부 연결부들(1315)의 온도를 제3 외부 연결부들(1315)의 공융점을 지나 상승시킴으로써 리플로우되고, 이에 의해 제3 외부 연결부들(1315)의 재료를 액체상으로 이동시킨다. 리플로우되었으면, 제3 외부 연결부들(1315)의 재료를 다시 고체상으로 이동시키기 위해 온도가 감소되고, 이에 의해 제2 반도체 디바이스(1311) 및 제3 반도체 디바이스(1313)가 인터포저 기판(1301)에 본딩된다.
제2 반도체 디바이스(1311)와 제3 반도체 디바이스(1313)가 본딩되었으면, 언더필(underfill) 재료(1317)가 배치될 수 있다. 언더필 재료(1317)는 제3 외부 연결부들(1315) 및 외부 연결부들(1205)의 리플로우에 기인한 응력(stress)을 감소시키고 조인트(joint)들을 보호할 수 있다. 언더필 재료(1317)는 제1 광 패키지(1200), 제2 반도체 디바이스(1311) 및 제3 반도체 디바이스(1313)가 부착된 후 캐필러리 플로우 프로세스(capillary flow process)에 의해 형성될 수 있다.
언더필 재료(1317)가 배치된 후, 제2 반도체 디바이스(1311), 제3 반도체 디바이스(1313) 및 제1 광 패키지(1200)는 봉지재(1319)로 캡슐화된다. 일 실시예에서, 봉지재(1319)는 몰딩 화합물(molding compound), 에폭시(epoxy) 등일 수 있다. 봉지재(1319)는 압축 몰딩(compression molding), 트랜스퍼 몰딩(transfer molding) 등에 의해 도포될 수 있다. 봉지재(1319)는 제2 반도체 디바이스(1311), 제3 반도체 디바이스(1313) 및 제1 광 패키지(1200) 사이의 갭 영역들에 추가로 배치된다. 봉지재(1319)는 액체 또는 반액체(semi-liquid) 형태로 도포된 후 경화될 수 있다.
봉지재(1319)가 배치되었으면 평탄화 프로세스가 봉지재(1319)에 수행된다. 평탄화되었으면, 봉지재(1319), 제2 반도체 디바이스(1311), 제3 반도체 디바이스(1313) 및 제1 광 패키지(1200)의 상단 표면들은 평탄화 프로세스 후에 프로세스 편차 내에서 실질적으로 동일 평면에 있다. 평탄화 프로세스는 예를 들어 화학적 기계적 연마(CMP), 그라인딩 프로세스 등일 수 있다. 일부 실시예들에서, 평탄화는 생략될 수 있다.
제2 반도체 디바이스(1311), 제3 반도체 디바이스(1313) 및 제1 광 패키지(1200)가 인터포저 기판(1301)에 본딩되었으면, 인터포저 기판(1301)은 예를 들어 제2 외부 커넥터들(1309)을 이용하여 제2 기판(1321)에 본딩될 수 있다. 일 실시예에서 제2 기판(1321)은 인쇄 회로 기판(PCB) 등일 수 있는 패키지 기판일 수 있다. 제2 기판(1321)은 하나 이상의 유전체층들 및 전도성 라인 및 비아와 같은 전기 전도성 피처들을 포함할 수 있다. 일부 실시예에서, 제2 기판(1321)은 스루-비아들, 능동 디바이스들, 수동 디바이스들 등을 포함할 수 있다. 제2 기판(1321)은 제2 기판(1321)의 상부 및 하부 표면들에 형성된 전도성 패드들을 더 포함할 수 있다.
제2 외부 커넥터들(1309)은 제2 기판(1321) 상의 대응하는 전도성 연결부들과 정렬될 수 있다. 정렬되었으면, 그 다음 제2 외부 커넥터들(1309)은 제2 기판(1321)을 인터포저 기판(1301)에 본딩하기 위해 리플로우될 수 있다. 그러나, 임의의 적합한 본딩 프로세스가 인터포저 기판(1301)을 제2 기판(1321)에 연결하는 데 사용될 수 있다.
추가적으로, 제2 기판(1321)은 제1 광 패키지(1200)로부터 제2 기판(1321)의 반대측에 제4 외부 연결부들(1323)을 형성하여 배치함으로써 추가 프로세스들에 대해 준비될 수 있다. 일 실시예에서 제4 외부 연결부들(1323)은 제2 외부 커넥터들(1309)과 유사한 프로세스들 및 재료들을 사용하여 형성될 수 있다. 그러나, 임의의 적합한 재료들 및 프로세스들이 이용될 수 있다.
도 13은 광 인터포저(100)에 대한 광입력/출력 포트로서 이용되는 광섬유(1325)의 배치를 추가적으로 예시한다. 일 실시예에서 광섬유(1325)는 광 인터포저(100) 내에 위치된 격자 커플러(도 13에 별도로 도시되지 않음)와 같은 광입력과 광섬유(1325)를 광학적으로 결합하도록 배치된다. 광섬유(1325)를 격자 커플러와 광학적 연결되도록 포지셔닝함으로써, 광섬유(1325)를 떠나는 광신호는 광 인터포저의 광학 구성요소들로 지향된다. 유사하게, 광섬유(1325)는 광 인터포저(100)를 떠나는 광신호가 전송을 위해 광섬유(1325)로 지향되도록 포지셔닝된다. 그러나 임의의 적합한 위치가 사용될 수 있다.
광섬유(1325)는 예를 들어, 광학 접착제(1327)를 사용하여 제 위치에 고정될 수 있다. 일부 실시예에서, 광학 접착제(1327)는 에폭시-아크릴레이트 올리고머(epoxy-acrylate oligomers)와 같은 폴리머 재료를 포함하고, 약 1 내지 약 3의 굴절률을 가질 수 있다. 그러나 임의의 적합한 재료가 사용될 수 있다.
레이저 다이(600)를 제1 반도체 디바이스(700)에 임베딩함으로써, 여전히 제1 반도체 디바이스(700)가 아래에 있는 회로들에 대해 큰 구동 전력 용량을 보장하기에 충분히 클 수 있도록 허용함과 동시에, 부피가 크고 과잉 패키징되는 외부 레이저의 통합에 보통 사용되는 공간이 절약될 수 있다. 추가적으로, 제1 반도체 디바이스(700)가 여전히 웨이퍼의 부분으로 있으면서 레이저 다이(600)를 제1 반도체 디바이스(700)에 통합함으로써, 광 인터포저가(100)가 여전히 웨이퍼 형태로 있으면서 제1 반도체 디바이스(700)와 레이저 다이(600) 둘 모두가 광 인터포저(100)에 본딩될 수 있어, 별도의 다이/칩 본딩에 대한 수고를 줄이고 본딩과 연관된 비용을 크게 감소시킬 수 있다. 따라서, 레이저 통합이 전체 웨이퍼 커버리지에 의해 방해받지 않고 비용 효율적인 옵션으로 남는다.
도 14는 제1 광 패키지(1200), 제2 반도체 디바이스(1311) 및 제3 반도체 디바이스(1313)가 예를 들어 국부적 실리콘 인터포저들을 사용하여 통합 팬-아웃 기판(integrated fan-out substrate)(1400)에 본딩되는 변형예를 예시한다. 이 실시예에서, InFO TDV들(1401)은, 국부적 실리콘 인터포저들일 수 있거나 그렇지 않으면 제2 반도체 디바이스(1311) 및/또는 제3 반도체 디바이스(1313)와 유사할 수 있는 제4 반도체 디바이스들(1403)에 인접한 기판(별도로 도시되지 않음) 상에 (예를 들어, 포토리소그래피 마스킹 및 도금 프로세스를 사용하여) 초기에 형성된다. 제 위치에 있으면, InFO TDV들(1401) 및 제4 반도체 디바이스들(1403)은 제2 봉지재(1407)(예를 들어, 봉지재(1319)와 유사한 유기층)로 캡슐화(encapsulated)되고, 제4 금속화층들(1409)(제1 금속화층들(501)과 유사함)이 형성될 수 있다. 그런 다음 기판이 제거될 수 있고, 제5 금속화층들(1411)이 InFO TDV들(1401)의 반대측에 형성될 수 있다.
InFO 패키지(1400)가 형성되었으면, 제2 반도체 디바이스(1311)와 제3 반도체 디바이스(1313)가 제3 외부 연결부들(1315)을 사용하여 InFO 패키지(1400)에 본딩될 수 있고, 제1 광 패키지(1200)가 외부 연결부들(1205)을 사용하여 부착된다. 추가적으로, InFO 패키지(1400)는 예를 들어 제2 외부 커넥터들(1309)을 사용하여 제2 기판(1321)에 본딩될 수 있고, 제4 외부 연결부들(1323)은 제2 기판(1321) 상에 형성된다. 그러나 임의의 적합한 프로세스들 및 구조들이 이용될 수 있다.
도 15a 내지 도 15e는 제1 개구부(717)가 형성되지만 레이저 다이(600)가 후속적으로 제1 개구부(717) 내에 배치되지 않고 제1 반도체 디바이스(700)로부터 분리될 수 있는, 제1 반도체 디바이스(700)의 또 다른 사용을 예시한다. 오히려, 이 실시예에서, 제1 개구부(717)는 렌즈(713)를 통해 들어오는 신호가 제1 반도체 디바이스(700)를 통과(traverse through)하는 것을 돕기 위해 하나 이상의 재료로 충전된다.
먼저 도 15a를 보면, 도 15a는 제1 개구부(717)가 이미 제1 반도체 디바이스(700) 내에 형성되어 있는 도 7d의 구조를 예시한다. 이 실시예에서는, 그러나, 제1 개구부(717)에 레이저 다이(600)를 배치하는 대신에, 제1 개구부(717)의 측벽들 및 하단 표면들 상에 반사 방지 코팅(1501)을 퇴적하는 것으로 프로세스가 계속된다. 일 실시예에서 반사 방지 코팅(1501)은 티타늄 옥사이드(titanium oxide), 알루미늄 옥사이드(aluminum oxide), 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘, 이들의 조합 등과 같이, 들어오거나 나가는 광의 원하지 않는 반사를 방지하도록 돕는 하나 이상의 재료들 중 임의의 것, 또는 그러한 재료들의 조합일 수 있다. 추가적으로, 반사 방지 코팅(1501)은 화학 기상 퇴적, 원자층 퇴적, 물리 기상 퇴적, 이들의 조합 등과 같은 퇴적 방법을 사용하여 퇴적될 수 있다.
도 15b는 제1 영역(709) 및 반사 방지 코팅(1501)의 확대도를 예시하며, 여기에서 반사 방지 코팅(1501)은 상이한 재료들의 다수의 층들을 포함한다. 이 특정 실시예에서, 반사 방지 코팅(1501)은 총 6 개 층에 대해, 교번하는 재료층들의 3 개 세트를 포함한다. 교번하는 재료들의 각각의 세트에는, 실리콘 나이트라이드와 같은 제1 재료의 제1 층(1502) 및 실리콘 옥사이드와 같은 제2 재료의 제2 층(1504)이 있다. 그러나 임의의 적합한 재료들 및 상이한 재료들의 임의의 적합한 수의 층들이 이용될 수 있다.
도 15c는 제1 개구부(717)를 충전 및/또는 과잉 충전(overfill)하기 위해 제1 충전 재료(1503)를 퇴적하는 것을 예시한다. 일 실시예에서 제1 충전 재료(1503)는 화학 기상 퇴적, 원자층 퇴적, 물리 기상 퇴적, 유동성 화학 기상 퇴적, 이들의 조합 등과 같은 방법을 사용하여 퇴적되는, 실리콘 옥사이드, BCB, SiON, 이들의 조합 등과 같은, 들어오고 나가는 광이 제1 반도체 디바이스(700)를 통과하는 것을 돕는 또 다른 재료이다. 그러나 임의의 적합한 재료 및 임의의 적합한 퇴적 방법이 이용될 수 있다.
제1 충전 재료(1503)가 퇴적되어 제1 개구부(717)를 충전 및/또는 과잉 충전했으면, 제1 충전 재료(1503)는 제1 개구부(717)의 외부로부터 반사 방지 코팅(1501) 및 제1 충전 재료(1503)의 원하지 않는 재료들을 제거하기 위해 평탄화될 수 있다. 일 실시예에서 평탄화 프로세스는 화학적 기계적 연마 프로세스일 수 있다. 그러나 그라인딩 프로세스 또는 심지어 일련의 하나 이상의 에칭 프로세스들과 같은 임의의 적합한 평탄화 프로세스가 사용될 수 있다.
도 15c는 또한 평탄화 프로세스가 상이한 재료들을 상이한 속도(rate)들로 제거할 수 있기 때문에 평탄화 프로세스가 원하지 않은 손상을 유발할 수 있음을 예시한다. 예를 들어, 평탄화 프로세스가 인터커넥트 구조체(707)의 노출된 재료들보다 더 빠른 속도로 제1 충전 재료(1503)를 제거하는 일부 실시예에서는, 리세스(recess) 또는 디시(dish)가 평탄화 프로세스 동안 제1 충전 재료(1503) 내에 발생할 수 있다.
도 15d는 후속 제조 프로세스들을 위해 평평한 표면을 만들기 위해 리세스 또는 디시를 충전하는 것을 예시한다. 일 실시예에서 리세스는 SiN, SiON 또는 BCB와 같은 유전체 재료와 같이, 광이 여전히 제1 반도체 디바이스(700)를 통과하도록 허용할 뿐만 아니라 리세스를 충전하도록 작용하는 제2 충전 재료(1505)로 충전될 수 있다. 제2 충전 재료(1505)는 화학 기상 퇴적 프로세스, 원자층 퇴적 프로세스, 물리 기상 퇴적 프로세스, 이들의 조합 등을 사용하여 퇴적될 수 있고, 그런 다음 제2 충전 재료(1505)의 재료는 인터커넥트 구조체(707)와 함께 평탄화될 수 있다. 그러나 임의의 적합한 방법들 및 재료들이 사용될 수 있다.
일 실시예에서 일단 제2 충전 재료(1505)가 제1 반도체 디바이스(700)의 나머지와 함께 평탄화되었으면, 제2 충전 재료(1505)는 제1 충전 재료(1503)의 퇴적에 의해 형성된 리세스를 충전하기에 충분한 제2 깊이(D2)를 갖는다. 실시예에서 제2 깊이(D2)는 약 0.1 ㎛ 내지 약 1 ㎛일 수 있다. 그러나 임의의 적합한 깊이가 사용될 수 있다.
도 15d는 추가적으로, 제2 충전 재료(1505)가 형성되었으면, 제2 본드 패드(723)들이 형성될 수 있음을 예시한다. 일 실시예에서 제2 본드 패드들(723)은 도 7g와 관련하여 위에 설명된 바와 같이 형성될 수 있다. 그러나 임의의 적합한 형성 방법이 사용될 수 있다.
도 15e는 광 인터포저(100)에 대한 제1 반도체 디바이스(700)(레이저 다이(600)는 없지만 제2 충전 재료(1505)를 가짐)의 본딩 및 제1 광 패키지(1200)의 본 실시예를 형성하기 위한 제2 활성층(901)의 형성을 예시한다. 일 실시예에서 제1 반도체 디바이스(700)는, 예를 들어 유전체-대-유전체 및 금속-대-금속 본딩 프로세스를 사용함으로써, 도 8과 관련하여 위에서 설명된 바와 같이 광 인터포저(100)에 본딩될 수 있고, 추가 프로세싱이 도 9 내지 도 12와 관련하여 위에서 설명된 바와 같이 수행될 수 있다. 그러나 임의의 적합한 제조 방법들이 사용될 수 있다.
도 15f 내지 도 15g는 인터포저 기판(1301)(도 15f) 및 InFO 패키지(1400)(도 15g)에 제1 광 패키지(1200)를 본딩하는 것을 예시한다. 일 실시예에서 제1 광 패키지(1200)는 도 13 및 도 14와 관련하여 각각 위에서 설명된 바와 같이 본딩될 수 있다. 그러나 임의의 적합한 방법들 또는 구조들이 이용될 수 있다.
도 16a는 제1 개구부(717)가 제1 충전 재료(1503)로 충전되지만, 제1 광 패키지(1200)가 유전체-대-유전체 및 금속-대-금속 본드 대신 퓨전 본드로 인터포저 기판(1301)(도 16b 참조)에 본딩되는 또 다른 실시예를 예시한다. 이 실시예에서 제1 광 패키지(1200)는 대부분 도 1 내지 도 12와 관련하여 위에서 설명된 바와 같이 제조될 수 있다. 그러나 이 실시예에서는, 렌즈(713), 반사 방지 코팅(715), 제1 스루 디바이스 비아들(1001) 및 외부 연결부들(1205)이 지지 기판(711) 내에 또는 상에 형성되지 않는다.
좀 더 정확히는, 프로세스의 임의의 적절한 지점에서, 본딩층(1601)이 지지 기판(711)의 후면을 따라 형성된다. 일 실시예에서 본딩층(1601)은 화학 기상 퇴적, 원자층 퇴적, 물리 기상 퇴적, 산화, 이들의 조합 등과 같은 프로세스를 사용하여 형성되는, 실리콘 옥사이드, SiN, SiNC, 이들의 조합 등과 같은 재료일 수 있다. 그러나 임의의 적합한 프로세스 및 재료들이 이용될 수 있다.
추가적으로, 본 실시예에서는 도 12와 관련하여 위에서 설명된 바와 같은 외부 연결부들(1205)이 형성되지 않기 때문에, 전기적 연결을 제공하기 위해 제4 본드 패드들(1603)이 형성된다. 그러한 실시예에서 제4 본드 패드들(1603)은 도 5와 관련하여 위에서 설명된 제1 본드 패드들(507)과 유사한 재료들 및 유사한 프로세스들을 사용하여 형성될 수 있다. 그러나 임의의 적합한 방법들 및 재료들이 이용될 수 있다.
도 16b는 본딩층(1601)이 형성되었으면 제1 광 패키지(1200)가 제2 반도체 디바이스(1311) 및 제3 반도체 디바이스(1313)의 본딩과 함께 본딩층(1601)을 사용하여 인터포저 기판(1301)에 본딩될 수 있음을 예시한다. 예를 들어, 일부 실시예에서 퓨전 본딩 프로세스는 본딩층(1601)과 제3 금속화층들(1305)의 유전체 부분들의 표면들을 활성화할 수 있고, 그런 다음 본딩층(1601)과 제3 금속화층들(1305)의 유전체 부분들이 물리적 접촉 상태로 배치되어 본딩 프로세스를 개시하고, 본드의 추가 강화가 수행될 수 있다. 그러나 접착제를 사용하는 것을 포함하여 임의의 다른 적합한 부착 프로세스가 이용될 수 있다.
제1 광 패키지(1200)가 인터포저 기판(1301)에 본딩되었으면, 제2 반도체 디바이스(1311) 및 제3 반도체 디바이스(1313) 또한 인터포저 기판(1301)에 본딩될 수 있다. 일 실시예에서 본딩은 예를 들어 유전체-대-유전체 및 금속-대-금속 본딩 프로세스를 사용함으로써, 도 13과 관련하여 위에서 설명된 바와 같이 수행될 수 있다. 그러나 임의의 적합한 본딩 프로세스가 이용될 수 있다.
도 16b는 추가적으로 제4 본드 패드들(1603)에 레이저 다이(600)를 본딩하는 것을 예시한다. 일 실시예에서 레이저 다이(600)는 예를 들어, 도 8과 관련하여 위에서 설명된 바와 같이 유전체-대-유전체 및 금속-대-금속 본딩 프로세스를 사용하여 제4 본드 패드들(1603) 중 일부(그러나 모두는 아님)에 본딩될 수 있다. 그러나 임의의 적합한 본딩 프로세스가 이용될 수 있다.
도 16b는 또한 제4 본드 패드들(1603)을 통해 제1 광 패키지(1200)를 제2 기판(1321)에 전기적으로 연결하기 위해 이용될 수 있는 와이어 본드(1605)를 예시한다. 일 실시예에서 전자식 플레임 오프(electronic flame off, EFO) 완드(wand)가 와이어 클램프(wire clamp)(도 16b에 개별적으로 예시되지 않음)에 의해 제어되는 캐필러리 내에서 금 와이어(도 16b에 개별적으로 예시되지 않음)의 온도를 높이는 데 사용된다. 금 와이어의 온도가 약 150 ℃ 내지 약 250 ℃로 상승되면, 금 와이어를 제4 본드 패드들(1603)에 접촉하여 제1 연결을 형성하고 그런 다음 금 와이어를 제2 기판(1321)으로 이동시켜 제2 연결을 형성한다. 일단 연결되면, 금 와이어의 나머지 부분을 상기 연결된 부분들로부터 분리시켜 와이어 본드들(1605)을 형성한다. 원하는 만큼 많은 연결을 형성하기 위해 연결 프로세스가 반복될 수 있다.
도 17a 내지 도 17b는 레이저 다이(600)가 제4 본드 패드들(1603)(도 17a에는 예시되지 않았지만 도 17b에는 예시됨)에 본딩되는 다른 실시예를 예시한다. 그러나 이 실시예에서는, 와이어 본드(1605)를 사용하여 전기 연결을 제공하는 대신에, 지지 기판(711) 및 본딩층(1601)을 통해 연장되는 제3 스루 디바이스 비아들(1701)을 사용하여 전기 연결이 제공된다. 일 실시예에서 제3 스루 디바이스 비아들(1701)은 도 10에서 제1 스루 디바이스 비아들(1001)과 관련하여 위에서 설명된 바와 같이 형성될 수 있다. 그러나 임의의 적합한 방법들 및 재료들이 이용될 수 있다.
도 17b는 제3 스루 디바이스 비아들(1701)이 형성되었으면 제1 광 패키지(1200)가 인터포저 기판(1301)에 본딩될 수 있음을 예시한다. 그러나 이 실시예에서는, (도 16b와 관련하여 위에서 설명된 바와 같이) 퓨전 본딩 프로세스를 사용하는 대신에, 제1 광 패키지(1200)가 유전체-대-유전체 및 금속-대-금속 본딩 프로세스를 사용하여 인터포저 기판(1301)에 본딩되고, 이로써 제3 스루 디바이스 비아들(1701)은 제3 금속화층들(1305)을 제1 광 패키지(1200)의 나머지에 전기적으로 연결한다.
도 17b는 추가적으로 제4 본드 패드들(1603)에 레이저 다이(600)를 본딩하는 것, 및 인터포저 기판(1301)에 제2 반도체 디바이스(1311) 및 제3 반도체 디바이스(1313)를 본딩하는 것을 예시한다. 일 실시예에서 레이저 다이(600)는 도 16b와 관련하여 위에 설명된 바와 같이 본딩될 수 있는 한편, 제2 반도체 디바이스(1311)와 제3 반도체 디바이스(1313)는 도 13과 관련하여 위에 설명된 바와 같이 본딩될 수 있다. 그러나 임의의 적합한 본딩 프로세스들이 이용될 수 있다.
도 18a 내지 도 18b는 제1 광 패키지(1200)가, 예를 들어 인터포저 기판(1301)을 통해 제2 반도체 디바이스(1311)에 본딩되는 대신, 광학 스택(optical stack)으로 제2 반도체 디바이스(1311)에 직접 본딩되는 또 다른 실시예를 예시한다. 이 실시예에서, 제1 광 패키지(1200)는 도 15e와 관련하여 위에 설명된 바와 같이 제조되지만, 외부 연결부들(1205)을 통한 제3 본드 패드들(1103)을 형성하지 않고 제조된다.
제1 광 패키지(1200)가 제조되었으면, 제1 광 패키지(1200)는 제2 반도체 디바이스(1311)에 물리적으로 그리고 전기적으로 연결될 수 있다. 일 실시예에서 제1 광 패키지(1200)는, 예를 들어 유전체-대-유전체 및 금속-대-금속 본드를 사용하여 제2 반도체 디바이스(1311)에 본딩될 수 있으며, 이로써 제2 활성층(901)의 유전체 재료가 제2 반도체 디바이스(1311)의 유전체 재료에 본딩되고, 그리고 제1 스루 디바이스 비아들(1001)은 제2 반도체 디바이스(1311)의 전도성 부분들에 본딩된다. 그러나 임의의 적합한 본딩 프로세스가 이용될 수 있다.
도 18b는 제1 광 패키지(1200)가 제2 반도체 디바이스(1311)에 본딩되었으면 제3 본드 패드들(1103), 제2 인터커넥트 구조체(1201), 언더범프 금속화층들(1203) 및 외부 연결부들(1205)이 형성될 수 있음을 예시한다. 일 실시예에서, 제3 본드 패드들(1103), 제2 인터커넥트 구조체(1201), 언더범프 금속화층들(1203) 및 외부 연결부들(1205)은 도 11 및 도 12와 관련하여 위에 설명된 바와 같이 제조될 수 있다. 그러나 임의의 적합한 제조 프로세스들이 이용될 수 있다.
도 18c 및 도 18d는 인터포저 기판(1301)(도 18c) 및 InFO 패키지(1400)(도 18d)에 제2 반도체 디바이스(1311)(제1 광 패키지(1200)가 제2 반도체 디바이스(1311)에 본딩된 상태임) 및 제3 반도체 디바이스(1313)를 본딩하는 것을 예시한다. 일 실시예에서, 제2 반도체 디바이스(1311)는 각각 도 13 및 도 14와 관련하여 위에 설명된 바와 같이 본딩될 수 있다. 그러나 임의의 적합한 방법들 또는 구조들이 이용될 수 있다.
도 19a 내지 도 19d는 광 인터포저(100), 제1 반도체 디바이스(700) 및 제2 반도체 디바이스(1311)를 포함하는 또 다른 실시예를 예시한다. 그러나 이 실시예에서는, 제2 반도체 디바이스(1311)가 광 인터포저(100)와 제1 반도체 디바이스(700) 사이에 위치된다.
먼저 도 19a를 보면, 제1 반도체 디바이스(700)는 도 15d와 관련하여 위에 설명된 바와 같이 제조될 수 있다. 그러나 이 실시예에서는, 광 인터포저(100)에 본딩되는 대신에 제1 반도체 디바이스(700)는 제2 반도체 디바이스(1311)에 본딩된다. 예를 들어, 제1 반도체 디바이스(700)는 유전체-대-유전체 및 금속-대-금속 본딩 프로세스를 사용하여 제2 반도체 디바이스(1311)에 본딩될 수 있다. 그러나 임의의 적합한 본딩 프로세스가 이용될 수 있다.
도 19b는 제1 반도체 디바이스(700)가 제2 반도체 디바이스(1311)에 본딩되었으면, 제2 반도체 디바이스(1311)가 광 인터포저(100)에 본딩될 수 있음을 예시한다. 일 실시예에서, 제2 반도체 디바이스(1311)는 유전체-대-유전체 및 금속-대-금속 본딩 프로세스를 사용하여 광 인터포저(100)에 본딩될 수 있다. 그러나 임의의 적합한 본딩 프로세스가 이용될 수 있다.
도 19b는 추가적으로, 제2 반도체 디바이스(1311)가 광 인터포저(100)에 본딩된 후, 제1 기판(101)이 제거되고 제2 활성층(901), 제1 스루 디바이스 비아들(1001) 및 제4 본드 패드들(1603)이 형성될 수 있음을 예시한다. 그러나 임의의 적합한 구조들이 이용될 수 있다.
도 19c는 광 인터포저(100)가 제2 반도체 디바이스(1311)에 본딩되었으면, 제1 반도체 디바이스(700)(따라서 제2 반도체 디바이스(1311) 및 광 인터포저(100))가 (예를 들어, 도 16b와 관련하여 위에 설명된 바와 같이 퓨전 본드를 사용하여) 인터포저 기판(1301)에 본딩될 수 있고, 레이저 다이(600)가 (도 16b와 관련하여 위에 설명된 바와 같이) 광 인터포저(100)에 본딩될 수 있고, 제3 반도체 디바이스(1313)가 (도 13과 관련하여 위에 설명된 바와 같이) 인터포저 기판(1301)에 본딩될 수 있고, 인터포저 기판(1301)은 (도 13과 관련하여 위에 설명된 바와 같이) 제2 기판(1321)에 본딩될 수 있고, 와이어 본드(1605)가 제2 기판(1321) 및 제1 광 패키지(1200)를 (도 16과 관련하여 위에 설명된 바와 같이) 연결하는 데 사용될 수 있음을 예시한다. 그러나 임의의 적합한 방법이 사용될 수 있다.
도 19d는 제2 반도체 디바이스(1311)가 제1 반도체 디바이스(700)와 광 인터포저(100) 사이에 위치되는 또 다른 실시예를 예시한다. 그러나 이 실시예에서는, 와이어 본드(1605)가 전기 연결을 제공하는 데 사용되지 않고, (도 17a와 관련하여 위에 설명된 바와 같이) 제3 스루 디바이스 비아들(1701)이 지지 기판(711) 및 반도체 기판(703)을 통해 연장되도록 형성된다. 따라서, 제1 반도체 디바이스(700)가 본딩되면, 제3 스루 디바이스 비아들(1701)이 제1 반도체 디바이스(700)와 인터포저 기판(1301) 사이의 전기적 연결을 제공한다.
물론, 위의 설명에서 다수의 구성들이 제시되었지만, 이러한 정확한 구성들은 단지 예시를 위한 것이며 실시예들을 이들 정확한 구성으로 제한하려는 것이 아니다. 오히려, 제1 반도체 디바이스(700), 광 인터포저(100) 및 제2 반도체 디바이스(1311)의 스택(제1 반도체 디바이스(700)가 인터포저 기판(1301)에 본딩됨) 또는 광 인터포저(100), 제1 반도체 디바이스(700) 및 제2 반도체 디바이스(1311)의 또 다른 스택(광 인터포저(100)가 인터포저 기판(1301)에 본딩됨)과 같은 임의의 적합한 구성들이 이용될 수 있고, 모든 그러한 구성들은 전적으로 실시예들의 범위 내에 포함되는 것으로 의도된다.
제2 반도체 디바이스(1311)를 광 인터포저(100) 및 제1 반도체 디바이스(700)와 함께 광학 스택으로 통합함으로써, 보다 효율적인 디바이스가 얻어질 수 있다. 특히, 광 인터포저(100), 제1 반도체 디바이스(700) 및 제2 반도체 디바이스(1311) 사이의 신호는 더 짧은 이동 거리를 갖게 된다. 통신에 필요한 거리를 단축시킴으로써, 더 적은 전력으로 더 빠른 전송을 실현할 수 있다.
일 실시예에서, 광학 디바이스를 제조하는 방법은 제1 반도체 디바이스를 제1 웨이퍼의 부분으로서 형성하는 단계 - 제1 반도체 디바이스는 능동 디바이스들의 층 및 인터커넥트 구조체를 포함함 -; 적어도 부분적으로 제1 반도체 디바이스의 인터커넥트 구조체 및 능동 디바이스들의 층을 관통하여 제1 개구부를 형성하는 단계; 제1 개구부를 충전하는 단계; 및 제1 반도체 디바이스가 제1 웨이퍼의 부분으로 남아 있으면서 제1 반도체 디바이스를 광 인터포저에 본딩하는 단계를 포함한다. 일 실시예에서, 제1 개구부를 충전하는 단계는 제1 개구부 내에 레이저 다이를 임베딩하는 단계를 포함한다. 일 실시예에서, 제1 개구부를 충전하는 단계는 제1 개구부 내의 레이저 다이 주위에 밀봉 재료를 퇴적하는 단계를 더 포함한다. 일 실시예에서, 제1 개구부를 충전하는 단계는 레이저 다이를 인터커넥트 구조체와 함께 평탄화하는 단계를 더 포함한다. 일 실시예에서, 제1 개구부를 충전하는 단계는 제1 개구부의 측벽들을 따라 반사 방지 코팅을 퇴적하는 단계를 포함한다. 일 실시예에서, 제1 개구부를 충전하는 단계는 충전 재료를 퇴적하는 단계를 포함하고, 충전 재료를 퇴적하는 단계 후에 충전 재료는 디싱된 표면을 갖는다. 일 실시예에서, 제1 개구부를 충전하는 단계는, 디싱된 표면에 인접하게 유전체 재료를 퇴적하는 단계; 및 유전체 재료를 인터커넥트 구조체와 함께 평탄화하는 단계를 더 포함한다.
다른 실시예에서, 광학 디바이스를 제조하는 방법은 제1 반도체 디바이스를 수용하는 단계; 제1 반도체 디바이스 내에 레이저 다이를 임베딩하는 단계; 및 제1 반도체 디바이스와 레이저 다이를 제1 광 인터포저에 동시에 본딩하는 단계를 포함한다. 일 실시예에서, 방법은 제1 광 인터포저를 실리콘 인터포저에 본딩하는 단계를 더 포함한다. 일 실시예에서, 방법은 실리콘 인터포저에 제2 반도체 디바이스 및 제3 반도체 디바이스를 본딩하는 단계를 더 포함한다. 일 실시예에서, 방법은 제1 광 인터포저를 국부적 실리콘 인터포저에 본딩하는 단계를 더 포함한다. 일 실시예에서, 레이저 다이를 임베딩하는 단계는, 레이저 다이를 제1 반도체 디바이스의 제1 개구부 내에 배치하는 단계; 레이저 다이 주위에 밀봉 재료를 퇴적하는 단계; 및 레이저 다이 및 밀봉 재료를 제1 반도체 디바이스와 함께 평탄화하는 단계를 포함한다. 일 실시예에서, 방법은 제1 반도체 디바이스의 인터커넥트와 레이저 다이에 전기적으로 연결되는 콘택트 패드(contact pad)들을 동시에 형성하는 단계를 더 포함한다. 일 실시예에서, 방법은 레이저 다이로부터 제1 광 인터포저의 반대측 상에 제1 광학 구성요소들을 형성하는 단계; 및 제1 광학 구성요소들을 관통하여 스루 비아들을 형성하는 단계를 더 포함한다.
또 다른 실시예에서, 광학 디바이스는 제1 광 인터포저; 메모리 스택; 및 제1 반도체 디바이스를 포함하는 광학 스택; 및 광학 스택에 본딩된 인터포저를 포함한다. 일 실시예에서, 메모리 스택은 제1 광 인터포저와 인터포저 사이에 위치된다. 일 실시예에서, 메모리 스택은 제1 광 인터포저와 제1 반도체 디바이스 사이에 위치된다. 일 실시예에서, 제1 반도체 디바이스는 인터포저에 본딩된다. 일 실시예에서, 광학 디바이스는 광학 스택을 제2 기판에 연결하는 와이어 본드 - 제2 기판은 광학 스택으로부터 인터포저의 반대측에 있음 - 를 더 포함한다. 일 실시예에서, 광학 디바이스는 제1 반도체 디바이스를 관통하여 연장되는 스루 비아들을 더 포함한다.
이상의 내용은 이 분야의 기술자가 본 개시의 양태들을 더 잘 이해할 수 있도록 여러 실시예들의 피처들의 개요를 설명한다. 이 분야의 기술자는 여기에 소개된 실시예들과 동일한 목적을 수행하고/수행하거나 동일한 이점을 달성하기 위해, 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 이해하여야 한다. 또한 이 분야의 기술자는 그러한 균등한 구성은 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않고 다양한 변경, 치환 및 개조가 이루어질 수 있음을 인식해야 한다.
<부기>
1, 광학 디바이스를 제조하는 방법에 있어서,
제1 반도체 디바이스를 제1 웨이퍼의 부분으로서 형성하는 단계 - 상기 제1 반도체 디바이스는 능동 디바이스(active device)들의 층 및 인터커넥트 구조체(interconnect structure)를 포함함 -;
적어도 부분적으로 상기 제1 반도체 디바이스의 상기 인터커넥트 구조체 및 상기 능동 디바이스들의 층을 관통하여 제1 개구부를 형성하는 단계;
상기 제1 개구부를 충전하는 단계; 및
상기 제1 반도체 디바이스가 상기 제1 웨이퍼의 부분인 채 남아 있으면서, 상기 제1 반도체 디바이스를 광 인터포저(optical interposer)에 본딩하는 단계
를 포함하는, 광학 디바이스를 제조하는 방법.
2. 제1 항에 있어서,
상기 제1 개구부를 충전하는 단계는, 상기 제1 개구부 내에 레이저 다이(laser die)를 임베딩하는(embedding) 단계를 포함하는, 광학 디바이스를 제조하는 방법.
3. 제2 항에 있어서,
상기 제1 개구부를 충전하는 단계는, 상기 제1 개구부 내의 상기 레이저 다이 주위에 밀봉 재료를 퇴적하는(deposit) 단계를 더 포함하는, 광학 디바이스를 제조하는 방법.
4. 제3 항에 있어서,
상기 제1 개구부를 충전하는 단계는, 상기 레이저 다이를 상기 인터커넥트 구조체와 함께 평탄화하는 단계를 더 포함하는, 광학 디바이스를 제조하는 방법.
5. 제1 항에 있어서,
상기 제1 개구부를 충전하는 단계는, 상기 제1 개구부의 측벽들을 따라 반사 방지 코팅을 퇴적하는 단계를 포함하는, 광학 디바이스를 제조하는 방법.
6. 제5 항에 있어서,
상기 제1 개구부를 충전하는 단계는, 충전 재료를 퇴적하는 단계를 포함하고, 상기 충전 재료를 퇴적하는 단계 후에 상기 충전 재료는 디싱된(dished) 표면을 갖는, 광학 디바이스를 제조하는 방법.
7. 제6 항에 있어서,
상기 제1 개구부를 충전하는 단계는,
상기 디싱된 표면에 인접하게 유전체 재료를 퇴적하는 단계; 및
상기 유전체 재료를 상기 인터커넥트 구조체와 함께 평탄화하는 단계
를 더 포함하는, 광학 디바이스를 제조하는 방법.
8. 광학 디바이스를 제조하는 방법에 있어서,
제1 반도체 디바이스를 수용하는 단계;
상기 제1 반도체 디바이스 내에 레이저 다이를 임베딩하는 단계; 및
상기 제1 반도체 디바이스와 상기 레이저 다이를 제1 광 인터포저에 동시에 본딩하는 단계
를 포함하는, 광학 디바이스를 제조하는 방법.
9. 제8 항에 있어서,
상기 제1 광 인터포저를 실리콘 인터포저에 본딩하는 단계를 더 포함하는, 광학 디바이스를 제조하는 방법.
10. 제9 항에 있어서,
상기 실리콘 인터포저에 제2 반도체 디바이스 및 제3 반도체 디바이스를 본딩하는 단계를 더 포함하는, 광학 디바이스를 제조하는 방법.
11. 제8 항에 있어서,
상기 제1 광 인터포저를 국부적 실리콘 인터포저에 본딩하는 단계를 더 포함하는, 광학 디바이스를 제조하는 방법.
12. 제8 항에 있어서,
상기 레이저 다이를 임베딩하는 단계는,
상기 레이저 다이를 상기 제1 반도체 디바이스의 제1 개구부 내에 배치하는 단계;
상기 레이저 다이 주위에 밀봉 재료를 퇴적하는 단계; 및
상기 레이저 다이 및 상기 밀봉 재료를 상기 제1 반도체 디바이스와 함께 평탄화하는 단계
를 포함하는, 광학 디바이스를 제조하는 방법.
13. 제12 항에 있어서,
상기 제1 반도체 디바이스의 인터커넥트와 상기 레이저 다이에 전기적으로 연결되는 콘택트 패드(contact pad)들을 동시에 형성하는 단계를 더 포함하는, 광학 디바이스를 제조하는 방법.
14. 제8 항에 있어서,
상기 레이저 다이로부터 상기 제1 광 인터포저의 반대측(opposite side) 상에 제1 광학 구성요소들을 형성하는 단계; 및
상기 제1 광학 구성요소들을 관통하여 스루 비아(through via)들을 형성하는 단계
를 더 포함하는, 광학 디바이스를 제조하는 방법.
15. 광학 디바이스에 있어서,
광학 스택(optical stack)으로서,
제1 광 인터포저;
메모리 스택; 및
제1 반도체 디바이스
를 포함하는 상기 광학 스택; 및
상기 광학 스택에 본딩된 인터포저
를 포함하는, 광학 디바이스.
16. 제15 항에 있어서,
상기 메모리 스택은, 상기 제1 광 인터포저와 상기 인터포저 사이에 위치되는, 광학 디바이스.
17. 제15 항에 있어서,
상기 메모리 스택은, 상기 제1 광 인터포저와 상기 제1 반도체 디바이스 사이에 위치되는, 광학 디바이스.
18. 제17 항에 있어서,
상기 제1 반도체 디바이스는, 상기 인터포저에 본딩되는, 광학 디바이스.
19. 제18 항에 있어서,
상기 광학 스택을 제2 기판에 연결하는 와이어 본드(wire bond) - 상기 제2 기판은, 상기 광학 스택으로부터 상기 인터포저의 반대측에 있음 - 를 더 포함하는, 광학 디바이스.
20. 제15 항에 있어서,
상기 제1 반도체 디바이스를 관통하여 연장되는 스루 비아들을 더 포함하는, 광학 디바이스.

Claims (10)

  1. 광학 디바이스를 제조하는 방법에 있어서,
    제1 반도체 디바이스를 제1 웨이퍼의 부분으로서 형성하는 단계 - 상기 제1 반도체 디바이스는 능동 디바이스(active device)들의 층 및 인터커넥트 구조체(interconnect structure)를 포함함 -;
    적어도 부분적으로 상기 제1 반도체 디바이스의 상기 인터커넥트 구조체 및 상기 능동 디바이스들의 층을 관통하여 제1 개구부를 형성하는 단계;
    상기 제1 개구부를 충전하는 단계; 및
    상기 제1 반도체 디바이스가 상기 제1 웨이퍼의 부분으로 남아 있으면서, 상기 제1 반도체 디바이스를 광 인터포저(optical interposer)에 본딩하는 단계
    를 포함하는, 광학 디바이스를 제조하는 방법.
  2. 제1 항에 있어서,
    상기 제1 개구부를 충전하는 단계는, 상기 제1 개구부 내에 레이저 다이(laser die)를 임베딩하는(embedding) 단계를 포함하는, 광학 디바이스를 제조하는 방법.
  3. 제2 항에 있어서,
    상기 제1 개구부를 충전하는 단계는, 상기 제1 개구부 내의 상기 레이저 다이 주위에 밀봉 재료를 퇴적하는(deposit) 단계를 더 포함하는, 광학 디바이스를 제조하는 방법.
  4. 제1 항에 있어서,
    상기 제1 개구부를 충전하는 단계는, 상기 제1 개구부의 측벽들을 따라 반사 방지 코팅을 퇴적하는 단계를 포함하는, 광학 디바이스를 제조하는 방법.
  5. 광학 디바이스를 제조하는 방법에 있어서,
    제1 반도체 디바이스를 수용하는 단계;
    상기 제1 반도체 디바이스 내에 레이저 다이를 임베딩하는 단계; 및
    상기 제1 반도체 디바이스와 상기 레이저 다이를 제1 광 인터포저에 동시에 본딩하는 단계
    를 포함하는, 광학 디바이스를 제조하는 방법.
  6. 제5 항에 있어서,
    상기 제1 광 인터포저를 실리콘 인터포저에 본딩하는 단계를 더 포함하는, 광학 디바이스를 제조하는 방법.
  7. 제6 항에 있어서,
    상기 실리콘 인터포저에 제2 반도체 디바이스 및 제3 반도체 디바이스를 본딩하는 단계를 더 포함하는, 광학 디바이스를 제조하는 방법.
  8. 제5 항에 있어서,
    상기 제1 광 인터포저를 국부적 실리콘 인터포저에 본딩하는 단계를 더 포함하는, 광학 디바이스를 제조하는 방법.
  9. 제5 항에 있어서,
    상기 레이저 다이를 임베딩하는 단계는,
    상기 레이저 다이를 상기 제1 반도체 디바이스의 제1 개구부 내에 배치하는 단계;
    상기 레이저 다이 주위에 밀봉 재료를 퇴적하는 단계; 및
    상기 레이저 다이 및 상기 밀봉 재료를 상기 제1 반도체 디바이스와 함께 평탄화하는 단계
    를 포함하는, 광학 디바이스를 제조하는 방법.
  10. 광학 디바이스에 있어서,
    광학 스택(optical stack)으로서,
    제1 광 인터포저;
    메모리 스택; 및
    제1 반도체 디바이스
    를 포함하는 상기 광학 스택; 및
    상기 광학 스택에 본딩된 인터포저
    를 포함하는, 광학 디바이스.
KR1020230125414A 2022-09-27 2023-09-20 광학 디바이스 및 제조 방법 KR20240044342A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202263377235P 2022-09-27 2022-09-27
US63/377,235 2022-09-27
US18/191,213 2023-03-28
US18/191,213 US20240107781A1 (en) 2022-09-27 2023-03-28 Optical Device and Method of Manufacture

Publications (1)

Publication Number Publication Date
KR20240044342A true KR20240044342A (ko) 2024-04-04

Family

ID=90140135

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020230125414A KR20240044342A (ko) 2022-09-27 2023-09-20 광학 디바이스 및 제조 방법

Country Status (3)

Country Link
US (1) US20240107781A1 (ko)
KR (1) KR20240044342A (ko)
DE (1) DE102023109539A1 (ko)

Also Published As

Publication number Publication date
US20240107781A1 (en) 2024-03-28
DE102023109539A1 (de) 2024-03-28

Similar Documents

Publication Publication Date Title
CN109860135B (zh) 混合互连器件和方法
US11852868B2 (en) Photonic semiconductor device and method of manufacture
US20210096311A1 (en) Photonic semiconductor device and method of manufacture
US20220099887A1 (en) Photonic package and method of manufacture
US20230393336A1 (en) Photonic semiconductor device and method of manufacture
US20220382003A1 (en) Photonic Semiconductor Device and Method of Manufacture
TWI822265B (zh) 半導體封裝件及其形成方法
US20240107781A1 (en) Optical Device and Method of Manufacture
US20240103218A1 (en) Optical Device and Method of Manufacture
CN117420634A (zh) 光学器件及其制造方法
US20240085610A1 (en) Photonic Package and Method of Manufacture
US20230417993A1 (en) Photonic Package and Method of Manufacture
TW202414930A (zh) 光學裝置與其製造方法
CN117420635A (zh) 光学器件及其制造方法
US20240113056A1 (en) Semiconductor device and methods of manufacture
US11947173B2 (en) Photonic semiconductor device and method of manufacture
US20220334310A1 (en) Structure and process for photonic packages
TW202414929A (zh) 光學裝置與其製造方法
CN117369061A (zh) 封装件及其制造方法
TW202416505A (zh) 半導體封裝與其形成方法與封裝
CN117457625A (zh) 封装件、半导体封装件及其形成方法
TW202412203A (zh) 半導體製造方法及半導體封裝