KR102247955B1 - 광 트랜시버 및 그 제조 방법 - Google Patents

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KR102247955B1
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싱-쿠오 시아
숭-후이 후앙
콴-유 후앙
쿠오-치앙 팅
샹-윤 호우
치-시 우
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Abstract

광자 집적 회로 다이, 전기 집적 회로 다이, 반도체 댐(dam), 및 절연 인캡슐런트를 포함하는 구조체가 제공된다. 광자 집적 회로 다이는 광 입력/출력부 및 광 입력/출력부 근방에 위치된 홈을 포함하고, 홈은 적어도 하나의 광섬유의 횡방향 삽입에 적합하다. 전기 집적 회로 다이는 광자 집적 회로 다이 상에 배치되고 광자 집적 회로 다이에 전기적으로 접속된다. 반도체 댐은 광자 집적 회로 다이 상에 배치된다. 절연 인캡슐런트는 광자 집적 회로 다이 상에 배치되고 전기 집적 회로 다이 및 반도체 댐을 측 방향으로 캡슐화한다.

Description

광학 트랜시버 및 그 제조 방법{OPTICAL TRANSCEIVER AND MANUFACTURING METHOD THEREOF}
[우선권 주장]
이 출원은 "Optical Fibers Attached to Interposers"라는 명칭으로 2018년 6월 27일자로 출원된 미국 특허 가출원 제62/690,658호, 및 "Optical Transceiver and Manufacturing Method Thereof"라는 명칭으로 2019년 6월 21일자로 출원된 미국 특허 가출원 제62/864,608호의 이익 및 우선권을 주장하고, 이 출원들은 그 전체적으로 참조로 본원에 편입된다.
광학 트랜시버 모듈(optical transceiver module)들은 고성능, 간결한 패키지, 및 저전력 소비를 요구하는 고속 광학 통신 시스템들에서 이용된다. 광학 송신/수신 기능들은 플러그가능한(pluggable) 광학 트랜시버 모듈들에서 구현된다. 광학 트랜시버 모듈들은 100 Gbps를 초과하는 범위인 통신 속도들에서의 다양한 국제 표준 사양들을 준수한다. 현재, 간결한 광학 트랜시버 모듈들의 제작 프로세스들은 상당히 복잡하고, 그 수율(yield rate)의 증가가 필요하다.
본 개시내용의 양태들은 동반 도면들과 함께 판독될 때에 다음의 상세한 설명으로부터 최상으로 이해된다. 산업에서의 표준 관례에 따르면, 다양한 특징부들은 축척에 맞게 그려진 것이 아니라는 것이 주목된다. 실제로, 다양한 특징부들의 치수들은 논의의 명료함을 위하여 임의적으로 증가될 수도 있거나 감소될 수도 있다.
도 1a 내지 도 1c는 본 개시내용의 일부 실시형태들에 따라 더미 다이(dummy die)들을 제작하기 위한 프로세스 흐름을 개략적으로 예시한다.
도 2는 본 개시내용의 일부 실시형태들에 따라 싱귤레이팅된 더미 다이(singulated dummy die)의 사시도를 개략적으로 예시한다.
도 3a 내지 도 3k는 본 개시내용의 일부 실시형태들에 따라 칩-온-웨이퍼-온-기판(Chip-on-Wafer-on-Substrate; CoWoS) 패키지들을 제작하기 위한 프로세스 흐름을 개략적으로 예시한다.
도 4는 본 개시내용의 일부 실시형태들에 따라 도 3a에서 예시된 인터포저(interposer) 및 도 2에서 예시된 싱귤레이팅된 더미 다이의 사시도를 개략적으로 예시한다.
도 5는 본 개시내용의 일부 실시형태들에 따라 도 3k에서 예시된 CoWoS 패키지의 상면도를 개략적으로 예시한다.
도 6은 본 개시내용의 일부 실시형태들에 따라 도 5에서 도시된 라인 II-II'을 따르는 단면도를 개략적으로 예시한다.
도 7 및 도 8은 본 개시내용의 다양한 실시형태들에 따라 CoWoS 패키지의 단면도들을 개략적으로 예시한다.
도 9 내지 도 11은 본 개시내용의 다양한 실시형태들에 따라 CoWoS 패키지의 상면도들을 개략적으로 예시한다.
다음의 개시내용은 제공된 발명요지의 상이한 특징부들을 구현하기 위한 많은 상이한 실시형태들 또는 예들을 제공한다. 구성부품들 및 배치들의 특정 예들은 본 개시내용을 단순화하기 위하여 이하에서 설명된다. 물론, 이것들은 예들에 불과하고, 제한하는 것으로 의도되지 않는다. 예를 들어, 뒤따르는 설명에서 제 2 특징부 상부 또는 그 상에서의 제 1 특징부의 형성은, 제 1 및 제 2 특징부들이 직접 접촉하도록 형성되는 실시형태들을 포함할 수도 있고, 제 1 및 제 2 특징부들이 직접 접촉하지 않을 수도 있도록, 추가적인 특징부들이 제 1 및 제 2 특징부들 사이에 형성될 수도 있는 실시형태들을 또한 포함할 수도 있다. 추가적으로, 본 개시내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수도 있다. 이 반복은 단순화 및 명료함을 위한 것이고, 그 자체적으로 다양한 실시형태들 및/또는 논의된 구성들 사이의 관계를 기술하지는 않는다.
또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예시된 바와 같이 또 다른 구성요소(들) 또는 특징부(들)에 대한 하나의 구성요소 또는 특징부의 관계를 설명하기 위한 설명의 용이함을 위하여 본원에서 이용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에서 도시된 배향에 추가적으로 이용 또는 동작 시에 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 이와 다르게 배향(90도 또는 다른 배향들로 회전)될 수도 있고, 본원에서 이용된 공간적으로 상대적인 기술자(descriptor)들은 이에 따라 마찬가지로 해독될 수도 있다.
도 1a 내지 도 1c는 본 개시내용의 일부 실시형태들에 따라 더미 다이(dummy die)들을 제작하기 위한 프로세스 흐름을 개략적으로 예시한다. 도 2는 본 개시내용의 일부 실시형태들에 따라 싱귤레이팅된 더미 다이의 사시도를 개략적으로 예시한다. 도 3a 내지 도 3k는 본 개시내용의 일부 실시형태들에 따라 CoWoS 패키지들을 제작하기 위한 프로세스 흐름을 개략적으로 예시한다. 도 4는 본 개시내용의 일부 실시형태들에 따라 도 3a에서 예시된 인터포저 및 도 2에서 예시된 싱귤레이팅된 더미 다이의 사시도를 개략적으로 예시한다.
도 1a를 참조하면, 복수의 더미 다이들(100)을 포함하는 더미 반도체 웨이퍼(W1)가 제공된다. 더미 반도체 웨이퍼(W1)에서의 더미 다이들(100)은 어레이(array)로 배열되고, 서로 물리적으로 접속된다. 더미 반도체 웨이퍼(W1)는 실리콘 더미 웨이퍼(silicon dummy wafer)일 수도 있다. 일부 실시형태들에서, 더미 반도체 웨이퍼(W1)는 그 안에 형성된 복수의 트렌치(trench)들(TR)(예컨대, 링-형상 트렌치들)을 포함할 수도 있고, 트렌치들(TR)은 어레이로 배열되고, 더미 다이들(100)의 각각은 트렌치들(TR) 중의 적어도 하나를 각각 포함할 수도 있다. 트렌치들(TR)은 더미 반도체 웨이퍼(W1)의 상단 표면으로부터 더미 반도체 웨이퍼(W1)의 내부로 하향으로 연장된다. 일부 대안적인 실시형태들에서, 더미 반도체 웨이퍼(W1)는 그 안에 형성된 복수의 트렌치들(TR)(예컨대, 링-형상 트렌치들) 및 복수의 정렬 리세스(alignment recess)들(AR)(예컨대, L-형상 정렬 리세스들 또는 십자-형상(cross-shaped) 정렬 리세스들)을 포함할 수도 있고, 여기서, 트렌치들(TR)은 어레이로 배열되고, 정렬 리세스들(AR)은 트렌치들(TR)에 대응하도록 배열되고, 더미 다이들(100)의 각각은 트렌치들(TR) 중의 적어도 하나 및 정렬 리세스들(AR) 중의 적어도 하나를 각각 포함할 수도 있다. 트렌치들(TR) 및 정렬 리세스들(AR)은 더미 반도체 웨이퍼(W1)의 상단 표면으로부터 더미 반도체 웨이퍼(W1)의 내부로 하향으로 연장된다. 예를 들어, 정렬 리세스들(AR)의 각각은 트렌치들(TR) 중의 하나의 코너 주위에 각각 위치된다.
도 1a에서 도시된 바와 같이, 일부 실시형태들에서, 트렌치들(TR)은 정렬 리세스들(AR)보다 더 큰 깊이를 가진다. 예를 들어, 트렌치들(TR)의 깊이는 더미 반도체 웨이퍼(W1)의 두께의 약 7 % 내지 약 80 %인, 약 50 마이크로미터로부터 약 600 마이크로미터까지의 범위일 수도 있고, 정렬 리세스들(AR)의 깊이는 더미 반도체 웨이퍼(W1)의 두께의 약 4 % 내지 약 40 %인, 약 30 마이크로미터로부터 약 300 마이크로미터까지의 범위일 수도 있다. 트렌치들(TR) 및 정렬 리세스들(AR)은 에칭 또는 다른 적당한 프로세스들에 의해 형성될 수도 있다.
도 1b를 참조하면, 더미 반도체 웨이퍼(W1)를 제공한 후에, 인쇄 프로세스는 트렌치들(TR)에서의 복수의 벽 구조체(wall structure)들(WS), 정렬 리세스들(AR)에서의 복수의 정렬 마크(alignment mark)들(AM), 및 더미 반도체 웨이퍼(W1)의 상단 표면을 부분적으로 피복하는 복수의 보호 코팅(protection coating)들(PC)을 형성하기 위하여 더미 반도체 웨이퍼(W1) 상에서 수행된다. 벽 구조체들(WS) 및 정렬 마크들(AM)은 더미 반도체 웨이퍼(W1)에서 내장되는 반면, 벽 구조체들(WS) 및 정렬 마크들(AM)은 보호 코팅들(PC)에 의해 피복되지 않는다. 일부 실시형태들에서, 벽 구조체들(WS)은 링-형상 벽 구조체들일 수도 있고, 정렬 마크들(AM)은 L-형상 정렬 마크들 또는 십자-형상 정렬 마크들일 수도 있다. 벽 구조체들(WS), 정렬 마크들(AM), 및 보호 코팅들(PC)은 예를 들어, 벽 구조체들(WS), 정렬 마크들(AM), 및 보호 코팅들(PC)이 두께 및 체적에 있어서 상이할 수도 있도록, 3 차원(three-dimensional; 3D) 인쇄 프로세스에 의해 형성된다. 벽 구조체들(WS), 정렬 마크들(AM), 및 보호 코팅들(PC)의 재료는 폴리머(polymer)(예컨대, 폴리이미드(polyimide) 등)를 포함할 수도 있다. 벽 구조체들(WS)은 적어도 부분적으로 트렌치들(TR) 로의 (도 1b에서 예시되지 않지만, 도 3a에 대하여 이하에서 예시되고 설명된) 돌출부들(P)의 배치를 허용하기 위하여 트렌치들(TR)을 부분적으로 충전할 수도 있고, 정렬 마크들(AM)은 정렬 리세스들(AR)을 완전히 충전할 수도 있고, 보호 코팅들(PC)은 링-형상 벽 구조체들(WS)에 의해 둘러싸이는 더미 반도체 웨이퍼(W1)의 상단 표면의 부분들을 피복할 수도 있다. 벽 구조체들(WS)은 트렌치들(TR)을 부분적으로 충전하고 더미 반도체 웨이퍼(W1)의 상단 표면으로부터 돌출하지 않으므로, 벽 구조체들(WS)은 보호 코팅들(PC)과 직접적으로 접촉하지 않는다. 예를 들어, 벽 구조체들(WS)의 높이는 더미 반도체 웨이퍼(W1)의 두께의 약 7 % 내지 약 80 %인, 약 50 마이크로미터로부터 약 600 마이크로미터까지의 범위일 수도 있다. 일부 실시형태들에서, 벽 구조체들(WS)의 상단 표면들은 싱귤레이팅된 더미 다이들(100a)의 상단 표면들보다 더 낮고, 싱귤레이팅된 더미 다이들(100a)의 상단 표면들보다 더 낮은 벽 구조체들(WS)의 표면들 사이의 레벨 높이 차이는 약 3 마이크로미터로부터 약 50 마이크로미터까지의 범위이다.
도 1c에서 예시된 싱귤레이팅된 더미 다이(100a)의 단면도는 도 2에서 도시된 단면 라인 L-L'을 따라 절단된다. 도 1c를 참조하면, 더미 반도체 웨이퍼(W1)는 프레임(F)에 의해 반송된 소우 테이프(saw tape)(T) 상으로 부착된다. 싱귤레이션 프로세스(singulation process)(예컨대, 웨이퍼 소잉 프로세스(wafer sawing process))는 그 다음으로, 더미 반도체 웨이퍼(W1)를 싱귤레이팅하여 복수의 싱귤레이팅된 더미 다이들(100a)을 획득하기 위하여 수행된다.
도 1c 및 도 2에서 도시된 바와 같이, 싱귤레이팅된 더미 다이(100a)는 트렌치(TR), 트렌치(TR)에서 부분적으로 충전된 벽 구조체(WS), 정렬 마크(AM), 및 보호 코팅(PC)을 포함한다. 트렌치(TR) 및 벽 구조체(WS)는 싱귤레이팅된 더미 다이(100a)의 중앙 영역(central region) 및 주연부 영역(periphery region)을 정의하고, 여기서, 벽 구조체(WS)에 의해 포위된 영역은 중앙 영역으로서 지칭될 수도 있고, 벽 구조체(WS) 외부의 영역은 주연부 영역으로서 지칭될 수도 있다. 벽 구조체(WS) 및 정렬 마크(AM)는 싱귤레이팅된 더미 다이(100a)에서 내장된다. 벽 구조체들(WS) 및 정렬 마크(AM) 양자는 싱귤레이팅된 더미 다이(100a)의 상단 표면으로부터 싱귤레이팅된 더미 다이(100a)의 내부로 하향으로 연장된다. 보호 코팅(PC)은 싱귤레이팅된 더미 다이(100a)의 중앙 영역의 상단 표면을 부분적으로 피복한다. 벽 구조체(WS) 및 정렬 마크(AM)는 보호 코팅들(PC)에 의해 피복되지 않는다. 보호 코팅(PC)은 링-형상 벽 구조체(WS)에 의해 둘러싸이는 싱귤레이팅된 더미 다이(100a)의 상단 표면의 부분을 피복할 수도 있다. 벽 구조체(WS)는 트렌치(TR)를 부분적으로 충전하고 싱귤레이팅된 더미 다이(100a)의 상단 표면으로부터 돌출하지 않으므로, 싱귤레이팅된 더미 다이(100a)에서 내장된 벽 구조체(WS)는 보호 코팅(PC)과 직접적으로 접촉하지 않는다. 예를 들어, 벽 구조체(WS)의 높이는 싱귤레이팅된 더미 다이(100a)의 두께의 약 7 % 내지 약 80 %인, 약 50 마이크로미터로부터 약 600 마이크로미터까지의 범위일 수도 있다. 일부 대안적인 실시형태들에서, 싱귤레이팅된 더미 다이(100a)는 정렬 마크(AM)를 포함하지 않을 수도 있다.
도 3a를 참조하면, 복수의 광 집적 회로 다이(photonic integrated circuit die)들(200)을 포함하는 인터포저 웨이퍼(INT)가 제공된다. 인터포저 웨이퍼(INT)에서의 광 집적 회로 다이들(200)은 어레이로 배열되고, 서로 물리적으로 접속된다. 광 집적 회로 다이들(200)의 각각은 전기적 본딩부(electrical bonding portion)(200a), 광학 신호를 송신하고 수신하도록 구성된 적어도 하나의 광학 입력/출력부(200b), 및 적어도 하나의 광학 입력/출력부(200b)의 근처에 위치된 적어도 하나의 홈(groove)(200c)을 각각 포함할 수도 있다. 위에서 언급된 광학 신호는 예를 들어, 펄스화된 광(pulsed light), 연속파(continuous wave; CW)를 갖는 광, 그 조합들 등이다. 일부 실시형태들에서, 광 집적 회로 다이들(200)의 전기적 본딩부들(200a)은 관통 반도체 비아(through semiconductor via)들(도 3g에 대하여 이하에서 추가로 설명된 TSV들), 반도체 디바이스들(예컨대, 트랜지스터들, 커패시터들 등), 배선들, 또는 전기적 접속을 위한 다른 전도체들을 포함할 수도 있는 반면, 광 집적 회로 다이들(200)의 광학 입력/출력부들(200b)은 광학 신호를 프로세싱하기 위한 반도체 디바이스들 및 광학 디바이스들을 포함할 수도 있다. 예를 들어, 광학 입력/출력부들(200b)에서 형성된 반도체 디바이스들은 트랜지스터들, 커패시터들, 포토다이오드(photodiode)들, 또는 그 조합을 포함할 수도 있고, 광학 입력/출력부들(200b)에서 형성된 광학 디바이스들은 에지 커플러(edge coupler)들, 변조기들, 도파관(waveguide)들, 필터들, 또는 그 조합을 포함할 수도 있다. 도 3a에서 도시된 바와 같이, 인터포저 웨이퍼(INT)는 제 1 활성 표면(active surface)(AS1) 및 제 1 활성 표면(AS1)에 대향하는 제 1 후방 표면(rear surface)(RS1)을 포함할 수도 있고, 여기서, 광 집적 회로 다이들(200)의 전기적 본딩부들(200a), 광학 입력/출력부들(200b), 및 홈들(200c)은 인터포저 웨이퍼(INT)의 제 1 활성 표면(AS1)에서 형성된다. 일부 실시형태들에서, 인터포저 웨이퍼(INT)의 제 1 활성 표면(AS1) 상에서 형성된 홈들(200c)은 에칭(예컨대, 웨이퍼(INT) 상부에 유전체 층(dielectric layer) 및 패시베이션 층(passivation layer)을 적층하고, 개구부(opening)를 형성하고, 실리콘 나이트라이드(silicon nitride)와 같은 유전체로 개구부들을 라이닝(lining)하고, 라이닝을 개방하고, 층들을 제거하기 전에 라이닝을 통해 웨이퍼(INT)를 습식 에칭함) 또는 다른 적당한 프로세서들에 의해 형성된 (도 4에서 도시된) V-홈(V-groove)들일 수도 있다. 각각의 광 집적 회로 다이(200) 상에서 형성된 홈(들)(200c)의 수는 이 개시내용에서 제한되지 않는다.
도 3a에서 도시된 바와 같이, 인터포저 웨이퍼(INT)는 그 제 1 활성 표면(AS1) 상에서 형성된 복수의 전도성 범프(conductive bump)들(B1)을 더 포함할 수도 있다. 일부 실시형태들에서, 전도성 범프들(B1)은 인터포저 웨이퍼(INT)의 제 1 활성 표면(AS1) 상에서 형성된 마이크로-범프(micro-bump)들(예컨대, 솔더 범프(solder bump)들, 구리 범프(copper bump)들, 또는 다른 금속성 범프들)일 수도 있다. 예를 들어, 전도성 범프들(B1)의 복수의 그룹들은 인터포저 웨이퍼(INT) 상에서 형성될 수도 있고, 전도성 범프들(B1)의 각각의 그룹은 광 집적 회로 다이들(200) 중의 하나 상에서 각각 형성될 수도 있다. 또한, 인터포저 웨이퍼(INT)는 그 제 1 활성 표면(AS1) 상에서 형성된 복수의 돌출부들(P)을 더 포함할 수도 있다. 일부 실시형태들에서, 돌출부들(P)은 전도성 범프들과 동일한 재료들 및 프로세스들로 형성되지만, 그것들은 또한 상이할 수도 있다. 돌출부들(P)은 홈들(200c)을 포위하는 링-형상 돌출부들일 수도 있다. 돌출부들(P)의 치수(즉, 두께 및 폭), 위치, 및 형상은 도 2에서 예시된 바와 같이, 싱귤레이팅된 더미 다이들(100a)의 트렌치들(TR)에 대응하도록 설계될 수도 있다. 예를 들어, 돌출부들(P)의 높이는 약 5 마이크로미터로부터 약 50 마이크로미터까지의 범위이다.
도 3b, 도 3c, 및 도 4를 참조하면, 복수의 접착제 층(glue layer)들(G)은 인터포저 웨이퍼(INT)의 제 1 활성 표면(AS1) 상에서 형성된다. 그 다음으로, 싱귤레이팅된 더미 다이들(100a)은 픽업(pick-up)되고, 인터포저 웨이퍼(INT)의 제 1 활성 표면(AS1) 상에 배치된다. 싱귤레이팅된 더미 다이들(100a)은 접착제 층들(G)을 통해 인터포저 웨이퍼(INT)의 제 1 활성 표면(AS1) 상으로 부착된다. 접착제 층들(G)은 디스펜싱 프로세스(dispensing process) 등을 통해 인터포저 웨이퍼(INT)의 제 1 활성 표면(AS1) 상에서 형성된 열 경화성 폴리머(thermally curable polymer)일 수도 있다. 접착제 층(G)은 싱귤레이팅된 더미 다이들(100a)을 인터포저 웨이퍼(INT)의 제 1 활성 표면(AS1)과 접착하기 위한 접착제로서 역할을 할 수도 있다. 접착제 층(G)은 돌출부들(P)로부터의 횡방향 거리를 유지할 수도 있다. 일부 대안적인 실시형태들에서, 접착제 층(G)은 돌출부들(P)와 접착될 수도 있다. 접착제 층들(G)의 두께는 도 3b에서 예시된 바와 같이, 돌출부들(P)의 높이보다 더 작을 수도 있다. 또한, 접착제 층들(G)의 분포는 인터포저 웨이퍼(INT)의 제 1 활성 표면(AS1) 상에서 형성된 홈(200c)이 접착제 층(G)에 의해 피복되지 않도록, 싱귤레이팅된 더미 다이들(100a)의 주연부 영역들에 대응할 수도 있다.
싱귤레이팅된 더미 다이들(100a)을 인터포저 웨이퍼(INT) 상으로 부착한 후에, 싱귤레이팅된 더미 다이들(100a)의 주연부 영역들은 접착제 층들(G)을 통해 인터포저 웨이퍼(INT)와 부착하고, 싱귤레이팅된 더미 다이들(100a)의 중앙 영역은 홈들(200c)을 피복한다. 돌출부들(P)은 벽 구조체들(WS)을 향해 연장될 수도 있고, 싱귤레이팅된 더미 다이들(100a)의 트렌치들(TR)로 돌출할 수도 있다. 일부 실시형태들에서, 돌출부들(P)은 싱귤레이팅된 더미 다이들(100a)의 벽 구조체들(WS)과 직접적으로 접촉하고, 싱귤레이팅된 더미 다이들(100a)의 트렌치들(TR)은 돌출부들(P) 및 벽 구조체들(WS)에 의해 완전히 또는 부분적으로 충전된다. 일부 대안적인 실시형태들에서, 돌출부들(P)은 싱귤레이팅된 더미 다이들(100a)의 벽 구조체들(WS)과 접촉하지 않는다. 돌출부들(P) 및 트렌치들(TR)은 싱귤레이팅된 더미 다이들(100a) 및 인터포저 웨이퍼(INT)의 정렬을 용이하게 할 수도 있다.
싱귤레이팅된 더미 다이들(100a)을 인터포저 웨이퍼(INT) 상으로 부착한 후에, 싱귤레이팅된 더미 다이들(100a)의 보호 코팅들(PC)은 인터포저 웨이퍼(INT)의 홈들(200c)을 피복할 수도 있고, 손상되는 것으로부터 인터포저 웨이퍼(INT)의 홈들(200c)을 보호할 수도 있다. 도 3c에서 예시된 바와 같이, 일부 실시형태들에서, 보호 코팅들(PC)은 보호 코팅들(PC)이 돌출부들(P)과 간섭하지 못하게 하는 것을 돕기 위하여, 돌출부들(P)로부터의 횡방향 거리를 유지할 수도 있다. 예를 들어, 보호 코팅들(PC)로부터 돌출부들(P)까지의 횡방향 거리는 약 10 마이크로미터로부터 약 100 마이크로미터까지의 범위이다. 일부 대안적인 실시형태들에서, 보호 코팅들(PC)은 돌출부들(P)과 접촉할 수도 있다. 보호 코팅들(PC)의 두께는 접착제 층들(G)의 두께와 실질적으로 동일할 수도 있다. 예를 들어, 보호 코팅들(PC) 및 접착제 층들(G)의 두께는 약 100 마이크로미터로부터 약 2000 마이크로미터까지의 범위이다. 또한, 보호 코팅들(PC)은 인터포저 웨이퍼(INT)의 제 1 활성 표면(AS1)과 접촉할 수도 있지만, 인터포저 웨이퍼(INT)의 제 1 활성 표면(AS1)과 영구적으로 접착되지 않을 수도 있다.
도 3c를 참조하면, 그 상에서 형성된 전도성 범프들(B2)을 포함하는 복수의 전기 집적 회로 다이(electric integrated circuit die)들(300)이 제공되고, 인터포저 웨이퍼(INT) 상으로 장착된다. 일부 실시형태들에서, 전기 집적 회로 다이들(300)이 광 집적 회로 다이들(200)의 전기적 본딩부들(200a)을 피복할 수도 있도록, 전기 집적 회로 다이들(300)이 픽업될 수도 있고, 인터포저 웨이퍼(INT)의 제 1 활성 표면(AS1) 상으로 배치될 수도 있다. 전기 집적 회로 다이들(300)의 각각의 하나는 제 2 활성 표면(AS2), 및 제 2 활성 표면(AS2)과 대향하는 제 2 후방 표면(RS2)을 각각 포함할 수도 있다. 전기 집적 회로 다이들(300)이 픽업되고, 인터포저 웨이퍼(INT) 상으로 배치된 후에, 전기 집적 회로 다이들(300)의 제 2 활성 표면(AS2)은 인터포저 웨이퍼(INT)와 대면할 수도 있고, 전기 집적 회로 다이들(300)은 전도성 범프들(B1), 전도성 범프들(B2), 및 전도성 범프들(B1 및 B2) 사이의 솔더 재료(solder material)를 통해 인터포저 웨이퍼(INT)와 본딩될 수도 있다. 예를 들어, 전도성 범프들(B1)의 리플로우 프로세스(reflow process)는 전기 집적 회로 다이들(300)과 인터포저 웨이퍼(INT) 사이의 본딩을 용이하게 하기 위하여 수행될 수도 있다. 일부 실시형태들에서, 전기 집적 회로 다이들(300)의 수는 인터포저 웨이퍼(INT)에서 포함된 광 집적 회로 다이들(200)의 수와 동일할 수도 있다. 일부 대안적인 실시형태들에서, 전기 집적 회로 다이들(300)의 수는 인터포저 웨이퍼(INT)에서 포함된 광 집적 회로 다이들(200)의 수보다 더 클 수도 있다. 전기 집적 회로 다이들(300)의 수는 이 개시내용에서 제한되지 않는다.
일부 실시형태들에서, 싱귤레이팅된 더미 다이들(100a)의 부착은 전기 집적 회로 다이들(300)의 본딩 이전에 수행된다. 일부 대안적인 실시형태들에서, 전기 집적 회로 다이들(300)의 본딩은 싱귤레이팅된 더미 다이들(100a)의 부착 이전에 수행된다.
도 3d를 참조하면, 전도성 범프들(B1 및 B2)의 위에서 언급된 리플로우 프로세스를 수행한 후에, 전도성 범프들(B1 및 B2)을 횡방향으로 봉지화(encapsulate)하기 위하여, 언더필(underfill)들(UF1)이 전기 집적 회로 다이들(300)과 인터포저 웨이퍼(INT) 사이에 형성될 수도 있다. 언더필들(UF1)은 피로(fatigue)로부터 전도성 범프들(B1 및 B2)을 보호할 뿐만 아니라, 전기 집적 회로 다이들(300)과 인터포저 웨이퍼(INT) 사이의 본딩 신뢰성을 개량한다. 일부 실시형태들에서, 접착제 층(G) 및 언더필들(UF1)의 재료는 열 경화성 폴리머일 수도 있고, 열 경화 프로세스에 의해 동시에 경화될 수도 있다.
일부 다른 실시형태들에서, 언더필(UF1)의 형성은 생략될 수도 있다.
전기 집적 회로 다이들(300)과 인터포저 웨이퍼(INT) 사이의 (도 3c에서 도시된) 본딩 및 전기적 접속은 언더필(UF1)에 의해 봉지화된 전도성 범프들(B1 및 B2)에 의해 달성되지만, 이 개시내용의 전기 집적 회로 다이들(300)과 인터포저 웨이퍼(INT) 사이의 본딩 및 전기적 접속은 이것으로 제한되지 않는다. 다른 적당한 칩-대-웨이퍼(chip-to-wafer) 본딩 프로세스들(예컨대, 칩-대-웨이퍼 하이브리드 본딩 프로세스)이 사용될 수도 있다.
도 3e 및 도 3f를 참조하면, 절연 봉지재(insulating encapsulant)(400)는 싱귤레이팅된 더미 다이들(100a), 전기 집적 회로 다이들(300), 언더필(UF1), 및 접착제 층들(G)을 봉지화하기 위하여 인터포저 웨이퍼(INT) 상에서 형성된다. 일부 실시형태들에서, 절연 봉지재(400)는 오버-몰드 프로세스(over-mold process)와, 그 후의 제 1 그라인딩 프로세스(grinding process)에 의해 형성될 수도 있다. 오버-몰드 프로세스 동안에, 절연 몰딩 재료는 전기 집적 회로 다이들(300), 언더필(UF1), 및 접착제 층들(G)이 드러나지 않도록 전기 집적 회로 다이들(300), 언더필(UF1), 및 접착제 층들(G)을 봉지화하기 위하여 인터포저 웨이퍼(INT) 상에서 형성된다. 그 다음으로, 도 3f에서 예시된 바와 같이, 절연 몰딩 재료는 전기 집적 회로 다이들(300)의 제 2 후방 표면(RS2) 및 더미 다이들(100a)의 후방 표면이 노출될 때까지 그라인딩되거나 연마된다. 제 1 그라인딩 프로세스를 수행한 후에, 더미 다이들(100a) 및 전기 집적 회로 다이들(300)을 횡방향으로 봉지화하는 연마된 절연 봉지재(400a)는 인터포저 웨이퍼(INT) 상에서 형성된다. 절연 몰드 재료의 위에서 언급된 제 1 그라인딩 프로세스는 화학적 기계적 연마(chemical mechanical polishing; CMP) 프로세스, 기계적 그라인딩 프로세스, 그 조합들, 또는 다른 적당한 프로세스들일 수도 있다.
도 3g를 참조하면, 박판화 프로세스(thinning process)는 제 1 후방 표면(RS1)으로부터의 인터포저 웨이퍼(INT)의 두께를 감소시키기 위하여 수행된다. 일부 실시형태들에서, 그라인딩 또는 연마 프로세스는 광 집적 회로 다이들(200)의 전기적 본딩부들(200a)이 인터포저 웨이퍼(INT)의 제 1 후방 표면(RS1)으로부터 드러날 때까지, 즉, TSV들의 형성을 완료하기 위하여, 인터포저 웨이퍼(INT)의 제 1 후방 표면(RS1) 상에서 수행될 수도 있다. 인터포저 웨이퍼(INT)의 위에서 언급된 박판화 프로세스는 화학적 기계적 연마(CMP) 프로세스, 기계적 그라인딩 프로세스, 그 조합들, 또는 다른 적당한 프로세스들일 수도 있다.
인터포저 웨이퍼(INT)의 박판화 프로세스를 수행한 후에, 재분배 배선들(redistribution wirings)(RDL) 및 전도성 범프들(B3)은 인터포저 웨이퍼(INT)의 제 1 후방 표면(RS1) 상에서 형성될 수도 있다. 일부 실시형태들에서, 인터포저 웨이퍼(INT)의 제 1 후방 표면(RS1) 상에서 형성된 전도성 범프들(B3)은 붕괴 제어형(controlled collapse) 칩 접속 범프들(C4 범프들)일 수도 있다. 예를 들어, 전도성 범프들(B3)의 복수의 그룹들은 인터포저 웨이퍼(INT)의 제 1 후방 표면(RS1) 상에서 형성될 수도 있고, 전도성 범프들(B3)의 각각의 그룹은 광 집적 회로 다이들(200) 중의 하나 상에서 각각 형성될 수도 있다.
인터포저 웨이퍼(INT)의 박판화 프로세스를 수행한 후에, 절연 몰딩 재료는 제 2 그라인딩 프로세스에 의해 추가로 그라인딩되거나 연마된다. 절연 봉지재(400a)의 제 2 그라인딩 프로세스 동안에, 절연 몰딩 재료가 부분적으로 제거될 뿐만 아니라, 전기 집적 회로 다이들(300) 및 싱귤레이팅된 더미 다이들(100a)의 부분들이 제거된다. 제 2 그라인딩 프로세스를 수행한 후에, 감소된 두께를 갖는 더미 다이들(100b), 감소된 두께를 갖는 전기 집적 회로 다이들(300a), 및 연마된 절연 봉지재(400b)는 인터포저 웨이퍼(INT) 위에 형성된다. 도 3g에서 도시된 바와 같이, 제 2 그라인딩 프로세스를 수행한 후에, 벽 구조체들(WS)은 더미 다이들(100b)의 후방 표면으로부터 드러난다. 절연 몰드 재료의 위에서 언급된 제 2 그라인딩 프로세스는 화학적 기계적 연마(CMP) 프로세스, 기계적 그라인딩 프로세스, 그 조합들, 또는 다른 적당한 프로세스들일 수도 있다.
도 3h를 참조하면, 싱귤레이션 프로세스는 도 3g에서 예시된 웨이퍼 레벨 구조체를 복수의 싱귤레이팅된 광학 트랜시버들(OTC)로 싱귤레이팅하기 위하여 수행된다. 절연 봉지재(400b)의 부분들, 더미 다이들(100b)의 부분들, 및 접착제 층들(G)의 부분들은 싱귤레이션 프로세스에 의해 제거될 수도 있다. 도 3h에서 예시된 바와 같이, 정렬 마크들(AM), 벽 구조체들(WS)의 부분들, 더미 다이들(100b)의 중앙 영역들의 부분들, 및 더미 다이들(100b)의 주연부 영역들의 부분들은 싱귤레이션 프로세스에 의해 제거될 수도 있다. 싱귤레이션 프로세스를 수행한 후에, 홈(200c)의 단부(end)는 싱귤레이팅된 광학 트랜시버(OTC)의 측벽으로부터 접근가능하게 노출된다.
도 3i를 참조하면, 싱귤레이션 프로세스를 수행한 후에, 싱귤레이팅된 광학 트랜시버들(OTC) 중의 하나는 픽업되고, 회로 기판(SUB) 상에 배치된다. 싱귤레이팅된 광학 트랜시버(OTC)의 전도성 범프들(B3)은 회로 기판(SUB)의 배선들에 전기적으로 접속된다. 일부 실시형태들에서, 회로 기판(SUB)은 그 하단 표면 상에서 형성된 복수의 전도성 볼(conductive ball)들(예컨대, 솔더 볼(solder ball)들 등)을 포함하는 인쇄 회로 기판이다. 다시 말해서, 회로 기판(SUB)은 볼 그리드 어레이(ball grid array; BGA) 회로 기판이다.
도 3j를 참조하면, 싱귤레이팅된 광학 트랜시버(OTC)를 회로 기판(SUB)과 본딩한 후에, 절제 프로세스(ablation process)는 더미 다이(100b)의 중앙 영역(CR) 및 보호 코팅(PC)이 더미 다이(100b)의 주연부 영역(D) 및 광 집적 회로 다이들(200)로부터 박리(peel)되도록, 더미 다이(100b)에서 내장된 벽 구조체(WS)를 제거하기 위하여 수행된다. 일부 실시형태들에서, 절제 프로세스는 벽 구조체(WS)를 부분적으로 또는 완전히 제거하기 위한 레이저 절제 프로세스이다. 더미 다이(100b)의 주연부 영역(D)과 중앙 영역(CR) 사이의 벽 구조체(WS)를 제거한 후에, 더미 다이(100b)의 중앙 영역 및 보호 코팅(PC)은 픽업될 수도 있고, 광 집적 회로 다이들(200) 상의 돌출부(P) 및 홈(200c)이 드러나도록 제거된다. 주연부 영역(D)은 절연 봉지재(400b)의 분포를 구속하기 위한 반도체 댐(semiconductor dam)(예컨대, 실리콘 댐)으로서 역할을 할 수도 있다. 반도체 댐(D)은 예를 들어, 전기적으로 플로팅된다. 더미 다이(100b)의 중앙 영역(CR)을 제거한 후에, 작은 폼 팩터(form factor)를 갖는 칩-온-웨이퍼-온-기판(CoWoS) 패키지가 달성된다. 일부 실시형태들에서, 작은 폭 팩터를 갖는 CoWoS 패키지의 폭 또는 길이는 약 1 센티미터로부터 약 5 센티미터까지의 범위일 수도 있는 반면, 작은 폼 팩터를 갖는 CoWoS 패키지의 두께는 약 1 밀리미터로부터 약 3 밀리미터까지의 범위일 수도 있다.
다른 특징부들 및 프로세스들이 또한 포함될 수도 있다. 예를 들어, 테스팅 구조체들은 3D 패키징 또는 3D-IC 디바이스들의 검증 테스팅(verification testing)을 보조하기 위하여 포함될 수도 있다. 테스팅 구조체들은 예를 들어, 3D 패키징 또는 3D-IC의 테스팅, 프로브(probe)들 및/또는 프로브 카드(probe card)들의 이용 등을 허용하는 재분배 층에서 또는 기판 상에서 형성된 테스트 패드들을 포함할 수도 있다. 검증 테스팅은 중간 구조체들 뿐만 아니라 최종적인 구조체 상에서 수행될 수도 있다. 추가적으로, 본원에서 개시된 구조체들 및 방법들은 산출량을 증가시키고 비용들을 감소시키기 위하여 알려진 양호한 다이들의 중간 검증을 편입시키는 테스팅 방법론들과 함께 이용될 수도 있다.
일부 실시형태들에서, 언더필(UF2)은 광 집적 회로 다이들(200) 및 전도성 범프들(B3)을 횡방향으로 봉지화하기 위하여 싱귤레이팅된 광학 트랜시버(OTC)와 회로 기판(SUB) 사이에 형성될 수도 있다. 일부 대안적인 실시형태들에서, 언더필(UF2)의 형성은 생략될 수도 있다.
도 3k를 참조하면, 더미 다이(100b)의 중앙 영역(CR)을 제거함으로써, 광섬유(FB)가 제공되고, 홈(200c)에서 조립된다. 일부 실시형태들에서는, 광섬유(FB)가 제공되고, 홈으로 횡방향으로 삽입된다. 광섬유(FB)는 홈(200c)을 따라 횡방향으로 연장되고, 광 집적 회로 다이들(200)의 광학 입력/출력부(200b)에 광학적으로 커플링된다. 홈(200c)에서 조립된 광섬유(FB)는 횡방향으로 연장되므로, 광학 트랜시버(OTC) 및 광섬유(FB)를 포함하는 조립체는 간결하다.
도 3k에서 도시된 바와 같이, 주연부 영역(D)(예컨대, 반도체 댐)은 거리(D1)만큼 전기 집적 회로 다이(300a)로부터 떨어져서 이격된다. 다시 말해서, 거리(D1)는 전기 집적 회로 다이(300a)와 주연부 영역(D)(예컨대, 반도체 댐) 사이의 절연 봉지재(400b)의 부분의 폭을 나타낸다. 예를 들어, 거리(D1)는 약 30 마이크로미터로부터 약 200 마이크로미터까지의 범위이다.
도 4는 도 3a에서 예시된 인터포저 및 도 2에서 예시된 싱귤레이팅된 더미 다이의 사시도를 개략적으로 예시한다. 실시형태에서, 싱귤레이팅된 더미 다이들(100a)은 픽업되고, 인터포저 웨이퍼(INT)의 제 1 활성 표면(AS1) 상에 배치된다. 싱귤레이팅된 더미 다이들(100a)은 접착제 층들(G)을 통해 인터포저 웨이퍼(INT)의 제 1 활성 표면(AS1) 상으로 부착된다.도 5는 본 개시내용의 일부 실시형태들에 따라 CoWoS 패키지의 상면도를 개략적으로 예시한다. 도 3k는 본 개시내용의 일부 실시형태들에 따라 도 5에서 도시된 라인 I-I'을 따르는 단면도를 개략적으로 예시한다. 도 6은 본 개시내용의 일부 실시형태들에 따라 도 5에서 도시된 라인 II-II'을 따르는 단면도를 개략적으로 예시한다.
도 3k, 도 5, 및 도 6에서 도시된 바와 같이, (도 3j에서 도시된) 더미 다이(100b)의 중앙 영역(CR)이 제거된 후에, 노치(notch)(N)는 광섬유(FB)를 홈(200c)으로 조립하는 것이 더 용이하도록 홈(200c)을 노출하기 위하여 광 집적 회로 다이들(200) 위에 형성된다. 따라서, 광섬유(FB)의 조립체의 수율은 증가될 수도 있다.
도 7 및 도 8은 본 개시내용의 다양한 실시형태들에 따라 CoWoS 패키지의 단면도들을 개략적으로 예시한다.
도 3k 및 도 7을 참조하면, 도 3k 및 도 7에서 예시된 CoWoS 패키지들은 도 7에서 도시된 절연 봉지재(400b)가 전기 집적 회로 다이(300a)와 주연부 영역(D)(예컨대, 반도체 댐) 사이를 충전하지 않는다는 것을 제외하고는 유사하다. 오히려, 언더필(UF1)은 주연부 영역(D)과 전기 집적 회로 다이(300a) 사이에서 언더필(UF1)을 디스펜싱함에 의한 것과 같이, 전기 집적 회로 다이(300a)와 주연부 영역(D) 사이의 공간을 완전히 충전하기 위하여 디스펜싱된다. 도 7에서 도시된 바와 같이, 주연부 영역(D)(예컨대, 반도체 댐)은 거리(D2)만큼 전기 집적 회로 다이(300a)로부터 떨어져서 이격된다. 다시 말해서, 거리(D2)는 전기 집적 회로 다이(300a)와 주연부 영역(D)(예컨대, 반도체 댐) 사이의 언더필(UF1)의 부분의 폭을 나타낸다. 예를 들어, 거리(D2)는 약 30 마이크로미터로부터 약 200 마이크로미터까지의 범위이다.
도 7 및 도 8을 참조하면, 도 7 및 도 8에서 예시된 CoWoS 패키지들은 도 8에서 예시된 주연부 영역(D)(즉, 반도체 댐)이 언더필(UF1)의 부분 및 절연 봉지재(400b)의 부분에 의해 전기 집적 회로 다이(300a)로부터 떨어져서 이격된다는 것을 제외하고는 유사하다. 예를 들어, 언더필(UF1)은 전기 집적 회로 다이(300a)와 주연부 영역(D) 사이의 공간의 부분을 충전하기 위하여 디스펜싱되어, 절연 봉지재(400b)가 전기 집적 회로 다이(300a)와 주연부 영역(D) 사이의 공간의 나머지를 충전하는 것을 허용한다. 예를 들어, 거리(D2)는 약 30 마이크로미터로부터 약 200 마이크로미터까지의 범위이다.
도 9 내지 도 11은 본 개시내용의 다양한 실시형태들에 따라 CoWoS 패키지의 상면도들을 개략적으로 예시한다.
도 5 및 도 9를 참조하면, 도 5 및 도 9에서 예시된 CoWoS 패키지들의 상면도들은 도 9에서 예시된 CoWoS 패키지가 돌출부(P)를 포함하지 않는다는 점에서 유사하다.
도 9 및 도 10을 참조하면, 도 9 및 도 10에서 예시된 CoWoS 패키지들의 상면도들은 도 10에서 예시된 CoWoS 패키지의 반도체 댐(D)이 빗-형상(comb-shaped) 반도체 댐인 것을 제외하고는 유사하다. 도 10에서 도시된 바와 같이, 빔-형상 반도체 댐(D)은 복수의 병렬화된 노치들(N)을 포함한다. 일부 실시형태들에서, 노치들(N)은 홈들(200c)을 노출시키고, 병렬화된 노치들(N)의 연장 방향은 홈들(200c)의 그것과 실질적으로 병렬화될 수도 있다.
도 10 및 도 11을 참조하면, 도 10 및 도 11에서 예시된 CoWoS 패키지들의 상면도들은 도 11에서 예시된 CoWoS 패키지가 복수의 돌출부들(P)을 더 포함하고, 여기서, 각각의 돌출부(P)는 반도체 댐(D)의 노치들(N) 중의 하나에 각각 대응하도록 분포된다는 점에서 유사하다.
본원에서 설명된 실시형태들을 사용함으로써, 광섬유들은 실리콘 인터포저와 같은 인터포저 내에 집적될 수도 있다. 또한, 시스템 온 집적된 칩(system on integrated chip; SOIC)에서 실시형태들을 구현함으로써, 전기적 손실들이 최소화될 수 있어서, 더 효율적인 최종적인 디바이스로 이어질 수 있다.
본 발명의 일부 실시형태들에 따르면, 광 집적 회로 다이, 전기 집적 회로 다이, 반도체 댐, 및 절연 봉지재가 제공된다. 광 집적 회로 다이는 광학 입력/출력부, 및 광학 입력/출력부의 근처에 위치된 홈을 포함하고, 여기서, 홈은 적어도 하나의 광섬유의 횡방향 삽입을 위하여 구비된다. 전기 집적 회로 다이는 광 집적 회로 다이 위에 배치되고, 광 집적 회로 다이에 전기적으로 접속된다. 반도체 댐은 광 집적 회로 다이 위에 배치된다. 절연 봉지재는 광 집적 회로 다이 위에 배치되고, 전기 집적 회로 다이 및 반도체 댐을 횡방향으로 봉지화한다.
본 발명의 일부 다른 실시형태들에 따르면, 광 집적 회로 다이, 전기 집적 회로 다이, 반도체 댐, 및 절연 봉지재를 포함하는 구조체가 제공된다. 광 집적 회로 다이는 광학 입력/출력부, 및 광학 입력/출력부의 근처에 위치된 광섬유 삽입 홈을 포함한다. 전기 집적 회로 다이 및 반도체 댐은 병치(side-by-side) 방식으로 광 집적 회로 다이 위에 배치되고, 여기서, 전기 집적 회로 다이는 광 집적 회로 다이에 전기적으로 접속된다. 절연 봉지재는 광 집적 회로 다이 위에 배치되고, 전기 집적 회로 다이 및 반도체 댐을 횡방향으로 봉지화하고, 여기서, 반도체 댐의 측부 표면은 절연 봉지화로부터 접근가능하게 노출되고, 반도체 댐은 절연 봉지재로부터 광섬유 삽입 홈을 분리시킨다.
본 발명의 일부 대안적인 실시형태들에 따르면, 다음의 단계들을 포함하는 방법이 제공된다. 적어도 하나의 광학 입력/출력부, 및 광학 입력/출력부의 근처에 위치된 적어도 하나의 홈을 포함하는 광 집적 회로 다이가 제공된다. 전기 집적 회로 다이 및 더미 다이는 광 집적 회로 다이 상에 본딩된다. 더미 다이의 부분은 적어도 하나의 홈이 반도체 댐의 노치에 의해 노출되도록, 노치를 가지는 반도체 댐을 형성하기 위하여 제거된다.
1) 본 개시의 실시형태에 따른 구조체는, 광학 입력/출력부, 및 상기 광학 입력/출력부에 인접하게 위치된 홈을 포함하는 광 집적 회로 다이; 상기 광 집적 회로 다이 위에 배치되고, 상기 광 집적 회로 다이에 전기적으로 접속된 전기 집적 회로 다이; 상기 광 집적 회로 다이 위에 배치된 반도체 댐(semiconductor dam); 및 상기 광 집적 회로 다이 위에 배치되고, 상기 전기 집적 회로 다이를 횡방향으로 봉지화(encapsulate)하고, 상기 반도체 댐과 물리적으로 접촉하는 절연 봉지재(insulating encapsulant)를 포함한다.
2) 본 개시의 실시형태에 따른 구조체에 있어서, 상기 전기 집적 회로 다이는 복수의 마이크로-범프(micro-bump)들을 통해 상기 광 집적 회로 다이에 전기적으로 접속된다.
3) 본 개시의 실시형태에 따른 구조체에 있어서, 상기 반도체 댐은 노치(notch)를 포함하고, 상기 홈은 상기 반도체 댐의 상기 노치에 의해 접근가능하게 노출된다.
4) 본 개시의 실시형태에 따른 구조체는, 상기 광 집적 회로 다이 위에 배치된 돌출부 - 상기 돌출부는 상기 반도체 댐의 상기 노치에 의해 접근가능하게 노출됨 - 를 더 포함한다.
5) 본 개시의 실시형태에 따른 구조체는, 상기 반도체 댐과 상기 광 집적 회로 다이 사이의 접착제 층을 더 포함한다.
6) 본 개시의 실시형태에 따른 구조체는, 상기 홈 내에 위치된 적어도 하나의 광섬유를 더 포함한다.
7) 본 개시의 실시형태에 따른 구조체는, 회로 기판 - 상기 광 집적 회로 다이는 상기 회로 기판 위에 배치되고 상기 회로 기판에 전기적으로 접속됨 - 을 더 포함한다.
8) 본 개시의 실시형태에 따른 구조체는, 복수의 전도성 범프들; 및 상기 회로 기판과 상기 광 집적 회로 다이 사이에 배치된 언더필(underfill) - 상기 광 집적 회로 다이는 상기 전도성 범프들을 통해 상기 회로 기판에 전기적으로 접속되고, 상기 전도성 범프들은 상기 언더필에 의해 봉지화됨 - 을 더 포함한다.
9) 본 개시의 다른 실시형태에 따른 구조체는, 광학 입력/출력부, 및 상기 광학 입력/출력부에 인접한 광섬유 홈을 포함하는 광 집적 회로 다이; 병치(side-by-side) 방식으로 상기 광 집적 회로 다이 위에 배치된 전기 집적 회로 다이 및 반도체 댐 - 상기 전기 집적 회로 다이는 상기 광 집적 회로 다이에 전기적으로 접속됨 -; 상기 광 집적 회로 다이 위에 배치되고, 상기 전기 집적 회로 다이를 횡방향으로 봉지화하고, 상기 반도체 댐의 다수의 측부들과 물리적으로 접촉하는 절연 봉지재 - 상기 반도체 댐의 측부 표면은 상기 절연 봉지재로부터 접근가능하게 노출되고, 상기 반도체 댐은 상기 광섬유 홈을 상기 절연 봉지재로부터 분리시킴 -; 및 상기 광섬유 홈 내에 위치된 적어도 하나의 광섬유를 포함한다.
10) 본 개시의 다른 실시형태에 따른 구조체에 있어서, 상기 반도체 댐은 노치를 포함하고, 상기 광섬유 홈은 상기 반도체 댐의 상기 노치에 의해 접근가능하게 노출되고, 상기 절연 봉지재는 상기 반도체 댐의 상기 노치에 위치되지 않는다.
11) 본 개시의 다른 실시형태에 따른 구조체는, 상기 광 집적 회로 다이 위에 배치된 돌출부 - 상기 돌출부는 상기 반도체 댐의 상기 노치에 의해 접근가능하게 노출됨 - 를 더 포함한다.
12) 본 개시의 다른 실시형태에 따른 구조체에 있어서, 상기 전기 집적 회로 다이의 상부 표면은 상기 반도체 댐의 상부 표면과 수평이다.
13) 본 개시의 다른 실시형태에 따른 구조체는, 회로 기판 - 상기 광 집적 회로 다이는 상기 회로 기판 위에 배치되고 상기 회로 기판에 전기적으로 접속됨 - 을 더 포함한다.
14) 본 개시의 다른 실시형태에 따른 구조체는, 복수의 전도성 범프들; 및 상기 회로 기판과 상기 광 집적 회로 다이 사이에 배치된 언더필 - 상기 광 집적 회로 다이는 상기 전도성 범프들을 통해 상기 회로 기판에 전기적으로 접속되고, 상기 전도성 범프들은 상기 언더필에 의해 봉지화되고, 상기 언더필의 적어도 부분은 상기 절연 봉지재에 의해 피복됨 - 을 더 포함한다.
15) 본 개시의 다른 실시형태에 따른 구조체는, 상기 언더필은 상기 전기 집적 회로 다이와 상기 반도체 댐 사이의 공간을 완전히 충전한다.
16) 본 개시의 다른 실시형태에 따른 구조체에 있어서, 상기 언더필 및 상기 절연 봉지재는 상기 전기 집적 회로 다이와 상기 반도체 댐 사이의 공간을 완전히 충전한다.
17) 본 개시의 또 다른 실시형태에 따른 방법은, 적어도 하나의 광학 입력/출력부 및 적어도 하나의 홈을 포함하는 광 집적 회로 다이를 제공하는 단계; 전기 집적 회로 다이 및 더미 다이를 상기 광 집적 회로 다이 상에 본딩하는 단계; 및 상기 적어도 하나의 홈이 반도체 댐의 노치에 의해 노출되도록, 상기 노치를 가지는 상기 반도체 댐을 형성하기 위하여 상기 더미 다이의 부분을 제거하는 단계를 포함한다.
18) 본 개시의 또 다른 실시형태에 따른 방법은, 상기 적어도 하나의 홈에서 적어도 하나의 광섬유를 조립하는 단계를 더 포함한다.
19) 본 개시의 또 다른 실시형태에 따른 방법은, 상기 더미 다이의 부분을 제거하기 이전에, 상기 전기 집적 회로 다이 및 상기 더미 다이가 위에 본딩된 상기 광 집적 회로 다이를 회로 기판 위에 장착하는 단계를 더 포함한다.
20) 본 개시의 또 다른 실시형태에 따른 방법은, 상기 더미 다이의 부분을 제거하기 이전에, 상기 광 집적 회로 다이 상에 본딩된 상기 전기 집적 회로 다이 및 상기 더미 다이를 횡방향으로 봉지화하는 단계를 더 포함한다.
상기한 것은 몇몇 실시형태들의 특징들의 개요를 기술하여, 당해 분야의 당업자들은 본 개시내용의 양태들을 더 양호하게 이해할 수도 있다. 당해 분야의 당업자들은 본원에서 도입된 실시형태들의 동일한 목적들을 수행하고 및/또는 그 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조체들을 설계하거나 수정하기 위한 기초로서, 당업자들이 본 개시내용을 용이하게 이용할 수도 있다는 것을 인식해야 한다. 당해 분야의 당업자들은 또한, 이러한 등가의 구성들이 본 개시내용의 사상 및 범위로부터 이탈하지 않으며, 이들이 본 개시내용의 사상 및 범위로부터 이탈하지 않으면서 본원에서의 다양한 변경들, 대체들, 및 개조들을 행할 수도 있다는 것을 인식해야 한다.

Claims (20)

  1. 구조체로서,
    광학 입력/출력부, 및 상기 광학 입력/출력부에 인접하게 위치된 홈을 포함하는 광 집적 회로 다이;
    상기 광 집적 회로 다이 위에 배치되고, 상기 광 집적 회로 다이에 전기적으로 접속된 전기 집적 회로 다이;
    상기 광 집적 회로 다이 위에 배치된 반도체 댐(semiconductor dam); 및
    상기 광 집적 회로 다이 위에 배치되고, 상기 전기 집적 회로 다이를 횡방향으로 봉지화(encapsulate)하고, 상기 반도체 댐과 물리적으로 접촉하는 절연 봉지재(insulating encapsulant)
    를 포함하는, 구조체.
  2. 제1항에 있어서,
    상기 전기 집적 회로 다이는 복수의 마이크로-범프(micro-bump)들을 통해 상기 광 집적 회로 다이에 전기적으로 접속되는 것인, 구조체.
  3. 제1항에 있어서,
    상기 반도체 댐은 노치(notch)를 포함하고, 상기 홈은 상기 반도체 댐의 상기 노치에 의해 접근가능하게 노출되는 것인, 구조체.
  4. 제3항에 있어서,
    상기 광 집적 회로 다이 위에 배치된 돌출부 - 상기 돌출부는 상기 반도체 댐의 상기 노치에 의해 접근가능하게 노출됨 - 를 더 포함하는, 구조체.
  5. 제3항에 있어서,
    상기 반도체 댐과 상기 광 집적 회로 다이 사이의 접착제 층을 더 포함하는, 구조체.
  6. 제1항에 있어서,
    상기 홈 내에 위치된 적어도 하나의 광섬유를 더 포함하는, 구조체.
  7. 제1항에 있어서,
    회로 기판 - 상기 광 집적 회로 다이는 상기 회로 기판 위에 배치되고 상기 회로 기판에 전기적으로 접속됨 - 을 더 포함하는, 구조체.
  8. 제7항에 있어서,
    복수의 전도성 범프들; 및
    상기 회로 기판과 상기 광 집적 회로 다이 사이에 배치된 언더필(underfill) - 상기 광 집적 회로 다이는 상기 전도성 범프들을 통해 상기 회로 기판에 전기적으로 접속되고, 상기 전도성 범프들은 상기 언더필에 의해 봉지화됨 -
    을 더 포함하는, 구조체.
  9. 구조체로서,
    광학 입력/출력부, 및 상기 광학 입력/출력부에 인접한 광섬유 홈을 포함하는 광 집적 회로 다이;
    병치(side-by-side) 방식으로 상기 광 집적 회로 다이 위에 배치된 전기 집적 회로 다이 및 반도체 댐 - 상기 전기 집적 회로 다이는 상기 광 집적 회로 다이에 전기적으로 접속됨 -;
    상기 광 집적 회로 다이 위에 배치되고, 상기 전기 집적 회로 다이를 횡방향으로 봉지화하고, 상기 반도체 댐의 다수의 측부들과 물리적으로 접촉하는 절연 봉지재 - 상기 반도체 댐의 측부 표면은 상기 절연 봉지재로부터 접근가능하게 노출되고, 상기 반도체 댐은 상기 광섬유 홈을 상기 절연 봉지재로부터 분리시킴 -; 및
    상기 광섬유 홈 내에 위치된 적어도 하나의 광섬유
    를 포함하는, 구조체.
  10. 방법으로서,
    적어도 하나의 광학 입력/출력부 및 적어도 하나의 홈을 포함하는 광 집적 회로 다이를 제공하는 단계;
    전기 집적 회로 다이 및 더미 다이를 상기 광 집적 회로 다이 상에 본딩하는 단계; 및
    상기 적어도 하나의 홈이 반도체 댐의 노치에 의해 노출되도록, 상기 노치를 가지는 상기 반도체 댐을 형성하기 위하여 상기 더미 다이의 부분을 제거하는 단계
    를 포함하는, 방법.
  11. 삭제
  12. 삭제
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