DE102018200628B4 - Halbleiteranordnung, Verfahren zum Herstellen einer Halbleiteranordnung und Leistungsumrichteranordnung - Google Patents

Halbleiteranordnung, Verfahren zum Herstellen einer Halbleiteranordnung und Leistungsumrichteranordnung Download PDF

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    • H02M7/53871—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current
    • H02M7/53875—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current with analogue control of three-phase output

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Abstract

Halbleiteranordnung, aufweisend:ein SOI-Substrat (100) vom P-Typ mit einer Isolierschicht (102) und einer auf die Isolierschicht (102) geschichteten SOI-Schicht (2b) vom P-Typ;einen ersten Bereich (3a) vom N-Typ, der an einer Hauptseite der SOI-Schicht (2b) vom P-Typ vorhanden ist und einen konkaven Abschnitt (3a1) aufweist, der in Draufsicht auf die Hauptseite der SOI-Schicht (2b) vom P-Typ an einem Teil eines Umfangsrands des ersten Bereichs (3a) vom N-Typ in einer ebenen Richtung der Hauptseite der SOI-Schicht (2b) vom P-Typ konkav gemacht ist;einen ringförmigen Graben (11), der in Draufsicht auf die Hauptseite der SOI-Schicht (2b) vom P-Typ ringförmig vollkommen in einem Mittelbereich des ersten Bereichs (3a) vom N-Typ vorhanden ist, um die Isolierschicht (102) des SOI-Substrats (2b) vom P-Typ zu erreichen, und mit einem Isoliermaterial darin befüllt ist;einen zweiten Bereich (3b) vom N-Typ, der in Draufsicht auf die Hauptseite der SOI-Schicht (2b) vom P-Typ innerhalb des ringförmigen Grabens (11) vorhanden ist;einen dritten Bereich (3c) vom N-Typ, der innerhalb des konkaven Abschnitts (3a1) des ersten Bereichs (3a) vom N-Typ vorhanden ist, um in Draufsicht auf die Hauptseite der SOI-Schicht (2b) vom P-Typ entfernt von einem Rand des konkaven Abschnitts (3a1) zu sein, und an dem eine Pegelwandleranordnung (20) ausgebildet ist; undeinen Isolierbereich (10) vom P-Typ, der sich in Draufsicht auf die Hauptseite der SOI-Schicht (2b) vom P-Typ entlang einer Grenze zwischen dem dritten Bereich (3c) vom N-Typ und dem konkaven Abschnitt (3a1) des ersten Bereichs (3a) vom N-Typ erstreckt und einen ersten Isolierabschnitt (10a) zwischen dem zweiten Bereich (3b) vom N-Typ und dem dritten Bereich (3c) vom N-Typ und einen zweiten Isolierabschnitt (10b) zwischen dem ersten Bereich (3a) vom N-Typ und dem dritten Bereich (3c) vom N-Typ aufweist.

Description

  • Gebiet
  • Die vorliegende Anmeldung betrifft eine Halbleiteranordnung, ein Verfahren zum Herstellen einer Halbleiteranordnung und eine Leistungsumrichteranordnung.
  • Hintergrund
  • Eine Pegelwandler-Halbleiteranordnung mit einer sogenannten geteilten RESURF(Reduced Service Field)-Struktur ist bislang bekannt, wie beispielsweise in dem japanischen Patent JP 4 574 601 B2 offenbart. Die geteilte RESURF-Struktur betrifft eine Technik, bei der eine Pegelwandleranordnung mit hoher Spannungsfestigkeit, bei der eine bekannte RESURF-Struktur Anwendung findet, in einem Isolierbereich mit hoher Spannungsfestigkeit ausgebildet ist, bei dem eine bekannte RESURF-Struktur Anwendung findet. Da die RESURF-Struktur eine bekannte Struktur ist, wie beispielsweise im japanischen Patent JP 4 574 601 B2 usw. beschrieben, wird die Beschreibung davon weggelassen. Bei der in dieser Patentliteratur offenbarten geteilten RESURF-Struktur ist sowohl der Isolierbereich mit hoher Spannungsfestigkeit als auch die Pegelwandleranordnung mit hoher Spannungsfestigkeit aus einer Diffusionsschicht vom N-Typ gebildet. Die Pegelwandleranordnung mit hoher Spannungsfestigkeit und der Isolierbereich mit hoher Spannungsfestigkeit sind durch einen Isolierbereich vom P-Typ elektrisch voneinander isoliert.
  • US 2005 / 0 056 906 A1 offenbart eine Verbindungsabschlussstruktur mit hoher Durchbruchspannung, die eine schleifenartige RESURF-Struktur aufweist, die auf einem SOI-Substrat ausgebildet ist. Ein lateraler IGBT, eine laterale FWD, ein Ausgangsstufenelement und eine Treiberschaltung sind im Innenbereich der Struktur ausgebildet. Der laterale IGBT und die laterale FWD sind von einem Grabenisolationsgebiet als Isolationsgebiet umgeben. Drain-Elektroden von NMOSFETs mit hoher Durchbruchspannung sind auf der Innenseite der Verbindungsabschlussstruktur mit hoher Durchbruchspannung vorgesehen. Zusammen damit sind eine Gate-Elektrode und eine Source-Elektrode jedes der NMOSFETs auf der Außenseite der Verbindungsabschlussstruktur mit hoher Durchbruchspannung vorgesehen. Die Peripherie der Sperrschichtabschlussstruktur mit hoher Durchbruchspannung ist von einer Grabenisolationsregion als einer zweiten Isolationsregion umgeben. Auf der Außenseite des zweiten Isolationsbereichs ist eine Steuerschaltung vorgesehen.
  • US 2009 / 0 256 234 A1 beschreibt eine Hochspannungs-Halbleitervorrichtung und Logikschaltungen die auf einem einzigen Chip integriert sind und dass eine Hochspannungs-Hochpotentialinsel, die die Hochpotentialseiten-Logikschaltung enthält, unter Verwendung mehrerer sie umgebender Trennwände getrennt ist. Die Halbleitervorrichtung ist mit einem Mehrfachgraben-Trennbereich mit einem Pegelverschiebungsdrahtbereich versehen, der verwendet wird, um die hochpotentialseitige Logikschaltung mit der hochpotentialseitigen Elektrode der hochspannungsfesten Halbleitervorrichtung zu verbinden.
  • Zusammenfassung
  • 22 ist eine Draufsicht, die eine Halbleiteranordnung 201 gemäß einem verwandten Stand der Technik bezüglich der vorliegenden Anmeldung zeigt. 22 zeigt ein Beispiel einer Halbleiteranordnung 201 mit einer Pegelwandleranordnung 220, und die Halbleiteranordnung 201 ist eine Gate-Treiber-IC zum Betreiben einer Leistungsanordnung. Die Halbleiteranordnung 201 umfasst einen Niedrigpotentialbereich 82 vom P-Typ, der die Erdung als ein Referenzpotential verwendet, einen Hochpotentialbereich 83b vom N-Typ, der ein hohes Potential einer Ausgabeeinheit als eine Referenz verwendet, einen Isolierbereich 83a vom N-Typ mit hoher Spannungsfestigkeit zum elektrischen Isolieren des Niedrigpotentialbereichs 82 und des Hochpotentialbereichs 83b voneinander, eine Pegelwandleranordnung 220 zum Übertragen eines Signals von dem Niedrigpotentialbereich 82 zu dem Hochpotentialbereich 83b, einen Hochpotentialdraht 222 und eine Anordnungselektrode 221. Die Pegelwandleranordnung 220 ist in einem Bereich vom N-Typ ausgebildet, der an einem Teil des Niedrigpotentialbereichs 82 vorhanden ist. Der Hochpotentialbereich 83b und der Isolierbereich 83a mit hoher Spannungsfestigkeit sind durch eine ringförmige hochpotentialseitige Elektrode 81 e getrennt. Eine Erdungselektrode 24 ist an dem Niedrigpotentialbereich 82 vorhanden, um den Isolierbereich 83a mit hoher Spannungsfestigkeit zu umgeben. Die Anordnungselektrode 221 der Pegelwandleranordnung 220 ist über den Hochpotentialdraht 222 mit dem Hochpotentialbereich 83b verbunden.
  • Da die Pegelwandleranordnung 220 außerhalb des Außenumfangs des Isolierbereichs 83a mit hoher Spannungsfestigkeit der in 22 gezeigten Halbleiteranordnung 201 vorhanden ist, sind der Isolierbereich 83a mit hoher Spannungsfestigkeit und die Pegelwandleranordnung 220 in einer in der gleichen Ebene liegenden Richtung weit voneinander entfernt, was ein Anwachsen einer Chipgröße verursacht. Eine geteilte RESURF-Struktur gemäß dem vorgenannten Patent JP 4 574 601 B2 kann als eine Technik zum Verhindern des oben beschriebenen Anwachsens der Chipgröße verwendet werden. Gemäß der geteilten RESURF-Struktur kann die Chipgröße drastisch im Vergleich zu einem Fall reduziert werden, bei dem der Isolierbereich mit hoher Spannungsfestigkeit und die Pegelwandleranordnung mit hoher Spannungsfestigkeit unabhängig an separaten Orten, wie in 22 gezeigt, ausgebildet sind. Des Weiteren gibt es auch einen Vorteil, dass der Hochpotentialdraht 222 überflüssig ist. Wenn jedoch die Chipgröße durch Bereitstellen der Pegelwandleranordnung mit der geteilten RESURF-Struktur reduziert wird, ist die Pegelwandleranordnung derart ausgebildet, dass sie den Niedrigpotentialbereich, den Hochpotentialbereich und den Isolierbereich mit hoher Spannungsfestigkeit überspannt. Um einen Fehlfunktion der Pegelwandleranordnung zu verhindern, ist es wichtig, eine elektrische Isolation von jedem Bereich sicherzustellen.
  • Die vorliegende Anmeldung ist eingeführt worden, um das vorhergehende Problem zu lösen, und hat eine Aufgabe, eine Reduzierung der Chipgröße und eine Sicherstellung einer elektrischen Isolierung in einer Halbleiteranordnung miteinander kompatibel zu machen, die einen Isolierbereich mit hoher Spannungsfestigkeit zwischen einem Niedrigpotentialbereich und einem Hochpotentialbereich aufweist und eine Pegelwandlerfunktion von dem Niedrigpotentialbereich zu dem Hochpotentialbereich aufweist.
  • Eine andere Aufgabe der vorliegenden Anmeldung ist es, ein Herstellungsverfahren, das zum Herstellen der oben genannten Halbleiteranordnung geeignet ist, und eine Leistungsumrichteranordnung, in der die Halbleiteranordnung verwendet wird, bereitzustellen.
  • Die Lösung dieser Aufgaben erfolgt durch die Merkmale der unabhängigen Ansprüche. Die Unteransprüche offenbaren bevorzugte Weiterbildungen der Erfindung.
  • Andere und weitere Aufgaben, Merkmale und Vorteile der Erfindung werden deutlicher aus der folgenden Beschreibung.
  • Figurenliste
    • 1 ist eine Draufsicht, die eine erfindungsgemäße Halbleiteranordnung der vorliegenden Anmeldung zeigt;
    • 2 ist eine teilweise vergrößerte Draufsicht der Halbleiteranordnung gemäß dem ersten Ausführungsbeispiel der vorliegenden Anmeldung;
    • 3 sind Querschnittsdarstellungen der Halbleiteranordnung gemäß dem ersten Ausführungsbeispiel der vorliegenden Anmeldung;
    • 4 sind Querschnittsdarstellungen der Halbleiteranordnung gemäß dem ersten Ausführungsbeispiel der vorliegenden Anmeldung;
    • 5 ist eine Darstellung, die den Betrieb der Halbleiteranordnung gemäß dem ersten Ausführungsbeispiel der vorliegenden Anmeldung zeigt;
    • 6 ist eine teilweise vergrößerte Draufsicht der Halbleiteranordnung gemäß einem abgewandelten Beispiel des ersten Ausführungsbeispiels der vorliegenden Anmeldung;
    • 7 ist eine Draufsicht, die eine Halbleiteranordnung gemäß einem zweiten Ausführungsbeispiel der vorliegenden Anmeldung zeigt;
    • 8 sind Querschnittsdarstellungen der Halbleiteranordnung gemäß dem zweiten Ausführungsbeispiel der vorliegenden Anmeldung;
    • 9 ist eine Draufsicht, die eine Halbleiteranordnung gemäß einem dritten Ausführungsbeispiel der vorliegenden Anmeldung zeigt;
    • 10 sind Querschnittsdarstellungen der Halbleiteranordnung gemäß dem dritten Ausführungsbeispiel der vorliegenden Anmeldung;
    • 11 ist ein Diagramm, das den Betrieb und die Wirkung einer Halbleiteranordnung gemäß einem Vergleichsbeispiel eines vierten Ausführungsbeispiels der vorliegenden Anmeldung zeigt;
    • 12 ist eine Darstellung, die den Betrieb und die Wirkung einer Halbleiteranordnung gemäß dem vierten Ausführungsbeispiel der vorliegenden Anmeldung zeigt;
    • 13 sind Querschnittsdarstellungen der Halbleiteranordnung gemäß dem vierten Ausführungsbeispiel der vorliegenden Anmeldung;
    • 14 sind Querschnittsdarstellungen der Halbleiteranordnung gemäß dem vierten Ausführungsbeispiel der vorliegenden Anmeldung;
    • 15 sind Querschnittsdarstellungen der Halbleiteranordnung gemäß einem abgewandelten Beispiel des vierten Ausführungsbeispiels der vorliegenden Anmeldung;
    • 16 sind Querschnittsdarstellungen der Halbleiteranordnung gemäß einem abgewandelten Beispiel des vierten Ausführungsbeispiels der vorliegenden Anmeldung;
    • 17 ist eine Zeichnung, die die Abwandlung der Halbleiteranordnung gemäß dem vierten Ausführungsbeispiel der vorliegenden Anmeldung zeigt;
    • 18 ist ein Ablaufdiagramm, das ein Verfahren zum Herstellen der Halbleiteranordnung gemäß dem vierten Ausführungsbeispiel der vorliegenden Anmeldung zeigt;
    • 19 ist eine Darstellung, die das Verfahren zum Herstellen der Halbleiteranordnung gemäß dem vierten Ausführungsbeispiel der vorliegenden Anmeldung zeigt;
    • 20 ist eine Darstellung, die das Verfahren zum Herstellen der Halbleiteranordnung gemäß dem vierten Ausführungsbeispiel der vorliegenden Anmeldung zeigt;
    • 21 ist eine Darstellung, die das Verfahren zum Herstellen der Halbleiteranordnung gemäß dem vierten Ausführungsbeispiel der vorliegenden Anmeldung zeigt;
    • 22 ist eine Draufsicht, die eine Halbleiteranordnung gemäß einem verwandten Stand der Technik bezüglich der vorliegenden Anmeldung zeigt;
    • 23 ist eine Draufsicht einer Halbleiteranordnung gemäß einem verwandten Stand der Technik bezüglich des Ausführungsbeispiels der vorliegenden Anmeldung;
    • 24 ist eine Querschnittsdarstellung einer Halbleiteranordnung gemäß einem verwandten Stand der Technik bezüglich des Ausführungsbeispiels der vorliegenden Anmeldung;
    • 25 ist eine Querschnittsdarstellung einer Halbleiteranordnung gemäß einem verwandten Stand der Technik bezüglich des Ausführungsbeispiels der vorliegenden Anmeldung;
    • 26 ist eine Darstellung, die den Betrieb der Halbleiteranordnung gemäß dem verwandten Stand der Technik bezüglich des Ausführungsbeispiels der vorliegenden Anmeldung zeigt;
    • 27 ist eine Draufsicht einer Halbleiteranordnung gemäß einem verwandten Stand der Technik bezüglich des Ausführungsbeispiels der vorliegenden Anmeldung; und
    • 28 ist ein Blockschaltbild, das eine Leistungsumrichteranordnung gemäß einem fünften Ausführungsbeispiel zeigt.
  • Beschreibung von Ausführungsbeispielen
  • Erstes Ausführungsbeispiel
  • 1 ist eine Draufsicht, die eine Halbleiteranordnung 1 gemäß einem ersten Ausführungsbeispiel der vorliegenden Anmeldung zeigt. 2 ist eine teilweise vergrößerte Draufsicht der Halbleiteranordnung 1 gemäß dem ersten Ausführungsbeispiel der vorliegenden Anmeldung und ist zudem eine vergrößerte Ansicht der Umgebung einer Pegelwandleranordnung 20 der Halbleiteranordnung 1. 3 und 4 sind Querschnittsdarstellungen der Halbleiteranordnung 1 gemäß dem ersten Ausführungsbeispiel der vorliegenden Anmeldung. Insbesondere ist 3 eine Querschnittsdarstellung der Halbleiteranordnung 1 genommen entlang der Linie A-A' aus 1, und 4 ist eine Querschnittsdarstellung der Halbleiteranordnung 1 genommen entlang der Linie B-B' aus 1.
  • Wie in den Querschnittsdarstellungen der 3 und 4 gezeigt, hat die Halbleiteranordnung 1 ein SOI(Silicon On Insulator)-Substrat 100 vom P-Typ. Das SOI-Substrat 100 vom P-Typ umfasst ein Siliciumsubstrat 101 als ein Trägersubstrat, eine an dem Siliciumsubstrat 101 vorhandene BOX-Schicht 102 und eine SOI-Schicht 2b vom P-Typ, die auf die BOX-Schicht 102 geschichtet ist. Die BOX-Schicht 102 ist eine Isolierschicht, die aus einer vergrabenen Oxidschicht (Buried Oxid: BOX) gebildet ist. Die SOI-Schicht 2b vom P-Typ ist eine Halbleiterschicht vom P-Typ.
  • Die ebene Struktur der Halbleiteranordnung 1 wird unter Verwendung der Draufsicht aus 1 beschrieben. Die Draufsicht aus 1 zeigt eine Hauptseite der Halbleiteranordnung 1. Die Halbleiteranordnung 1 umfasst einen Niedrigpotentialbereich 2 vom P-Typ, einen ersten Bereich 3a vom N-Typ, einen zweiten Bereich 3b vom N-Typ, einen dritten Bereich 3c vom N-Typ, einen ringförmigen Graben 11 und einen Isolierbereich 10 vom P-Typ. Der Niedrigpotentialbereich 2 vom P-Typ ist an der Hauptseite der SOI-Schicht 2b vom P-Typ vorhanden, wie in den Querschnittsdarstellungen der 3 und 4 gezeigt. Der Niedrigpotentialbereich 2 vom P-Typ hat eine höhere Fremdstoffdichte als die SOI-Schicht 2b vom P-Typ. Der erste Bereich 3a vom N-Typ ist an der Hauptseite der SOI-Schicht 2b vom P-Typ vorhanden, wie in den Querschnittsdarstellungen der 3 und 4 gezeigt. Der erste Bereich 3a vom N-Typ hat einen konkaven Abschnitt 3a1. Der konkave Abschnitt 3a1 wird durch Konkavmachen eines Teils des Umfangsrands des ersten Bereichs 3a vom N-Typ in der Draufsicht aus 1 in einer Richtung zu der Ebene der Hauptseite (nachfolgend als „eine Ebenenrichtung der Hauptseite“ bezeichnet) der Halbleiteranordnung 1. Der erste Bereich 3a vom N-Typ dient als ein „Isolierbereich mit hoher Spannungsfestigkeit“. Eine Diode 19 ist in dem ersten Bereich 3a vom N-Typ ausgebildet.
  • Der ringförmige Graben 11 ist in der Draufsicht aus 1 ringförmig in einem Mittelbereich des ersten Bereichs 3a vom N-Typ vorhanden. Das Innere des ringförmigen Grabens 11 ist mit einem Isoliermaterial befüllt. Der ringförmige Graben 11 erstreckt sich zu der BOX-Schicht 102, wie in den Querschnittsdarstellungen der 3 und 4 gezeigt. Der zweite Bereich 3b vom N-Typ ist in der Draufsicht aus 1 innerhalb des ringförmigen Grabens 11 vorhanden. Der zweite Bereich 3b vom N-Typ dient als ein „Hochpotentialbereich“.
  • In der Draufsicht aus 1 ist der dritte Bereich 3c vom N-Typ innerhalb des konkaven Abschnitts 3a1 des ersten Bereichs 3a vom N-Typ vorhanden, um von dem Rand des konkaven Abschnitts 3a1 entfernt zu sein. Eine Pegelwandleranordnung 20 ist an der Oberfläche des dritten Bereichs 3c vom N-Typ ausgebildet. Die Pegelwandleranordnung 20 umfasst eine Gate-Elektrode 21a, eine Source-Elektrode 21b und eine Drain-Elektrode 21c. Die Source-Elektrode 21b ist auf einer Niedrigpotentialseite angeordnet und die Drain-Elektrode 21c ist auf einer Hochpotentialseite angeordnet. Die Niedrigpotentialseite ist eine Seite, die näher an dem Niedrigpotentialbereich 2 vom P-Typ ist, und die Hochpotentialseite ist eine Seite, die näher an dem zweiten Bereich 3b vom N-Typ ist, der der Hochpotentialbereich ist. In der Draufsicht aus 1 ist der Isolierbereich 10 vom P-Typ ein schlitzförmiger Bereich, der sich U-förmig entlang der Grenze zwischen dem dritten Bereich 3c vom N-Typ und dem konkaven Abschnitt 3a1 des ersten Bereichs 3a vom N-Typ erstreckt. Der Isolierbereich 10 vom P-Typ ist eine Halbleiterschicht vom P-Typ, die gleichmäßig ist und einen hohen Widerstand aufweist.
  • Bei dem ersten Ausführungsbeispiel hat der erste Bereich 3a vom N-Typ eine Vielzahl von konkaven Abschnitten 3a1, die benachbart zueinander sind. Jeder der Vielzahl von konkaven Abschnitten 3a1 ist mit einem Isolierbereich 10 vom P-Typ, einem dritten Bereich 3c vom N-Typ und einer Pegelwandleranordnung 20 versehen.
  • Wie in der teilweisen vergrößerten Draufsicht aus 2 gezeigt, hat der Isolierbereich 10 vom P-Typ einen ersten Isolierabschnitt 10a und einen zweiten Isolierabschnitt 10b. Der erste Isolierabschnitt 10a erstreckt sich entlang der Grenze zwischen dem zweiten Bereich 3b vom N-Typ und dem dritten Bereich 3c vom N-Typ und isoliert den zweiten Bereich 3b vom N-Typ und den dritten Bereich 3c vom N-Typ elektrisch zueinander. Der zweite Isolierabschnitt 10b erstreckt sich entlang der Grenze zwischen dem ersten Bereich 3a vom N-Typ und dem dritten Bereich 3c vom N-Typ und isoliert den ersten Bereich 3a vom N-Typ und den dritten Bereich 3c vom N-Typ elektrisch zueinander.
  • Wie in der Draufsicht aus 1 gezeigt, sind eine Erdungselektrode 24, die den äußeren Rand des ersten Bereichs 3a vom N-Typ umgibt, und eine Kathodenelektrode 21e, die den ringförmigen Graben 11 umgibt, an dem Niedrigpotentialbereich vom P-Typ vorhanden. Der Abstand zwischen dem ringförmigen Graben 11 und der Kathodenelektrode 21e wird als „Bereich 3d vom N-Typ“ bezeichnet.
  • Der Querschnittsaufbau der Halbleiteranordnung 1 wird im Detail beschrieben. 3 zeigt den Querschnittsaufbau der Pegelwandleranordnung 20. Die Pegelwandleranordnung ist ein N-Kanal-MOSFET mit hoher Spannungsfestigkeit. Eine Gate-Elektrode 21a und eine Feldplatte 21d sind an dem dritten Bereich 3c vom N-Typ angeordnet, mit einer Isolierschicht 22 dazwischen angeordnet. Eine erste Quelle 2a vom P+-Typ ist an der Oberfläche des dritten Bereichs 3c vom N-Typ vorhanden. Eine erste Quelle 4b vom N+-Typ ist des Weiteren an der Oberfläche der ersten Quelle 2a vom P+-Typ vorhanden. Die Source-Elektrode 21b ist mit der ersten Quelle 4b vom N+-Typ verbunden. Die Drain-Elektrode 21c ist mit einer zweiten Quelle 4c vom N+-Typ verbunden, die an der Oberfläche des dritten Bereichs 3c vom N-Typ vorhanden ist. Wenn eine an die Gate-Elektrode 21a angelegte Spannung eine Aus-Spannung ist, sind die Niedrigpotentialseite und die Hochpotentialseite durch eine Rückwärtsdiodenstruktur zueinander isoliert. Wenn die an die Gate-Elektrode 21a angelegte Spannung eine EinSpannung ist, wird ein Signal von der Niedrigpotentialseite zu der Hochpotentialseite übertragen.
  • 4 zeigt den Querschnittsaufbau der Diode 19. Die Feldplatte 21d ist an dem ersten Bereich 3a vom N-Typ angeordnet, mit der Isolierschicht 22 dazwischen angeordnet. Eine erste Quelle 2a vom P+-Typ ist an der Oberfläche des ersten Bereichs 3a vom N-Typ vorhanden, und eine zweite Quelle 2f vom P+-Typ ist des Weiteren an der Oberfläche der ersten Quelle 2a vom P+-Typ vorhanden. Die Anodenelektrode 21f ist mit der zweiten Quelle 2f vom P+-Typ verbunden. Die Kathodenelektrode 21e ist mit einer dritten Quelle 4e vom N+-Typ verbunden, die an der Oberfläche des ersten Bereichs 3a vom N-Typ vorhanden ist. Wie nicht in der Draufsicht aus 1 gezeigt, ist die Anodenelektrode 21f tatsächlich mit der Erdungselektrode 24 des Niedrigpotentialbereichs 2 vom P-Typ verbunden. Ein hohes Potential VB wird an die Kathodenelektrode 21e angelegt. Die Niedrigpotentialseite und die Hochpotentialseite sind durch die oben beschriebene Rückwärtsdiodenstruktur elektrisch zueinander isoliert.
  • 5 ist eine Darstellung, die den Betrieb der Halbleiteranordnung 1 gemäß dem ersten Ausführungsbeispiel der vorliegenden Anmeldung zeigt. Da die Halbleiteranordnung 1 gemäß dem ersten Ausführungsbeispiel die RESURF-Struktur aufweist, die an dem SOI-Substrat 100 vom P-Typ ausgebildet ist, breitet sich eine Verarmungsschicht in Richtung des SOI-Substrats 100 vom P-Typ aus. Da jedoch die sich vertikal ausbreitende Verarmungsschicht an der Grenzfläche zwischen der SOI-Schicht 2b vom P-Typ und der BOX-Schicht 102 unterbrochen wird, trägt die BOX-Schicht 102 wegen einer Randbedingung ein elektrisches Feld, so dass eine hohe Spannungsfestigkeit sichergestellt werden kann.
  • Die dielektrische Isolierung erfolgt durch die BOX-Schicht 102 und den ringförmigen Graben 11. Ein parasitärer NPN-Transistor wird durch den Halbleiterbereich vom N-Typ und den Halbleiterbereich vom P-Typ ausgebildet, die an der Hauptseite der Halbleiteranordnung 1 vorhanden sind. Der Betrieb des parasitären NPN-Transistors kann durch die dielektrische Isolierung unterbrochen werden, so dass ein hoher Parasitärbetriebswiderstand eingeführt werden kann.
  • 23 ist eine Draufsicht einer Halbleiteranordnung 202 gemäß einem verwandten Stand der Technik bezüglich des Ausführungsbeispiels der vorliegenden Anmeldung. 24 und 25 sind Querschnittsdarstellungen der Halbleiteranordnung 202 gemäß dem verwandten Stand der Technik bezüglich des Ausführungsbeispiels der vorliegenden Anmeldung. Die Halbleiteranordnung 202 gemäß dem verwandten Stand der Technik, die in den 23 bis 25 gezeigt ist, unterscheidet sich von dem ersten Ausführungsbeispiel darin, dass sie ein Si-Substrat 200 vom P-Typ verwendet. Wie in den Querschnittsdarstellungen der 24 und 25 gezeigt, unterscheidet sich die Halbleiteranordnung 202 zudem von dem ersten Ausführungsbeispiel darin, dass vergrabene Bereiche 230 bis 234 vom N+-Typ an der Oberfläche des Si-Substrats 200 vom P-Typ vorhanden sind. Wenn die RESURF-Struktur an dem Si-Substrat 200 vom P-Typ vorhanden ist, breiten sich die Verarmungsschichten des ersten Bereichs 3a vom N-Typ (vergleiche 25) und des dritten Bereichs 3c vom N-Typ (vergleiche 24) vertikal von der Seite des Si-Substrats 200 vom P-Typ aus, wodurch ein elektrisches Feld in der vertikalen Richtung erzeugt werden kann. Daher kann das elektrische Feld in der Richtung parallel zu der Oberfläche des Si-Substrats 200 vom P-Typ abgeschwächt werden, und somit kann eine hohe Spannungsfestigkeit sichergestellt werden.
  • 26 ist eine Darstellung, die den Betrieb der Halbleiteranordnung 202 gemäß dem verwandten Stand der Technik bezüglich des Ausführungsbeispiels der vorliegenden Erfindung zeigt. 26 zeigt eine elektrische Feldverteilung in der Richtung vertikal zu der Hauptseite des Si-Substrats 200 vom P-Typ. Durch Ausbilden der RESURF-Struktur an dem Si-Substrat 200 vom P-Typ kann die Verarmungsschicht ausreichend in Richtung des Si-Substrats 200 vom P-Typ ausgebreitet werden, wodurch ein Tiefenabschnitt des Si-Substrats 200 vom P-Typ veranlasst wird, das elektrische Feld zu tragen, so dass eine hohe Spannungsfestigkeit sichergestellt werden kann.
  • Bei einem Vergleich des ersten Ausführungsbeispiels mit dem verwandten Stand der Technik aus den 23 bis 26 wird die RESURF-Struktur nicht an dem Si-Substrat 200 vom P-Typ ausgebildet, sondern an dem SOI-Substrat 100 vom P-Typ der Halbleiteranordnung 1 gemäß dem ersten Ausführungsbeispiel. Des Weiteren erfolgt die dielektrische Isolation gemäß dem ersten Ausführungsbeispiel unter Verwendung der BOX-Schicht 102 und des ringförmigen Grabens 11 bei der Halbleiteranordnung 1. Da die RESURF-Struktur bei dem in 26 gezeigten verwandten Stand der Technik an dem Si-Substrat 200 vom P-Typ ausgebildet ist, wird die Substratdicke des Si-Substrats 200 vom P-Typ erhöht. Auf der anderen Seite kann die Substratdicke bei dem ersten Ausführungsbeispiel unter Verwendung des SOI-Substrats 100 vom P-Typ unterdrückt werden. Durch Verwendung des SOI-Substrats 100 vom P-Typ kann nicht nur ein Leckstromausmaß in einem Hochtemperaturbetrieb unterdrückt werden, sondern auch die dielektrische Isolation kann durch die BOX-Schicht 102 und den ringförmigen Graben 11 erreicht werden. Die elektrische Isolierung zwischen dem Siliciumsubstrat 101 und dem zweiten Bereich 3b vom N-Typ wird durch die dielektrische Isolation verbessert, wodurch ein hoher Fehlfunktionswiderstand basierend auf der Unterdrückung des Betriebs des parasitären NPN-Transistors erreicht werden kann.
  • 27 ist eine Draufsicht einer Halbleiteranordnung 203 gemäß einem verwandten Stand der Technik bezüglich des Ausführungsbeispiels der vorliegenden Anmeldung. Bei diesem verwandten Stand der Technik ist der Isolierbereich 10 vom P-Typ nicht vorhanden, und ein Isoliergraben 211 ist statt des Isolierbereichs 10 vom P-Typ vorhanden. Wenn der Isoliergraben 211 statt des Isolierbereichs 10 vom P-Typ verwendet wird, wird die Ausbreitung der Verarmungsschicht unstabil. Daher tritt lokal ein Ort auf, wo sich die Verarmung verzögert, wenn eine hohe Spannung angelegt wird. In Verbindung mit der verzögerten Verarmung hat der verwandte Stand der Technik aus 27 ein Problem, dass ein Leckstrom auftritt, der durch eine Verdichtung eines elektrischen Felds verursacht wird. Um ein solches Problem zu verhindern, ist bei dem ersten Ausführungsbeispiel der Isolierbereich 10 vom P-Typ vorhanden.
  • Die Wirkung des ersten Ausführungsbeispiels wird genauer beschrieben. Zuerst kann durch Verwendung des SOI-Substrats 100 vom P-Typ der Isolierbereich 10 vom P-Typ ausgebildet werden, ohne die Ausbildung einer Halbleiterschicht vom P-Typ durch Dotieren und Diffusion von Fremdstoffen. Hierbei wird der Unterschied zwischen einem Fall, bei dem ein SOI-Substrat 100 vom P-Typ verwendet wird, und einem Fall, bei dem ein SOI-Substrat vom N-Typ verwendet wird, beschrieben. Wenn das SOI-Substrat vom N-Typ verwendet wird, wird der Isolierbereich 10 vom P-Typ durch Ausbilden eines Diffusionsbereichs vom P-Typ durch Dotierung und Diffusion von Fremdstoffen ausgebildet. Da es in diesem Fall unmöglich ist, den Isolierbereich 10 vom P-Typ durch eine gleichmäßige Halbleiterschicht vom P-Typ auszubilden, kann eine hohe elektrische Isolierfunktion nicht erreicht werden. Wenn das SOI-Substrat vom N-Typ verwendet wird, muss eine Pegelwandleranordnung 220 realistisch außerhalb des Umfangsrands des Isolierbereichs 83a mit hoher Spannungsfestigkeit vorhanden sein, wie in 22 gezeigt. Wenn das SOI-Substrat vom N-Typ verwendet wird, sind demzufolge der Isolierbereich 83a mit hoher Spannungsfestigkeit und die Pegelwandleranordnung 220 in einer ebenen Richtung weit voneinander entfernt, und somit ist ein Problem gegeben, dass die Chipgröße anwächst. Da das SOI-Substrat 100 vom P-Typ bei dem ersten Ausführungsbeispiel verwendet wird, kann an diesem Punkt ein gleichmäßiger Isolierbereich 10 vom P-Typ ausgebildet werden. Wenn das SOI-Substrat 100 vom P-Typ verwendet wird, werden der erste Bereich 3a vom N-Typ und der dritte Bereich 3c vom N-Typ durch Ausbilden des Halbleiterbereichs vom N-Typ durch Dotieren und Diffusion von Fremdstoffen bereitgestellt, und zudem kann ein Abschnitt, der als der Halbleiter vom P-Typ zwischen dem ersten Bereich 3a vom N-Typ und dem dritten Bereich 3c vom N-Typ zurückgelassen worden ist, als der Isolierbereich 10 vom P-Typ verwendet werden. Als ein Ergebnis kann die Chipgröße drastisch bei der Halbleiteranordnung 1 gemäß dem ersten Ausführungsbeispiel reduziert werden.
  • Gesehen in der Draufsicht aus 1, isoliert der erste Isolierabschnitt 10a des Isolierbereichs 10 vom P-Typ den zweiten Bereich 3b vom N-Typ und den dritten Bereich 3c vom N-Typ elektrisch zueinander. Daher kann der erste Isolierabschnitt 10a die Pegelwandleranordnung 20 gegenüber dem zweiten Bereich 3b vom N-Typ, der ein Hochpotentialbereich ist, isolieren. Des Weiteren isoliert der zweite Isolierabschnitt 10b des Isolierbereichs 10 vom P-Typ den ersten Bereich 3b vom N-Typ und den dritten Bereich 3c vom N-Typ elektrisch zueinander. Daher kann der zweite Isolierbereich 10b ein elektrisches Signal der Pegelwandleranordnung 20 davon abhalten, zu dem ersten Bereich 3a vom N-Typ und der dazu benachbarten Pegelwandleranordnung 20 übertragen zu werden. Gesehen in der Querschnittsdarstellung aus 3, ist des Weiteren die dielektrische Isolation durch den ringförmigen Graben 11 und die BOX-Schicht 102 realisiert. Gemäß der oben beschriebenen dielektrische Isolierstruktur kann der Betrieb des parasitären NPN-Transistors unterbrochen werden.
  • Durch Kombinieren der vorhergehenden Strukturen können der dritte Bereich 3c vom N-Typ und der konkave Abschnitt 3a1 des ersten Bereichs 3a vom N-Typ zuverlässig durch den aus der SOI-Schicht 2b vom P-Typ gebildeten gleichmäßigen Isolierbereich 10 vom P-Typ elektrisch voneinander getrennt werden, so dass es möglich ist, die Chipgröße zu reduzieren. Des Weiteren ist die elektrische Isolierung durch den Isolierbereich 10 vom P-Typ und die dielektrische Isolierstruktur sichergestellt. Als ein Ergebnis ist es vergleichsweise möglich, die Chipgröße zu reduzieren und die elektrische Isolierung in der Halbleiteranordnung 1 sicherzustellen.
  • 6 ist eine teilweise vergrößerte Draufsicht der Halbleiteranordnung 1 gemäß einer Abwandlung des ersten Ausführungsbeispiels der vorliegenden Anmeldung. Bei dieser Abwandlung ist der Isolierbereich 10 vom P-Typ in einer ringförmigen Form gegeben, und ein dritter Isolierabschnitt 10c ist hinzugefügt, der sich entlang einer Grenze zwischen dem Niedrigpotentialbereich 2 vom P-Typ und dem dritten Bereich 3c vom N-Typ erstreckt. Gemäß der Abwandlung kann in dem Isolierbereich 10 vom P-Typ die elektrische Isolierung zwischen dem Niedrigpotentialbereich 2 vom P-Typ und dem dritten Bereich 3c vom N-Typ durch den dritten Isolierabschnitt 10c sichergestellt werden. Die in 6 gezeigte Abwandlung kann auf jedes des zweiten bis fünften Ausführungsbeispiels angewendet werden, die später beschrieben sind.
  • Zweites Ausführungsbeispiel
  • 7 ist eine Draufsicht einer Halbleiteranordnung 51 gemäß einem zweiten Ausführungsbeispiel der vorliegenden Anmeldung. 8 ist eine Querschnittsdarstellung der Halbleiteranordnung 51 gemäß dem zweiten Ausführungsbeispiel der vorliegenden Anmeldung. Die Halbleiteranordnung 51 umfasst zudem einen ringförmigen äußeren randseitigen Graben 12. Ein Isoliermaterial ist in dem ringförmigen äußeren randseitigen Graben 12 vergraben. In der Draufsicht aus 7 ist der ringförmige äußere randseitige Graben 12 entlang der Außenseite des Umfangsrands des ersten Bereichs 3a vom N-Typ und der Außenseite der Pegelwandleranordnung 20 in dem dritten Bereich 3c vom N-Typ vorhanden. Wenn gesehen mit dem zweiten Bereich 3b vom N-Typ an der Mitte angeordnet, ist der ringförmige äußere randseitige Graben 12 außerhalb der Anodenelektrode 21f vorhanden, wie in 8 gezeigt, und zudem innerhalb der Erdungselektrode 24 vorhanden, wie in 7 gezeigt. In 7 ist lediglich die Erdungselektrode 24 gezeigt, und die Anodenelektrode 21f ist von der Darstellung weggelassen. In 8 ist lediglich die Anodenelektrode 21f gezeigt, und die Erdungselektrode 24 ist von der Darstellung weggelassen. Der ringförmige äußere randseitige Graben 12 kann die elektrische Isolierung zwischen der Anodenelektrode 21f und der Erdungselektrode 24 sicherstellen.
  • Drittes Ausführungsbeispiel
  • 9 ist eine Draufsicht einer Halbleiteranordnung 52 gemäß einem dritten Ausführungsbeispiel der vorliegenden Anmeldung. 10 ist eine Querschnittsdarstellung der Halbleiteranordnung 52 gemäß dem dritten Ausführungsbeispiel der vorliegenden Anmeldung. Die Halbleiteranordnung 52 umfasst zudem einen Graben 13 innerhalb des Isolierbereichs (nachfolgend als „Im-Isolierbereich-Graben 13“ bezeichnet). Der Im-Isolierbereich-Graben 13 erstreckt sich in der Draufsicht aus 9 zwischen dem dritten Bereich 3c vom N-Typ und dem konkaven Abschnitt 3a1 des ersten Bereichs 3a vom N-Typ. Der Im-Isolierbereich-Graben 13 teilt den Isolierbereich 10 vom P-Typ in eine Seite des dritten Bereichs 3c vom N-Typ und eine Seite des konkaven Abschnitts 3a1. Gemäß dem Im-Isolierbereich-Graben 13 kann die elektrische Isolierfunktion des Isolierbereichs 10 vom P-Typ verbessert werden, während das Auftreten eines Leckstroms aufgrund einer Konzentration eines elektrischen Feldes unterdrückt wird.
  • Sowohl der Im-Isolierbereich-Graben 13 gemäß dem dritten Ausführungsbeispiel als auch der ringförmige äußere randseitige Graben 12 gemäß dem zweiten Ausführungsbeispiel können bei dem Halbleiter 1 gemäß dem ersten Ausführungsbeispiel oder der Abwandlung davon angewendet werden.
  • Viertes Ausführungsbeispiel
  • [Anordnung des vierten Ausführungsbeispiels]
  • 11 ist ein Diagramm, das den Betrieb und die Wirkung einer Halbleiteranordnung gemäß einem Vergleichsbeispiel eines vierten Ausführungsbeispiels der vorliegenden Anmeldung zeigt. 12 ist eine Darstellung, die den Betrieb und die Wirkung einer Halbleiteranordnung 53 gemäß dem vierten Ausführungsbeispiel der vorliegenden Anmeldung zeigt. 11 ist eine Darstellung, die eine elektrische Feldverteilung in einer Substratdickenrichtung in einem SOI-Substrat 153 vom N-Typ zeigt, das eine SOI-Schicht 153a vom N-Typ und einen an der SOI-Schicht 153a vom N-Typ vorhandenen dritten Bereich 3c vom N-Typ aufweist. 12 ist eine Darstellung, die eine elektrische Feldverteilung in einer Substratdickenrichtung in dem SOI-Substrat 100 vom P-Typ zeigt, das den dritten Bereich 3c vom N-Typ aufweist. Durch Bereitstellen der RESURF-Struktur in dem SOI-Substrat kann ein elektrisches Feld in der vertikalen Richtung zu dem SOI-Substrat erzeugt werden. In diesem Fall tragen die SOI-Schicht und die BOX-Schicht 102 das elektrische Feld. Die Spannungsfestigkeit wird durch eine Spannung festgelegt, bei der der Maximalwert der elektrischen Feldstärke, die durch die SOI-Schicht erzeugt wird, ein kritisches elektrisches Durchbruchfeld von Si erreicht.
  • Eine Punktlinie, die in einer elektrischen Feldstärkeverteilung der BOX-Schicht 102 aus 12 gezeigt ist, stellt einen Unterschied zu der elektrischen Feldstärkeverteilung der BOX-Schicht 102 in dem in 11 gezeigten SOI-Substrat 153 vom N-Typ dar. Aus dem Vergleich zwischen 11 und 12 ist es offensichtlich, dass die Spannungsfestigkeit in dem Fall der Verwendung des SOI-Substrats 100 vom P-Typ geringer ist als diejenige in dem Fall der Verwendung des SOI-Substrats 153 vom N-Typ. Daher wird bei dem vierten Ausführungsbeispiel eine hohe Spannungsfestigkeit selbst für das SOI-Substrat 100 vom P-Typ durch Bereitstellen eines unten beschriebenen vergrabenen Diffusionsbereichs 102 vom N-Typ sichergestellt.
  • 13 und 14 sind Querschnittsdarstellungen der Halbleiteranordnung 53 gemäß dem vierten Ausführungsbeispiel der vorliegenden Anmeldung. Die Halbleiteranordnung 53 hat denselben Aufbau wie die Halbleiteranordnung 1 gemäß dem ersten Ausführungsbeispiel, ausgenommen, dass der vergrabene Diffusionsbereich 103 vom N-Typ vorhanden ist. Wie in den 13 und 14 gezeigt, ist der vergrabene Diffusionsbereich 103 vom N-Typ direkt unterhalb des dritten Bereichs 3c vom N-Typ und direkt unterhalb des ersten Bereichs 3a vom N-Typ vorhanden. Der vergrabene Diffusionsbereich 103 vom N-Typ durchdringt die SOI-Schicht 2b vom P-Typ und ist zwischen jedem aus dem ersten Bereich 3a vom N-Typ und dem dritten Bereich 3c vom N-Typ und der BOX-Schicht 102 angeordnet. Durch Bereitstellen des vergrabenen Diffusionsbereichs 103 vom N-Typ wird die elektrische Feldlast, die von der SOI-Schicht 2b vom P-Typ getragen wird, abgeschwächt, wodurch die Spannungsfestigkeit erhöht wird.
  • 15 ist eine Querschnittsdarstellung, die eine Abwandlung der Halbleiteranordnung 53 gemäß dem vierten Ausführungsbeispiel der vorliegenden Anmeldung zeigt. Der vergrabene Diffusionsbereich 103 vom N-Typ ist vorhanden, um sich von der Grenze zwischen dem vom Niedrigpotentialbereich 2 vom P-Typ und dem dritten Bereich 3c vom N-Typ zu einem Ende des dritten Bereichs 3c vom N-Typ auf einer gegenüberliegenden Seite zu der Grenze zu erstrecken. Das heißt, ein Ende des vergrabenen Diffusionsbereichs 103 vom N-Typ ist direkt unterhalb der Grenze zwischen dem Niedrigpotentialbereich 2 vom P-Typ und dem dritten Bereich 3c vom N-Typ angeordnet. Das andere Ende des vergrabenen Diffusionsbereichs 103 vom N-Typ ist unterhalb der Drain-Elektrode 21c auf der gegenüberliegenden Seite des dritten Bereichs 3c vom N-Typ zu der Grenze zwischen dem Niedrigpotentialbereich 2 vom P-Typ und dem dritten Bereich 3c vom N-Typ angeordnet. Die Drain-Elektrode 21c und die Kathodenelektrode 21e sind Hochpotentialseitenelektroden. Die Unterseiten dieser Hochpotentialseitenelektroden sind Orte, an denen sich das elektrische Feld am stärksten in der Halbleiteranordnung 53 konzentriert, und daher ist es bevorzugt, den vergrabenen Diffusionsbereich 103 vom N-Typ unterhalb dieser Hochpotentialseitenelektroden bereitzustellen.
  • 16 ist eine Querschnittsdarstellung, die eine Abwandlung einer Halbleiteranordnung 53 gemäß dem vierten Ausführungsbeispiel der vorliegenden Anmeldung zeigt. Ein Ende des vergrabenen Diffusionsbereichs 103 vom N-Typ ist direkt unterhalb der Grenze zwischen dem Niedrigpotentialbereich 2 vom P-Typ und dem ersten Bereich 3a vom N-Typ angeordnet. Das andere Ende des vergrabenen Diffusionsbereichs 103 vom N-Typ erreicht den ringförmigen Graben 11.
  • 17 ist eine Zeichnung, die die Abwandlung der Halbleiteranordnung 53 gemäß dem vierten Ausführungsbeispiel der vorliegenden Anmeldung zeigt. Der vergrabene Diffusionsbereich 103 vom N-Typ kann unterhalb des ersten Bereichs 3a vom N-Typ und des dritten Bereichs 3c vom N-Typ vorhanden sein, um sich uneingeschränkt zu der Niedrigpotentialseite zu erstrecken, sofern die Erstreckung davon auf die Position direkt unterhalb der Grenze zwischen dem Niedrigpotentialbereich 2 vom P-Typ und jedem von dem ersten Bereich 3a vom N-Typ und dem dritten Bereich 3c vom N-Typ eingeschränkt ist. 17 zeigt ein Simulationsergebnis des Verhältnisses zwischen der Größe des vergrabenen Diffusionsbereichs 103 vom N-Typ und der Spannungsfestigkeit. Die Ordinatenachse von 17 zeigt die Spannungsfestigkeit und die Abszissenachse von 17 zeigt ein N-Vergrabungsverhältnis. Das N-Vergrabungsverhältnis repräsentiert das Verhältnis, bei dem sich der vergrabene Diffusionsbereich 103 vom N-Typ zu der Niedrigpotentialseite unterhalb des ersten Bereichs 3a vom N-Typ und des dritten Bereichs 3c vom N-Typ ausbreitet. Ein N-Vergrabungsverhältnis = 0 % entspricht einem Fall, bei dem es keinen vergrabenen Diffusionsbereich 103 vom N-Typ gibt. Das heißt, das N-Vergrabungsverhältnis = 0 % entspricht der Halbleiteranordnung 1 gemäß dem ersten Ausführungsbeispiel. Ein N-Vergrabungsverhältnis = 100 % repräsentiert die Struktur, bei der sich der vergrabene Diffusionsbereich 103 vom N-Typ von der Position direkt unterhalb der Drain-Elektrode 21c oder der Kathodenelektrode 21e zu der Position direkt unterhalb des Endabschnitts des Niedrigpotentialbereichs 2 vom P-Typ erstreckt. Das heißt, das N-Vergrabungsverhältnis = 100 % entspricht den in den 15 und 16 gezeigten Strukturen. Wenn sich das N-Vergrabungsverhältnis von 0 % erhöht, erstreckt sich der vergrabene Diffusionsbereich 103 vom N-Typ weitergehender von der Position direkt unterhalb der Drain-Elektrode 21c oder der Kathodenelektrode 21e zu der Niedrigpotentialseite. Es ist bestätigt worden, dass ein Spannungsfestigkeitserhöhungseffekt in dem Bereich des N-Vergrabungsverhältnisses von 0 % bis 100 % erreicht werden kann. Die Erhöhungsrate der Spannungsfestigkeit ist hoch in dem N-Vergrabungsverhältnisbereich von nicht weniger als 0 % bis nicht mehr als 7 %, abgeschwächt, wenn das N-Vergrabungsverhältnis etwa 7 % überschreitet, und wird im Wesentlichen gleichbleibend, wenn das N-Vergrabungsverhältnis 30 % überschreitet. Demzufolge ist es für die Größe des vergrabenen Diffusionsbereichs 103 vom N-Typ bevorzugt, das N-Vergrabungsverhältnis auf 7 % oder mehr festzulegen, und es ist besonders bevorzugt, das N-Vergrabungsverhältnis auf 30 % oder mehr festzulegen.
  • Der vergrabene Diffusionsbereich 103 vom N-Typ kann bei der Halbleiteranordnung 51 gemäß der Abwandlung des ersten Ausführungsbeispiels und des zweiten Ausführungsbeispiels und der Halbleiteranordnung 52 gemäß dem dritten Ausführungsbeispiel angewendet werden.
  • [Herstellungsverfahren des vierten Ausführungsbeispiels]
  • 18 ist ein Ablaufdiagramm, das ein Verfahren zum Herstellen der Halbleiteranordnung 53 gemäß dem vierten Ausführungsbeispiel der vorliegenden Anmeldung zeigt. 19 bis 21 sind Darstellungen, die das Verfahren zum Herstellen der Halbleiteranordnung 53 gemäß dem vierten Ausführungsbeispiel der vorliegenden Anmeldung zeigen.
  • In dem Ablaufdiagramm aus 18 wird zuerst das in 19 gezeigte SOI-Substrat 100 vom P-Typ gefertigt (Schritt S100). Bei dem SOI-Substrat 100 vom P-Typ spielen die Polarität und Konzentration eines Siliciumsubstrats 101 als ein Trägersubstrat keine Rolle. Eine Oxidschicht mit einer Schichtdicke, die größer als beispielsweise 5 µm ist, ist an dem Siliciumsubstrat 101 ausgebildet. Die Oxidschicht wird die BOX-Schicht 102. Eine SOI-Schicht 2b vom P-Typ mit einem hohen Widerstand, der beispielsweise gleich 80 Ω oder mehr beträgt, ist durch Kleben an das Siliciumsubstrat 101 an der BOX-Schicht 102 vorhanden. Die Dicke der SOI-Schicht 2b vom P-Typ wird festgelegt, um ausreichend kleiner zu sein, als eine Epitaxialhalbleiterschicht 2c vom P-Typ, die später beschrieben wird.
  • Als Nächstes wird der vergrabene Diffusionsbereich 103 vom N-Typ an einem Teil der SOI-Schicht 2b vom P-Typ bereitgestellt (Schritt S102). In Schritt S102 werden Fremdstoffe vom N-Typ, wie beispielsweise P, As, Sb oder dergleichen, selektiv in einen Ort dotiert, wo der vergrabene Diffusionsbereich 103 vom N-Typ auszubilden ist, während eine Resiststruktur verwendet wird. Nachdem die Dotierbearbeitung abgeschlossen ist, wird die Resiststruktur durch einen Reinigungsvorgang oder dergleichen entfernt.
  • Als Nächstes wird die Epitaxialhalbleiterschicht 2c vom P-Typ auf den anderen Abschnitt der SOI-Schicht 2b vom P-Typ und auf den vergrabenen Diffusionsbereich 103 vom N-Typ geschichtet (Schritt S104). Die Epitaxialhalbleiterschicht 2c vom P-Typ, die einen Substratwiderstand auf demselben Niveau wie die SOI-Schicht 2b vom P-Typ haben wird, wird epitaxisch auf die SOI-Schicht 2b vom P-Typ, die durch Kleben ausgebildet ist, aufgewachsen.
  • Als Nächstes werden die Ausbildung des Diffusionsbereichs vom N-Typ und die Anordnungsausbildung durchgeführt (Schritt S106). In Schritt S106 wird der Diffusionsbereich vom N-Typ selektiv an der Oberfläche der Epitaxialhalbleiterschicht 2c vom P-Typ durch Fremdstoffdotierung unter Verwendung einer Resiststruktur ausgebildet, um die Oberflächenstruktur der Halbleiteranordnungen 1 bis 52, die mit Bezug auf das erste bis dritte Ausführungsbeispiel beschrieben ist, bereitzustellen. Zusätzlich zu den obigen Schritten werden ein bekannter Isolierfilmausbildungsschritt, ein Elektrodenausbildungsschritt usw. durchgeführt. Als ein Ergebnis wird die Oberflächenstruktur an der Hauptseite der Epitaxialhalbleiterschicht 2c vom P-Typ bereitgestellt, die den ersten Bereich 3a vom N-Typ mit dem konkaven Abschnitt 3a1, den ringförmigen Graben 11, den dritten Bereich 3c vom N-Typ, die Pegelwandleranordnung 20, den Isolierbereich 10 vom P-Typ, die Erdungselektrode 24, die Kathodenelektrode 21e usw. aufweist. Die Halbleiteranordnung 53 gemäß dem vierten Ausführungsbeispiel kann durch die vorhergehenden Schritte erhalten werden.
  • Fünftes Ausführungsbeispiel
  • 28 ist ein Blockschaltbild, das eine Leistungsumrichteranordnung 310 gemäß einem fünften Ausführungsbeispiel zeigt. 28 zeigt den Aufbau eines Leistungsumrichtersystems, bei dem die Leistungsumrichteranordnung 310 gemäß dem fünften Ausführungsbeispiel angewendet wird. Bei dem fünften Ausführungsbeispiel wird die Halbleiteranordnung 1 gemäß dem oben beschriebenen ersten Ausführungsbeispiel bei einer Gate-Treiber-IC in einer Treiberschaltung 312 angewendet, mit der die Leistungsumrichteranordnung 310 ausgestattet ist. Ein Fall, bei dem die vorliegende Anmeldung auf einen Dreiphasenwandler angewendet wird, wird als das fünfte Ausführungsbeispiel unten beschrieben. Jedoch ist dies ein beispielhaftes Ausführungsbeispiel, und die Leistungsumrichteranordnung 310 kann auf vielfältige Arten von öffentlich bekannten Leistungsumrichteranordnungen angewendet werden, ohne auf den Dreiphasenwandler eingeschränkt zu sein.
  • Das in 28 gezeigte Leistungsumrichtersystem umfasst eine Energiequelle 320, die Leistungsumrichteranordnung 310 und eine Last 300. Die Energiequelle 320 ist eine DC-Energiequelle und liefert einen DC-Energie zu der Leistungsumrichteranordnung 310. Vielfältige Arten von Energiequellen können verwendet werden, um die Energiequelle 320 zu bilden. Beispielsweise kann die Energiequelle 320 durch ein DC-System, eine Solarbatterie, eine Speicherbatterie oder dergleichen gebildet sein oder sie kann durch eine Gleichrichterschaltung oder einen AC/DC-Konverter, der mit einem AC-System verbunden ist, gebildet sein. Des Weiteren kann die Energiequelle 320 ein DC/DC-Konverter zum Umwandeln einer DC-Energieausgabe von einem DC-System in eine vorgegebene Energie sein.
  • Die Leistungsumrichteranordnung 310 ist ein Dreiphaseninverter, der zwischen die Energiequelle 320 und die Last 300 angeschlossen ist. Die Leistungsumrichteranordnung 310 richtet eine von der Energiequelle 320 zugeführte DC-Energie in eine AC-Energie um und führt die AC-Energie der Last 300 zu. Wie in 28 gezeigt, umfasst die Leistungsumrichteranordnung 310 eine Hauptwandlerschaltung 311 zum Umwandeln von DC-Energie in AC-Energie und dann zum Ausgeben der AC-Energie, eine Treiberschaltung 312 zum Ausgeben eines Signals zum Betreiben von jedem Schaltelement der Hauptwandlerschaltung 311 zum Ausgeben eines Signals zum Betreiben von jedem Schaltelement der Hauptwandlerschaltung 311 und eine Steuer- und/oder Regelschaltung 313 zum Ausgeben eines Steuer- und/oder Regelsignals an die Treiberschaltung 312zum Steuern und/oder Regeln der Treiberschaltung 312.
  • Die Last 300 ist ein dreiphasiger Elektromotor, der mit der von der Leistungsumrichteranordnung 310 zugeführten AC-Energie anzutreiben ist. Die Last 300 ist nicht auf eine spezielle Anwendung eingeschränkt. Die Last 300 ist ein elektrischer Motor, der in jeder Art von elektrischer Ausstattung eingebaut ist. Die Last 300 kann als ein Elektromotor verwendet werden, der beispielsweise für ein Hybridfahrzeug, ein Elektrofahrzeug, ein Schienenfahrzeug, einen Aufzug oder eine Klimaanlage geeignet ist.
  • Die Details der Leistungsumrichteranordnung 310 werden nachfolgend beschrieben. Die Hauptwandlerschaltung 311 hat ein Halbleiterschaltelement (nicht gezeigt) und eine Rückflussdiode (nicht gezeigt). Nach einem Schalten des Halbleiterschaltelements wird die von der Energiequelle 320 zugeführte DC-Energie in eine AC-Energie umgewandelt und der Last 300 zugeführt. Vielfältige Arten von Konfigurationen können als eine spezifische Konfiguration der Hauptwandlerschaltung 311 angenommen werden. Als ein Beispiel ist die Hauptwandlerschaltung 311 gemäß dem fünften Ausführungsbeispiel eine dreiphasige Zweipunkt-Vollbrückenschaltung. Die dreiphasige Zweipunkt-Vollbrückenschaltung kann aus sechs Halbleiterschaltelementen und sechs Rückflussdioden, die antiparallel zu den sechs Halbleiterschaltelementen geschaltet sind, gebildet sein. Jeweils zwei Halbleiterschaltelemente der sechs Halbleiterschaltelemente sind in Reihe zueinander geschaltet, um einen oberen und einen unteren Zweig zu bilden, und jedes Paar von unterem und oberem Zweig bildet die jeweilige Phase (U-Phase, V-Phase und W-Phase) der Vollbrückenschaltung. Die Ausgangsanschlüsse des jeweiligen Paars aus oberem und unterem Zweig, das heißt die drei Ausgangsanschlüsse der Hauptwandlerschaltung 311, sind mit der Last 300 verbunden.
  • Die Treiberschaltung 312 erzeugt ein Treibersignal zum Betreiben der Halbleiterschaltelemente der Hauptwandlerschaltung 311. Das Treibersignal wird Steuer- und/oder Regelelektroden der Halbleiterschaltelemente der Hauptwandlerschaltung 311 zugeführt. Insbesondere gibt die Treiberschaltung 312 entsprechend einem später beschriebenen Steuer- und/oder Regelsignal von einer Steuer- und/oder Regelschaltung 313 ein Treibersignal zum Setzen des Halbleiterschaltelements in einen EIN-Zustand und ein Treibersignal zum Setzen des Halbleiterschaltelements in einen AUS-Zustand an die Steuer- und/oder Regelelektrode von jedem Halbleiterschaltelement aus. Wenn das Halbleiterschaltelement in dem EIN-Zustand gehalten wird, ist das Treibersignal ein Spannungssignal, das nicht geringer als eine Grenzspannung des Halbleiterschaltelements ist (das heißt, ein EIN-Signal). Wenn das Halbleiterschaltelement in dem AUS-Zustand gehalten wird, ist das Treibersignal ein Spannungssignal, das nicht größer als die Grenzspannung des Halbleiterschaltelements ist (das heißt, ein AUS-Signal).
  • Die Treiberschaltung 312 enthält die Halbleiteranordnung 1 des ersten Ausführungsbeispiels als eine Gate-Treiber-IC. Die Treiberschaltung 312 empfängt das Steuer- und/oder Regelsignal von der Steuer- und/oder Regelschaltung 313. Die in der Halbleiteranordnung 1 enthaltene Pegelwandleranordnung 20 führt an diesem Steuer- und/oder Regelsignal eine Pegelwandlung durch. Ein Treibersignal wird erzeugt, indem das Steuer- und/oder Regelsignal der Pegelwandlung unterworfen wird. Das heißt, ein Ansteuerlogiksignal von der Steuer- und/oder Regelschaltung 313 wird in die Gate-Elektrode 21a der Pegelwandleranordnung 20 eingegeben. Das Ansteuerlogiksignal wird in der Pegelwandleranordnung 20 einer Pegelwandlung unterworfen, wobei eine Logik zu der Hochpotentialseite übertragen wird. Die zu der Hochpotentialseite übertragene Logik wird zuletzt ein Treibersignal und wird in das Halbleiterschaltelement der Hauptwandlerschaltung 311 eingegeben.
  • Die Steuer- und/oder Regelschaltung 313 steuert und/oder regelt die Halbleiterschaltelemente der Hauptwandlerschaltung 311, so dass die Last 300 mit der gewünschten Energie versorgt wird. Insbesondere wird eine Zeit (EIN-Zeit), für die jedes Halbleiterschaltelement der Hauptwandlerschaltung 311 in den EIN-Zustand gesetzt wird, basierend auf der der Last 300 zuzuführenden Energie berechnet. Beispielsweise kann die Hauptwandlerschaltung 311 durch eine PWM-Steuerung und/oder -Regelung zum Modulieren der EIN-Zeit des Halbleiterschaltelements entsprechend einer auszugebenden Spannung gesteuert und/oder geregelt werden. Die Steuer- und/oder Regelschaltung 313 gibt das Steuer- und/oder Regelsignal an die Treiberschaltung 312 aus, so dass zu jedem Zeitpunkt das EIN-Signal einem Halbleiterschaltelement, das in den EIN-Zustand gesetzt werden soll, zugeführt wird, während das AUS-Signal einem Halbleiterschaltelement zugeführt, das in den AUS-Zustand gesetzt werden soll. Dieses Steuer- und/oder Regelsignal ist ein Steuer- und/oder Regelbefehl zum Festlegen von EIN/AUS des Halbleiterschaltelements. Wie oben beschrieben, gibt die Treiberschaltung 312 das EIN-Signal oder das AUS-Signal als ein Treibersignal an die Steuer- und/oder Regelelektrode von jedem Halbleiterschaltelement entsprechend dem Steuer- und/oder Regelsignal aus.
  • Bei der Leistungsumrichteranordnung 310 des fünften Ausführungsbeispiels wird die Halbleiteranordnung 1 gemäß dem ersten Ausführungsbeispiel als die Gate-Treiber-IC der Treiberschaltung 312 verwendet. Demzufolge können die Vorteile der Miniaturisierung und ein stabiler Betrieb der Anordnung erreicht werden. Die vielfältigen Abwandlungen, die mit Bezug auf das erste Ausführungsbeispiel beschrieben sind, können auf den Aufbau der Halbleiteranordnung 1 angewendet werden. Des Weiteren können statt der Halbleiteranordnung 1 die Halbleiteranordnungen 51 bis 53 gemäß dem zweiten bis vierten Ausführungsbeispiel und die Abwandlungen davon als die Gate-Treiber-IC der Treiberschaltung 312 verwendet werden.
  • Bei dem fünften Ausführungsbeispiel ist die Leistungsumrichteranordnung 310 ein Zweipunkt-Dreiphaseninverter. Jedoch ist sie nicht auf diese Anordnung eingeschränkt, sondern vielfältige Leistungsumrichteranordnungen können verwendet werden. Die Leistungsumrichteranordnung 310 kann zu einer Dreipunkt- oder Multipunkt-Leistungsumrichteranordnung zusätzlich zu der Zweipunkt-Leistungsumrichteranordnung abgewandelt werden. Wenn Energie einer einphasigen Last zugeführt wird, kann die Leistungsumrichteranordnung 310 ein Einphaseninverter sein. Wenn Energie einer großen DC-Last oder dergleichen zugeführt wird, kann die Leistungsumrichteranordnung 310 ein DC/DC-Konverter oder ein AC/DC-Konverter sein.
  • Die Last 300 ist nicht auf den Elektromotor eingeschränkt. Die Leistungsumrichteranordnung 310 kann beispielsweise mit einer elektrischen Entladungsmaschine, einer Laserstrahlmaschine, einem Induktionsofen oder einem kontaktlosen Energieversorgungssystem, das als Energieversorgungsanordnung für diese Anordnungen zu verwenden ist, verbunden sein. Des Weiteren kann die Leistungsumrichteranordnung 310 als Inverter für ein solarphotovoltaisches Erzeugungssystem, ein Energiespeichersystem oder dergleichen verwendet werden.
  • Die Merkmale und Vorteile der Ausführungsbeispiele können wie folgt zusammengefasst werden. Gemäß der vorliegenden Anmeldung kann die elektrische Isolation zwischen dem dritten Bereich und dem ersten Bereich und die elektrische Isolation zwischen dem dritten Bereich und dem zweiten Bereich durch Verwendung einer gleichmäßigen Isolierstruktur vom P-Typ sichergestellt werden, die aus einem SOI-Substrat vom P-Typ gebildet ist, und die elektrische Isolierung des dritten Bereichs kann zudem durch eine dielektrische Isolierstruktur basierend auf der Isolierschicht aus dem SOI-Substrat vom P-Typ und dem ringförmigen Graben sichergestellt werden. Folglich kann die elektrische Isolierung der Pegelwandleranordnung sichergestellt werden, während die Chipgröße reduziert wird.
  • Bezugszeichenliste
    • 1
    Halbleiteranordnung
    2
    Niedrigpotentialbereich
    2a
    Quelle
    2b
    SOI-Schicht
    2c
    Epitaxialhalbleiterschicht
    2f
    Quelle
    3a
    erster Bereich
    3a1
    konkaver Abschnitt von 3a
    3b
    zweiter Bereich
    3c
    dritter Bereich
    3d
    Bereich vom N-Typ
    4b
    Quelle
    4c
    Quelle
    4e
    Quelle
    10
    Isolierbereich
    10a
    erster Isolierabschnitt
    10b
    zweiter Isolierabschnitt
    10c
    Isolierabschnitt
    11
    Graben
    13
    Im-Isolierbereich-Graben
    19
    Diode
    20
    Pegelwandleranordnung
    21a
    Gate-Elektrode
    21b
    Source-Elektrode
    21c
    Drain-Elektrode
    21 d
    Feldplatte
    21 e
    Kathodenelektrode
    21f
    Anodenelektrode
    22
    Isolierschicht
    24
    Erdungselektrode
    51
    Halbleiteranordnung
    52
    Halbleiteranordnung
    53
    Halbleiteranordnung
    81 e
    Elektrode
    82
    Niedrigpotentialbereich
    83a
    Isolierbereich
    83b
    Hochpotentialbereich
    100
    SOI-Substrat
    101
    Siliciumsubstrat
    102
    BOX-Schicht
    103
    Diffusionsbereich
    153
    SOI-Substrat
    153a
    SOI-Schicht
    200
    Si-Substrat
    201
    Halbleiteranordnung
    202
    Halbleiteranordnung
    203
    Halbleiteranordnung
    220
    Pegelwandleranordnung
    221
    Anordnungselektrode
    222
    Hochpotentialdraht
    230
    vergrabener Bereich
    231
    vergrabener Bereich
    232
    vergrabener Bereich
    233
    vergrabener Bereich
    234
    vergrabener Bereich
    300
    Last
    310
    Leistungsumrichteranordnung
    311
    Hauptwandlerschaltung
    312
    Treiberschaltung
    313
    Steuer- und/oder Regelschaltung
    320
    Energiequelle

Claims (9)

  1. Halbleiteranordnung, aufweisend: ein SOI-Substrat (100) vom P-Typ mit einer Isolierschicht (102) und einer auf die Isolierschicht (102) geschichteten SOI-Schicht (2b) vom P-Typ; einen ersten Bereich (3a) vom N-Typ, der an einer Hauptseite der SOI-Schicht (2b) vom P-Typ vorhanden ist und einen konkaven Abschnitt (3a1) aufweist, der in Draufsicht auf die Hauptseite der SOI-Schicht (2b) vom P-Typ an einem Teil eines Umfangsrands des ersten Bereichs (3a) vom N-Typ in einer ebenen Richtung der Hauptseite der SOI-Schicht (2b) vom P-Typ konkav gemacht ist; einen ringförmigen Graben (11), der in Draufsicht auf die Hauptseite der SOI-Schicht (2b) vom P-Typ ringförmig vollkommen in einem Mittelbereich des ersten Bereichs (3a) vom N-Typ vorhanden ist, um die Isolierschicht (102) des SOI-Substrats (2b) vom P-Typ zu erreichen, und mit einem Isoliermaterial darin befüllt ist; einen zweiten Bereich (3b) vom N-Typ, der in Draufsicht auf die Hauptseite der SOI-Schicht (2b) vom P-Typ innerhalb des ringförmigen Grabens (11) vorhanden ist; einen dritten Bereich (3c) vom N-Typ, der innerhalb des konkaven Abschnitts (3a1) des ersten Bereichs (3a) vom N-Typ vorhanden ist, um in Draufsicht auf die Hauptseite der SOI-Schicht (2b) vom P-Typ entfernt von einem Rand des konkaven Abschnitts (3a1) zu sein, und an dem eine Pegelwandleranordnung (20) ausgebildet ist; und einen Isolierbereich (10) vom P-Typ, der sich in Draufsicht auf die Hauptseite der SOI-Schicht (2b) vom P-Typ entlang einer Grenze zwischen dem dritten Bereich (3c) vom N-Typ und dem konkaven Abschnitt (3a1) des ersten Bereichs (3a) vom N-Typ erstreckt und einen ersten Isolierabschnitt (10a) zwischen dem zweiten Bereich (3b) vom N-Typ und dem dritten Bereich (3c) vom N-Typ und einen zweiten Isolierabschnitt (10b) zwischen dem ersten Bereich (3a) vom N-Typ und dem dritten Bereich (3c) vom N-Typ aufweist.
  2. Halbleiteranordnung, aufweisend: ein SOI-Substrat (100) vom P-Typ mit einer Isolierschicht (102) und einer auf die Isolierschicht (102) geschichteten SOI-Schicht (2b) vom P-Typ; einen ersten Bereich (3a) vom N-Typ, der an einer Hauptseite der SOI-Schicht (2b) vom P-Typ vorhanden ist und einen konkaven Abschnitt (3a1) aufweist, der in Draufsicht auf die Hauptseite der SOI-Schicht (2b) vom P-Typ an einem Teil eines Umfangsrands des ersten Bereichs (3a) vom N-Typ in einer ebenen Richtung der Hauptseite der SOI-Schicht (2b) vom P-Typ konkav gemacht ist; einen ringförmigen Graben (11), der in Draufsicht auf die Hauptseite der SOI-Schicht (2b) vom P-Typ ringförmig in einem Mittelbereich des ersten Bereichs (3a) vom N-Typ vorhanden ist, um die Isolierschicht (102) des SOI-Substrats (2b) vom P-Typ zu erreichen, und mit einem Isoliermaterial darin befüllt ist; einen zweiten Bereich (3b) vom N-Typ, der in Draufsicht auf die Hauptseite der SOI-Schicht (2b) vom P-Typ innerhalb des ringförmigen Grabens (11) vorhanden ist; einen dritten Bereich (3c) vom N-Typ, der innerhalb des konkaven Abschnitts (3a1) des ersten Bereichs (3a) vom N-Typ vorhanden ist, um in Draufsicht auf die Hauptseite der SOI-Schicht (2b) vom P-Typ entfernt von einem Rand des konkaven Abschnitts (3a1) zu sein, und an dem eine Pegelwandleranordnung (20) ausgebildet ist; einen Isolierbereich (10) vom P-Typ, der sich in Draufsicht auf die Hauptseite der SOI-Schicht (2b) vom P-Typ entlang einer Grenze zwischen dem dritten Bereich (3c) vom N-Typ und dem konkaven Abschnitt (3a1) des ersten Bereichs (3a) vom N-Typ erstreckt und einen ersten Isolierabschnitt (10a) zwischen dem zweiten Bereich (3b) vom N-Typ und dem dritten Bereich (3c) vom N-Typ und einen zweiten Isolierabschnitt (10b) zwischen dem ersten Bereich (3a) vom N-Typ und dem dritten Bereich (3c) vom N-Typ aufweist; und eine vergrabene Diffusionsschicht (103) vom N-Typ, die die SOI-Schicht (2b) vom P-Typ durchdringt und zwischen wenigstens einem Bereich aus dem dritten Bereich (3c) vom N-Typ und dem ersten Bereich (3a) vom N-Typ und der Isolierschicht (102) des SOI-Substrats (100) vom P-Typ angeordnet ist.
  3. Halbleiteranordnung nach Anspruch 1 oder 2, wobei der erste Bereich (3a) vom N-Typ eine Vielzahl von konkaven Abschnitten (3a1) aufweist, und der dritte Bereich (3c) vom N-Typ, die Pegelwandleranordnung (20) und der Isolierbereich (10) vom P-Typ an jedem der Vielzahl von konkaven Abschnitten (3a1) angeordnet sind.
  4. Halbleiteranordnung nach einem der Ansprüche 1 bis 3, wobei der Isolierbereich (10) vom P-Typ in Draufsicht auf die Hauptseite der SOI-Schicht (2b) vom P-Typ ringförmig ist.
  5. Halbleiteranordnung nach einem der Ansprüche 1 bis 4, weiter aufweisend einen ringförmigen äußeren randseitigen Graben (12), der in Draufsicht auf die Hauptseite der SOI-Schicht (2b) vom P-Typ entlang eines Umfangsrands des ersten Bereichs (3a) vom N-Typ und einer Außenseite der Pegelwandleranordnung (20) in dem dritten Bereich (3c) vom N-Typ vorhanden ist und mit einem Isoliermaterial darin befüllt ist.
  6. Halbleiteranordnung nach einem der Ansprüche 1 bis 5, weiter aufweisend einen Im-Isolierbereich-Graben (13), der sich in Draufsicht auf die Hauptseite der SOI-Schicht (2b) vom P-Typ zwischen dem dritten Bereich (3c) vom N-Typ und dem ersten Bereich (3a) vom N-Typ erstreckt, um den Isolierbereich (10) vom P-Typ in eine Seite des dritten Bereichs vom N-Typ und eine Seite des ersten Bereichs vom N-Typ zu teilen, und mit einem Isoliermaterial darin befüllt ist.
  7. Halbleiteranordnung nach Anspruch 2, weiter aufweisend einen vierten Bereich vom P-Typ, der an der Hauptseite der SOI-Schicht (2b) vom P-Typ vorhanden ist, um den ersten Bereich (3a) vom N-Typ, den Isolierbereich (10) vom P-Typ und den dritten Bereich (3c) vom N-Typ zu umgeben, und der eine höhere Fremdstoffdichte als die SOI-Schicht (2b) vom P-Typ aufweist, wobei der dritte Bereich (3c) vom N-Typ eine Hochpotentialseitenelektrode auf der Seite des ersten Bereichs vom N-Typ aufweist, die vergrabene Diffusionsschicht (103) vom N-Typ zwischen dem dritten Bereich (3c) vom N-Typ und der Isolierschicht (102) des SOI-Substrats (100) vom P-Typ angeordnet ist, und sich die vergrabene Diffusionsschicht (103) vom N-Typ von einer Position direkt unterhalb einer Grenze zwischen dem vierten Bereich vom P-Typ und dem dritten Bereich (3c) vom N-Typ zu einer Position direkt unterhalb der Hochpotentialseitenelektrode erstreckt.
  8. Leistungsumrichteranordnung, aufweisend: eine Hauptwandlerschaltung (311), die ein Halbleiterschaltelement aufweist und konfiguriert ist, um eine Eingangsenergie mittels des Halbleiterschaltelements umzuwandeln und die umgewandelte Eingangsenergie auszugeben; eine Treiberschaltung (312), die konfiguriert ist, um ein Treibersignal zum Betreiben des Halbleiterschaltelements an das Halbleiterschaltelement auszugeben; und eine Steuer- und/oder Regelschaltung (313), die zum Ausgeben eines Steuer- und/oder Regelsignals an die Treiberschaltung (312) zum Steuern und/oder Regeln der Treiberschaltung (312) konfiguriert ist, wobei die Treiberschaltung (312) eine Halbleiteranordnung (1, 51-53) enthält, wobei die Halbleiteranordnung (1, 51-53) aufweist: ein SOI-Substrat (100) vom P-Typ mit einer Isolierschicht (102) und einer auf die Isolierschicht (102) geschichteten SOI-Schicht (2b) vom P-Typ; einen ersten Bereich (3a) vom N-Typ, der an einer Hauptseite der SOI-Schicht (2b) vom P-Typ vorhanden ist und einen konkaven Abschnitt (3a1) aufweist, bei dem in Draufsicht auf die Hauptseite der SOI-Schicht (2b) vom P-Typ ein Teil eines Umfangsrands des ersten Bereichs (3a) vom N-Typ in einer ebenen Richtung der Hauptseite der SOI-Schicht (2b) vom P-Typ konkav gemacht ist; einen ringförmigen Graben (11), der in Draufsicht auf die Hauptseite der SOI-Schicht (2b) vom P-Typ ringförmig vollkommen in einem Mittelbereich des ersten Bereichs (3a) vom N-Typ vorhanden ist, wobei ein Inneres des ringförmigen Grabens (11) mit einem Isoliermaterial befüllt ist, und der die Isolierschicht (102) des SOI-Substrats (100) vom P-Typ erreicht; einen zweiten Bereich (3b) vom N-Typ, der in Draufsicht auf die Hauptseite der SOI-Schicht (2b) vom P-Typ innerhalb des ringförmigen Grabens (11) vorhanden ist; einen dritten Bereich (3c) vom N-Typ, der innerhalb des konkaven Abschnitts (3a1) des ersten Bereichs (3a) vom N-Typ vorhanden ist, um in Draufsicht auf die Hauptseite der SOI-Schicht (2b) vom P-Typ entfernt von einem Rand des konkaven Abschnitts (3a1) zu sein, und an dem eine Pegelwandleranordnung (20) ausgebildet ist; und einen Isolierbereich (10) vom P-Typ, der sich entlang einer Grenze zwischen dem dritten Bereich (3c) vom N-Typ und dem konkaven Abschnitt (3a1) des ersten Bereichs (3a) vom N-Typ erstreckt und einen ersten Isolierabschnitt (10a) zwischen dem zweiten Bereich (3b) vom N-Typ und dem dritten Bereich (3c) vom N-Typ und einen zweiten Isolierabschnitt (10b) zwischen dem ersten Bereich (3a) vom N-Typ und dem dritten Bereich (3c) vom N-Typ aufweist, wobei die Treiberschaltung (312) mittels der Pegelwandleranordnung (20) eine Pegelwandlung an dem Steuer- und/oder Regelsignal durchführt, um das Treibersignal zu erzeugen.
  9. Verfahren zum Herstellen einer Halbleiteranordnung, aufweisend die Schritte: Fertigen eines SOI-Substrats (100) vom P-Typ mit einer Isolierschicht (102) und einer auf die Isolierschicht (102) geschichteten SOI-Schicht (2b) vom P-Typ; Bereitstellen eines vergrabenen Bereichs (103) vom N-Typ an einem Teil der SOI-Schicht (2b) vom P-Typ; Schichten einer Halbleiterschicht (2c) vom P-Typ auf die SOI-Schicht (2b) vom P-Typ und den vergrabenen Bereich (103) vom N-Typ; Bereitstellen eines ersten Diffusionsbereichs (3a) vom N-Typ an einer Hauptseite der Halbleiterschicht (2c) vom P-Typ, wobei der erste Diffusionsbereich (3a) vom N-Typ in Draufsicht auf die Hauptseite der Halbleiterschicht (2c) vom P-Typ einen konkaven Abschnitt (3a1) aufweist, an dem ein Teil eines Umfangsrands des ersten Diffusionsbereichs (3a) vom N-Typ in Richtung einer ebenen Richtung der Hauptseite der Halbleiterschicht (2c) vom P-Typ konkav gemacht ist, und wobei der konkave Abschnitt (3a1) an dem vergrabenen Bereich (103) vom N-Typ angeordnet ist; Bereitstellen eines ringförmigen Grabens (11) in Draufsicht auf die Hauptseite der SOI-Schicht (2b) vom P-Typ in einem Mittelbereich des ersten Diffusionsbereichs (3a) vom N-Typ, so dass der ringförmige Graben (11) die Isolierschicht (102) erreicht und mit einem Isoliermaterial befüllt ist, wodurch ein zweiter Diffusionsbereich (3b) innerhalb des ringförmigen Grabens (11) definiert wird; Bereitstellen eines dritten Diffusionsbereichs (3c) vom N-Typ innerhalb des konkaven Abschnitts (3a1) des ersten Diffusionsbereichs (3a) vom N-Typ, so dass in Draufsicht auf die Hauptseite der Halbleiterschicht (2c) vom P-Typ der dritte Diffusionsbereich (3c) vom N-Typ entfernt von einem Rand des konkaven Abschnitts (3a1) ist, wodurch ein Isolierbereich (10) vom P-Typ bereitgestellt wird, der sich entlang einer Grenze zwischen dem dritten Diffusionsbereich (3c) vom N-Typ und dem konkaven Abschnitt (3a1) des ersten Diffusionsbereichs (3a) vom N-Typ erstreckt und aus der Halbleiterschicht (2c) vom P-Typ gebildet ist; und Ausbilden einer Pegelwandleranordnung (20) in dem dritten Diffusionsbereich (3c) vom N-Typ.
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