DE102018108893A1 - Dielektrikum mit niedrigem k-Wert und Prozesse ihrer Herstellung - Google Patents

Dielektrikum mit niedrigem k-Wert und Prozesse ihrer Herstellung Download PDF

Info

Publication number
DE102018108893A1
DE102018108893A1 DE102018108893.0A DE102018108893A DE102018108893A1 DE 102018108893 A1 DE102018108893 A1 DE 102018108893A1 DE 102018108893 A DE102018108893 A DE 102018108893A DE 102018108893 A1 DE102018108893 A1 DE 102018108893A1
Authority
DE
Germany
Prior art keywords
dielectric
concentration
layer
pecvd
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102018108893.0A
Other languages
English (en)
Inventor
Chia Cheng Chou
Li Chun TE
Po-Cheng Shih
Tien-I Bao
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102018108893A1 publication Critical patent/DE102018108893A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0272—Deposition of sub-layers, e.g. to promote the adhesion of the main coating
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/448—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for generating reactive gas streams, e.g. by evaporation or sublimation of precursor materials
    • C23C16/4481—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for generating reactive gas streams, e.g. by evaporation or sublimation of precursor materials by evaporation using carrier gas in contact with the source material
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/401—Oxides containing silicon
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H01L21/02216—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • H01L23/53252—Additional layers associated with noble-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

Im vorliegenden Text beschriebene Ausführungsformen betreffen allgemein Verfahren zum Bilden von Dielektrika mit niedrigem k-Wert und die daraus hergestellten Strukturen. In einigen Ausführungsformen wird ein Dielektrikum über einem Halbleitersubstrat ausgebildet. Das Dielektrikum hat einen k-Wert von maximal 3,9. Das Bilden des Dielektrikums enthält die Verwendung von plasmaverstärkter chemischer Aufdampfung (PECVD). Die PECVD enthält das Strömen eines Diethoxymethylsilan (mDEOS, CHOSi)-Vorläufergases, das Strömen eines Sauerstoff (O)-Vorläufergases und das Strömen eines Trägergases. Ein Verhältnis einer Strömungsrate des mDEOS-Vorläufergases zu einer Strömungsrate des Trägergases beträgt maximal 0,2.

Description

  • PRIORITÄTSANSPRUCH und QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung mit der Seriennummer 62/591,536, eingereicht am 28. November 2017 mit dem Titel „Low-k Dielectric and Processes for Forming Same“, die hiermit durch Bezugnahme in ihrer Gesamtheit in den vorliegenden Text aufgenommen werden.
  • HINTERGRUND
  • Im derzeitigen Prozess der Miniaturisierung von Halbleitervorrichtungen werden dielektrische Materialien mit niedrigem k-Wert als das Zwischenmetallisierungsdielektrikum (Intermetallization Dielectric, IMD) und/oder das Zwischenschichtdielektrikum (Interlayer Dielectric, ILD) zwischen leitenden Zwischenverbindungen (Interconnects) gewünscht, um die ohmisch-kapazitive (Resistive-Capacitive, RC) Verzögerung bei der Signalausbreitung aufgrund kapazitiver Effekte zu reduzieren. Je niedriger die Dielektrizitätskonstante der dielektrischen Schicht ist, desto niedriger ist dabei die parasitische Kapazität benachbarter Leitungen, und desto niedriger ist die RC-Verzögerung des integrierten Schaltkreises (Integrated Circuit, IC).
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie zusammen mit den beiliegenden Figuren gelesen wird. Es ist anzumerken, dass gemäß der üblichen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Merkmale können vielmehr beliebig vergrößert oder verkleinert werden, um die Besprechung besser verständlich zu machen.
    • 1 bis 4 sind Querschnittsansichten jeweiliger Zwischenstrukturen auf jeweiligen Stufen während eines beispielhaften Verfahrens zum Bilden einer oder mehrerer dielektrischer Schichten mit einem darin ausgebildeten leitenden Strukturelement gemäß einigen Ausführungsformen.
    • 5 ist ein Kurvendiagramm, das eine Atomkraftmikroskop-Infrarotspektroskopie (AFM-IR)-Analyse eines Prüfstücks zum Si-CH3-Bonden gemäß einigen Ausführungsformen veranschaulicht.
    • 6 ist ein Kurvendiagramm, das eine AFM-IR-Analyse eines Prüfstücks zum Si-C-Si-Bonden gemäß einigen Ausführungsformen veranschaulicht.
    • 7 ist ein Kurvendiagramm, das Flächendichten verschiedener Elemente in einer Dielektrikum-Schicht mit niedrigem k-Wert gemäß einigen Ausführungsformen veranschaulicht.
    • 8 ist ein Kurvendiagramm, das eine Kapazität pro Distanz als eine Funktion des umgekehrten Widerstands für eine Anzahl von Prüfstücken eines Dielektrikums mit niedrigem k-Wert gemäß einigen Ausführungsformen veranschaulicht.
    • 9 ist ein Kurvendiagramm, das Ausfallraten von Prüfstücken als eine Funktion des Spannungsdurchschlags (Voltage Breakdown, VBD) gemäß einigen Ausführungsformen veranschaulicht.
    • 10 ist ein Kurvendiagramm, das eine Zeit bis zum Ausfall von Prüfstücken als eine Funktion des elektrischen Feldes veranschaulicht, um einen zeitabhängigen Dielektrikum-Durchschlag (Time-Dependent Dielectric Breakdown, TDDB) der Prüfstücke gemäß einigen Ausführungsformen zu veranschaulichen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des hier besprochenen Gegenstandes bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann die Ausbildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Strukturelemente in direktem Kontakt ausgebildet werden, und können auch Ausführungsformen enthalten, bei denen weitere Strukturelemente zwischen den ersten und zweiten Strukturelementen ausgebildet sein können, so dass die ersten und zweiten Strukturelemente möglicherweise nicht in direktem Kontakt stehen. Des Weiteren kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text verwendet werden, um die Beschreibung zu vereinfachen, um die Beziehung eines Elements oder Strukturelements zu einem oder mehreren anderen Elementen oder Strukturelementen zu beschreiben, wie in den Figuren veranschaulicht. Die räumlich relativen Begriffe sollen neben der in den Figuren gezeigten Ausrichtung noch weitere Ausrichtungen der Vorrichtung während des Gebrauchs oder Betriebes umfassen. Die Vorrichtung kann auch anders ausgerichtet (90 Grad gedreht oder anders ausgerichtet) sein, und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
  • Im vorliegenden Text beschriebene Ausführungsformen betreffen allgemein ein oder mehrere Verfahren zum Bilden einer dielektrischen Struktur, wie zum Beispiel einer Dielektrikum-Schicht mit niedrigem k-Wert (zum Beispiel einer Dielektrikum-Schicht mit extrem niedrigem k-Wert), in der Halbleiterverarbeitung. Allgemein kann eine Dielektrikum-Schicht mit niedrigem k-Wert implementiert werden, die einen Dielektrizitätskonstantenwert (k-Wert) von maximal etwa 3,9 (zum Beispiel in einem Bereich von etwa 2,0 bis etwa 3,9) hat, und bevorzugt zum Beispiel von maximal etwa 3,5 (zum Beispiel in einem Bereich von etwa 2,0 bis etwa 3,5), und besonders bevorzugt zum Beispiel von maximal etwa 3,3 (zum Beispiel in einem Bereich von etwa 2,0 bis etwa 3,3). Die Dielektrikum-Schicht mit niedrigem k-Wert kann als eine Vielzahl verschiedener Strukturen implementiert werden, und in im vorliegenden Text veranschaulichten Beispielen wird eine Dielektrikum-Schicht mit niedrigem k-Wert als ein Zwischenschichtdielektrikum (Interlayer Dielectric, ILD) und/oder ein Zwischenmetallisierungsdielektrikum (Intermetallization Dielectric, IMD) implementiert, in dem ein leitendes Strukturelement ausgebildet ist. Eine Dielektrikum-Schicht mit niedrigem k-Wert kann mittels einer chemischen Aufdampfung (Chemical Vapor Deposition, CVD), wie zum Beispiel einer plasmaverstärkten CVD (Plasma Enhanced CVD, PECVD), abgeschieden werden, wobei ein Diethoxymethylsilan (mDEOS, C5H14O2Si)-Vorläufergas und Sauerstoff (O2)-Vorläufergas zusammen mit einem Trägergas verwendet werden. Die Strömungsraten des mDEOS und des Sauerstoffs können relativ niedrig sein, während eine Strömungsrate des Trägergases hoch sein kann. Die Dielektrikum-Schicht mit niedrigem k-Wert kann eine verstärkte Si-C-Si-Bindung haben, die die Eigenschaften der Dielektrikum-Schicht mit niedrigem k-Wert verbessern kann. Es können verschiedenen Vorteile durch die Implementierung der Dielektrikum-Schicht mit niedrigem k-Wert realisiert werden, von denen einige unten beschrieben werden.
  • Es werden verschiedene Modifizierungen mit Bezug auf offenbarte Ausführungsformen besprochen. Es können jedoch auch andere Modifizierungen an offenbarten Ausführungsformen vorgenommen werden, ohne den Schutzumfang des Gegenstandes zu verlassen. Dem Durchschnittsfachmann fallen ohne Weiteres andere Modifizierungen ein, die vorgenommen werden können und die innerhalb des Schutzumfangs anderer Ausführungsformen in Betracht gezogen werden. Obgleich Verfahrensausführungsformen in einer bestimmten Reihenfolge besprochen werden können, können verschiedene andere Verfahrensausführungsformen in jeder logischen Reihenfolge ausgeführt werden und können weniger oder mehr Schritte als im vorliegenden Text beschrieben enthalten.
  • 1 bis 4 veranschaulichen Querschnittsansichten jeweiliger Zwischenstrukturen auf jeweiligen Stufen während eines beispielhaften Verfahrens zum Bilden einer oder mehrerer dielektrischer Schichten mit einem darin ausgebildeten leitenden Strukturelement gemäß einigen Ausführungsformen. 1 veranschaulicht ein Halbleitersubstrat 20. Das Halbleitersubstrat 20 kann ein Volumenhalbleiter, ein Halbleiterauf-Isolator (SOI)-Substrat oder dergleichen sein oder enthalten, die dotiert (zum Beispiel mit einem Dotanden vom p-Typ oder einem Dotanden vom n-Typ) oder undotiert sein können. Allgemein umfasst ein SOI-Substrat eine Schicht eines Halbleitermaterials, die auf einer Isolatorschicht ausgebildet ist. Die Isolatorschicht kann zum Beispiel eine vergrabene Oxid (BOX)-Schicht, eine Siliziumoxid-Schicht oder dergleichen sein. Die Isolatorschicht wird auf einem Substrat, in der Regel einem Silizium- oder Glassubstrat, angeordnet oder ist ein solches. Andere Substrate, wie zum Beispiel ein mehrschichtiges oder Gradienten-Substrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Halbleitersubstrats 20 einen elementaren Halbleiter wie zum Beispiel Silizium (Si) oder Germanium (Ge); einen Verbundhalbleiter, einschließlich Siliziumcarbid, Gallium-Arsen, Galliumphosphid, Indiumphosphid, Indium-Arsenid oder Indium-Antimonid; einen Legierungshalbleiter, einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP oder GaInAsP; oder eine Kombination davon enthalten.
  • Es können sich verschiedene Vorrichtungen auf dem Halbleitersubstrat 20 befinden. Zum Beispiel kann das Halbleitersubstrat 20 Feldeffekttransistoren (FETs), wie zum Beispiel Finnen-FETs (FinFETs), planare FETs, vertikale Gate-all-around-FETs (VGAA-FETs) oder dergleichen, Dioden, Kondensatoren, Induktivitäten und andere Vorrichtungen enthalten. Die Vorrichtungen können zum Beispiel vollständig innerhalb des Halbleitersubstrats 20, in einem Abschnitt des Halbleitersubstrats 20 und einem Abschnitt einer oder mehrerer darüberliegender Schichten und/oder vollständig in einer oder mehreren darüberliegenden Schichten ausgebildet werden. Die im vorliegenden Text beschriebene Verarbeitung kann dafür verwendet werden, die Vorrichtungen zu bilden und/oder zu verbinden, um einen integrierten Schaltkreis (IC) zu bilden. Der integrierte Schaltkreis kann jeder beliebige Schaltkreis sein, wie zum Beispiel ein anwendungsspezifischer integrierter Schaltkreis (ASIC), ein Prozessor, Speicher oder ein anderer Schaltkreis.
  • 1 veranschaulicht mindestens einen Abschnitt einer Struktur 22 und eines leitenden Strukturelements 24 in der Struktur 22 als ein Beispiel. Die Struktur 22 kann zum Beispiel ein Abschnitt des Halbleitersubstrats 20 sein, und das leitende Strukturelement 24 kann eine Source/Drain-Region eines Transistors (zum Beispiel FinFET) in dem Halbleitersubstrat 20 sein, oder eine andere leitende Region des Halbleitersubstrats 20, wie zum Beispiel eine dotierte Region vom p-Typ oder vom n-Typ des Halbleitersubstrats 20. In einem anderen Beispiel kann die Struktur 22 jeweilige Abschnitte eines ersten Zwischenschichtdielektrikums (Interlayer Dielectric, ILD), einer Kontaktätzstoppschicht (Contact Etch Stop Layer, CESL) und eines Gate-Abstandshalters über dem Halbleitersubstrat 20 enthalten, und das leitende Strukturelement 24 ist eine Gate-Elektrode eines Transistors, der sich über dem Halbleitersubstrat 20 befindet. In einem anderen Beispiel enthält oder ist die Struktur 22 eine zweite ILD über dem Halbleitersubstrat 20, und das leitende Strukturelement 24 ist zum Beispiel ein Kontakt oder ein Stecker zu einer Source/Drain-Region in dem Halbleitersubstrat 20 und/oder der Gate-Struktur auf dem Halbleitersubstrat 20. In einem weiteren Beispiel enthält oder ist die Struktur 22 ein Zwischenmetallisierungsdielektrikum (Intermetallization Dielectric, IMD) über dem Halbleitersubstrat 20, und das leitende Strukturelement 24 ist eine Metallisierungsstruktur, zum Beispiel eine Metallleitung und/oder Durchkontaktierung. Darum kann eine Dielektrikum-Schicht 32 mit niedrigem k-Wert, die im vorliegenden Text unten beschrieben wird, als ein ILD und/oder als ein IMD implementiert werden. Des Weiteren kann die unten beschriebene Verarbeitung in Front End Of the Line (FEOL), Middle End Of the Line (MEOL) und/oder Back End Of the Line (BEOL) implementiert werden.
  • Wie aus der anschließenden Beschreibung ersichtlich wird, kann die dielektrische Struktur 22 eine Dielektrikum-Schicht oder -Struktur mit niedrigem k-Wert sein oder enthalten oder kann des Weiteren auch eine Dielektrikum-Schicht oder -Struktur mit extrem niedrigem k-Wert enthalten. Durch Implementieren von Dielektrika mit niedrigem k-Wert und auch Dielektrika mit extrem niedrigem k-Wert in verschiedenen Schichten oder Strukturen von neben oder nahe dem Halbleitersubstrat 20 durch eine oberste IMD können parasitische Kapazitäten von Zwischenverbindungen, die Teil eines IC bilden, verringert werden, und darum kann eine Widerstand-Kapazität (Resistance-Capacitance, RC)-Verzögerung des IC verringert werden. Eine verringerte RC-Verzögerung kann die Betriebsgeschwindigkeit der Vorrichtung verbessern.
  • In anderen Beispielen können Prozesse zum Bilden eines Dielektrikums mit niedrigem k-Wert, wie unten beschrieben, implementiert werden, um andere dielektrische Strukturen zu bilden. Zum Beispiel können die unten beschriebenen Prozesse beim Bilden einer Schicht implementiert werden, die verwendet wird, um Gate-Abstandshalter oder eine CESL zu bilden. Andere dielektrische Strukturen können unter Verwendung einer Implementierung eines unten beschriebenen Prozesses gebildet werden.
  • Eine erste Ätzstopp-Teilschicht 26 wird über der Struktur 22 und dem leitenden Strukturelement 24 ausgebildet, und eine zweite Ätzstopp-Teilschicht 28 wird der ersten Ätzstopp-Teilschicht 26 ausgebildet über. Die erste Ätzstopp-Teilschicht 26 und die zweite Ätzstopp-Teilschicht 28 bilden einen Ätzstopp für anschließendes Ätzen, um eine Zwischenverbindung, wie zum Beispiel einschließlich einer Durchkontaktierung und/oder Leitung, in einer darüberliegenden dielektrischen Schicht zu bilden. Allgemein kann ein Ätzstopp einen Mechanismus bereitstellen, um einen Ätzprozess zu stoppen, wenn zum Beispiel Durchkontaktierungen gebildet werden. Ein Ätzstopp kann aus einem dielektrischen Material gebildet werden, dessen Ätzselektivität sich von benachbarten Schichten oder Komponenten unterscheidet. In einem Beispiel ist oder enthält die erste Ätzstopp-Teilschicht 26 Aluminiumnitrid (AlN), Aluminiumoxid (AlOx oder Al2O3) oder ein anderes Material, und die zweite Ätzstopp-Teilschicht 28 ist oder enthält Sauerstoff-dotiertes Siliziumcarbid (SiC:O), Siliziumoxycarbid (SiOC) oder ein anderes Material. Jede der ersten Ätzstopp-Teilschicht 26 und der zweiten Ätzstopp-Teilschicht 28 kann durch chemische Aufdampfung (CVD), physikalische Aufdampfung (PVD) oder eine andere Abscheidungstechnik abgeschieden werden. Eine Dicke der ersten Ätzstopp-Teilschicht 26 kann in einem Bereich von etwa 1 nm bis etwa 5 nm liegen, und eine Dicke der zweiten Ätzstopp-Teilschicht 28 kann in einem Bereich von etwa 3 nm bis etwa 10 nm liegen. Anstelle von, oder zusätzlich zu, dem veranschaulichten Ätzstopp können auch andere Ätzstopp-Regimes implementiert werden. Zum Beispiel kann für einen Ätzstopp ein Einschicht-Ätzstopp implementiert werden, oder es können mehr Teilschichten implementiert werden. Des Weiteren können auch andere beispielhafte Materialien als ein Ätzstopp implementiert werden, wie zum Beispiel Siliziumnitrid, Siliziumcarbonnitrid, Siliziumoxynitrid und andere Materialien.
  • Eine Adhäsionsschicht 30 wird über der zweiten Ätzstopp-Teilschicht 28 ausgebildet. In einigen Beispielen kann die Adhäsionsschicht 30 weggelassen werden. Die Adhäsionsschicht 30 kann gebildet werden, um eine Grenzfläche zwischen dem Ätzstopp und einer darüberliegenden dielektrischen Schicht bereitzustellen, die eine guter Adhäsion mit dem Ätzstopp und der darüberliegenden dielektrischen Schicht gestattet. Die Adhäsionsschicht 30 kann eine Sauerstoff-haltige dielektrische Schicht sein, wie zum Beispiel Siliziumoxid (SiO), Siliziumoxycarbid (SiOC), oder ein anderes Oxid-artiges Material. In einigen Beispielen kann die Adhäsionsschicht 30 unter Verwendung von CVD, plasmaverstärkter CVD (PECVD) oder einer anderen Abscheidungstechnik abgeschieden werden. Eine Dicke der Adhäsionsschicht 30 kann in einem Bereich von etwa 0,1 nm bis etwa 10 nm liegen. Es können auch andere Materialien und/oder Schichten als eine Adhäsionsschicht implementiert werden.
  • In einem Beispiel kann die Adhäsionsschicht 30 Siliziumdioxid (SiO2) sein und kann unter Verwendung von CVD abgeschieden werden. Die CVD kann Vorläufer verwenden, einschließlich Silan (SiH4) oder Tetraethoxysilan (TEOS, SiC8H20O4) und Sauerstoff (O2). Die CVD kann außerdem ein Trägergas verwenden, wie zum Beispiel Helium (He). Eine Strömungsrate des Silan-Vorläufergases oder TEOS-Vorläufergases kann in einem Bereich von etwa 10 sccm bis etwa 300 sccm liegen, eine Strömungsrate des Sauerstoff-Vorläufergases kann in einem Bereich von etwa 50 sccm bis etwa 2000 sccm liegen, und eine Strömungsrate des Trägergases kann in einem Bereich von etwa 500 sccm bis etwa 5.000 sccm liegen. Ein Druck der CVD kann in einem Bereich von etwa 5 Torr bis etwa 10 Torr liegen. Eine Temperatur des CVD-Prozesses kann in einem Bereich von etwa 300°C bis etwa 400°C liegen.
  • In einem anderen Beispiel kann die Adhäsionsschicht 30 Siliziumoxycarbid (SiOC) sein und kann unter Verwendung von PECVD abgeschieden werden. Die PECVD kann Vorläufer verwenden, einschließlich Diethoxymethylsilan (mDEOS, C5H14O2Si) und Sauerstoff (O2). Die PECVD kann außerdem ein Trägergas verwenden, wie zum Beispiel Helium (He). Eine Strömungsrate des mDEOS-Vorläufergases kann etwa 600 sccm oder weniger betragen, eine Strömungsrate des Trägergases (zum Beispiel He) kann etwa 4.000 sccm oder mehr betragen, und eine Strömungsrate des Sauerstoff-Vorläufergases kann in einem Bereich von etwa 10 sccm bis etwa 2000 sccm liegen, wie zum Beispiel etwa 50 sccm. Ein Verhältnis der Strömungsrate des mDEOS-Vorläufergases zur Strömungsrate des Trägergases kann etwa 0,5 oder weniger betragen. Ein Verhältnis der Strömungsrate des mDEOS-Vorläufergases zur Strömungsrate des Sauerstoff-Vorläufergases kann etwa 20 oder weniger betragen. Ein Druck der PECVD kann weniger sein als 12 Torr, wie zum Beispiel maximal etwa 9 Torr. Eine Leistung des Plasmagenerators der PECVD kann größer sein als 300 W, wie zum Beispiel in einem Bereich von etwa 300 W bis etwa 1.200 W, wie zum Beispiel etwa 750 W. Eine Temperatur des PECVD-Prozesses kann mindestens etwa 200°C betragen, wie zum Beispiel in einem Bereich von etwa 200°C bis etwa 400°C, wie zum Beispiel etwa 260°C.
  • Eine Dielektrikum-Schicht 32 mit niedrigem k-Wert wird über der Adhäsionsschicht 30 ausgebildet. Die Dielektrikum-Schicht 32 mit niedrigem k-Wert kann eine dielektrische Schicht mit extrem niedrigem k-Wert (extreme low-k, ELK) sein. Zum Beispiel kann die Dielektrikum-Schicht 32 mit niedrigem k-Wert einen k-Wert von maximal etwa 3,9 haben (zum Beispiel in einem Bereich von etwa 2,0 bis etwa 3,9), und bevorzugt zum Beispiel maximal etwa 3,5 (zum Beispiel in einem Bereich von etwa 2,0 bis etwa 3,5), und besonders bevorzugt zum Beispiel maximal etwa 3,3 (zum Beispiel in einem Bereich von etwa 2,0 bis etwa 3,3). In einigen Beispielen ist oder enthält die Dielektrikum-Schicht 32 mit niedrigem k-Wert Siliziumoxycarbid (SiOC). Die Dielektrikum-Schicht 32 mit niedrigem k-Wert kann zum Beispiel unter Verwendung von plasmaverstärktem CVD (PECVD) abgeschieden werden. Die PECVD kann Vorläufer verwenden, einschließlich Diethoxymethylsilan (mDEOS, C5H14O2Si) und Sauerstoff (O2). Die PECVD kann außerdem ein Trägergas verwenden, wie zum Beispiel Helium (He). Eine Strömungsrate des mDEOS-Vorläufergases kann etwa 600 sccm oder weniger betragen, eine Strömungsrate des Trägergases (zum Beispiel He) kann etwa 3.000 sccm oder mehr betragen, und eine Strömungsrate des Sauerstoff-Vorläufergases kann in einem Bereich von etwa 10 sccm bis etwa 100 sccm liegen, wie zum Beispiel etwa 50 sccm. Ein Verhältnis der Strömungsrate des mDEOS-Vorläufergases zur Strömungsrate des Trägergases kann etwa 0,2 oder weniger betragen. Ein Verhältnis der Strömungsrate des mDEOS-Vorläufergases zur Strömungsrate des Sauerstoff-Vorläufergases kann etwa 30 oder weniger betragen. Ein Druck der PECVD kann 9,5 Torr oder weniger betragen, wie zum Beispiel maximal etwa 9 Torr. Eine Leistung des Plasmagenerators der PECVD kann mindestens 350 W betragen, wie zum Beispiel in einem Bereich von etwa 400 W bis etwa 1.200 W, wie zum Beispiel etwa 750 W. Eine Temperatur des PECVD-Prozesses kann mindestens etwa 260°C betragen, wie zum Beispiel in einem Bereich von etwa 260°C bis etwa 400°C. Eine Dicke der Dielektrikum-Schicht 32 mit niedrigem k-Wert kann in einem Bereich von etwa 20 nm bis etwa 100 nm liegen.
  • Die Dielektrikum-Schicht 32 mit niedrigem k-Wert, die gemäß dem oben beschriebenen PECVD-Prozess ausgebildet wird, kann Siliziumoxycarbid (SiOC) mit einem k-Wert von maximal etwa 3,9 sein (zum Beispiel in einem Bereich von etwa 2,0 bis etwa 3,9), und bevorzugt zum Beispiel von maximal etwa 3,5 (zum Beispiel in einem Bereich von etwa 2,0 bis etwa 3,5), und besonders bevorzugt zum Beispiel von maximal etwa 3,3 (zum Beispiel in einem Bereich von etwa 2,0 bis etwa 3,3). Die Dielektrikum-Schicht 32 mit niedrigem k-Wert, die gemäß dem oben beschriebenen PECVD-Prozess ausgebildet wird, kann eine Konzentration von Kohlenstoff in einem Bereich von etwa 5 Atomprozent (Atom-%) bis etwa 30 Atom-%, eine Konzentration von Sauerstoff in einem Bereich von etwa 40 Atom-% bis etwa 55 Atom-% und eine Konzentration von Silizium in einem Bereich von etwa 30 Atom-% bis etwa 40 Atom-% haben. In einigen Beispielen kann die Konzentration von Sauerstoff größer sein als die Konzentration von Silizium, und die Konzentration von Silizium kann größer sein als die Konzentration von Kohlenstoff.
  • Die Dielektrikum-Schicht 32 mit niedrigem k-Wert, die gemäß dem oben beschriebenen PECVD-Prozess ausgebildet wird, kann verbesserte Eigenschaften haben. Zum Beispiel kann eine Härte der Dielektrikum-Schicht 32 mit niedrigem k-Wert im Vergleich zu früheren Dielektrika mit niedrigem k-Wert verbessert werden. Eine Härte der Dielektrikum-Schicht 32 mit niedrigem k-Wert kann in einem Bereich von etwa 3 GPa bis etwa 10 GPa liegen. Die verbesserte Härte kann sich aus einer stärkeren Si-C-Si-Bindung und einer schwächeren SiCH3-Bindung in der Dielektrikum-Schicht 32 mit niedrigem k-Wert ergeben. Es wird davon ausgegangen, dass die Si-C-Si-Bindung stärker ist als die Si-CH3-Bindung. Zum Beispiel kann Si-C-Si eine Brücke zwischen Atomen und/oder Molekülen bilden, wohingegen die Si-CH3-Bindung eine Anschlussstelle bilden kann, an die sich kein anderes Atom und/oder Molekül zu binden braucht. Das Bilden von mehr Brücken (zum Beispiel zunehmende Si-C-Si-Bindung) und/oder das Bilden von weniger Anschlussstellen (zum Beispiel abnehmende Si-CH3-Bindung) können zu der verbesserten Härte führen, weil das Material mehr Bindungen zwischen Atomen und/oder Molekülen enthält. Eine Konzentration von Si-C-Si Bindungen in der Dielektrikum-Schicht 32 mit niedrigem k-Wert kann in einem Bereich von etwa 8 % bis etwa 50 % liegen, wie zum Beispiel etwa 30 %, und eine Konzentration von Si-CH3-Bindungen in der Dielektrikum-Schicht 32 mit niedrigem k-Wert kann weniger als etwa 20 % betragen oder in einem Bereich von etwa 5 % bis etwa 40 % liegen, was durch Atomkraftmikroskop-Infrarotspektroskopie (AFM-IR) gemessen werden kann. 5 und 6 sind Kurvendarstellungen, die AFM-IR-Analysen eines Prüfstücks für eine Si-CH3-Bindung bzw. eine Si-C-Si-Bindung gemäß einigen Ausführungsformen veranschaulichen. Die Si-CH3-Bindung in 5 veranschaulicht eine Abnahme der Si-CH3-Bindung von 66,67 % oder mehr in einer Dielektrikum-Schicht 32 mit niedrigem k-Wert, wie im vorliegenden Text beschrieben, im Vergleich zu einer anderen Dielektrikum-Schicht mit niedrigem k-Wert. Die Si-C-Si-Bindung in 6 veranschaulicht eine Zunahme der Si-C-Si-Bindung von ungefähr 600 % in einer Dielektrikum-Schicht 32 mit niedrigem k-Wert, wie im vorliegenden Text beschrieben, im Vergleich zu einer anderen Dielektrikum-Schicht mit niedrigem k-Wert.
  • Wie aus der obigen Beschreibung hervorgeht, implementiert die Dielektrikum-Schicht 32 mit niedrigem k-Wert kein porenbildendes Material während der Bildung und hat im gebildeten Zustand keine Poren. Dielektrische Schichten, die Poren aufweisen, können mechanisch schwach und rissanfällig sein und weitere Schwachstellen haben. Die Dielektrikum-Schicht 32 mit niedrigem k-Wert kann bessere mechanische Eigenschaften haben, wie zum Beispiel Härte, die nicht zu erreichen wären, wenn die Dielektrikum-Schicht 32 mit niedrigem k-Wert Poren enthielte.
  • Eine dielektrische Kappschicht 34 wird über der Dielektrikum-Schicht 32 mit niedrigem k-Wert ausgebildet. Die dielektrische Kappschicht 34 kann zum Beispiel die Dielektrikum-Schicht 32 mit niedrigem k-Wert während der anschließenden Verarbeitung schützen. Die dielektrische Kappschicht 34 kann in einigen Beispielen eine Stickstoff-freie Antireflexionsschicht (Nitrogen-free Anti-reflection layer, NFARL) sein. In einigen Beispielen kann die NFARL Kohlenstoff-dotiertes Siliziumdioxid (zum Beispiel SiO2:C) sein oder enthalten, wobei eine Konzentration des Kohlenstoffs in einem Bereich von etwa 1 % bis etwa 5 % liegen kann, wie zum Beispiel etwa 2 %. Das Kohlenstoff-dotierte Siliziumdioxid der NFARL kann unter Verwendung von CVD mit Silan (SiH4)- und Kohlendioxid (CO2)-Vorläufergasen abgeschieden werden, die des Weiteren ein Trägergas verwenden können, wie zum Beispiel Helium (He). Die NFARL kann zum Beispiel Lichtreflexionen von darunter liegenden Schichten während der anschließenden Strukturierung eines Photoresists, der über der NFARL liegt, unterdrücken. Die dielektrische Kappschicht 34 kann ein anderes Oxid sein. Zum Beispiel kann das Oxid ein Siliziumoxid sein, das mittels PECVD oder einer anderen CVD-Technik unter Verwendung von Tetraethoxysilan (TEOS, SiC8H2oO4) und Sauerstoff (O2) oder Ozon (O3) als Vorläufergase, die des Weiteren ein Trägergas wie zum Beispiel Helium (He) verwenden können, abgeschieden wird. Eine Dicke der dielektrischen Kappschicht 34 kann in einem Bereich von etwa 10 nm bis etwa 40 nm liegen. Andere Materialien, die durch andere Prozesse gebildet werden können, können als die dielektrische Kappschicht 34 implementiert werden.
  • Eine Metallkappschicht 36 wird über der dielektrischen Kappschicht 34 ausgebildet. Die Metallkappschicht 36 kann Titannitrid (TiN), Titanoxid (TiO), Bornitrid (BN) oder ein anderes Material sein. Die Metallkappschicht 36 kann unter Verwendung von CVD, PVD oder einer anderen Abscheidungstechnik abgeschieden werden. Eine Dicke der Metallkappschicht 36 kann in einem Bereich von etwa 5 nm bis etwa 30 nm liegen. Die Metallkappschicht 36, allein oder mit der dielektrischen Kappschicht 34, kann als eine Hartmaske während einer anschließenden Strukturierung darunter liegender Schichten fungieren. Andere Materialien, die durch andere Prozesse gebildet werden können, können als die Metallkappschicht 36 implementiert werden.
  • 2 veranschaulicht die Bildung einer Öffnung 40 durch die dielektrische Kappschicht 34, die Dielektrikum-Schicht 32 mit niedrigem k-Wert, die Adhäsionsschicht 30, die zweite Ätzstopp-Teilschicht 28 und die erste Ätzstopp-Teilschicht 26 bis zu dem leitenden Strukturelement 24. Die Öffnung 40 kann zum Beispiel einen Graben und/oder eine Durchkontaktierungsöffnung enthalten. Die Öffnung 40 kann unter Verwendung von Fotolithografie und Ätzprozessen gebildet werden. Zum Beispiel kann ein Photoresist auf der Metallkappschicht 36 gebildet werden, wie zum Beispiel mittels Aufschleudern, und kann mit einer Struktur strukturiert werden, die der Öffnung 40 entspricht, indem man den Photoresist unter Verwendung einer zweckdienlichen Fotomaske mit Licht bestrahlt. Belichtete oder unbelichtete Abschnitte des Photoresists können dann entfernt werden, je nachdem, ob ein positiver oder ein negativer Resist verwendet wird. Die Struktur des Photoresists kann dann zu der Metallkappschicht 36 und der dielektrischen Kappschicht 34 transferiert werden, wie zum Beispiel unter Verwendung eines oder mehrerer geeigneter Ätzprozesse. Der Photoresist kann zum Beispiel in einem Ashing- oder Nassabziehprozess entfernt werden. Nachdem die Struktur zu der Metallkappschicht 36 und der dielektrischen Kappschicht 34 transferiert wurde, können die Metallkappschicht 36 und die dielektrische Kappschicht 34 als eine Hartmaske verwendet werden, um die Struktur zu der Dielektrikum-Schicht 32 mit niedrigem k-Wert, der Adhäsionsschicht 30, der zweiten Ätzstopp-Teilschicht 28 und der ersten Ätzstopp-Teilschicht 26 zu transferieren, um die Öffnung 40 zu bilden, was unter Verwendung eines oder mehrerer geeigneter Ätzprozesse erfolgen kann. Der Ätzprozess kann ein reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE), induktiv-gekoppeltes Plasma (ICP)-Ätzen, dergleichen oder eine Kombination davon enthalten. Die Ätzprozesse können anisotrop sein.
  • Die Ätzprozesse für das Ätzen verschiedener Schichten können verschiedene chemische Zusammensetzungen auf der Basis der Selektivität der zu ätzenden Materialien haben, wie dem Durchschnittsfachmann ohne Weiteres klar ist. Auf der Grundlage der verschiedenen Materialien und der verschiedenen Selektivität können die zweite Ätzstopp-Teilschicht 28 und die erste Ätzstopp-Teilschicht 26 ein Ätzstopp für einen oder mehrere der Ätzprozesse sein. Als ein Beispiel kann die Dielektrikum-Schicht 32 mit niedrigem k-Wert unter Verwendung eines trockenen Plasma-Ätzprozesses unter Verwendung eines Fluorkohlenstoffgases, wie zum Beispiel Oktafluorcyclobutan (C4F8), Tetrafluormethan (CF4), Hexafluorcyclobuten (C4F6), dergleichen oder einer Kombination davon geätzt werden. Wie in 2 veranschaulicht, kann die Metallkappschicht 36 in einem oder mehreren der Ätzprozesse, die implementiert werden, um die Öffnung 40 zu bilden, aufgezehrt werden.
  • In einigen Beispielen können mehrere Photoresiststrukturierungs- und Ätzschritte ausgeführt werden, um die Öffnung 40 zu bilden, wie sie zum Beispiel in einem Dualdamaszen-Prozess ausgeführt werden können. Zum Beispiel kann ein Photoresist auf der Metallkappschicht 36 ausgebildet und mit einer Struktur strukturiert werden, die einer Durchkontaktierungsöffnung der Öffnung 40 entspricht. Ein oder mehrere Ätzprozess können dann dafür verwendet werden, mindestens teilweise durch die Dielektrikum-Schicht 32 mit niedrigem k-Wert hindurch zu ätzen, um die Struktur der Durchkontaktierungsöffnung zu der Dielektrikum-Schicht 32 mit niedrigem k-Wert zu übertragen. Dann kann ein Photoresist auf der Metallkappschicht 36 gebildet und mit einer Struktur strukturiert werden, die einem Graben der Öffnung 40 entspricht, wobei die Struktur des Grabens über der Durchkontaktierungsöffnung der Öffnung 40 liegt. Ein oder mehrere Ätzprozess können dann dafür verwendet werden, durch die Dielektrikum-Schicht 32 mit niedrigem k-Wert, die Adhäsionsschicht 30, die zweite Ätzstopp-Teilschicht 28 und die erste Ätzstopp-Teilschicht 26 hindurch zu ätzen, um das Transferieren der Struktur der Durchkontaktierungsöffnung zu jenen Schichten fortzusetzen und die Struktur des Grabens zu der Dielektrikum-Schicht 32 mit niedrigem k-Wert zu transferieren. Es können auch andere Prozesse verwendet werden, um die Öffnung 40 zu bilden.
  • 3 veranschaulicht die Bildung einer Sperrschicht 50 in der Öffnung 40 und auf einer Oberseite der dielektrischen Kappschicht 34, einer Keimschicht 52 auf der Sperrschicht 50, und eines leitenden Füllmaterials 54 (zum Beispiel eines Metalls) auf der Keimschicht 52. Die Sperrschicht 50 wird konformal in der Öffnung 40 und auf der Oberseite der dielektrischen Kappschicht 34 ausgebildet. Die Keimschicht 52 wird dann konformal auf der Sperrschicht 50 ausgebildet. Das leitende Füllmaterial 54 wird auf der Keimschicht 52 ausgebildet (wobei die Keimschicht 52 Kernbildungsstellen für die Abscheidung des leitenden Füllmaterials 54 sein und/oder haben kann) und füllt die Öffnung 40. Die Sperrschicht 50 kann Titannitrid, Titanoxid, Tantalnitrid, Tantaloxid, dergleichen oder eine Kombination davon sein oder umfassen und kann durch CVD, ALD oder eine andere Abscheidungstechnik abgeschieden werden. Die Keimschicht 52 kann Kupfer, Aluminium, Silber, Gold, Titan, Wolfram, ein anderes geeignetes Material, eine Legierung davon oder eine Kombination davon sein oder umfassen und kann durch PVD, CVD oder eine andere Abscheidungstechnik abgeschieden werden. Das leitende Füllmaterial 54 kann Kupfer, Aluminium, Wolfram, Kobalt, Ruthenium, Gold, Silber, eine Legierung davon, dergleichen oder eine Kombination davon sein oder umfassen und kann durch chemisches Plattieren, PVD, CVD oder eine andere Abscheidungstechnik abgeschieden werden.
  • 4 veranschaulicht das Entfernen von überschüssigem leitendem Füllmaterial 54, Keimschicht 52 und Sperrschicht 50 und das Entfernen der dielektrischen Kappschicht 34. Ein Planarisierungsprozess, wie zum Beispiel ein chemisch-mechanisches Polieren (CMP), kann verwendet werden, um das überschüssige leitende Füllmaterial 54, Keimschicht 52 und Sperrschicht 50 und die dielektrische Kappschicht 34 zu entfernen. Darum kann eine Metallisierungsstruktur, die das leitende Füllmaterial 54, die Keimschicht 52 und die Sperrschicht 50 umfasst, in der Öffnung 40 gebildet werden, wobei eine Oberseite koplanar mit einer Oberseite der Dielektrikum-Schicht 32 mit niedrigem k-Wert ist, wie in 4 veranschaulicht.
  • 3 und 4 veranschaulichen einen beispielhaften Prozess zum Bilden einer Metallisierungsstruktur in der Öffnung 40. Es können auch andere Prozesse und/oder Materialien implementiert werden. Zum Beispiel kann die Sperrschicht 50 weggelassen werden, wenn es nicht wahrscheinlich ist, dass das leitende Füllmaterial 54 signifikant in die Dielektrikum-Schicht 32 mit niedrigem k-Wert hinein diffundiert, wie zum Beispiel, wenn das leitende Füllmaterial 54 Titan, Wolfram, Kobalt oder Ruthenium ist. Des Weiteren kann die Keimschicht 52 je nach der Abscheidungstechnik, die zum Ablagern des leitenden Füllmaterials 54 implementiert wird, weggelassen werden. Zum Beispiel kann ein selektiver Abscheidungsprozess den frei liegenden Abschnitt der Oberseite des leitenden Strukturelements 24 (zum Beispiel eine Metallfläche) verwenden, um das leitende Füllmaterial 54 selektiv in der Öffnung 40 abzuscheiden (zum Beispiel von der Metallfläche aus zu züchten), ohne das leitende Füllmaterial 54 auf der Oberseite der dielektrischen Kappschicht 34 abzuscheiden. Zum Beispiel kann eine selektive CVD Ruthenium auf dem leitenden Strukturelement 24 in der Öffnung 40 abscheiden, ohne signifikant auf einer dielektrischen Fläche zu nukleieren. In ähnlicher Weise kann ein chemisches Plattieren Kobalt auf dem leitenden Strukturelement 24 in der Öffnung 40 abscheiden. Darum kann die Metallisierungsstruktur das leitende Füllmaterial 54 mit oder ohne Sperrschicht 50 und/oder Keimschicht 52 umfassen.
  • Des Weiteren können mehrere Abscheidungsprozesse implementiert werden, um an anderes oder das gleiche leitende Füllmaterial 54 in verschiedenen Abschnitten der Öffnung 40 abzuscheiden. Zum Beispiel kann eine Durchkontaktierung in einer Durchkontaktierungsöffnung der Öffnung 40 zum Beispiel Kobalt oder Ruthenium sein, das durch einen selektiven Abscheidungsprozess abgeschieden wird, und eine Leitung in einem Graben der Öffnung 40 kann zum Beispiel Kobalt, Wolfram oder Kupfer sein, das durch anderen Abscheidungsprozess abgeschieden wird.
  • Es können auch andere Prozesse und/oder Materialien verwendet werden, um die Metallisierungsstruktur in der Öffnung 40 zu bilden. In jeglichen Prozessen zum Bilden der Metallisierungsstruktur können jegliches überschüssiges Material und die dielektrische Kappschicht 34 durch einen Planarisierungsprozess, wie zum Beispiel ein CMP, entfernt werden, wie mit Bezug auf 4 beschrieben, um eine Oberseite der Metallisierungsstruktur koplanar mit der Oberseite der Dielektrikum-Schicht 32 mit niedrigem k-Wert zu bilden.
  • Nachdem die Metallisierungsstruktur in der Dielektrikum-Schicht 32 mit niedrigem k-Wert ausgebildet wurde, kann die Dielektrikum-Schicht 32 mit niedrigem k-Wert eine gleichmäßige Konzentration von Kohlenstoff in der gesamten Dielektrikum-Schicht 32 mit niedrigem k-Wert haben. Andere dielektrische Schichten können im Ergebnis von Plasmainduzierter Beschädigung, wie zum Beispiel infolge eines Plasma-basierten Ätzprozesses, für eine Kohlenstoffverarmung anfällig sein. Zum Beispiel kann bei einigen dielektrischen Schichten ein Plasma-basierter Ätzprozess eine Öffnung in die dielektrische Schicht ätzen, und in einer Region der dielektrischen Schicht an einer Seitenwand der Öffnung kann die dielektrische Schicht im Ergebnis der Plasma-induzierten Kohlenstoffverarmung eine reduzierte Kohlenstoffkonzentration im Vergleich zu einer anderen Region der dielektrischen Schicht, die von der Öffnung entfernt liegt, haben. In einigen Beispielen ist die Dielektrikum-Schicht 32 mit niedrigem k-Wert robuster und weniger anfällig für eine Plasma-induzierte Kohlenstoffverarmung im Ergebnis der Ätzprozesse, die die Öffnung 40 bilden. Darum kann die Dielektrikum-Schicht 32 mit niedrigem k-Wert in diesen Beispielen eine gleichmäßige Konzentration von Kohlenstoff von jeder Seitenwand der Öffnung 40 (und Metallisierungsstruktur) bis zu einer Region der Dielektrikum-Schicht 32 mit niedrigem k-Wert, die sich in einem Abstand von der jeweiligen Seitenwand befindet, haben.
  • 7 ist ein Kurvendiagramm, das Flächendichten verschiedener Elemente in der Dielektrikum-Schicht 32 mit niedrigem k-Wert gemäß einigen Ausführungsformen veranschaulicht. Das Kurvendiagramm veranschaulicht relative Flächendichten als eine Funktion der Position innerhalb der Dielektrikum-Schicht 32 mit niedrigem k-Wert. Die Dielektrikum-Schicht 32 mit niedrigem k-Wert hat eine Fläche 60, die während eines Plasma-basierten Prozesses, wie zum Beispiel einem Plasma-basierten Ätzprozess, nahe einem Plasma liegt. Das Kurvendiagramm veranschaulicht ein erstes Flächendichteprofil 200 von Sauerstoff, ein zweites Flächendichteprofil 202 von Silizium, ein drittes Flächendichteprofil 204 von Kohlenstoff und ein viertes Flächendichteprofil 206 von Stickstoff. Wie veranschaulicht, ist das dritte Flächendichteprofil 204 von Kohlenstoff in der gesamten Dielektrikum-Schicht 32 mit niedrigem k-Wert und insbesondere in einer äußeren Region 32a der Dielektrikum-Schicht 32 mit niedrigem k-Wert (zum Beispiel von der Fläche 60 in Richtung eines Inneren der Dielektrikum-Schicht 32 mit niedrigem k-Wert) gleichmäßig. Zum Vergleich wäre in anderen dielektrischen Schichten im Ergebnis der Plasma-induzierten Kohlenstoffverarmung eine Konzentration von Kohlenstoff an der Oberfläche der dielektrischen Schicht (die zum Beispiel der Fläche 60 entsprechen würde) eine niedrigste Konzentration in der dielektrischen Schicht, und die Konzentration von Kohlenstoff würde von der Oberfläche der dielektrischen Schicht in Richtung eines Inneren der dielektrischen Schicht (die zum Beispiel einer Region außerhalb der äußeren Region 32a der Dielektrikum-Schicht 32 mit niedrigem k-Wert entsprechen würde) zunehmen.
  • Wie zuvor erwähnt, kann die Dielektrikum-Schicht 32 mit niedrigem k-Wert über der Adhäsionsschicht 30 gebildet werden, und in einigen Beispielen können die Dielektrikum-Schicht 32 mit niedrigem k-Wert und die Adhäsionsschicht 30 unter Verwendung von PECVD abgeschieden werden, die ein mDEOS-Vorläufergas und ein Sauerstoff-Vorläufergas verwendet. Das Verhältnis der Strömungsrate des mDEOS-Vorläufergases zur Strömungsrate des Sauerstoff-Vorläufergases beim Abscheiden der Dielektrikum-Schicht 32 mit niedrigem k-Wert ist größer als das Verhältnis der Strömungsrate des mDEOS-Vorläufergases zur Strömungsrate des Sauerstoff-Vorläufergases beim Abscheiden der Adhäsionsschicht 30. Umgekehrt ist die Strömungsrate des Sauerstoff-Vorläufergases mit Bezug auf die Strömungsrate des mDEOS-Vorläufergases beim Abscheiden der Adhäsionsschicht 30 größer als beim Abscheiden der Dielektrikum-Schicht 32 mit niedrigem k-Wert. Darum können die Dielektrikum-Schicht 32 mit niedrigem k-Wert und die Adhäsionsschicht 30 beide Siliziumoxycarbid (SiOC) sein, und eine Konzentration von Sauerstoff in der Adhäsionsschicht 30 ist größer als eine Konzentration von Sauerstoff in der Dielektrikum-Schicht 32 mit niedrigem k-Wert. In dieser Situation kann die Adhäsionsschicht 30 eine stärkere Si-O-Bindung mit der darunter liegenden zweiten Ätzstopp-Teilschicht 28 und mit der darüberliegenden Dielektrikum-Schicht 32 mit niedrigem k-Wert bereitstellen.
  • Die Verarbeitung kann fortgesetzt werden, indem man die mit Bezug auf die 1 bis 4 beschriebenen Prozesse wiederholt, um zum Beispiel ein oder mehrere IMDs über der Dielektrikum-Schicht 32 mit niedrigem k-Wert zu bilden. Zum Beispiel kann die Verarbeitung wie oben beschrieben wiederholt werden, wobei angenommen wird, dass die Dielektrikum-Schicht 32 mit niedrigem k-Wert die dielektrische Struktur 22 ist und dass die Metallisierungsstruktur (die mindestens das leitende Füllmaterial 54 umfasst) das leitende Strukturelement 24 ist. Die Verarbeitung der 1 bis 4 kann beliebig oft wiederholt werden.
  • Einige Ausführungsformen können Vorteile realisieren. Einige Ausführungsformen können eine verringerte parasitische Kapazität erreichen. Die Dielektrikum-Schicht 32 mit niedrigem k-Wert kann einen niedrigeren k-Wert als andere herkömmliche dielektrische Schichten erreichen. Mit einem niedrigeren k-Wert kann die parasitische Kapazität von Vorrichtungen, die unter Verwendung der Metallisierungsstruktur miteinander verbunden sind (die zum Beispiel das leitende Füllmaterial 54 enthält), verringert werden, wie zum Beispiel um etwa 6 % bis 7 %. 8 ist ein Kurvendiagramm, das eine Kapazität pro Distanz (Femtofarad pro Mikrometer (fF/µm)) als eine Funktion des umgekehrten Widerstandes (1/R) für eine Anzahl von Prüfstücken eines beispielhaften Dielektrikums mit niedrigem k-Wert gemäß einigen Ausführungsformen veranschaulicht. Die Prüfstücke besaßen 6,7 % reduzierte Kapazität und reduzierten umgekehrten Widerstand im Vergleich zu Prüfstücken, die mit einem anderen Dielektrikum mit niedrigem k-Wert gebildet wurde. Die reduzierte parasitische Kapazität kann zu einer reduzierten RC-Verzögerung und höherer Geschwindigkeit der Vorrichtung führen. Des Weiteren kann, wie oben beschrieben, die Dielektrikum-Schicht 32 mit niedrigem k-Wert eine größere Härte haben. Die größere Härte kann es der Dielektrikum-Schicht 32 mit niedrigem k-Wert erlauben, mechanische Spannungen in benachbarten Schichten mit weniger Biegen oder Verziehen aufzunehmen. Darum kann ein Durchkontaktierungs-induziertes Biegen (Via Induced Bending, VIB) in der Dielektrikum-Schicht 32 mit niedrigem k-Wert reduziert werden. Eine Reduzierung des VIB kann die Spaltausfiillung für eine Metallisierung verbessern, was wiederum die Produktionsausbeute verbessern kann. Des Weiteren kann die Dielektrikum-Schicht 32 mit niedrigem k-Wert robuster sein, was zu Verbesserungen beim Spannungsdurchschlag (VBD) und zeitabhängigen Dielektrikum-Durchschlag (TDDB) führen kann. 9 ist ein Kurvendiagramm, das Ausfallraten von Prüfstücken als eine Funktion des Spannungsdurchschlags (VBD) gemäß einigen Ausführungsformen veranschaulicht. Die Prüfstücke, die gemäß im vorliegenden Text beschriebenen Ausführungsformen hergestellt wurden, besaßen eine erhöhte VBD, wie zum Beispiel um 1,5 V, im Vergleich zu Prüfstücken, die mit einer anderen Dielektrikum-Schicht mit niedrigem k-Wert hergestellt wurden. 10 ist ein Kurvendiagramm, das eine Zeit bis zum Ausfall von Prüfstücken als eine Funktion des elektrischen Feldes (E-Feld) veranschaulicht, um den TDDB von Prüfstücken zu veranschaulichen, die gemäß einigen Ausführungsformen hergestellt wurden. Die Prüfstücke, die gemäß im vorliegenden Text beschriebenen Ausführungsformen hergestellt wurden, besaßen einen besseren TDDB, wie zum Beispiel einen 10-mal besseren, im Vergleich zu Prüfstücken, die mit einer anderen Dielektrikum-Schicht mit niedrigem k-Wert hergestellt wurden. Eine Dielektrikum-Schicht mit niedrigem k-Wert, die gemäß den veranschaulichten und beschriebenen Beispielen gebildet wird, kann beim Skalieren kleiner Technologieknoten, wie zum Beispiel 5 nm und kleiner, vorteilhaft sein, obgleich eine solche Dielektrikum-Schicht mit niedrigem k-Wert auch in größeren Technologieknoten angewendet werden kann.
  • Eine Ausführungsform ist ein Verfahren. Ein Dielektrikum wird über einem Halbleitersubstrat gebildet. Das Dielektrikum hat einen k-Wert von maximal 3,9. Das Bilden des Dielektrikums enthält das Verwenden einer plasmaverstärkten chemischen Aufdampfung (PECVD). Die PECVD enthält das Strömen eines Diethoxymethylsilan (mDEOS, C5H14O2Si)-Vorläufergases, das Strömen eines Sauerstoff (O2)-Vorläufergases und das Strömen einen Trägergases. Ein Verhältnis einer Strömungsrate des mDEOS Vorläufergases zu einer Strömungsrate des Trägergases beträgt maximal 0,2.
  • Eine andere Ausführungsform ist ein Verfahren. Eine Dielektrikum-Schicht wird über einem Halbleitersubstrat ausgebildet. Eine Öffnung wird durch die dielektrische Schicht hindurch ausgebildet. Ein leitendes Strukturelement wird in der Öffnung durch die dielektrische Schicht hindurch ausgebildet. Das Bilden der dielektrischen Schicht enthält die Verwendung einer ersten plasmaverstärkten chemischen Aufdampfung (PECVD), die ein erstes Diethoxymethylsilan (mDEOS, C5H14O2Si)-Vorläufergas und ein erstes Trägergas verwendet. Während der ersten PECVD beträgt eine Strömungsrate des ersten mDEOS-Vorläufergases maximal 600 sccm, und eine Strömungsrate des ersten Trägergases beträgt mindestens 3.000 sccm.
  • Eine andere Ausführungsform ist eine Struktur. Die Struktur enthält ein Dielektrikum über einem Halbleitersubstrat und ein leitendes Strukturelement entlang einer Seitenwand des Dielektrikums. Das Dielektrikum hat einen k-Wert von maximal 3,9. Das Dielektrikum hat eine Kohlenstoffkonzentration, eine Sauerstoffkonzentration und eine Siliziumkonzentration. Die Kohlenstoffkonzentration liegt in einem Bereich von 5 Atomprozent bis 30 Atomprozent. Die Sauerstoffkonzentration liegt in einem Bereich von 40 Atomprozent bis 55 Atomprozent. Die Siliziumkonzentration liegt in einem Bereich von 30 Atomprozent bis 40 Atomprozent.
  • Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen, damit der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann leuchtet ein, dass er ohne Weiteres die vorliegende Offenbarung als eine Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile der Ausführungsformen zu erreichen, die im vorliegenden Text vorgestellt wurden. Der Fachmann erkennt ebenso, dass solche äquivalenten Konstruktionen nicht vom Wesen und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen daran vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (21)

  1. BEANSPRUCHT WIRD:
  2. Verfahren, das Folgendes umfasst: Bilden eines Dielektrikums über einem Halbleitersubstrat, wobei das Dielektrikum einen k-Wert von maximal 3,9 aufweist, wobei das Bilden des Dielektrikums die Verwendung von plasmaverstärkter chemischer Aufdampfung (PECVD) umfasst, wobei die PECVD Folgendes enthält: Strömen eines Diethoxymethylsilan (mDEOS, C5H14O2Si)-Vorläufergases, Strömen eines Sauerstoff (O2)-Vorläufergases, und Strömen eines Trägergases, wobei ein Verhältnis einer Strömungsrate des mDEOS-Vorläufergases zu einer Strömungsrate des Trägergases maximal 0,2 beträgt.
  3. Verfahren nach Anspruch 1, wobei: die Strömungsrate des mDEOS-Vorläufergases maximal beträgt 600 sccm, eine Strömungsrate des Sauerstoff-Vorläufergases in einem Bereich von 10 sccm bis 100 sccm liegt, und die Strömungsrate des Trägergases mindestens 3.000 sccm beträgt.
  4. Verfahren nach Anspruch 1 oder 2, wobei eine Leistung eines Plasmagenerators der PECVD beträgt 350 W mindestens.
  5. Verfahren nach einem der vorangehenden Ansprüche, wobei ein Druck der PECVD maximal 9,5 Torr beträgt.
  6. Verfahren nach einem der vorangehenden Ansprüche, wobei das Dielektrikum Siliziumoxycarbid enthält.
  7. Verfahren nach einem der vorangehenden Ansprüche, wobei das Dielektrikum eine erste Konzentration von Sauerstoff, eine zweite Konzentration von Silizium und eine dritte Konzentration von Kohlenstoff hat, wobei die erste Konzentration größer ist als die zweite Konzentration, wobei die zweite Konzentration größer ist als die dritte Konzentration.
  8. Verfahren, das Folgendes umfasst: Bilden einer Dielektrikum-Schicht über einem Halbleitersubstrat, wobei das Bilden der Dielektrikum-Schicht die Verwendung einer ersten plasmaverstärkten chemischen Aufdampfung (PECVD) umfasst, die ein erstes Diethoxymethylsilan (mDEOS, C5H14O2Si)-Vorläufergas und ein erstes Trägergas verwendet, wobei während der ersten PECVD: eine Strömungsrate des ersten mDEOS-Vorläufergases maximal 600 sccm beträgt, und eine Strömungsrate des ersten Trägergases mindestens 3.000 sccm beträgt, Bilden einer Öffnung durch die dielektrische Schicht, und Bilden eines leitenden Strukturelements in der Öffnung durch die dielektrische Schicht.
  9. Verfahren nach Anspruch 7 oder 8, wobei: die erste PECVD des Weiteren ein Sauerstoff-Vorläufergas verwendet, während der ersten PECVD eine Strömungsrate des Sauerstoff-Vorläufergases in einem Bereich von 10 sccm bis 100 sccm liegt, während der ersten PECVD eine Leistung eines Plasmagenerators der ersten PECVD mindestens 350 W beträgt, und während der ersten PECVD ein Druck der ersten PECVD maximal 9,5 Torr beträgt.
  10. Verfahren nach Anspruch 7 oder 8, wobei die dielektrische Schicht einen k-Wert von maximal 3,9 hat.
  11. Verfahren nach einem der vorangehenden Ansprüche 7 bis 9, wobei: das Bilden der Öffnung die Verwendung eines Plasma-basierten Ätzprozesses enthält, und nach dem Bilden des leitenden Strukturelements in der Öffnung eine Konzentration von Kohlenstoff von einer Seitenwand der dielektrischen Schicht neben dem leitenden Strukturelement zu einer Region der dielektrischen Schicht, die von der Seitenwand der dielektrischen Schicht entfernt liegt, gleichmäßig ist.
  12. Verfahren nach einem der vorangehenden Ansprüche 7 bis 10, das des Weiteren Folgendes umfasst: Bilden eines Ätzstopps über dem Halbleitersubstrat, Bilden einer Adhäsionsschicht über dem Ätzstopp, wobei die dielektrische Schicht über der Adhäsionsschicht ausgebildet wird, wobei die Öffnung durch die Adhäsionsschicht und den Ätzstopp hindurch ausgebildet wird.
  13. Verfahren nach Anspruch 11, wobei das Bilden der Adhäsionsschicht die Verwendung einer zweiten PECVD umfasst, die ein zweites mDEOS-Vorläufergas und ein zweites Trägergas verwendet, wobei während der zweiten PECVD: eine Strömungsrate des zweiten mDEOS-Vorläufergases maximal 600 sccm beträgt, und eine Strömungsrate des zweiten Trägergas mindestens 4.000 sccm beträgt.
  14. Verfahren nach einem der vorangehenden Ansprüche 7 bis 12, das des Weiteren Folgendes umfasst: Bilden einer dielektrischen Kappschicht über der dielektrischen Schicht, wobei die dielektrische Kappschicht eine Stickstoff-freie Antireflexionsschicht (NFARL) ist, und vor dem Bilden der Öffnung, Bilden einer Metallkappschicht über der dielektrischen Kappschicht.
  15. Verfahren nach einem der vorangehenden Ansprüche 7 bis 13, die des Weiteren Folgendes umfasst: Bilden einer dielektrischen Kappschicht über der dielektrischen Schicht, wobei die dielektrische Kappschicht unter Verwendung von Tetraethoxysilan (TEOS, SiC8H20O4) ausgebildet, und vor dem Bilden der Öffnung, Bilden einer Metallkappschicht über der dielektrischen Kappschicht.
  16. Struktur, die Folgendes umfasst: ein Dielektrikum über einem Halbleitersubstrat, wobei: das Dielektrikum einen k-Wert von maximal 3,9 hat, das Dielektrikum eine Kohlenstoffkonzentration, eine Sauerstoffkonzentration und eine Siliziumkonzentration hat, die Kohlenstoffkonzentration in einem Bereich von 5 Atomprozent bis 30 Atomprozent liegt, die Sauerstoffkonzentration in einem Bereich von 40 Atomprozent bis 55 Atomprozent liegt, und die Siliziumkonzentration in einem Bereich von 30 Atomprozent bis 40 Atomprozent liegt, und ein leitendes Strukturelement entlang einer Seitenwand des Dielektrikums.
  17. Struktur nach Anspruch 15, wobei: das Dielektrikum eine Konzentration von Si-C-Si-Bindungen in einem Bereich von 8 Prozent bis 50 Prozent hat, und das Dielektrikum eine Konzentration von Si-CH3-Bindungen in einem Bereich von 5 Prozent bis 40 Prozent hat.
  18. Struktur nach Anspruch 15 oder 16, wobei das Dielektrikum eine Härte in einem Bereich von 3 Gpa bis 10 GPa hat.
  19. Struktur nach einem der vorangehenden Ansprüche 15 bis 17, wobei die Sauerstoffkonzentration größer ist als die Siliziumkonzentration und die Siliziumkonzentration größer ist als die Kohlenstoffkonzentration.
  20. Struktur nach einem der vorangehenden Ansprüche 15 bis 18, wobei die Kohlenstoffkonzentration von der Seitenwand des Dielektrikums zu einer Region des Dielektrikums, die sich in einem Abstand von dem Dielektrikum befindet, gleichmäßig ist.
  21. Struktur nach einem der vorangehenden Ansprüche 15 bis 19, die des Weiteren Folgendes umfasst: einen Ätzstopp über dem Halbleitersubstrat, und eine Adhäsionsschicht über dem Ätzstopp, wobei: sich das Dielektrikum über der Adhäsionsschicht befindet, und das leitende Strukturelement entlang jeweiliger Seitenwände der Adhäsionsschicht und des Ätzstopps verläuft.
DE102018108893.0A 2017-11-28 2018-04-15 Dielektrikum mit niedrigem k-Wert und Prozesse ihrer Herstellung Pending DE102018108893A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762591536P 2017-11-28 2017-11-28
US62/591,536 2017-11-28
US15/944,627 US10910216B2 (en) 2017-11-28 2018-04-03 Low-k dielectric and processes for forming same
US15/944,627 2018-04-03

Publications (1)

Publication Number Publication Date
DE102018108893A1 true DE102018108893A1 (de) 2019-05-29

Family

ID=66442427

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102018108893.0A Pending DE102018108893A1 (de) 2017-11-28 2018-04-15 Dielektrikum mit niedrigem k-Wert und Prozesse ihrer Herstellung

Country Status (5)

Country Link
US (3) US10910216B2 (de)
KR (1) KR102263321B1 (de)
CN (1) CN110034008B (de)
DE (1) DE102018108893A1 (de)
TW (1) TWI748140B (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220359373A1 (en) * 2021-05-06 2022-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for manufacturing the same

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102451171B1 (ko) 2018-01-25 2022-10-06 삼성전자주식회사 반도체 소자
US10672652B2 (en) * 2018-06-29 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Gradient atomic layer deposition
KR102521658B1 (ko) * 2018-09-03 2023-04-13 삼성전자주식회사 반도체 칩 및 이의 제조 방법
US11322397B2 (en) * 2018-10-30 2022-05-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices including formation of adhesion enhancement layer
US10916470B2 (en) * 2019-03-01 2021-02-09 Globalfoundries Inc. Modified dielectric fill between the contacts of field-effect transistors
US11694899B2 (en) * 2020-01-10 2023-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structures and methods and apparatuses for forming the same
KR20210099464A (ko) * 2020-02-04 2021-08-12 쓰리엠 이노베이티브 프로퍼티즈 캄파니 코일 조립체 및 코일을 기판에 접속시키는 방법
US11610811B2 (en) * 2020-06-16 2023-03-21 Nanya Technology Corporation Semiconductor device with covering liners and method for fabricating the same
US11967498B2 (en) * 2020-06-29 2024-04-23 Applied Materials, Inc. Systems and methods for depositing low-k dielectric films
US11515154B2 (en) * 2020-10-27 2022-11-29 Applied Materials, Inc. Selective deposition of a passivation film
JP2022143319A (ja) * 2021-03-17 2022-10-03 キオクシア株式会社 半導体装置およびその製造方法
CN114093813A (zh) * 2022-01-24 2022-02-25 澳芯集成电路技术(广东)有限公司 一种用于半导体器件的接触孔的制作方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6498088B1 (en) * 2000-11-09 2002-12-24 Micron Technology, Inc. Stacked local interconnect structure and method of fabricating same
SG98468A1 (en) * 2001-01-17 2003-09-19 Air Prod & Chem Organosilicon precursors for interlayer dielectric films with low dielectric constants
US6583048B2 (en) 2001-01-17 2003-06-24 Air Products And Chemicals, Inc. Organosilicon precursors for interlayer dielectric films with low dielectric constants
KR100416596B1 (ko) * 2001-05-10 2004-02-05 삼성전자주식회사 반도체 소자의 연결 배선 형성 방법
US6440838B1 (en) * 2001-11-20 2002-08-27 Taiwan Semiconductor Manufacturing Co., Ltd Dual damascene structure employing laminated intermediate etch stop layer
US6734116B2 (en) * 2002-01-11 2004-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. Damascene method employing multi-layer etch stop layer
US6593225B1 (en) * 2002-03-05 2003-07-15 Silicon Integrated Systems Corp. Method of forming a stacked dielectric layer on a semiconductor substrate having metal patterns
US20030211244A1 (en) * 2002-04-11 2003-11-13 Applied Materials, Inc. Reacting an organosilicon compound with an oxidizing gas to form an ultra low k dielectric
EP1504138A2 (de) * 2002-05-08 2005-02-09 Applied Materials, Inc. Verfahren zur härtung von filmen niedriger dielektrizitätskonstante mit einem elektronenstrahl
US6713873B1 (en) 2002-11-27 2004-03-30 Intel Corporation Adhesion between dielectric materials
US7132369B2 (en) * 2002-12-31 2006-11-07 Applied Materials, Inc. Method of forming a low-K dual damascene interconnect structure
US20050037153A1 (en) * 2003-08-14 2005-02-17 Applied Materials, Inc. Stress reduction of sioc low k films
US7611996B2 (en) 2004-03-31 2009-11-03 Applied Materials, Inc. Multi-stage curing of low K nano-porous films
US7344972B2 (en) * 2004-04-21 2008-03-18 Intel Corporation Photosensitive dielectric layer
US20070232062A1 (en) * 2006-03-31 2007-10-04 Takeshi Nogami Damascene interconnection having porous low k layer followed by a nonporous low k layer
CN101416293B (zh) 2006-03-31 2011-04-20 应用材料股份有限公司 用于介电膜层的阶梯覆盖与图案加载
US8637396B2 (en) 2008-12-01 2014-01-28 Air Products And Chemicals, Inc. Dielectric barrier deposition using oxygen containing precursor
KR20120080926A (ko) 2011-01-10 2012-07-18 삼성전자주식회사 다공성 저유전막을 포함하는 반도체 소자의 제조방법
US8513081B2 (en) 2011-10-13 2013-08-20 International Business Machines Corporation Carbon implant for workfunction adjustment in replacement gate transistor
US9040399B2 (en) 2011-10-27 2015-05-26 International Business Machines Corporation Threshold voltage adjustment for thin body MOSFETs
US9105570B2 (en) 2012-07-13 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for introducing carbon to a semiconductor structure
CN103871959B (zh) * 2012-12-17 2017-11-03 中芯国际集成电路制造(上海)有限公司 互连结构及其制造方法
US9129965B2 (en) * 2013-03-14 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
CN105575885B (zh) * 2014-10-14 2021-07-06 联华电子股份有限公司 半导体元件及其制作方法
US9299939B1 (en) * 2014-12-09 2016-03-29 International Business Machines Corporation Formation of CMOS device using carbon nanotubes
US9761488B2 (en) 2015-07-17 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method for cleaning via of interconnect structure of semiconductor device structure
US9659811B1 (en) * 2016-07-07 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Manufacturing method of semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220359373A1 (en) * 2021-05-06 2022-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for manufacturing the same
US11776895B2 (en) * 2021-05-06 2023-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for manufacturing the same

Also Published As

Publication number Publication date
US20200006059A1 (en) 2020-01-02
TWI748140B (zh) 2021-12-01
US11062901B2 (en) 2021-07-13
CN110034008A (zh) 2019-07-19
KR20190062135A (ko) 2019-06-05
CN110034008B (zh) 2021-08-24
US10910216B2 (en) 2021-02-02
TW201925517A (zh) 2019-07-01
US20190164748A1 (en) 2019-05-30
KR102263321B1 (ko) 2021-06-15
US20210183646A1 (en) 2021-06-17

Similar Documents

Publication Publication Date Title
DE102018108893A1 (de) Dielektrikum mit niedrigem k-Wert und Prozesse ihrer Herstellung
DE112017003172B4 (de) Bildung eines Luftspalt-Abstandhalters für nanoskalige Halbleiterbauelemente und Halbleitervorrichtung
DE102017207873B4 (de) Verfahren zum Bilden eines Luftspalts für eine Halbleitervorrichtung
DE102017110846B4 (de) Halbleiterstruktur und Verfahren zu ihrer Herstellung
DE102016114705B4 (de) Ätzstoppschicht für Halbleiter-Bauelemente
DE102014119127B4 (de) Verbindungsstruktur und Verfahren zum Ausbilden derselben
DE102015112267B4 (de) Verfahren und struktur für finfet
DE102017127530A1 (de) Verbindungsstruktur und Verfahren
DE102017117971B4 (de) Verfahren zur Herstellung eines Halbleiter-Bauelements
DE102016119018A1 (de) Zwischenverbindungsaufbau und -verfahren
DE102019116606B4 (de) Multi-gate-vorrichtung und zugehörige verfahren
DE102015107271A1 (de) Ätzstoppschicht in integrierten Schaltungen
DE102017117942A1 (de) Multi-Gate-Vorrichtung und Herstellungsverfahren dafür
DE102017124072B4 (de) Zusammenschaltungsstruktur für halbleitervorrichtung und verfahren zu ihrer herstellung
DE102018124819A1 (de) Verfahren zum Steuern eines Ende-Zu-Ende-Abstands in einer Halbleitervorrichtung
DE102017117819A1 (de) Eine verbesserte dielektrische schicht für die halbleiterherstellung
DE102020111378B4 (de) Reduzierte rc-verzögerung in halbleitervorrichtungen
DE102017123948B4 (de) Umschlossene epitaxiale struktur und verfahren
DE102020130964A1 (de) Vertikal ausgerichteter komplementärer transistor
DE102013104368A1 (de) Verfahren für die Ausbildung einer Verbindungsstruktur
DE102017117865A1 (de) Verbindungsstruktur und zugehörige Verfahren
DE102020127451B4 (de) Verfahren zur Bildung einer rückseitigen Langkanalstromschienenvorrichtung und zugehörige Halbleitervorrichtung
DE102018206438B4 (de) Verfahren zur Herstellung von Kontaktstrukturen
DE102017127364B4 (de) Verfahren zur herstellung eines halbleiter-bauelements
DE102016114724A1 (de) Verfahren zum Ausbilden von Gräben mit unterschiedlichen Tiefen

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication