DE102018107891A1 - Bitleitungs-Logikschaltkreise und Verfahren - Google Patents

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Jonathan Tsung-Yung Chang
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Abstract

Ein Schaltkreis weist Folgendes auf: einen Spannungsknoten; eine Mehrzahl von Speicherzellen; eine Bitleitung, die mit der Mehrzahl von Speicherzellen verbunden ist; und eine Verknüpfungsschaltung, die zwischen den Spannungsknoten und die Bitleitung geschaltet ist. Die Verknüpfungsschaltung ist so eingerichtet, dass sie in Reaktion auf einen Spannungspegel auf der Bitleitung den Spannungsknoten mit der Bitleitung verbindet.

Description

  • Hintergrund
  • Der Zugriff auf Daten in einer Speicheranordnung umfasst Lese- und Schreiboperationen, die Geschwindigkeiten haben, die von der Speicherzellen-Art, dem Speicherschaltkreis-Entwurf, den Höhen des parasitären Widerstands und der parasitären Kapazität, den Betriebsspannungen und den Temperatur- und Herstellungsprozess-Schwankungen abhängig sind. Die Gesamtgeschwindigkeit eines Systems, das eine Speicheranordnung aufweist, beruht gelegentlich auf den Speicherzugriffsgeschwindigkeiten.
  • In zahlreichen Anwendungsbereichen werden Speicherschaltkreise mit niedrigen Spannungen betrieben, um den Energieverbrauch und die Wärmeerzeugung zu begrenzen. Wenn die Betriebsspannungen abnehmen, nehmen normalerweise auch die Schaltkreisgeschwindigkeiten und somit die Speicherzugriffsgeschwindigkeiten ab.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1 ist ein Schaltbild eines Speicherschaltkreises gemäß einigen Ausführungsformen.
    • 2A ist ein Schaltbild eines Speicherschaltkreises gemäß einigen Ausführungsformen.
    • 2B ist eine grafische Darstellung von Betriebsparametern eines Speicherschaltkreises gemäß einigen Ausführungsformen.
    • 3A ist ein Schaltbild eines Speicherschaltkreises gemäß einigen Ausführungsformen.
    • 3B ist eine grafische Darstellung von Betriebsparametern eines Speicherschaltkreises gemäß einigen Ausführungsformen.
    • 4 ist ein Schaltbild eines Speicherschaltkreises gemäß einigen Ausführungsformen.
    • 5 ist ein Schaltbild eines Speicherschaltkreises gemäß einigen Ausführungsformen.
    • 6A ist ein Schaltbild eines Speicherschaltkreises gemäß einigen Ausführungsformen.
    • 6B ist ein Schaltbild eines Speicherschaltkreises gemäß einigen Ausführungsformen.
    • 7 ist ein Ablaufdiagramm eines Verfahrens zum Vorspannen einer Bitleitung gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten, Werte, Operationen, Materialien, Anordnungen oder dergleichen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Es werden auch andere Komponenten, Werte, Operationen, Materialien, Anordnungen oder dergleichen in Betracht gezogen. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Das Bauelement kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Bei verschiedenen Ausführungsformen weist ein Speicherschaltkreis eine Verknüpfungsschaltung auf, die zwischen einen Spannungsknoten und eine Bitleitung für eine Mehrzahl von Speicherzellen geschaltet ist. Die Verknüpfungsschaltung weist ein Logikelement auf, das eine Bitleitungsspannung als eine Eingabe empfängt und veranlassen kann, dass die Bitleitung mit dem Spannungsknoten verbunden wird. Während einer Schreib-, Vorlade- oder anderen Operation spannt eine Schreibschaltung die Bitleitung auf einen Vorspannungspegel vor. Die Verknüpfungsschaltung ist so konfiguriert, dass sie, wenn sich die Bitleitungsspannung dem Vorspannungspegel nähert, so auf die Bitleitungsspannung reagiert, dass sie die Bitleitung mit dem Spannungsknoten verbindet, sodass der Strom, der zum Vorspannen der Bitleitung verfügbar ist, über einen Strompegel hinaus erhöht wird, der von der Schreibschaltung allein bereitgestellt wird. Im Vergleich zu Ansätzen, bei denen der verfügbare Strom nicht erhöht wird, lässt die Verknüpfungsschaltung die Bitleitung sich dem Vorspannungspegel schneller nähern, sodass die Gesamt-Betriebsgeschwindigkeit des Speicherschaltkreises erhöht wird und eine niedrigere Betriebsspannung bei einer gegebenen Betriebsfrequenz ermöglicht wird.
  • 1 ist ein Schaltbild eine Speicherschaltkreises 100 gemäß einigen Ausführungsformen. Der Speicherschaltkreis 100 weist eine Schreibschaltung 110 und eine Mehrzahl von Speicherzellen 120 auf. Die Schreibschaltung 110 und die Mehrzahl von Speicherzellen 120 sind jeweils mit einer Bitleitung BL und mit einer Bitleitung elektrisch verbunden, die nachstehend als eine Bitleitungsschiene BLB bezeichnet wird und ein komplementäres Signal von BL hat. Eine Verknüpfungsschaltung 130A weist Eingangsanschlüsse A1 und A2 auf und ist mit der Bitleitung BL, einem Spannungsknoten VN1 und einem Spannungsknoten VN2 elektrisch verbunden. Eine Verknüpfungsschaltung 130B weist Eingangsanschlüsse B1 und B2 auf und ist mit der Bitleitung BLB, einem Spannungsknoten VN1 und einem Spannungsknoten VN2 elektrisch verbunden.
  • Zwei oder mehr Schaltkreiselemente werden als elektrisch verbundene Schaltkreiselemente angesehen, die auf Grund einer direkten elektrischen Verbindung oder einer elektrischen Verbindung, die ein oder mehrere weitere Schaltkreiselemente aufweist und dadurch gesteuert werden kann, z. B. mit einem Transistor oder einem anderen Schaltelement resistiv oder offen gemacht wird.
  • Der Speicherschaltkreis 100 ist Bestandteil eines Speichermakros, z. B. eines Speichermakros mit einem Speicherschaltkreis 600A, der später unter Bezugnahme auf 6A beschrieben wird, oder eines Speichermakros mit einem Speicherschaltkreis 600B, der später unter Bezugnahme auf 6B beschrieben wird, die jeweils eine oder mehrere zusätzliche Komponenten aufweisen, z. B. mindestens eine Mehrzahl von Speicherzellen (nicht dargestellt) zusätzlich zu einer Mehrzahl von Speicherzellen 120.
  • Der Spannungsknoten VN1 ist ein Referenzknoten, der so konfiguriert ist, dass er einen Referenzspannungspegel VSS des Speicherschaltkreises 100 führt. Bei einigen Ausführungsformen ist der Speicherschaltkreis 100 Teil eines größeren Systems, und der Referenzspannungspegel des Speicherschaltkreises 100 entspricht einem Referenzspannungspegel des Systems. Bei einigen Ausführungsformen ist der Speicherschaltkreis 100 Teil eines größeren Systems, und der Referenzspannungspegel des Speicherschaltkreises 100 entspricht einem Speicher-spezifischen Referenzspannungspegel. Bei einigen Ausführungsformen ist die Referenzspannung VSS eine Erdspannung, die einen Erdspannungspegel hat.
  • Der Spannungsknoten VN2 ist ein Versorgungsspannungsknoten, der so konfiguriert ist, dass er eine Versorgungsspannung VDD führt, die einen Versorgungsspannungspegel hat, der einem Betriebsspannungspegel des Speicherschaltkreises 100 entspricht. Bei einigen Ausführungsformen ist der Speicherschaltkreis 100 Teil eines größeren Systems, z. B. eines Ein-Chip-Systems, und der Betriebsspannungspegel des Speicherschaltkreises 100 entspricht einem Betriebsspannungspegel des Systems. Bei einigen Ausführungsformen ist der Speicherschaltkreis 100 Teil eines größeren Systems, und der Betriebsspannungspegel des Speicherschaltkreises 100 entspricht einem Speicher-spezifischen Betriebsspannungspegel.
  • Bei einigen Ausführungsformen entspricht der Versorgungsspannungspegel einem logischen High-Zustand, und der Referenzspannungspegel entspricht einem logischen Low-Zustand.
  • Die Schreibschaltung 110 ist so konfiguriert, dass sie die Spannungspegel auf den Bitleitungen BL und BLB in Reaktion auf ein oder mehrere Steuersignale (nicht dargestellt) vorspannt. Die Schreibschaltung 110 ist so konfiguriert, dass sie die Versorgungsspannung VDD und die Referenzspannung VSS empfängt und die Bitleitung BL und/oder die Bitleitung BLB auf den Vorspannungspegel vorspannt, der dem Versorgungsspannungspegel oder dem Referenzspannungspegel entspricht.
  • Bei einigen Ausführungsformen ist die Schreibschaltung 110 so konfiguriert, dass sie bei einer Schreiboperation in dem Speicherschaltkreis 100 die Bitleitung BL oder BLB auf den Versorgungsspannungspegel vorspannt und die jeweils andere Bitleitung BL oder BLB auf den Referenzspannungspegel vorspannt. Bei einigen Ausführungsformen ist die Schreibschaltung 110 so konfiguriert, dass sie bei einer Lese-Operation in dem Speicherschaltkreis 100 die Bitleitung BL und/oder BLB durch Vorspannen der Bitleitung BL und/oder BLB entweder auf den Versorgungsspannungspegel oder auf den Referenzspannungspegel vorlädt.
  • Bei Betrieb umfasst das Vorspannen einer Bitleitung, z. B. einer der Bitleitungen BL und BLB, auf einen Spannungspegel, z. B. den Versorgungsspannungspegel oder den Referenzspannungspegel, entweder das Veranlassen, dass ein Bitleitungs-Spannungspegel den Spannungspegel erreicht, oder das Veranlassen, dass sich der Bitleitungs-Spannungspegel zwar dem Spannungspegel nähert, aber ihn nicht erreicht.
  • Bei Betrieb umfasst das Vorspannen der Bitleitung BL unter Verwendung der Schreibschaltung 110 das Steuern eines Spannungspegels auf der Bitleitung BL auf den Vorspannungspegel mit einem Strom IBL. Wenn der Spannungspegel auf der Bitleitung BL niedriger als der Vorspannungspegel, z. B. der Versorgungsspannungspegel, ist, hat der Strom IBL einen positiven Wert. Wenn der Spannungspegel auf der Bitleitung BL höher als der Vorspannungspegel, z. B. der Referenzspannungspegel, ist, hat der Strom IBL einen negativen Wert.
  • Bei Betrieb umfasst das Vorspannen der Bitleitung BLB unter Verwendung der Schreibschaltung 110 das Steuern eines Spannungspegels auf der Bitleitung BLB auf den Vorspannungspegel mit einem Strom IBLB. Wenn der Spannungspegel auf der Bitleitung BLB niedriger als der Vorspannungspegel, z. B. der Versorgungsspannungspegel, ist, hat der Strom IBLB einen positiven Wert. Wenn der Spannungspegel auf der Bitleitung BLB höher als der Vorspannungspegel, z. B. der Referenzspannungspegel, ist, hat der Strom IBLB einen negativen Wert.
  • Die Bitleitungen BL und BLB sind leitfähige Leitungen, die die Vorspannungspegel an die und/oder von jeder Speicherzelle der Mehrzahl von Speicherzellen 120 übertragen können, wobei die Bitleitungen BL und BLB der Mehrzahl von Speicherzellen 120 entsprechen. Der Speicherschaltkreis 100 ist so konfiguriert, dass bei einer Schreiboperation die Bitleitungen BL und BLB Spannungspegel haben, die komplementären logischen Zuständen entsprechen.
  • Die Mehrzahl von Speicherzellen 120 umfasst elektrische, elektromechanische, elektromagnetische und/oder andere Bauelemente (nicht einzeln bezeichnet), die so konfiguriert sind, dass sie Bitdaten speichern, die durch logische Zustände dargestellt sind. Die logischen Zustände der Speicherzellen der Mehrzahl von Speicherzellen 120 können in einer Schreiboperation programmiert werden und in einer Lese-Operation erkannt werden.
  • Bei einigen Ausführungsformen entspricht ein logischer Zustand einem Spannungspegel einer elektrischen Ladung, die in einer gegebenen Speicherzelle gespeichert ist. Bei einigen Ausführungsformen entspricht ein logischer Zustand einer physikalischen Eigenschaft, z. B. einem Widerstand oder einer magnetischen Orientierung, einer Komponente einer gegebenen Speicherzelle.
  • Bei einigen Ausführungsformen umfasst die Mehrzahl von Speicherzellen 120 SRAM-Zellen (SRAM: statistischer Direktzugriffsspeicher). Bei verschiedenen Ausführungsformen sind die SRAM-Zellen Fünf-Transistor(5T)-SRAM-Zellen, Sechs-Transistor(6T)-SRAM-Zellen, Acht-Transistor(8T)-SRAM-Zellen, Neun-Transistor(9T)-SRAM-Zellen oder SRAM-Zellen mit anderen Anzahlen von Transistoren. Bei einigen Ausführungsformen umfasst die Mehrzahl von Speicherzellen 120 DRAM-Zellen (DRAM: dynamischer Direktzugriffsspeicher) oder andere Arten von Speicherzellen, die in der Lage sind, Bitdaten zu speichern.
  • Die Mehrzahl von Speicherzellen 120 umfasst eine Spalte von Speicherzellen oder einen Teil einer Spalte von Speicherzellen. Bei einigen Ausführungsformen umfasst die Mehrzahl von Speicherzellen 120 eine Anzahl von Speicherzellen, die in dem Bereich von 128 bis 1024 liegt. Bei einigen Ausführungsformen umfasst die Mehrzahl von Speicherzellen 120 256 Speicherzellen. Bei einigen Ausführungsformen umfasst die Mehrzahl von Speicherzellen 120 512 Speicherzellen. Bei einigen Ausführungsformen umfasst die Mehrzahl von Speicherzellen 120 weniger als 128 Speicherzellen. Bei einigen Ausführungsformen umfasst die Mehrzahl von Speicherzellen 120 mehr als 1024 Speicherzellen.
  • Da ein Speichermakro mit dem Speicherschaltkreis 100 einen oder mehrere Schaltkreise umfasst, die mit jeder Speicherzelle der Mehrzahl von Speicherzellen 120 interagieren können, wird in einigen Fällen bei einer kleineren Anzahl von Speicherzellen als 128 die Leistungsfähigkeit des Speichermakros verringert.
  • Da die Bitleitungen BL und BLB der Mehrzahl von Speicherzellen 120 entsprechen, nehmen Längen und Widerstandswerte der Bitleitungen BL und BLB mit steigender Anzahl von Speicherzellen der Mehrzahl von Speicherzellen 120 zu. Bei einer Anzahl von Speicherzellen, die größer als 1024 ist, nehmen die Auswirkungen des Bitleitungswiderstands auf Schreib- und Lese-Operationen in der Mehrzahl von Speicherzellen 120 zu.
  • Die Verknüpfungsschaltung 130A weist einen Logikschaltkreis 131A mit einem Eingangsanschluss A1 und einen Logikschaltkreis 132A mit einem Eingangsanschluss A2 auf. Die Logikschaltkreise 131A und 132A haben jeweils einen weiteren Eingangsanschluss, der elektrisch mit der Bitleitung BL verbunden ist. Ein Ausgangsanschluss des Logikschaltkreises 131A ist mit einem Steueranschluss eines Schaltelements 133A elektrisch verbunden, und ein Ausgangsanschluss des Logikschaltkreises 132A ist mit einem Steueranschluss eines Schaltelements 134A elektrisch verbunden.
  • Die Logikschaltkreise 131A und 132A weisen jeweils ein oder mehrere Logik-Gates auf, und sie sind so konfiguriert, dass sie in Reaktion auf Spannungspegel, die logische Zustände darstellen, die an den Eingangsanschlüssen empfangen werden, ein Schaltsignal an dem Ausgangsanschluss erzeugen, das einen Spannungspegel hat, der einen logischen Zustand darstellt. Bei verschiedenen Ausführungsformen weisen die Logikschaltkreise 131A und 132A einen Inverter, ein ODER-Gate, ein NOR-Gate, ein UND-Gate und/oder ein NAND-Gate oder ein anderes logisches Gate auf, das zum Anwenden eines logischen Schemas geeignet ist.
  • Das Schaltelement 133A weist Anschlüsse auf, die mit der Bitleitung BL und dem Spannungsknoten VN1 elektrisch verbunden sind, und es ist so konfiguriert, dass es in Reaktion auf einen Spannungspegel des Schaltsignals an dem Steueranschluss des Schaltelements 133A die Bitleitung BL elektrisch mit dem Spannungsknoten VN1 verbindet. Das Schaltelement 134A weist Anschlüsse auf, die mit der Bitleitung BL und dem Spannungsknoten VN2 elektrisch verbunden sind, und es ist so konfiguriert, dass es in Reaktion auf einen Spannungspegel des Schaltsignals an dem Steueranschluss des Schaltelements 134A die Bitleitung BL elektrisch mit dem Spannungsknoten VN2 verbindet.
  • Die Schaltelemente 133A und 134A weisen jeweils eine oder mehrere elektrische oder elektromechanische Strukturen auf, die in der Lage sind, in Reaktion auf Spannungspegel, die logische Zustände darstellen, die an dem Steueranschluss empfangen werden, elektrische Verbindungen zwischen zwei oder mehr Anschlüssen herzustellen oder zu trennen. Bei verschiedenen Ausführungsformen weisen die Schaltelemente 133A und 134A einen Transistor und/oder ein Übertragungs-Gate und/oder ein anderes Bauelement auf, das zum Steuern von elektrischen Verbindungen geeignet ist.
  • Bei verschiedenen Ausführungsformen ist ein Transistor ein Feldeffekttransistor (FET), ein Metalloxidhalbleiter-Feldeffekttransistor (MOSFET), ein Finnen-Feldeffekttransistor (FinFET), ein n-Transistor, ein p-Transistor, ein Transistor mit vertikalem Gate, ein Bipolartransistor oder ein anderer Transistortyp oder eine Kombination davon.
  • Der Logikschaltkreis 131A ist so konfiguriert, dass er das Schaltelement 133A veranlasst, in Reaktion auf den Spannungspegel auf der Bitleitung BL und den Referenzspannungspegel, der einem logischen Low-Zustand entspricht, die Bitleitung BL elektrisch mit dem Spannungsknoten VN1 zu verbinden. Bei Betrieb wird der Spannungspegel auf der Bitleitung BL, der dem logischen Low-Zustand entspricht, von der Differenz zwischen dem Spannungspegel auf der Bitleitung BL und dem Referenzspannungspegel bestimmt, der kleiner als ein oder gleich einem Schwellenwert ist. Bei einigen Ausführungsformen wird der Schwellenwert von einer Schwellenspannung eines Transistors in dem Logikschaltkreis 131A bestimmt.
  • Bei Betrieb entspricht der Spannungspegel auf der Bitleitung BL, der gleich dem Referenzspannungspegel ist oder innerhalb des Schwellenwerts des Referenzspannungspegels liegt, einem ersten logischen Zustand des Schaltsignals an dem Ausgangsanschluss des Logikschaltkreises 131A, und der Spannungspegel auf der Bitleitung BL, der um mehr als der Schwellenwert größer als der Referenzspannungspegel ist, entspricht einem zweiten logischen Zustand des Schaltsignals an dem Ausgangsanschluss des Logikschaltkreises 131A.
  • Das Schaltelement 133A ist so konfiguriert, dass es bei Betrieb in Reaktion darauf, dass das Schaltsignal an dem Ausgangsanschluss des Logikschaltkreises 131A den ersten logischen Zustand hat, die Bitleitung BL elektrisch mit dem Spannungsknoten VN1 verbindet, und dass es in Reaktion darauf, dass das Schaltsignal an dem Ausgangsanschluss des Logikschaltkreises 131A den zweiten logischen Zustand hat, die Bitleitung BL elektrisch von dem Spannungsknoten VN1 trennt.
  • Der Logikschaltkreis 132A ist so konfiguriert, dass er das Schaltelement 134A veranlasst, in Reaktion auf den Spannungspegel auf der Bitleitung BL und den Versorgungsspannungspegel, der einem logischen High-Zustand entspricht, die Bitleitung BL elektrisch mit dem Spannungsknoten VN2 zu verbinden. Bei Betrieb wird der Spannungspegel auf der Bitleitung BL, der dem logischen High-Zustand entspricht, von der Differenz zwischen dem Spannungspegel auf der Bitleitung BL und dem Versorgungsspannungspegel bestimmt, der kleiner als ein oder gleich einem Schwellenwert ist. Bei einigen Ausführungsformen wird der Schwellenwert von einer Schwellenspannung eines Transistors in dem Logikschaltkreis 132A bestimmt.
  • Bei Betrieb entspricht der Spannungspegel auf der Bitleitung BL, der gleich dem Versorgungsspannungspegel ist oder innerhalb des Schwellenwerts des Versorgungsspannungspegels liegt, einem ersten logischen Zustand des Schaltsignals an dem Ausgangsanschluss des Logikschaltkreises 132A, und der Spannungspegel auf der Bitleitung BL, der um mehr als der Schwellenwert kleiner als der Versorgungsspannungspegel ist, entspricht einem zweiten logischen Zustand des Schaltsignals an dem Ausgangsanschluss des Logikschaltkreises 132A.
  • Das Schaltelement 134A ist so konfiguriert, dass es bei Betrieb in Reaktion darauf, dass das Schaltsignal an dem Ausgangsanschluss des Logikschaltkreises 132A den ersten logischen Zustand hat, die Bitleitung BL elektrisch mit dem Spannungsknoten VN2 verbindet, und dass es in Reaktion darauf, dass das Schaltsignal an dem Ausgangsanschluss des Logikschaltkreises 132A den zweiten logischen Zustand hat, die Bitleitung BL elektrisch von dem Spannungsknoten VN2 trennt.
  • Bei einigen Ausführungsformen hat bei Betrieb die Bitleitung BL einen ersten Spannungspegel, der einem ersten logischen Zustand entspricht, und die Schreibschaltung 110 steuert den Spannungspegel auf der Bitleitung BL auf einen Vorspannungspegel, der einem zweiten logischen Zustand entspricht, der von dem ersten logischen Zustand verschieden ist. Die Verknüpfungsschaltung 130A ist so konfiguriert, dass sie auf den ersten Spannungspegel auf der Bitleitung BL dadurch reagiert, dass sie die Bitleitung BL elektrisch von dem Spannungsknoten VN1 oder VN2, der den Vorspannungspegel führt, getrennt hält, und dass sie darauf, dass sich der Spannungspegel auf der Bitleitung BL dem Vorspannungspegel nähert, so reagiert, dass sie die Bitleitung BL elektrisch mit dem Spannungsknoten VN1 oder VN2 verbindet, der den Vorspannungspegel führt.
  • Beim Entladen verbindet der Logikschaltkreis 131A in Reaktion darauf, dass sich der Spannungspegel auf der Bitleitung BL dem Referenzspannungspegel nähert, die Bitleitung BL elektrisch mit dem Spannungsknoten VN1, und ein Strom IA1 fließt so lange von der Bitleitung BL über das Schaltelement 133A zu dem Spannungsknoten VN1, bis der Spannungspegel auf der Bitleitung BL gleich dem Referenzspannungspegel ist. Beim Entladen wird der Strom IA1, der von der Verknüpfungsschaltung 130A bereitgestellt wird, zu dem (negativen) Strom IBL addiert, der von der Schreibschaltung 110 bereitgestellt wird, wie vorstehend dargelegt worden ist, sodass der Gesamtstrom, der zum Steuern der Bitleitung BL auf den Referenzspannungspegel zur Verfügung steht, im Vergleich zu dem Gesamtstrom bei Ansätzen erhöht wird, bei denen kein Strom zu dem Schreibschaltungsstrom addiert wird.
  • Beim Laden verbindet der Logikschaltkreis 132A in Reaktion darauf, dass sich der Spannungspegel auf der Bitleitung BL dem Versorgungsspannungspegel nähert, die Bitleitung BL elektrisch mit dem Spannungsknoten VN2, und ein Strom IA2 fließt so lange von dem Spannungsknoten VN2 zu der Bitleitung BL, bis der Spannungspegel auf der Bitleitung BL gleich dem Versorgungsspannungspegel ist. Beim Laden wird der Strom IA2, der von der Verknüpfungsschaltung 130A bereitgestellt wird, zu dem (positiven) Strom IBL addiert, der von der Schreibschaltung 110 bereitgestellt wird, wie vorstehend dargelegt worden ist, sodass der Gesamtstrom, der zum Steuern der Bitleitung BL auf den Versorgungsspannungspegel zur Verfügung steht, im Vergleich zu dem Gesamtstrom bei Ansätzen erhöht wird, bei denen kein Strom zu dem Schreibschaltungsstrom addiert wird.
  • Durch Erhöhen der Entlade- und Ladeströme erhöht der Speicherschaltkreis 100 mit der Verknüpfungsschaltung 130A bei Betrieb die Geschwindigkeiten, mit der die Bitleitung BL auf den Vorspannungspegel vorgespannt wird, im Vergleich zu den Geschwindigkeiten bei Ansätzen, bei denen kein Strom zu dem Schreibschaltungsstrom addiert wird.
  • Dadurch, dass die Verknüpfungsschaltung 130A so konfiguriert ist, dass sie in Reaktion auf den Spannungspegel auf der Bitleitung BL die Bitleitung BL elektrisch mit einem der Spannungsknoten VN1 und VN2 verbindet, startet die Verknüpfungsschaltung 130A bei Betrieb effektiv selbst, sodass keine Zeitsteuerschemata und -schaltungen benötigt werden, die bei anderen Ansätzen zum Erhöhen der Bitleitungsströme über die Schreibschaltungsströme verwendet werden. Im Vergleich zu anderen Ansätzen, bei denen Zeitsteuerschemata und -schaltungen verwendet werden, ist der Speicherschaltkreis 100 mit der Verknüpfungsschaltung 130A weniger komplex, nimmt weniger Platz ein und verbraucht in einigen Fällen weniger Energie.
  • Die Verknüpfungsschaltung 130A ist so konfiguriert, dass sie ein Aktivierungssignal ENB an dem Eingangsanschluss A1 und ein Aktivierungssignal EN an dem Eingangsanschluss A2 empfängt. Der Logikschaltkreis 131A ist dadurch so konfiguriert, dass er in Reaktion auf den Spannungspegel auf der Bitleitung BL die Bitleitung BL nur dann mit dem Spannungsknoten VN1 verbindet, wenn der Spannungspegel des Aktivierungssignals ENB einem ersten logischen Zustand entspricht. Der Logikschaltkreis 132A ist dadurch so konfiguriert, dass er in Reaktion auf den Spannungspegel auf der Bitleitung BL die Bitleitung BL nur dann mit dem Spannungsknoten VN2 verbindet, wenn der Spannungspegel des Aktivierungssignals EN einem zweiten logischen Zustand entspricht.
  • Bei einigen Ausführungsformen ist der erste logische Zustand oder der zweite logische Zustand ein logischer Low-Zustand, und der jeweils andere logische Zustand ist ein logischer High-Zustand. Bei einigen Ausführungsformen sind die Aktivierungssignale EN und ENB komplementäre Signale, sodass wenn der Spannungspegel des Aktivierungssignals EN oder ENB einem logischen Low- oder High-Zustand entspricht, der Spannungspegel des jeweils anderen Aktivierungssignals dem jeweils anderen logischen Zustand entspricht.
  • Bei einigen Ausführungsformen, bei denen die Aktivierungssignale EN und ENB komplementäre Signale sind, ist die Verknüpfungsschaltung 130A so konfiguriert, dass sie in Reaktion auf die Spannungspegel auf den Bitleitungen BL die Bitleitung BL entweder mit dem Spannungsknoten VN1 oder dem Spannungsknoten VN2 verbindet, wenn die Spannungspegel der Aktivierungssignale ENB und EN dem ersten bzw. zweiten logischen Zustand entsprechen, und in Reaktion auf den Spannungspegel auf der Bitleitung BL die Bitleitung BL entweder von dem Spannungsknoten VN1 oder dem Spannungsknoten VN2 trennt, wenn die Spannungspegel der Aktivierungssignale ENB und EN dem zweiten bzw. dem ersten logischen Zustand entsprechen.
  • Bei einigen Ausführungsformen weist die Verknüpfungsschaltung 130A nicht den Eingangsanschluss A1, den Logikschaltkreis 131A und das Schaltelement 133A auf, und sie ist dadurch so konfiguriert, dass sie die Bitleitung BL elektrisch mit dem Spannungsknoten VN2 verbindet, ohne die Bitleitung BL elektrisch mit dem Spannungsknoten VN1 zu verbinden. Bei einigen Ausführungsformen weist die Verknüpfungsschaltung 130A nicht den Eingangsanschluss A2, den Logikschaltkreis 132A und das Schaltelement 134A auf, und sie ist dadurch so konfiguriert, dass sie die Bitleitung BL elektrisch mit dem Spannungsknoten VN1 verbindet, ohne die Bitleitung BL elektrisch mit dem Spannungsknoten VN2 zu verbinden.
  • Bei einigen Ausführungsformen, weist die Verknüpfungsschaltung 130A einen oder mehrere weitere Eingangsanschlüsse (nicht dargestellt) zusätzlich zu den Eingangsanschlüssen A1 und/oder A2 auf, und die Verknüpfungsschaltung 130A ist so konfiguriert, dass sie weiterhin in Reaktion auf eines oder mehrere Signale, die von dem einen oder den mehreren weiteren Eingangsanschlüssen empfangen werden, die Bitleitung BL elektrisch mit dem Spannungsknoten VN1 und/oder dem Spannungsknoten VN2 verbindet.
  • Die Verknüpfungsschaltung 130B weist einen Logikschaltkreis 131B mit einem Eingangsanschluss B1 und einen Logikschaltkreis 132B mit einem Eingangsanschluss B2 auf. Die Logikschaltkreise 131B und 132B haben jeweils einen weiteren Eingangsanschluss, der mit der Bitleitung BLB elektrisch verbunden ist. Ein Ausgangsanschluss des Logikschaltkreises 131B ist mit einem Steueranschluss eines Schaltelements 133B elektrisch verbunden, und ein Ausgangsanschluss des Logikschaltkreises 132B ist mit einem Steueranschluss eines Schaltelements 134B elektrisch verbunden.
  • Die Verknüpfungsschaltung 130B ist so konfiguriert, dass sie ein Aktivierungssignal ENB an dem Eingangsanschluss B1 und ein Aktivierungssignal EN an dem Eingangsanschluss B2 empfängt. Die Verknüpfungsschaltung 130B ist so konfiguriert, dass sie in Reaktion auf die Spannungspegel der Aktivierungssignale ENB und EN und den Spannungspegel auf der Bitleitung BLB analog zu der Art und Weise, die vorstehend für die Verknüpfungsschaltung 130A erörtert worden ist, die Bitleitung BLB elektrisch mit den Spannungsknoten VN1 und VN2 verbindet. Dadurch kann die Verknüpfungsschaltung 130B die Vorzüge erzielen, die vorstehend für die Verknüpfungsschaltung 130A erörtert worden sind.
  • Bei der Ausführungsform, die in 1 dargestellt ist, sind die Verknüpfungsschaltungen 130A und 130B eigenständige Schaltkreise. Bei einigen Ausführungsformen weist der Speicherschaltkreis 100 nur eine Verknüpfungsschaltung auf, z. B. eine Verknüpfungsschaltung 430, die nachstehend unter Bezugnahme auf 4 erörtert wird und so konfiguriert ist, dass sie in Reaktion auf die Spannungspegel auf den Bitleitungen BL und BLB jede der Bitleitungen BL und BLB elektrisch mit dem Spannungsknoten VN1 und/oder dem Spannungsknoten VN2 verbindet.
  • 2A ist ein Schaltbild eines Speicherschaltkreises 200 gemäß einigen Ausführungsformen. Der Speicherschaltkreis 200 kann als ein Teil des Speicherschaltkreises 100 verwendet werden, der vorstehend unter Bezugnahme auf 1 erörtert worden ist. Der Speicherschaltkreis 200 weist Bitleitungen BL und BLB, Eingangsanschlüsse A1 und B1 und einen Spannungsknoten VN1 auf, die jeweils vorstehend unter Bezugnahme auf 1 erörtert worden sind. Der Speicherschaltkreis 200 weist außerdem Folgendes auf: ein NOR-Gate 231A, das als der Logikschaltkreis 131A verwendet werden kann; einen NMOS-Transistor 233A, der als das Schaltelement 133A verwendet werden kann; ein NOR-Gate 231B, das als der Logikschaltkreis 131B verwendet werden kann; und einen NMOS-Transistor 233B, der als das Schaltelement 133B verwendet werden kann, wobei diese Komponenten jeweils vorstehend unter Bezugnahme auf 1 erörtert worden sind. Gates der NMOS-Transistoren 233A und 233B entsprechen jeweiligen Steueranschlüssen der Schaltelemente 133A und 133B.
  • Bei Betrieb geben die NOR-Gates 231A und 231B in Reaktion auf einen logischen High-Zustand des Aktivierungssignals ENB an den Eingangsanschlüssen A1 und B1 Schaltsignale aus, die logische Low-Zustände für einen Spannungspegel auf den Bitleitungen BL und BLB haben. In Reaktion darauf, dass die Gate-Spannungspegel logisch niedrig sind, werden die NMOS-Transistoren 233A und 233B abgeschaltet, sodass die Bitleitungen BL und BLB elektrisch von dem Spannungsknoten VN1 getrennt werden.
  • Bei Betrieb geben die NOR-Gates 231A und 231B in Reaktion auf einen logischen Low-Zustand des Aktivierungssignals ENB an den Eingangsanschlüssen A1 und B1 Schaltsignale aus, die logische Zustände haben, die jeweiligen Spannungspegeln auf den Bitleitungen BL und BLB entsprechen. In Reaktion auf einen logisch niedrigen Spannungspegel der Bitleitung BL oder BLB gibt das entsprechende NOR-Gate 231A oder 231B ein Schaltsignal aus, das einen logisch hohen Spannungspegel hat, wodurch der entsprechende NMOS-Transistor 233A oder 233B eingeschaltet wird und die Bitleitung BL oder BLB elektrisch mit dem Spannungsknoten VN1 verbunden wird. In Reaktion auf einen logisch hohen Spannungspegel der Bitleitung BL oder BLB gibt das entsprechende NOR-Gate 231A oder 231B ein Schaltsignal aus, das einen logisch niedrigen Spannungspegel hat, wodurch der entsprechende NMOS-Transistor 233A oder 233B abgeschaltet wird und die Bitleitung BL oder BLB elektrisch von dem Spannungsknoten VN1 getrennt wird.
  • 2B ist eine grafische Darstellung von Betriebsparametern des Speicherschaltkreises 200, gemäß einigen Ausführungsformen. 2B zeigt das Aktivierungssignal ENB und zwei Bitleitungsspannungen VB21 und VB22 als eine Funktion der Zeit. Die Bitleitungsspannung VB21 stellt einen Spannungspegel auf der Bitleitung BL oder BLB dar, der nur von einer Schreibschaltung, z. B. der Schreibschaltung 110, gesteuert wird, die vorstehend unter Bezugnahme auf 1 erörtert worden ist. Die Bitleitungsspannung VB22 stellt einen Spannungspegel auf der Bitleitung BL oder BLB dar, der von der Schreibschaltung 110 in Kombination mit dem NOR-Gate 231A und dem NMOS-Transistor 233A oder dem NOR-Gate 231B und dem NMOS-Transistor 233B gesteuert wird.
  • Von einem Zeitpunkt t21 bis zu einem Zeitpunkt t22 geht das Aktivierungssignal ENB von einem logischen High-Zustand auf einen logischen Low-Zustand. Zwischen Zeitpunkten t22 und t23 steuert die Schreibschaltung 110 die Spannungen VB21 und VB22 auf den Referenzspannungspegel VSS.
  • Bei der Ausführungsform, die in 2B gezeigt ist, geht das Aktivierungssignal ENB von dem logischen High-Zustand auf den logischen Low-Zustand, bevor die Schreibschaltung 110 beginnt, die Spannungen VB21 und VB22 auf den Referenzspannungspegel VSS zu steuern, sodass das Aktivierungssignal ENB als ein Gate-Steuersignal arbeitet. Bei einigen Ausführungsformen geht das Aktivierungssignal ENB von dem logischen High-Zustand zu dem logischen Low-Zustand zu dem Zeitpunkt, zu dem die Schreibschaltung 110 beginnt, die Spannungen VB21 und VB22 auf den Referenzspannungspegel VSS zu steuern.
  • Zum Zeitpunkt t23 gibt das NOR-Gate 231A oder 231B in Reaktion darauf, dass die Spannung VB22 innerhalb eines Schwellenwerts, der einer Schwellenspannung eines Transistors des NOR-Gates 231A oder 231B entspricht, über der Referenzspannung VSS liegt, ein Schaltsignal aus, mit dem der entsprechende NMOS-Transistor 233A oder 233B eingeschaltet wird, wodurch die entsprechende Bitleitung BL oder BLB elektrisch mit dem Spannungsknoten VN1 verbunden wird und der Entladestrom steigt.
  • Als eine Folge des höheren Entladestroms erreicht die Spannung VB22 einen Mindestwert zu einem Zeitpunkt t24, bevor die Spannung VB21 einen Mindestwert zu einem Zeitpunkt t25 erreicht. Bei der Ausführungsform, die in 2B gezeigt ist, erreicht die Spannung VB22 außerdem einen niedrigeren Mindestwert als den Mindestwert der Spannung VB21 auf Grund des höheren Entladestroms, der einen Spannungsabfall verringert, der von einem Widerstand der Bitleitung BL oder BLB verursacht wird.
  • Der Speicherschaltkreis 200, der wie vorstehend konfiguriert ist, kann dadurch die Vorzüge erzielen, die vorstehend für den Speicherschaltkreis 100 unter Bezugnahme auf 1 erörtert worden sind. Der Speicherschaltkreis 200 dient nur der Erläuterung. Andere Schaltkreise, die anders konfiguriert sind, um die Operationen auszuführen, die vorstehend für die Speicherschaltkreise 100 und 200 erörtert worden sind, liegen innerhalb des Schutzumfangs der Erfindung.
  • 3A ist ein Schaltbild eines Speicherschaltkreises 300 gemäß einigen Ausführungsformen. Der Speicherschaltkreis 300 kann als ein Teil des Speicherschaltkreises 100 verwendet werden, der vorstehend unter Bezugnahme auf 1 erörtert worden ist. Der Speicherschaltkreis 300 weist Bitleitungen BL und BLB, Eingangsanschlüsse A2 und B2 und einen Spannungsknoten VN2 auf, die jeweils vorstehend unter Bezugnahme auf 1 erörtert worden sind. Der Speicherschaltkreis 300 weist außerdem Folgendes auf: ein NAND-Gate 332A, das als der Logikschaltkreis 132A verwendet werden kann; einen PMOS-Transistor 334A, der als das Schaltelement 134A verwendet werden kann; ein NAND-Gate 332B, das als der Logikschaltkreis 132B verwendet werden kann; und einen PMOS-Transistor 334B, der als das Schaltelement 134B verwendet werden kann, wobei diese Komponenten jeweils vorstehend unter Bezugnahme auf 1 erörtert worden sind. Gates der PMOS-Transistoren 334A und 334B entsprechen jeweiligen Steueranschlüssen der Schaltelemente 134A und 134B.
  • Bei Betrieb geben die NAND-Gates 332A und 332B in Reaktion auf einen logischen Low-Zustand des Aktivierungssignals EN an den Eingangsanschlüssen A2 und B2 Schaltsignale aus, die logische High-Zustände für einen Spannungspegel auf den Bitleitungen BL und BLB haben. In Reaktion darauf, dass die Gate-Spannungspegel logisch hoch sind, werden die PMOS-Transistoren 334A und 334B abgeschaltet, sodass die Bitleitungen BL und BLB elektrisch von dem Spannungsknoten VN2 getrennt werden.
  • Bei Betrieb geben die NAND-Gates 332A und 332B in Reaktion auf einen logischen High-Zustand des Aktivierungssignals EN an den Eingangsanschlüssen A2 und B2 Schaltsignale aus, die logische Zustände haben, die jeweiligen Spannungspegeln auf den Bitleitungen BL und BLB entsprechen. In Reaktion auf einen logisch hohen Spannungspegel der Bitleitung BL oder BLB gibt das entsprechende NAND-Gate 332A oder 332B ein Schaltsignal aus, das einen logisch niedrigen Spannungspegel hat, wodurch der entsprechende PMOS-Transistor 334A oder 334B eingeschaltet wird und die Bitleitung BL oder BLB elektrisch mit dem Spannungsknoten VN2 verbunden wird. In Reaktion auf einen logisch niedrigen Spannungspegel der Bitleitung BL oder BLB gibt das entsprechende NAND-Gate 332A oder 332B ein Schaltsignal aus, das einen logisch hohen Spannungspegel hat, wodurch der entsprechende PMOS-Transistor 334A oder 334B abgeschaltet wird und die Bitleitung BL oder BLB elektrisch von dem Spannungsknoten VN2 getrennt wird.
  • 3B ist eine grafische Darstellung von Betriebsparametern des Speicherschaltkreises 300, gemäß einigen Ausführungsformen. 3B zeigt das Aktivierungssignal EN und zwei Bitleitungsspannungen VB31 und VB32 als eine Funktion der Zeit. Die Bitleitungsspannung VB31 stellt einen Spannungspegel auf der Bitleitung BL oder BLB dar, der nur von einer Schreibschaltung, z. B. der Schreibschaltung 110, gesteuert wird, die vorstehend unter Bezugnahme auf 1 erörtert worden ist. Die Bitleitungsspannung VB32 stellt einen Spannungspegel auf der Bitleitung BL oder BLB dar, der von der Schreibschaltung 110 in Kombination mit dem NAND-Gate 332A und dem PMOS-Transistor 334A oder dem NAND-Gate 332B und dem PMOS-Transistor 334B gesteuert wird.
  • Von einem Zeitpunkt t31 bis zu einem Zeitpunkt t32 geht das Aktivierungssignal EN von einem logischen Low-Zustand auf einen logischen High-Zustand. Zwischen den Zeitpunkten t32 und t33 steuert die Schreibschaltung 110 die Spannungen VB31 und VB32 auf den Versorgungsspannungspegel VDD.
  • Bei der Ausführungsform, die in 3B gezeigt ist, geht das Aktivierungssignal EN von dem logischen Low-Zustand auf den logischen High-Zustand, bevor die Schreibschaltung 110 beginnt, die Spannungen VB31 und VB32 auf den Versorgungsspannungspegel VDD zu steuern, sodass das Aktivierungssignal EN als ein Gate-Steuersignal arbeitet. Bei einigen Ausführungsformen geht das Aktivierungssignal EN von dem logischen Low-Zustand zu dem logischen High-Zustand zu dem Zeitpunkt, zu dem die Schreibschaltung 110 beginnt, die Spannungen VB31 und VB32 auf den Versorgungsspannungspegel VDD zu steuern.
  • Zum Zeitpunkt t33 gibt das NAND-Gate 332A oder 332B in Reaktion darauf, dass die Spannung VB32 innerhalb eines Schwellenwerts, der einer Schwellenspannung eines Transistors des NAND-Gates 332A oder 332B entspricht, unter der Versorgungsspannung VDD liegt, ein Schaltsignal aus, mit dem der entsprechende PMOS-Transistor 334A oder 334B eingeschaltet wird, wodurch die entsprechende Bitleitung BL oder BLB elektrisch mit dem Spannungsknoten VN2 verbunden wird und der Ladestrom steigt.
  • Als eine Folge des höheren Ladestroms erreicht die Spannung VB32 einen Höchstwert zu einem Zeitpunkt t34, bevor die Spannung VB31 einen Höchstwert zu einem Zeitpunkt t35 erreicht.
  • Der Speicherschaltkreis 300, der wie vorstehend konfiguriert ist, kann dadurch die Vorzüge erzielen, die vorstehend für den Speicherschaltkreis 100 unter Bezugnahme auf 1 erörtert worden sind. Der Speicherschaltkreis 300 dient nur der Erläuterung. Andere Schaltkreise, die anders konfiguriert sind, um die Operationen auszuführen, die vorstehend für die Speicherschaltkreise 100 und 200 erörtert worden sind, liegen innerhalb des Schutzumfangs der Erfindung.
  • 4 ist ein Schaltbild eines Speicherschaltkreises 430 gemäß einigen Ausführungsformen. Der Speicherschaltkreis 430 ist als eine Kombination aus den Verknüpfungsschaltungen 130A und 130B verwendbar und weist die Eingangsanschlüsse A1 und A2 auf, die vorstehend unter Bezugnahme auf 1 erörtert worden sind. Außer dem Speicherschaltkreis 430 zeigt 4 auch die Bitleitungen BL und BLB und die Spannungsknoten VN1 und VN2, die jeweils vorstehend unter Bezugnahme auf 1 erörtert worden sind.
  • Außer den Eingangsanschlüssen A1 und A2 weist der Speicherschaltkreis 430 weiterhin Folgendes auf: NMOS-Transistoren N1 und N3, die zwischen der Bitleitung BL und dem Spannungsknoten VN1 in Reihe geschaltet sind; NMOS-Transistoren N2 und N4, die zwischen der Bitleitung BLB und dem Spannungsknoten VN1 in Reihe geschaltet sind; PMOS-Transistoren P1 und P4, die zwischen der Bitleitung BL und dem Spannungsknoten VN2 in Reihe geschaltet sind; und PMOS-Transistoren P3 und P5, die zwischen der Bitleitung BLB und dem Spannungsknoten VN2 in Reihe geschaltet sind. Der Speicherschaltkreis 430 weist weiterhin einen PMOS-Transistor P2 und Inverter INV1 und INV2 auf.
  • Ein Eingangsanschluss des Inverters INV1 ist elektrisch mit der Bitleitung BL verbunden, und ein Ausgangsanschluss des Inverters INV1 ist elektrisch mit Gate-Anschlüssen des NMOS-Transistors N1 und des PMOS-Transistors P4 verbunden. Ein Eingangsanschluss des Inverters INV2 ist elektrisch mit der Bitleitung BLB verbunden, und ein Ausgangsanschluss des Inverters INV2 ist elektrisch mit Gate-Anschlüssen des NMOS-Transistors N2 und des PMOS-Transistors P5 verbunden.
  • Die NMOS-Transistoren N3 und N4 weisen jeweils einen Gate-Anschluss auf, der elektrisch mit dem Eingangsanschluss A1 verbunden ist und so konfiguriert ist, dass er ein Aktivierungssignal WAS-EN empfängt. Die PMOS-Transistoren P1, P2 und P3 weisen jeweils einen Gate-Anschluss auf, der elektrisch mit dem Eingangsanschluss A2 verbunden ist und so konfiguriert ist, dass er ein Aktivierungssignal BLPRE-ENB empfängt. Bei einigen Ausführungsformen sind die Aktivierungssignale WAS-EN und BLPRE-ENB komplementäre Signale.
  • Die NMOS-Transistoren N1, N2, N3 und N4 weisen jeweils einen Source-/Drain-Anschluss auf, der elektrisch mit einem Knoten ND1 verbunden ist; die PMOS-Transistoren P1, P2 und P4 weisen jeweils einen Source-/Drain-Anschluss auf, der elektrisch mit einem Knoten ND2 verbunden ist; und die PMOS-Transistoren P2, P3 und P5 weisen jeweils einen Source-/Drain-Anschluss auf, der elektrisch mit einem Knoten ND3 verbunden ist.
  • Bei Betrieb werden die NMOS-Transistoren N3 und N4 in Reaktion auf einen logischen Low-Zustand des Aktivierungssignals WAS-EN an dem Eingangsanschluss A1 abgeschaltet, sodass der Knoten ND1 von dem Spannungsknoten VN1 elektrisch getrennt wird. Wenn der Knoten ND1 von dem Spannungsknoten VN1 elektrisch getrennt ist, kann die Bitleitung BL nicht mit dem Spannungsknoten VN1 elektrisch verbunden werden, wenn der NMOS-Transistor N1 eingeschaltet wird, um die Bitleitung BL elektrisch mit dem Knoten ND1 zu verbinden, und die Bitleitung BLB kann nicht mit dem Spannungsknoten VN1 elektrisch verbunden werden, wenn der NMOS-Transistor N2 eingeschaltet wird, um die Bitleitung BLB elektrisch mit dem Knoten ND1 zu verbinden.
  • Bei Betrieb werden in Reaktion auf einen logischen High-Zustand des Aktivierungssignals WAS-EN an dem Eingangsanschluss A1 die NMOS-Transistoren N3 und N4 eingeschaltet, sodass der Knoten ND1 elektrisch mit dem Spannungsknoten VN1 verbunden wird. In Reaktion auf einen logisch niedrigen Spannungspegel der Bitleitung BL gibt der Inverter INV1 einen logisch hohen Spannungspegel an das Gate des NMOS-Transistors N1 aus, sodass der NMOS-Transistor N1 eingeschaltet wird und die Bitleitung BL elektrisch mit dem Knoten ND1 und dem Spannungsknoten VN1 verbunden wird. In Reaktion auf einen logisch niedrigen Spannungspegel der Bitleitung BLB gibt der Inverter INV2 einen logisch hohen Spannungspegel an das Gate des NMOS-Transistors N2 aus, sodass der NMOS-Transistor N2 eingeschaltet wird und die Bitleitung BLB elektrisch mit dem Knoten ND1 und dem Spannungsknoten VN1 verbunden wird.
  • Bei Betrieb werden in Reaktion auf einen logischen High-Zustand des Aktivierungssignals BLPRE-ENB an dem Eingangsanschluss A2 die PMOS-Transistoren P1, P2 und P3 abgeschaltet, sodass die Knoten ND2 und ND3 elektrisch von dem Spannungsknoten VN2 getrennt werden. Wenn die Knoten ND2 und ND3 von dem Spannungsknoten VN2 elektrisch getrennt sind, kann die Bitleitung BL nicht mit dem Spannungsknoten VN2 elektrisch verbunden werden, wenn der PMOS-Transistor P4 eingeschaltet wird, um die Bitleitung BL elektrisch mit dem Knoten ND2 zu verbinden, und die Bitleitung BLB kann nicht mit dem Spannungsknoten VN2 elektrisch verbunden werden, wenn der PMOS-Transistor P5 eingeschaltet wird, um die Bitleitung BLB elektrisch mit dem Knoten ND3 zu verbinden.
  • Bei Betrieb werden in Reaktion auf einen logischen Low-Zustand des Aktivierungssignals BLPRE-ENB an dem Eingangsanschluss A2 die PMOS-Transistoren P1, P2 und P3 eingeschaltet, sodass die Knoten ND2 und ND3 elektrisch mit dem Spannungsknoten VN2 verbunden werden. In Reaktion auf einen logisch hohen Spannungspegel der Bitleitung BL gibt der Inverter INV1 einen logisch niedrigen Spannungspegel an das Gate des PMOS-Transistors P4 aus, sodass der PMOS-Transistor P4 eingeschaltet wird und die Bitleitung BL elektrisch mit dem Knoten ND2 und dem Spannungsknoten VN2 verbunden wird. In Reaktion auf einen logisch hohen Spannungspegel der Bitleitung BLB gibt der Inverter INV2 einen logisch niedrigen Spannungspegel an das Gate des PMOS-Transistors P5 aus, sodass der PMOS-Transistor P5 eingeschaltet wird und die Bitleitung BLB elektrisch mit dem Knoten ND3 und dem Spannungsknoten VN2 verbunden wird.
  • Dadurch ist der Speicherschaltkreis 430 so konfiguriert, dass er in Reaktion auf das Aktivierungssignal WAS-EN und den Spannungspegel auf der Bitleitung BL die Bitleitung BL elektrisch mit dem Spannungsknoten VN1 verbindet, in Reaktion auf das Aktivierungssignal WAS-EN und den Spannungspegel auf der Bitleitung BLB die Bitleitung BLB elektrisch mit dem Spannungsknoten VN1 verbindet, in Reaktion auf das Aktivierungssignal BLPRE-ENB und den Spannungspegel auf der Bitleitung BL die Bitleitung BL elektrisch mit dem Spannungsknoten VN2 verbindet, und in Reaktion auf das Aktivierungssignal BLPRE-ENB und den Spannungspegel auf der Bitleitung BLB die Bitleitung BLB elektrisch mit dem Spannungsknoten VN2 verbindet.
  • Der Speicherschaltkreis 430 kann durch die vorstehend beschriebene Konfiguration die Vorzüge erzielen, die vorstehend für den Speicherschaltkreis 100 unter Bezugnahme auf 1 erörtert worden sind.
  • 5 ist ein Schaltbild eines Speicherschaltkreises 530 gemäß einigen Ausführungsformen. Der Speicherschaltkreis 530 ist als eine Kombination aus den Verknüpfungsschaltungen 130A und 130B verwendbar und weist den Eingangsanschluss A1 auf, der vorstehend unter Bezugnahme auf 1 erörtert worden ist. Außer dem Speicherschaltkreis 530 zeigt 5 auch die Bitleitungen BL und BLB und die Spannungsknoten VN1 und VN2, die jeweils vorstehend unter Bezugnahme auf 1 erörtert worden sind.
  • Zusätzlich zu dem Eingangsanschluss A1 weist der Speicherschaltkreis 530 weiterhin Folgendes auf: einen PMOS-Transistor P6, der zwischen den Spannungsknoten VN2 und einen Knoten ND4 geschaltet ist; einen PMOS-Transistor P7 und einen NMOS-Transistor N5, die zwischen dem Knoten ND4 und dem Spannungsknoten VN1 in Reihe geschaltet sind; und einen PMOS-Transistor P8 und einen NMOS-Transistor N8, die zwischen dem Knoten ND4 und dem Spannungsknoten VN1 in Reihe geschaltet sind.
  • Der PMOS-Transistor P7 und der NMOS-Transistor N5 weisen jeweils einen Gate-Anschluss, der elektrisch mit der Bitleitung BL verbunden ist, und einen Source-/Drain-Anschluss auf, der elektrisch mit einem Knoten ND5 verbunden ist. Der PMOS-Transistor P7 und der NMOS-Transistor N5 sind dadurch als ein Inverter konfiguriert, der einen Eingangsanschluss, der mit der Bitleitung BL elektrisch verbunden ist, und einen Ausgangsanschluss hat, der mit dem Knoten ND5 elektrisch verbunden ist. Ein NMOS-Transistor N9 weist einen Gate-Anschluss auf, der mit dem Knoten ND5 elektrisch verbunden ist, und er ist zwischen die Bitleitung BL und den Spannungsknoten VN1 geschaltet, sodass er als das Schaltelement 133A verwendet werden kann, das vorstehend für die Verknüpfungsschaltung 130A unter Bezugnahme auf 1 erörtert worden ist.
  • Der PMOS-Transistor P8 und der NMOS-Transistor N8 weisen jeweils einen Gate-Anschluss, der elektrisch mit der Bitleitung BLB verbunden ist, und einen Source-/Drain-Anschluss auf, der elektrisch mit einem Knoten ND6 verbunden ist. Der PMOS-Transistor P8 und der NMOS-Transistor N8 sind dadurch als ein Inverter konfiguriert, der einen Eingangsanschluss, der mit der Bitleitung BLB elektrisch verbunden ist, und einen Ausgangsanschluss hat, der mit dem Knoten ND6 elektrisch verbunden ist. Ein NMOS-Transistor N10 weist einen Gate-Anschluss auf, der mit dem Knoten ND6 elektrisch verbunden ist, und er ist zwischen die Bitleitung BLB und den Spannungsknoten VN1 geschaltet, sodass er als das Schaltelement 133B verwendet werden kann, das vorstehend für die Verknüpfungsschaltung 130B unter Bezugnahme auf 1 erörtert worden ist.
  • Ein NMOS-Transistor N6 ist zwischen den Knoten ND5 und den Spannungsknoten VN1 geschaltet, und ein NMOS-Transistor N7 ist zwischen den Knoten ND6 und den Spannungsknoten VN1 geschaltet. Der PMOS-Transistor P6 und die NMOS-Transistoren N6 und N7 weisen jeweils einen Gate-Anschluss auf, der elektrisch mit dem Eingangsanschluss A1 verbunden ist, der so konfiguriert ist, dass er das Aktivierungssignal ENB empfängt.
  • Bei Betrieb schaltet sich in Reaktion auf einen logischen High-Zustand des Aktivierungssignals ENB an dem Eingangsanschluss A1 der PMOS-Transistor P6 ab, sodass der Knoten ND4 elektrisch von dem Spannungsknoten VN2 getrennt wird. In Reaktion auf den logischen High-Zustand des Aktivierungssignals ENB an dem Eingangsanschluss A1 schalten sich die NMOS-Transistoren N6 und N7 jeweils ein, sodass die Knoten ND5 und ND6 jeweils mit dem Spannungsknoten VN1 elektrisch verbunden werden und ein logischer Low-Zustand an den Gate-Anschlüssen der NMOS-Transistoren N9 und N10 bereitgestellt wird.
  • Bei Betrieb schalten sich in Reaktion auf die logischen Low-Zustände an den Gate-Anschlüssen die NMOS-Transistoren N9 ist N10 ab, sodass die Bitleitungen BL und BLB elektrisch von dem Spannungsknoten VN1 getrennt werden. Wenn der Knoten ND4 von dem Spannungsknoten VN2 elektrisch getrennt ist und die Transistoren N6 und N7 jeweils eingeschaltet sind, können die Bitleitungen BL und BLB in Reaktion auf den logischen High-Zustand des Aktivierungssignals ENB nicht mit dem Spannungsknoten VN1 elektrisch verbunden werden.
  • Bei Betrieb schaltet sich in Reaktion auf einen logischen Low-Zustand des Aktivierungssignals ENB an dem Eingangsanschluss A1 der PMOS-Transistor P6 ein, sodass der Knoten ND4 mit dem Spannungsknoten VN2 elektrisch verbunden wird, und die NMOS-Transistoren N6 und N7 schalten sich jeweils ab, sodass die Knoten ND5 und ND6 jeweils von dem Spannungsknoten VN1 elektrisch getrennt werden. Der Inverter, der von dem PMOS-Transistor P7 und dem NMOS-Transistor N5 gebildet wird, ist dadurch in der Lage, einen logischen Zustand an dem Gate-Anschluss des NMOS-Transistors N9 durch Ausgeben eines Schaltsignals an dem Knoten ND5 zu steuern, und der Inverter, der von dem PMOS-Transistor P8 und dem NMOS-Transistor N8 gebildet wird, ist dadurch in der Lage, einen logischen Zustand an dem Gate-Anschluss des NMOS-Transistors N10 durch Ausgeben eines Schaltsignals an dem Knoten ND6 zu steuern.
  • Bei Betrieb gibt in Reaktion auf einen logisch niedrigen Spannungspegel auf der Bitleitung BL oder BLB der entsprechende Inverter ein Schaltsignal aus, das einen logisch hohen Spannungspegel hat, sodass sich der entsprechende NMOS-Transistor N9 oder N10 einschaltet und die Bitleitung BL oder BLB elektrisch mit dem Spannungsknoten VN1 verbunden wird. In Reaktion auf einen logisch hohen Spannungspegel auf der Bitleitung BL oder BLB gibt der entsprechende Inverter ein Schaltsignal aus, das einen logisch niedrigen Spannungspegel hat, sodass sich der entsprechende NMOS-Transistor N9 oder N10 abschaltet und die Bitleitung BL oder BLB elektrisch von dem Spannungsknoten VN1 verbunden wird.
  • Der Speicherschaltkreis 530 kann durch die vorstehend beschriebene Konfiguration die Vorzüge erzielen, die vorstehend für den Speicherschaltkreis 100 unter Bezugnahme auf 1 erörtert worden sind.
  • Die 6A und 6B sind Schaltbilder von jeweiligen Speicherschaltkreisen 600A und 600B, gemäß einigen Ausführungsformen. Die Speicherschaltkreise 600A und 600B sind jeweils Bestandteil eines Speichermakros und weisen jeweils Folgendes auf: mehrere Instanzen der Mehrzahl von Speicherzellen 120; entsprechende mehrere Bitleitungen BL und BLB; entsprechende mehrere Schreibschaltungen 110; und entsprechende mehrere Verknüpfungsschaltungen 630, die als Kombinationen aus den Verknüpfungsschaltungen 130A und 130B verwendet werden können, die vorstehend für den Speicherschaltkreis 100 unter Bezugnahme auf 1 erörtert worden sind.
  • Die Speicherschaltkreise 600A und 600B unterscheiden sich in der Positionierung der einzelnen Verknüpfungsschaltungen 630 in Bezug zu der entsprechenden Mehrzahl von Speicherzellen 120, wie nachstehend dargelegt wird.
  • Zusätzlich zu den mehreren Instanzen der Mehrzahl von Speicherzellen 120, den Bitleitungen BL und BLB, den Schreibschaltungen 110 und den Verknüpfungsschaltungen 630 weisen die Speicherschaltkreise 600A und 600B jeweils eine E/A-Schaltung 640 und eine Steuerschaltung 650 auf. Die E/A-Schaltung 640 ist so konfiguriert, dass sie Eingabe- und Ausgabe-Operationen bewerkstelligt, die das Speichern und Abrufen von Daten in die und aus den mehreren Instanzen der Mehrzahl von Speicherzellen 120 betreffen, und die E/A-Schaltung 640 weist die mehreren Schreibschaltungen 110 auf.
  • Die Steuerschaltung 650 ist so konfiguriert, dass sie Operationen jeder der Speicherschaltkreise 600A und 600B steuert, teilweise dadurch, dass sie die Aktivierungssignale EN und/oder ENB erzeugt, die vorstehend für den Speicherschaltkreis 100 unter Bezugnahme auf 1 erörtert worden sind, und dass sie die Aktivierungssignale EN und/oder ENB an einen Bus 652 ausgibt.
  • Jede Verknüpfungsschaltung 630 ist so konfiguriert, dass sie die Aktivierungssignale ENB und/oder EN von dem Bus 652 empfängt und in Reaktion darauf die entsprechenden Bitleitungen BL und/oder BLB elektrisch mit den Spannungsknoten VN1 und/oder VN2 verbindet, die dann auf die Spannungspegel auf den entsprechenden Bitleitungen BL oder BLB reagieren, wie vorstehend unter Bezugnahme auf die 1 bis 5 dargelegt worden ist.
  • Jede Instanz der Mehrzahl von Speicherzellen 120 hat einen entsprechenden Zellenrand 620A an einem Ende der Mehrzahl von Speicherzellen 120, der von der E/A-Schaltung 640 entfernt ist. In dem Speicherschaltkreis 600A ist jede Verknüpfungsschaltung 630 an einem entsprechenden Zellenrand 620A angeordnet, sodass sich die Gesamtheit der entsprechenden Mehrzahl von Speicherzellen 120 zwischen der Verknüpfungsschaltung 630 und der E/A-Schaltung 640 befindet.
  • Bei der in 6A gezeigten Ausführungsform ist jede Verknüpfungsschaltung 630 des Speicherschaltkreises 600A an einem oberen Ende der entsprechenden Mehrzahl von Speicherzellen 120 angeordnet. Bei verschiedenen Ausführungsformen sind ein oder mehrere Verknüpfungsschaltungen 630 an einem oder mehreren Enden der entsprechenden Mehrzahl von Speicherzellen 120 angeordnet, die andere Orientierungen haben, z. B. an einem unteren, linken oder rechten Ende der Mehrzahl von Speicherzellen 120.
  • Eine gegebene Bitleitung BL oder BLB wird mit einem entsprechenden Strom IBL oder IBLB der Schreibschaltung 110 und mit einem entsprechenden Strom IA1, IA2, IB1 oder IB2 der Verknüpfungsschaltung auf eine Vorspannung vorgespannt, wie vorstehend für den Speicherschaltkreis 100 unter Bezugnahme auf 1 dargelegt worden ist. Mit der Konfiguration, die vorstehend für den Speicherschaltkreis 600A beschrieben worden ist, wird die gegebene Bitleitung BL oder BLB mit einem ersten Strom an einem ersten Ende und mit einem zweiten Strom an einem zweiten Ende vorgespannt.
  • Da die gegebene Bitleitung BL oder BLB einen Widerstand hat, der entlang ihrer Länge verteilt ist, werden Spannungsabfälle entlang der Länge, die von dem Stromfluss verursacht werden, im Vergleich zu Ansätzen verringert, bei denen eine Bitleitung nicht mit einem ersten Strom an einem ersten Ende und einem zweiten Strom an einem zweiten Ende vorgespannt wird. Daher sind Bitleitungs-Spannungspegel, die niedrigen logischen Zuständen für eine entsprechende Mehrzahl von Speicherzellen 120 entsprechen, effektiv niedriger, und Bitleitungs-Spannungspegel, die hohen logischen Zuständen für eine entsprechende Mehrzahl von Speicherzellen 120 entsprechen, effektiv höher als bei Ansätzen, bei denen eine Bitleitung nicht mit einem ersten Strom an einem ersten Ende und einem zweiten Strom an einem zweiten Ende vorgespannt wird.
  • Im Gegensatz zu der Konfiguration des Speicherschaltkreises 600A sind die Verknüpfungsschaltungen 630 in dem Speicherschaltkreis 600B nicht an entsprechenden Zellenrändern 620A angeordnet. Vielmehr weist jede Mehrzahl von Speicherzellen 120 weitere Zellenränder 620B und 620C zwischen dem Zellenrand 620A und der E/A-Schaltung 640 auf, und jede Verknüpfungsschaltung 630 ist zwischen entsprechenden Zellenrändern 620B und 620C angeordnet.
  • Jeder Zellenrand 620C ist an einem Ende eines ersten Teils einer entsprechenden Mehrzahl von Speicherzellen 120 angeordnet, der zu der E/A-Schaltung 640 benachbart ist, sodass sich der erste Teil der Mehrzahl von Speicherzellen 120 zwischen dem Zellenrand 620C und der E/A-Schaltung 640 befindet.
  • Jeder Zellenrand 620B ist an einem Ende eines zweiten Teils der entsprechenden Mehrzahl von Speicherzellen 120 angeordnet, sodass sich der zweite Teil der Mehrzahl von Speicherzellen 120 zwischen den Zellenrändern 620A und 620B befindet und sich der erste Teil der Mehrzahl von Speicherzellen 120 zwischen der E/A-Schaltung 640 und dem zweiten Teil der Mehrzahl von Speicherzellen 120 befindet.
  • Bei einigen Ausführungsformen haben der erste und der zweite Teil einer Mehrzahl von Speicherzellen 120 jeweils eine gleichgroße Anzahl von Speicherzellen. Bei einigen Ausführungsformen hat der erste oder der zweite Teil einer Mehrzahl von Speicherzellen 120 eine Anzahl von Speicherzellen, die größer als eine Anzahl von Speicherzellen des jeweils anderen Teils der Mehrzahl von Speicherzellen 120 ist.
  • Bei der in 6B gezeigten Ausführungsform ist jede Verknüpfungsschaltung 630 des Speicherschaltkreises 600B in einer entsprechenden Mehrzahl von Speicherzellen 120 angeordnet, die nach oben verlaufen. Bei verschiedenen Ausführungsformen sind ein oder mehrere Verknüpfungsschaltungen 630 in einer oder mehreren entsprechenden Mehrzahlen von Speicherzellen 120 angeordnet, die in andere Richtungen verlaufen, z. B. nach unten, nach links oder nach rechts.
  • Mit der Konfiguration, die vorstehend für den Speicherschaltkreis 600B beschrieben worden ist, wird eine gegebene Bitleitung BL oder BLB mit einem ersten Strom an einem ersten Ende und mit einem zweiten Strom an einer zweiten Stelle vorgespannt, die von dem ersten Ende entfernt ist.
  • Da die gegebene Bitleitung BL oder BLB einen Widerstand hat, der entlang ihrer Länge verteilt ist, werden Spannungsabfälle entlang der Länge, die von dem Stromfluss verursacht werden, im Vergleich zu Ansätzen verringert, bei denen eine Bitleitung nicht mit einem ersten Strom an einem ersten Ende und einem zweiten Strom an einer zweiten Stelle vorgespannt wird, die von dem ersten Ende entfernt ist. Daher sind Bitleitungs-Spannungspegel, die niedrigen logischen Zuständen für eine entsprechende Mehrzahl von Speicherzellen 120 entsprechen, effektiv niedriger, und Bitleitungs-Spannungspegel, die hohen logischen Zuständen für eine entsprechende Mehrzahl von Speicherzellen 120 entsprechen, effektiv höher als Spannungspegel bei Ansätzen, bei denen eine Bitleitung nicht mit einem ersten Strom an einem ersten Ende und mit einem zweiten Strom an einer zweiten Stelle vorgespannt wird, die von dem ersten Ende entfernt ist.
  • 7 ist ein Ablaufdiagramm eines Verfahrens 700 zum Vorspannen einer Bitleitung eines Speicherschaltkreises, gemäß einer oder mehreren Ausführungsformen. Das Verfahren 700 kann für einen Speicherschaltkreis, z. B. die Speicherschaltkreise 100, 600A und 600B, verwendet werden, die vorstehend unter Bezugnahme auf die 1, 6A und 6B erörtert worden sind.
  • Die Reihenfolge, in der die Schritte des Verfahrens 700 in 7 dargestellt sind, dient nur der Erläuterung, und die Schritte des Verfahrens 700 können auch in einer anderen als der in 7 dargestellten Reihenfolge ausgeführt werden. Bei einigen Ausführungsformen werden Schritte zusätzlich zu den in 7 dargestellten Schritten vor, zwischen, während und/oder nach den in 7 dargestellten Schritten ausgeführt. Bei einigen Ausführungsformen sind die Schritte des Verfahrens 700 Bestandteil von Schritten eines Verfahrens zum Betreiben eines Speicherschaltkreises.
  • Im Schritt 710 wird unter Verwendung einer Schreibschaltung eine Bitleitungsspannung der Bitleitung von einem ersten Spannungspegel auf einen Vorspannungspegel vorgespannt. Das Verwenden der Schreibschaltung umfasst das Bereitstellen eines positiven Stroms an der Schreibschaltung, um die Bitleitung zu laden, oder das Bereitstellen eines negativen Stroms, um die Bitleitung zu entladen. Bei einigen Ausführungsformen umfasst das Verwenden der Schreibschaltung das Bereitstellen eines Stroms IBL oder IBLB, die vorstehend für den Speicherschaltkreis 100 unter Bezugnahme auf 1 erörtert worden sind. Bei einigen Ausführungsformen umfasst das Verwenden der Schreibschaltung das Bereitstellen des Stroms an einem Ende der Bitleitung.
  • Die Bitleitung entspricht einer Mehrzahl von Speicherzellen des Speicherschaltkreises. Bei einigen Ausführungsformen ist die Schreibschaltung die Schreibschaltung 110, die Bitleitung ist eine der Bitleitungen BL und BLB, und die Mehrzahl von Speicherzellen ist die Mehrzahl von Speicherzellen 120, die jeweils vorstehend für die Speicherschaltkreise 100, 600A und 600B unter Bezugnahme auf die 1, 6A und 6B erörtert worden sind.
  • Bei einigen Ausführungsformen umfasst das Vorspannen der Bitleitungsspannung das Vorspannen der Bitleitungsspannung auf einen Spannungspegel, z. B. Erde oder VSS, der einem niedrigen logischen Zustand entspricht. Bei einigen Ausführungsformen umfasst das Vorspannen der Bitleitungsspannung das Entladen der Bitleitung als Teil einer Schreiboperation des Speicherschaltkreises.
  • Bei einigen Ausführungsformen umfasst das Vorspannen der Bitleitungsspannung das Vorspannen der Bitleitungsspannung auf einen Spannungspegel, z. B. VDD, der einem hohen logischen Zustand entspricht. Bei einigen Ausführungsformen umfasst das Vorspannen der Bitleitungsspannung das Laden der Bitleitung als Teil einer Vorlade-Operation des Speicherschaltkreises.
  • Im Schritt 720 wird die Bitleitungsspannung an einem ersten Eingangsanschluss eines Logikschaltkreises aufgenommen. Das Aufnehmen der Bitleitungsspannung an dem ersten Eingangsanschluss umfasst das Aufnehmen der Bitleitungsspannung an einem Anschluss, mit dem ein logischer Zustand des Logikschaltkreises gesteuert wird. Bei einigen Ausführungsformen umfasst das Aufnehmen der Bitleitungsspannung das Aufnehmen der Bitleitungsspannung an einem Gate eines Transistors.
  • Bei verschiedenen Ausführungsformen umfasst das Aufnehmen der Bitleitungsspannung das Aufnehmen der Bitleitungsspannung an dem ersten Eingangsanschluss des Logikschaltkreises, der ein, zwei oder mehr als zwei Eingangsanschlüsse hat. Bei einigen Ausführungsformen umfasst das Aufnehmen der Bitleitungsspannung das Aufnehmen der Bitleitungsspannung an einem Eingangsanschluss eines oder mehrerer der Logikschaltkreise 131A, 132A, 131B und 133B, die vorstehend für den Speicherschaltkreis 100 unter Bezugnahme auf 1 erörtert worden sind.
  • Bei verschiedenen Ausführungsformen umfasst das Aufnehmen der Bitleitungsspannung das Aufnehmen der Bitleitungsspannung an einem Eingangsanschluss eines der NOR-Gates 231A und 231B, die vorstehend für den Speicherschaltkreis 200 unter Bezugnahme auf die 2A und 2B erörtert worden sind; eines der NAND-Gates 332A und 332B, die vorstehend für den Speicherschaltkreis 300 unter Bezugnahme auf die 3A und 3B erörtert worden sind; eines der Inverter INV1 und INV2, die vorstehend für den Speicherschaltkreis 430 unter Bezugnahme auf 4 erörtert worden sind; oder an den Gate-Anschlüssen des PMOS-Transistors P7 und des NMOS-Transistors N5 oder den Gate-Anschlüssen des PMOS-Transistors P8 und des NMOS-Transistors N8, die vorstehend für den Speicherschaltkreis 530 unter Bezugnahme auf 5 erörtert worden sind.
  • Im Schritt 730 wird bei einigen Ausführungsformen ein Aktivierungssignal an einem zweiten Eingangsanschluss des Logikschaltkreises empfangen. Das Empfangen des Aktivierungssignals an dem zweiten Eingangsanschluss umfasst das Empfangen des Aktivierungssignals an einem Anschluss, mit dem ein logischer Zustand des Logikschaltkreises gesteuert wird. Bei einigen Ausführungsformen umfasst das Empfangen des Aktivierungssignals das Empfangen des Aktivierungssignals an einem Gate eines Transistors.
  • Bei verschiedenen Ausführungsformen umfasst das Empfangen des Aktivierungssignals das Empfangen eines Aktivierungssignals, das einen Spannungspegel hat, der einem von zwei logischen Zuständen entspricht, und der Logikschaltkreis hat einen ersten logischen Zustand in Reaktion auf den ersten der zwei logischen Zustände und hat einen zweiten logischen Zustand in Reaktion auf den zweiten der zwei logischen Zustände.
  • Bei verschiedenen Ausführungsformen umfasst das Empfangen des Aktivierungssignals das Empfangen eines der Aktivierungssignale EN, ENB, BLPRE-ENB oder WAS-EN an einem oder mehreren der Eingangsanschlüsse A1, A2, B1 und B2, die vorstehend für die Verknüpfungsschaltungen 130A und 130B und die Speicherschaltkreise 200, 300, 430 und 530 unter Bezugnahme auf die 1 bis 5 erörtert worden sind.
  • Im Schritt 740 wird in Reaktion darauf, dass die Bitleitungsspannung auf den Vorspannungspegel vorgespannt wird, der Logikschaltkreis zum Verbinden der Bitleitung mit einem Spannungsknoten verwendet, der den Vorspannungspegel führt. „In Reaktion darauf, dass die Bitleitungsspannung auf den Vorspannungspegel vorgespannt wird“, bedeutet „in Reaktion darauf, dass sich der Vorspannungspegel innerhalb eines Schwellenwerts dem Vorspannungspegel nähert“. Bei einigen Ausführungsformen wird der Schwellenwert von einer Schwellenspannung eines Transistors in dem Logikschaltkreis bestimmt, und „in Reaktion darauf, dass die Bitleitungsspannung auf den Vorspannungspegel vorgespannt wird“, bedeutet das Verwenden des Transistors zum Ändern eines logischen Zustands des Logikschaltkreises.
  • Das Verwenden des Logikschaltkreises zum Verbinden der Bitleitung mit dem Spannungsknoten, der den Vorspannungspegel führt, umfasst das elektrische Verbinden der Bitleitung mit dem Spannungsknoten an einer Position entlang der Bitleitung. Bei einigen Ausführungsformen entspricht die Position entlang der Bitleitung dem Zellenrand 620A, der vorstehend für den Speicherschaltkreis 600A unter Bezugnahme auf 6A erörtert worden ist. Bei einigen Ausführungsformen entspricht die Position entlang der Bitleitung den Zellenrändern 620B und 620C, die vorstehend für den Speicherschaltkreis 600B unter Bezugnahme auf 6B erörtert worden sind.
  • Bei einigen Ausführungsformen umfasst das Verwenden des Logikschaltkreises zum Verbinden der Bitleitung mit dem Spannungsknoten, der den Vorspannungspegel führt, das Verbinden der Bitleitung BL oder BLB mit einem der Spannungsknoten VN1 und VN2, die vorstehend für die Speicherschaltkreise 100, 200, 300, 430 und 530 unter Bezugnahme auf die 1 bis 5 erörtert worden sind.
  • Bei einigen Ausführungsformen umfasst das Verwenden des Logikschaltkreises zum Verbinden der Bitleitung mit dem Spannungsknoten, der den Vorspannungspegel führt, das Erzeugen eines Schaltsignals mit dem Logikschaltkreis und, in Reaktion auf einen logischen Zustand des Schaltsignals, das Schließen eines Schaltelements, das zwischen die Bitleitung und den Spannungsknoten geschaltet ist.
  • Das Erzeugen des Schaltsignals umfasst das Erzeugen eines Schaltsignals, das einen ersten Spannungspegel hat, der einem ersten logischen Zustand entspricht, in Reaktion darauf, dass die Bitleitungsspannung innerhalb des Schwellenwerts des Vorspannungspegels liegt, und eines Schaltsignals, das einen zweiten Spannungspegel hat, der einem zweiten logischen Zustand entspricht, in Reaktion darauf, dass die Bitleitungsspannung über oder unter den Vorspannungspegel liegt, der den Schwellenwert überschreitet.
  • Das Schließen des Schaltelements in Reaktion auf das Schaltsignal umfasst das Schließen des Schaltelements in Reaktion darauf, dass das Schaltsignal von dem ersten Spannungspegel zu dem zweiten Spannungspegel oder von dem zweiten Spannungspegel zu dem ersten Spannungspegel geht.
  • Bei verschiedenen Ausführungsformen umfasst das Schließen des Schaltelements das Schließen eines der Schaltelemente 133A, 134A, 133B und 134B, die vorstehend für den Speicherschaltkreis 100 unter Bezugnahme auf 1 erörtert worden sind, oder das Einschalten eines der NMOS-Transistoren 233A und 233B, die vorstehend für den Speicherschaltkreis 200 unter Bezugnahme auf die 2A und 2B erörtert worden sind; eines der PMOS-Transistoren 334A und 334B, die vorstehend für den Speicherschaltkreis 300 unter Bezugnahme auf die 3A und 3B erörtert worden sind; eines der NMOS-Transistoren N1 und N2, die vorstehend für den Speicherschaltkreis 430 unter Bezugnahme auf 4 erörtert worden sind; oder eines der NMOS-Transistoren N9 und N10, die vorstehend für den Speicherschaltkreis 530 unter Bezugnahme auf 5 erörtert worden sind.
  • Bei einigen Ausführungsformen erfolgt das Verwenden des Logikschaltkreises zum Verbinden der Bitleitung mit dem Spannungsknoten, der den Vorspannungspegel führt, weiterhin in Reaktion auf das Aktivierungssignal, das an dem zweiten Eingangsanschluss des Logikschaltkreises empfangen wird. Bei einigen Ausführungsformen umfasst das Verwenden des Logikschaltkreises zum Verbinden der Bitleitung mit dem Spannungsknoten in Reaktion auf das Aktivierungssignal den Übergang des Logikschaltkreises von einem ersten logischen Zustand auf einen zweiten logischen Zustand in Reaktion auf das Aktivierungssignal.
  • Bei einigen Ausführungsformen umfasst das Verwenden des Logikschaltkreises zum Verbinden der Bitleitung mit dem Spannungsknoten in Reaktion auf das Aktivierungssignal das Erzeugen, mit dem Logikschaltkreis, eines Schaltsignals mit einem Spannungspegel, der einem logischen Zustand entspricht, auf Grund des Aktivierungssignals.
  • Bei einigen Ausführungsformen ist das Schaltelement ein erstes Schaltelement, das zwischen die Bitleitung und den Spannungsknoten geschaltet ist, und das Verwenden des Logikschaltkreises zum Verbinden der Bitleitung mit dem Spannungsknoten in Reaktion auf das Aktivierungssignal umfasst das Schließen eines zweiten Schaltelements, das zwischen die Bitleitung und den Spannungsknoten geschaltet ist, in Reaktion auf das Aktivierungssignal.
  • Bei einigen Ausführungsformen umfasst das Verwenden des Logikschaltkreises zum Verbinden der Bitleitung mit dem Spannungsknoten in Reaktion auf das Aktivierungssignal das Einschalten eines der PMOS-Transistoren P1, P2 und P3 oder eines der NMOS-Transistoren N3 und N4, die vorstehend für den Speicherschaltkreis 430 unter Bezugnahme auf 4 erörtert worden sind.
  • Durch das Verwenden des Logikschaltkreises zum Verbinden der Bitleitung mit dem Spannungsknoten fließt ein Strom so lange zwischen der Bitleitung und dem Spannungsknoten, bis der Spannungspegel auf der Bitleitung gleich dem Vorspannungspegel ist. Bei verschiedenen Ausführungsformen fließen durch das Verwenden des Logikschaltkreises zum Verbinden der Bitleitung mit dem Spannungsknoten ein oder mehrere Ströme IA1, IA2, IB1 und IB2, wie vorstehend für den Speicherschaltkreis 100 unter Bezugnahme auf 1 erörtert worden ist.
  • Das Verwenden des Logikschaltkreises zum Verbinden der Bitleitung mit dem Spannungsknoten umfasst das Verbinden der Bitleitung mit dem Spannungsknoten gleichzeitig mit dem Verwenden der Schreibschaltung zum Vorspannen der Bitleitungsspannung. Da die Bitleitungsspannung dadurch unter Verwendung des Stroms, der mit der Spannung verbunden ist, zusätzlich zu dem Strom, der von der Schreibschaltung bereitgestellt wird, auf die Vorspannung vorgespannt wird, wird die Bitleitung schneller auf die Vorspannung vorgespannt, als wenn die Bitleitung nur mit einem Strom allein vorgespannt werden würde.
  • Durch Ausführen der Schritte des Verfahrens 700 wird eine Bitleitung unter Verwendung einer Schreibschaltung und eines Logikschaltkreises vorgespannt, um die Betriebsgeschwindigkeit einer oder mehrerer Mehrzahlen von Speicherzellen im Vergleich zu Ansätzen zu erhöhen, bei denen die Schreibschaltung und der Logikschaltkreis nicht verwendet werden. Dadurch werden die Vorzüge erzielt, die vorstehend für den Speicherschaltkreis 100 unter Bezugnahme auf 1 erörtert worden sind.
  • Bei einigen Ausführungsformen weist ein Schaltkreis Folgendes auf: einen Spannungsknoten; eine Mehrzahl von Speicherzellen; eine Bitleitung, die mit der Mehrzahl von Speicherzellen verbunden ist; und eine Verknüpfungsschaltung, die zwischen den Spannungsknoten und die Bitleitung geschaltet ist, wobei die Verknüpfungsschaltung so konfiguriert ist, dass sie in Reaktion auf einen Spannungspegel auf der Bitleitung den Spannungsknoten mit der Bitleitung verbindet. Bei einigen Ausführungsformen ist die Verknüpfungsschaltung so konfiguriert, dass sie den Spannungsknoten mit der Bitleitung in Reaktion darauf verbindet, dass eine Differenz zwischen dem Spannungspegel auf der Bitleitung und einem Spannungspegel auf dem Spannungsknoten kleiner als ein oder gleich einem Schwellenwert ist. Bei einigen Ausführungsformen weist die Verknüpfungsschaltung Folgendes auf: einen Logikschaltkreis mit einem ersten Eingangsanschluss, der mit der Bitleitung verbunden ist, und einem Ausgangsanschluss; und einen Transistor, der zwischen den Spannungsknoten und die Bitleitung geschaltet ist, wobei der Transistor einen Gate-Anschluss aufweist, der mit dem Ausgangsanschluss des Logikschaltkreises verbunden ist. Bei einigen Ausführungsformen ist der Spannungsknoten ein Referenzknoten, der so konfiguriert ist, dass er eine Referenzspannung führt; der Transistor ist ein NMOS-Transistor; und der Logikschaltkreis ist ein NOR-Gate. Bei einigen Ausführungsformen ist der Spannungsknoten ein Versorgungsspannungsknoten, der so konfiguriert ist, dass er eine Versorgungsspannung führt; der Transistor ist ein PMOS-Transistor; und der Logikschaltkreis ist ein NAND-Gate. Bei einigen Ausführungsformen weist der Logikschaltkreis einen Inverter auf. Bei einigen Ausführungsformen weist der Logikschaltkreis weiterhin einen zweiten Eingangsanschluss auf, der so konfiguriert ist, dass er ein Aktivierungssignal empfängt; und die Verknüpfungsschaltung ist so konfiguriert, dass sie weiterhin in Reaktion auf das Aktivierungssignal den Spannungsknoten mit der Bitleitung verbindet. Bei einigen Ausführungsformen weist der Schaltkreis weiterhin Folgendes auf: eine komplementäre Bitleitung, die der Mehrzahl von Speicherzellen entspricht; und eine komplementäre Verknüpfungsschaltung, die zwischen den Spannungsknoten und die komplementäre Bitleitung geschaltet ist, wobei die komplementäre Verknüpfungsschaltung so konfiguriert ist, dass sie in Reaktion auf einen komplementären Spannungspegel auf der komplementären Bitleitung den Spannungsknoten mit der komplementären Bitleitung verbindet. Bei einigen Ausführungsformen ist der Spannungsknoten ein Referenzknoten, der so konfiguriert ist, dass er eine Referenzspannung führt, und die Verknüpfungsschaltung und die komplementäre Verknüpfungsschaltung verwenden gemeinsam einen PMOS-Transistor, der mit einem Versorgungsspannungsknoten verbunden ist, der so konfiguriert ist, dass er eine Versorgungsspannung führt. Bei einigen Ausführungsformen weist der Schaltkreis weiterhin eine Schreibschaltung auf, die mit der Bitleitung verbunden ist, wobei die Schreibschaltung so konfiguriert ist, dass sie den Spannungspegel auf der Bitleitung erzeugt.
  • Bei einigen Ausführungsformen weist ein Verfahren zum Vorspannen einer Bitleitung eines Speicherschaltkreises die folgenden Schritte auf: Verwenden einer Schreibschaltung, die eine Bitleitungsspannung der Bitleitung von einem ersten Spannungspegel auf einen Vorspannungspegel vorspannt; Aufnehmen der Bitleitungsspannung an einem Eingangsanschluss eines Logikschaltkreises; und in Reaktion auf das Vorspannen der Bitleitungsspannung auf den Vorspannungspegel Verwenden des Logikschaltkreises zum Verbinden der Bitleitung mit einem Spannungsknoten, der den Vorspannungspegel führt. Bei einigen Ausführungsformen umfasst das Vorspannen der Bitleitungsspannung der Bitleitung von dem ersten Spannungspegel auf den Vorspannungspegel das Entladen der Bitleitung als Teil einer Schreiboperation. Bei einigen Ausführungsformen umfasst das Vorspannen der Bitleitungsspannung der Bitleitung von dem ersten Spannungspegel auf den Vorspannungspegel das Laden der Bitleitung als Teil einer Vorlade-Operation. Bei einigen Ausführungsformen weist das Verfahren weiterhin das Empfangen eines Aktivierungssignals an einem weiteren Eingangsanschluss des Logikschaltkreises auf, wobei das Verwenden des Logikschaltkreises zum Verbinden der Bitleitung mit dem Spannungsknoten weiterhin in Reaktion auf das Aktivierungssignal erfolgt. Bei einigen Ausführungsformen umfasst das Verwenden des Logikschaltkreises zum Verbinden der Bitleitung mit dem Spannungsknoten das Erzeugen eines Schaltsignals mit dem Logikschaltkreis; und, in Reaktion auf das Schaltsignal, das Einschalten eines ersten Transistors, der zwischen die Bitleitung und den Spannungsknoten geschaltet ist. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin das Empfangen eines Aktivierungssignals an einem weiteren Eingangsanschluss des Logikschaltkreises; und, in Reaktion auf das Aktivierungssignal, das Einschalten eines zweiten Transistors, der zwischen die Bitleitung und den Spannungsknoten geschaltet ist.
  • Bei einigen Ausführungsformen weist ein Speicherschaltkreis Folgendes auf: einen Referenzknoten, der so konfiguriert ist, dass er eine Referenzspannung führt; einen Versorgungsspannungsknoten, der so konfiguriert ist, dass er eine Versorgungsspannung führt; eine Bitleitung, die mit einer Mehrzahl von Speicherzellen verbunden ist; eine erste Verknüpfungsschaltung, die zwischen den Referenzknoten und die Bitleitung geschaltet ist, wobei die erste Verknüpfungsschaltung so konfiguriert ist, dass sie in Reaktion auf einen Spannungspegel auf der Bitleitung den Referenzknoten mit der Bitleitung verbindet; und eine zweite Verknüpfungsschaltung, die zwischen den Versorgungsspannungsknoten und die Bitleitung geschaltet ist, wobei die zweite Verknüpfungsschaltung so konfiguriert ist, dass sie in Reaktion auf den Spannungspegel auf der Bitleitung den Versorgungsspannungsknoten mit der Bitleitung verbindet. Bei einigen Ausführungsformen weist der Speicherschaltkreis weiterhin eine Schreibschaltung auf, die so konfiguriert ist, dass sie den Spannungspegel auf der Bitleitung bereitstellt, wobei die Schreibschaltung an einer ersten Position mit der Bitleitung verbunden ist, wobei die erste Verknüpfungsschaltung und die zweite Verknüpfungsschaltung an einer zweiten Position mit der Bitleitung verbunden sind und zumindest ein Teil der Mehrzahl von Speicherzellen zwischen der ersten Position und der zweiten Position angeordnet ist. Bei einigen Ausführungsformen ist die erste Verknüpfungsschaltung so konfiguriert, dass sie weiterhin in Reaktion auf ein erstes Aktivierungssignal den Referenzknoten mit der Bitleitung verbindet; die zweite Verknüpfungsschaltung ist so konfiguriert, dass sie weiterhin in Reaktion auf ein zweites Aktivierungssignal den Versorgungsspannungsknoten mit der Bitleitung verbindet; und das erste Aktivierungssignal und das zweite Aktivierungssignal sind komplementäre Signale. Bei einigen Ausführungsformen weist die erste Verknüpfungsschaltung ein NOR-Gate auf, und die zweite Verknüpfungsschaltung weist ein NAND-Gate auf.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Schaltkreis mit: einem Spannungsknoten; einer Mehrzahl von Speicherzellen; einer Bitleitung, die mit der Mehrzahl von Speicherzellen verbunden ist; und einer Verknüpfungsschaltung, die zwischen den Spannungsknoten und die Bitleitung geschaltet ist, wobei die Verknüpfungsschaltung so eingerichtet ist, dass sie in Reaktion auf einen Spannungspegel auf der Bitleitung den Spannungsknoten mit der Bitleitung verbindet.
  2. Schaltkreis nach Anspruch 1, wobei die Verknüpfungsschaltung so eingerichtet ist, dass sie den Spannungsknoten mit der Bitleitung in Reaktion darauf verbindet, dass eine Differenz zwischen dem Spannungspegel auf der Bitleitung und einem Spannungspegel auf dem Spannungsknoten kleiner als ein oder gleich einem Schwellenwert ist.
  3. Schaltkreis nach Anspruch 1 oder 2, wobei die Verknüpfungsschaltung Folgendes aufweist: einen Logikschaltkreis mit einem ersten Eingangsanschluss, der mit der Bitleitung verbunden ist, und einem Ausgangsanschluss; und einen Transistor, der zwischen den Spannungsknoten und die Bitleitung geschaltet ist, wobei der Transistor einen Gate-Anschluss aufweist, der mit dem Ausgangsanschluss des Logikschaltkreises verbunden ist.
  4. Schaltkreis nach Anspruch 3, wobei der Spannungsknoten ein Referenzknoten ist, der so eingerichtet ist, dass er eine Referenzspannung führt, der Transistor ein NMOS-Transistor ist, und der Logikschaltkreis ein NOR-Gate ist.
  5. Schaltkreis nach Anspruch 3, wobei der Spannungsknoten ein Versorgungsspannungsknoten ist, der so eingerichtet ist, dass er eine Versorgungsspannung führt, der Transistor ein PMOS-Transistor ist, und der Logikschaltkreis ein NAND-Gate ist.
  6. Schaltkreis nach einem der Ansprüche 3 bis 5, wobei der Logikschaltkreis einen Inverter aufweist.
  7. Schaltkreis nach einem der Ansprüche 3 bis 6, wobei der Logikschaltkreis weiterhin einen zweiten Eingangsanschluss aufweist, der so eingerichtet ist, dass er ein Aktivierungssignal empfängt, und die Verknüpfungsschaltung so eingerichtet ist, dass sie weiterhin in Reaktion auf das Aktivierungssignal den Spannungsknoten mit der Bitleitung verbindet.
  8. Schaltkreis nach einem der vorhergehenden Ansprüche, der weiterhin Folgendes aufweist: eine komplementäre Bitleitung, die der Mehrzahl von Speicherzellen entspricht; und eine komplementäre Verknüpfungsschaltung, die zwischen den Spannungsknoten und die komplementäre Bitleitung geschaltet ist, wobei die komplementäre Verknüpfungsschaltung so eingerichtet ist, dass sie in Reaktion auf einen komplementären Spannungspegel auf der komplementären Bitleitung den Spannungsknoten mit der komplementären Bitleitung verbindet.
  9. Schaltkreis nach Anspruch 8, wobei der Spannungsknoten ein Referenzknoten ist, der so eingerichtet ist, dass er eine Referenzspannung führt, und die Verknüpfungsschaltung und die komplementäre Verknüpfungsschaltung einen PMOS-Transistor gemeinsam verwenden, der mit einem Versorgungsspannungsknoten verbunden ist, der so eingerichtet ist, dass er eine Versorgungsspannung führt.
  10. Schaltkreis nach einem der vorhergehenden Ansprüche, der weiterhin eine Schreibschaltung aufweist, die mit der Bitleitung verbunden ist, wobei die Schreibschaltung so eingerichtet ist, dass sie den Spannungspegel auf der Bitleitung erzeugt.
  11. Verfahren zum Vorspannen einer Bitleitung eines Speicherschaltkreises mit den folgenden Schritten: Verwenden einer Schreibschaltung, die eine Bitleitungsspannung der Bitleitung von einem ersten Spannungspegel auf einen Vorspannungspegel vorspannt; Aufnehmen der Bitleitungsspannung an einem Eingangsanschluss eines Logikschaltkreises; und in Reaktion auf das Vorspannen der Bitleitungsspannung auf den Vorspannungspegel Verwenden des Logikschaltkreises zum Verbinden der Bitleitung mit einem Spannungsknoten, der den Vorspannungspegel führt.
  12. Verfahren nach Anspruch 11, wobei das Vorspannen der Bitleitungsspannung der Bitleitung von dem ersten Spannungspegel auf den Vorspannungspegel das Entladen der Bitleitung umfasst.
  13. Verfahren nach Anspruch 11 oder 12, wobei das Vorspannen der Bitleitungsspannung der Bitleitung von dem ersten Spannungspegel auf den Vorspannungspegel das Laden der Bitleitung umfasst.
  14. Verfahren nach einem der Ansprüche 11 bis 13, das weiterhin das Empfangen eines Aktivierungssignals an einem weiteren Eingangsanschluss des Logikschaltkreises umfasst, wobei das Verwenden des Logikschaltkreises zum Verbinden der Bitleitung mit dem Spannungsknoten weiterhin in Reaktion auf das Aktivierungssignal erfolgt.
  15. Verfahren nach einem der Ansprüche 11 bis 14, wobei das Verwenden des Logikschaltkreises zum Verbinden der Bitleitung mit dem Spannungsknoten Folgendes umfasst: Erzeugen eines Schaltsignals mit dem Logikschaltkreis; und in Reaktion auf das Schaltsignal, Einschalten eines ersten Transistors, der zwischen die Bitleitung und den Spannungsknoten geschaltet ist.
  16. Verfahren nach Anspruch 15, das weiterhin Folgendes umfasst: Empfangen eines Aktivierungssignals an einem weiteren Eingangsanschluss des Logikschaltkreises; und in Reaktion auf das Aktivierungssignal, Einschalten eines zweiten Transistors, der zwischen die Bitleitung und den Spannungsknoten geschaltet ist.
  17. Speicherschaltkreis mit: einem Referenzknoten, der so eingerichtet ist, dass er eine Referenzspannung führt; einem Versorgungsspannungsknoten, der so eingerichtet ist, dass er eine Versorgungsspannung führt; einer Bitleitung, die mit einer Mehrzahl von Speicherzellen verbunden ist; einer ersten Verknüpfungsschaltung, die zwischen den Referenzknoten und die Bitleitung geschaltet ist, wobei die erste Verknüpfungsschaltung so eingerichtet ist, dass sie in Reaktion auf einen Spannungspegel auf der Bitleitung den Referenzknoten mit der Bitleitung verbindet; und einer zweiten Verknüpfungsschaltung, die zwischen den Versorgungsspannungsknoten und die Bitleitung geschaltet ist, wobei die zweite Verknüpfungsschaltung so eingerichtet ist, dass sie in Reaktion auf den Spannungspegel auf der Bitleitung den Versorgungsspannungsknoten mit der Bitleitung verbindet.
  18. Speicherschaltkreis nach Anspruch 17, der weiterhin eine Schreibschaltung aufweist, die so eingerichtet ist, dass sie den Spannungspegel auf der Bitleitung bereitstellt, wobei die Schreibschaltung an einer ersten Position mit der Bitleitung verbunden ist, wobei die erste Verknüpfungsschaltung und die zweite Verknüpfungsschaltung an einer zweiten Position mit der Bitleitung verbunden sind, und zumindest ein Teil der Mehrzahl von Speicherzellen zwischen der ersten Position und der zweiten Position angeordnet ist.
  19. Speicherschaltkreis nach Anspruch 17 oder 18, wobei die erste Verknüpfungsschaltung so eingerichtet ist, dass sie weiterhin in Reaktion auf ein erstes Aktivierungssignal den Referenzknoten mit der Bitleitung verbindet, die zweite Verknüpfungsschaltung so eingerichtet ist, dass sie weiterhin in Reaktion auf ein zweites Aktivierungssignal den Versorgungsspannungsknoten mit der Bitleitung verbindet, und das erste Aktivierungssignal und das zweite Aktivierungssignal komplementäre Signale sind.
  20. Speicherschaltkreis nach einem der Ansprüche 17 bis 19, wobei die erste Verknüpfungsschaltung ein NOR-Gate aufweist und die zweite Verknüpfungsschaltung ein NAND-Gate aufweist.
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