CN110322917B - 位线逻辑电路、存储器电路及其位线偏置方法 - Google Patents

位线逻辑电路、存储器电路及其位线偏置方法 Download PDF

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Abstract

一种存储器电路包括：电压节点；多个存储器单元；位线，与多个存储器单元耦合；以及开关电路，耦合在电压节点与位线之间。开关电路配置为响应于位线上的电压电平将电压节点与位线耦合。本发明的实施例还提供了位线逻辑电路和存储器电路的位线偏置方法。

Description

位线逻辑电路、存储器电路及其位线偏置方法
技术领域
本发明的实施例一般地涉及存储器技术领域，更具体地涉及位线逻辑电路、存储器电路及其位线偏置方法。
背景技术
存储器阵列数据访问包括读取和写入操作，该读取和写入操作具有取决于存储器单元类型、存储器电路设计、寄生电阻和电容水平、工作电压、以及温度和制造工艺变化的速率。系统的总体速率有时基于存储器访问速率，其中，该系统包括存储器阵列。
在许多应用中，存储器电路在低电压下工作以限制功率损耗和热量生成。由于工作电压降低，电路速率和由此的存储器访问速度通常会降低。
发明内容
根据本发明的一方面，提供了一种存储器电路，包括：电压节点；多个存储器单元；位线，与所述多个存储器单元耦合；以及开关电路，耦合在所述电压节点与所述位线之间，所述开关电路配置为响应于所述位线上的电压电平，将所述电压节点与所述位线耦合。
根据本发明的另一方面，提供了一种偏置存储器电路的位线的方法，所述方法包括：使用写入电路，从第一电压电平朝向偏置电压电平偏置所述位线的位线电压；在逻辑电路的输入端子处接收位线电压；以及响应于朝向偏置电压电平偏置所述位线电压，使用所述逻辑电路将所述位线与电压节点耦合，其中，所述电压节点输送所述偏置电压电平。
根据本发明的又一方面，提供了一种存储器电路，包括：参考节点，配置为输送参考电压；电源节点，配置为输送电源电压；位线，与多个存储器单元耦合；第一开关电路，耦合在所述参考节点和所述位线之间，所述第一开关电路配置为响应于所述位线上的电压电平将所述参考节点与所述位线耦合；以及第二开关电路，耦合在所述电源节点和所述位线之间，所述第二开关电路配置为响应于所述位线上的电压电平将所述电源节点与所述位线耦合。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1是根据一些实施例的存储器电路的示图。
图2A是根据一些实施例的存储器电路的示图。
图2B是根据一些实施例的存储器电路工作参数的曲线图。
图3A是根据一些实施例的存储器电路的示图。
图3B是根据一些实施例的存储器电路工作参数的曲线图。
图4是根据一些实施例的存储器电路的示图。
图5是根据一些实施例的存储器电路的示图。
图6A是根据一些实施例的存储器电路的示图。
图6B是根据一些实施例的存储器电路的示图。
图7是根据一些实施例的偏置位线的方法的流程图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，以用于实现所提供主题的不同特征。以下将描述组件、数值、操作、材料、布置等的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。其他部件、数值、操作、材料、布置等是预期的。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，也可以包括在第一部件和第二部件之间形成附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在...下面”、“在...下方”、“下部”、“在...上面”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作相应的解释。
在各个实施例中，存储器电路包括耦合在电压节点和用于多个存储器单元的位线之间和开关电路。开关电路包括逻辑元件，该逻辑元件接收位线电压作为输入并且能够使得位线与电压节点耦合。在写入、预充电、或其他操作期间，写入电路朝向偏置电压电平偏置位线。当位线电压接近偏置电压电平时，开关电路配置为通过将位线与电压节点耦合来响应位线电压，因此，增加了可用电流，其中，可用电流用于将位线偏置为高于由单独的写入电路所提供的电流水平。与不增加可用电流的方法相比，开关电路使得位线更快的接近偏置电压电平，因此，存储器电路的整体工作速率增加，并且对于给定的工作频率能够降低工作电压。
图1是根据一些实施例的存储器电路100的示图。存储器电路100包括写入电路110和多个存储器单元120。写入电路110和多个存储器单元120中的每一个与位线(BL)和反相位线(以下称为位线条(BLB)并且具有与BL互补的信号)电耦合。开关电路130A包括输入端子A1和输入端子A2，并且开关电路130A与位线BL、电压节点VN1以及电压节点VN2电耦合。开关电路130B包括输入端子B1和输入端子B2，并且开关电路130B与位线BLB以及电压节点VN1和电压节点VN2电耦合。
两个或更多个电路元件被认为是基于直接电连接或者包括一个或多个附加电路元件的电连接进行电耦合，并且因此能够被控制，例如由晶体管或其他开关装置建立电阻或断开。
存储器电路100是存储器宏的子集，例如，存储器宏包括下面关于图6A所讨论的存储器电路600A，或者存储器宏包括下面关于图6B所讨论的存储器电路600B，存储器宏包括一个或多个附加的组件，例如除了多个存储器单元120之外的至少一个存储器单元(未示出)。
电压节点VN1是配置为输送(carry，又称承载)参考电压VSS的参考节点，其中，该参考电压VSS具有存储器电路100的参考电压电平。在一些实施例中，存储器电路100是更大的系统的一部分，并且存储器电路100的参考电压电平对应于该系统的参考电压电平。在一些实施例中，存储器电路100是更大的系统的一部分，并且存储器电路100的参考电压电平对应于存储器特定的参考电压电平。在一些实施例中，参考电压VSS是具有接地电压电平的接地电压。
电压节点VN2是配置为输送电源电压VDD的电源节点，该电源电压VDD具有与存储器电路100的工作电压电平相对应的电源电压电平。在一些实施例中，存储器电路100是更大的系统的一部分，例如片上系统，并且存储器电路100的工作电压电平对应于该系统的工作电压电平。在一些实施例中，存储器电路100是更大的系统的一部分，并且存储器电路100的工作电压电平对应于存储器特定的工作电压电平。
在一些实施例中，电源电压电平对应于逻辑高状态，并且参考电压电平对应于逻辑低状态。
写入电路110配置为响应于一个或多个控制信号(未示出)偏置位线BL和BLB上的电压电平。写入电路110配置为接收电源电压VDD和参考电压VSS，并朝向偏置电压电平偏置位线BL或BLB中的一条或两条，其中，该偏置电压电平对应于电源电压电平或参考电压电平中的一个。
在一些实施例中，在存储器电路100的写入操作中，写入电路110配置为朝向电源电压电平偏置位线BL或BLB中的一条、并且朝向参考电压电平偏置位线BL或BLB中的另一条。在一些实施例中，在存储器电路100的读取操作中，写入电路110配置为通过朝向电源电压电平或参考电压电平偏置位线BL或BLB中的一条或两条，对位线BL或BLB中的一条或两条进行预充电。
在操作中，朝向电压电平(例如，电源电压电平或参考电压电平中的一个)偏置位线(例如，位线BL或BLB中的一条)，包括使位线电压电平达到该电压电平，或者使位线电压电平接近但没有达到该电压电平。
在操作中，使用写入电路110偏置位线BL包括利用电流IBL朝向偏置电压电平驱动位线BL上的电压电平。当位线BL上的电压电平低于偏置电压电平(例如电源电压电平)时，电流IBL具有正值。当位线BL上的电压电平高于偏置电压电平(例如参考电压电平)时，电流IBL具有负值。
在操作中，使用写入电路110偏置位线BLB包括利用电流IBLB朝向偏置电压电平驱动位线BLB上的电压电平。当位线BLB上的电压电平低于偏置电压电平(例如电源电压电平)时，电流IBLB具有正值。当位线BLB上的电压电平高于偏置电压电平(例如参考电压电平)时，电流IBLB具有负值。
位线BL和BLB是能够将偏置电压电平传输至多个存储器单元120中的每个存储器单元和/或从多个存储器单元120中的每个存储器单元传输偏置电压电平的导线，因此位线BL和BLB对应于多个存储器单元120。存储器电路100配置为使得在写入操作中，位线BL和BLB具有对应于互补逻辑状态的电压电平。
多个存储器单元120包括配置为存储由逻辑状态表示的位数据的电、机电、电磁、或其他设备(未单独标记)。多个存储器单元120中的存储器单元的逻辑状态能够在写入操作中被编程并且在读取操作中被检测出来。
在一些实施例中，逻辑状态对应于存储在给定存储器单元中的电荷的电压电平。在一些实施例中，逻辑状态对应于给定存储器单元的组件的物理属性，例如电阻或磁取向。
在一些实施例中，多个存储器单元120包括静态随机存取存储器(SRAM)单元。在各个实施例中，SRAM单元包括五晶体管(5T)SRAM单元、六晶体管(6T)SRAM单元、八晶体管(8T)SRAM单元、九晶体管(9T)SRAM单元、或具有其他数量晶体管的SRAM单元。在一些实施例中，多个存储器单元120包括动态随机存取存储器(DRAM)单元或能够存储位数据的其他类型的存储器单元。
多个存储器单元120包括存储器单元列或存储器单元列的一部分。在一些实施例中，多个存储器单元120包括在128到1024范围内的多个存储器单元。在一些实施例中，多个存储器单元120包括256个存储器单元。在一些实施例中，多个存储器单元120包括512个存储器单元。在一些实施例中，多个存储器单元120包括少于128个存储器单元。在一些实施例中，多个存储器单元120包括多于1024个存储器单元。
因为包括有存储器电路100的存储器宏包括能够与多个存储器单元120中的每个存储器单元交互的一个或多个电路，所以在一些情况下，数量少于128的多个存储器单元降低了存储器宏的效率。
因为位线BL和BLB对应于多个存储器单元120，所以位线BL和BLB的长度和电阻值随着多个存储器单元120的存储器单元的数量增加而增加。因此，数量大于1024的多个存储器单元增大了位线电阻对多个存储器单元120上的写入和读取操作的影响。
开关电路130A包括具有输入端子A1的逻辑电路131A和具有输入端子A2的逻辑电路132A。逻辑电路131A和132A中的每一个具有与位线BL电耦合的附加输入端子。逻辑电路131A的输出端子与开关器件133A的控制端子电耦合，逻辑电路132A的输出端子与开关器件134A的控制端子电耦合。
逻辑电路131A和132A中的每一个包括一个或多个逻辑门，并且配置为响应于表示输入端子处接收的逻辑状态的电压电平，在具有表示逻辑状态的电压电平的输出端子处生成切换信号。在各个实施例中，逻辑电路131A和132A包括反相器、或(OR)门、或非(NOR)门、与(AND)门、与非(NAND)门、或适用于应用逻辑方案的其他逻辑门中的一个或多个。
开关器件133A包括与位线BL和电压节点VN1电耦合的端子，并且开关器件133A配置为响应于开关器件133A的控制端子处的开关信号的电压电平，将位线BL与电压节点VN1电连接。开关器件134A包括与位线BL和电压节点VN2电耦合的端子，并且开关器件134A配置为响应于开关器件134A的控制端子处的开关信号的电压电平，将位线BL与电压节点VN2电连接。
开关器件133A和134A中的每一个包括一个或多个电或机电构造，其中，该电或机电构造能够响应于表示控制端子处接收的逻辑状态的电压电平，在两个或更多个端子之间建立和断开电连接。在各个实施例中，开关器件133A和134A包括一个或多个晶体管、传输门或适合于控制电连接的其他器件。
在各个实施例中，晶体管包括场效应晶体管(FET)、金属氧化物半导体场效应晶体管(MOSFET)、鳍式场效应晶体管(FinFET)、n型晶体管、p型晶体管、垂直栅极晶体管、双极型或其他类型晶体管中的一个或者它们组合。
逻辑电路131A配置为使得开关器件133A响应于位线BL上的电压电平和对应于逻辑低状态的参考电压电平，将位线BL与电压节点VN1电耦合。在操作中，通过位线BL上的电压电平与小于或等于阈值的参考电压电平之间的差值来确定与逻辑低状态相对应的位线BL上的电压电平。在一些实施例中，通过逻辑电路131A中的晶体管的阈值电压确定该阈值。
在操作中，位线BL上的等于或在参考电压电平的阈值内的电压电平对应于逻辑电路131A的输出端子处的开关信号的第一逻辑状态，并且位线BL上的以多于阈值大于参考电压电平的电压电平对应于逻辑电路131A的输出端子处的开关信号的第二逻辑状态。
开关器件133A配置为在操作中响应于逻辑电路131A的输出端子处的具有第一逻辑状态的开关信号，将位线BL与电压节点VN1电耦合；并且响应于逻辑电路131A的输出端子处的具有第二逻辑状态的开关信号，将位线BL与电压节点VN1电断开。
逻辑电路132A配置为使得开关器件134A响应于位线BL上的电压电平和对应于逻辑高状态的电源电压电平这两者，将位线BL与电压节点VN2电耦合。在操作中，通过位线BL上的电压电平与小于或等于阈值的电源电压电平之间的差值确定与逻辑高状态相对应的位线BL上的电压电平。在一些实施例中，由逻辑电路132A中的晶体管的阈值电压确定该阈值。
在操作中，位线BL上的等于或在电源电压电平的阈值内的电压电平对应于逻辑电路132A的输出端子处的开关信号的第一逻辑状态，并且位线BL上的以多于阈值小于电源电压电平的电压电平对应于逻辑电路132A的输出端子处的开关信号的第二逻辑状态。
开关器件134A配置为在操作中响应于逻辑电路132A的输出端子处的具有第一逻辑状态的开关信号，将位线BL与电压节点VN2电耦合；并且响应于逻辑电路132A的输出端子处的具有第二逻辑状态的开关信号，将位线BL与电压节点VN2电断开。
在一些实施例中，在操作中，位线BL具有对应于第一逻辑状态的初始电压电平，并且写入电路110朝向对应于第二逻辑状态的偏置电压电平驱动位线BL上的电压电平，其中，第二逻辑状态不同于第一逻辑状态。开关电路130A配置为通过保持位线BL与输送偏置电压电平的电压节点VN1或VN2电断开来响应位线BL上的初始电压电平，并且通过将位线BL与输送偏置电压电平的电压节点VN1或VN2电耦合来响应位线BL上的电压电平接近偏置电压电平。
在放电操作中，逻辑电路131A响应于位线BL上的电压电平接近参考电压电平，将位线BL与电压节点VN1电耦合，并且电流IA1从位线BL通过开关器件133A流向电压节点VN1，直到位线BL上的电压电平等于参考电压电平时为止。在放电操作中，如上所述，由开关电路130A提供的电流IA1被添加到由写入电路110提供的(负)电流IBL，因此，与不向写入电路电流添加电流的方法相比，增加了可用于朝向参考电压电平驱动位线BL的总电流。
在充电操作中，逻辑电路132A响应于位线BL上的电压电平接近电源电压电平，将位线BL与电压节点VN2电耦合，并且电流IA2从电压节点VN2流向位线BL，直到位线BL上的电压电平等于电源电压电平时为止。在充电操作中，如上所述，由开关电路130A提供的电流IA2被添加到由写入电路110提供的(正)电流IBL，因此，与不向写入电路电流添加电流的方法相比，增加了可用于朝向电源电压电平驱动位线BL的总电流。
与不向写入电路电流添加电流的方法相比，在操作中，通过增加放电和充电电流，包括开关电路130A的存储器电路100增加了朝向偏置电压电平偏置位线BL的速率。
通过配置为响应于位线BL上的电压电平将位线BL与电压节点VN1或VN2中的一个电耦合，开关电路130A在操作中被有效地自触发，因此避免了其他方法所使用的定时方案和电路的需要以将位线电流增加到大于写入电路电流。与包括定时方案和电路的方法相比，包括开关电路130A的存储器电路100不那么复杂，占用更少的空间，并且在一些情况下使用更少的功率。
开关电路130A配置为接收输入端子A1上的使能信号ENB和输入端子A2上的使能信号EN。因此，仅当使能信号ENB的电压电平对应于第一逻辑状态时，逻辑电路131A配置为响应于位线BL上的电压电平而将位线BL与电压节点VN1耦合。因此，仅当使能信号EN的电压电平对应于第二逻辑状态时，逻辑电路132A配置为响应于位线BL上的电压电平而将位线BL与电压节点VN2耦合。
在一些实施例中，第一逻辑状态或第二逻辑状态中的一个是逻辑低状态，第一逻辑状态或第二逻辑状态中的另一个是逻辑高状态。在一些实施例中，使能信号EN和ENB是互补信号，使得当使能信号EN或ENB中的一个的电压电平对应于逻辑低或高状态中的一个时，使能信号EN或ENB中的另一个的电压电平对应于逻辑低或高状态中的另一个。
在一些实施例中，其中使能信号EN和ENB是互补信号，开关电路130A配置为当使能信号ENB和EN的电压电平对应于相应的第一和第二逻辑状态时，响应于位线BL上的电压电平将位线BL与电压节点VN1或VN2中的任一个耦合，并且当使能信号ENB和EN的电压电平对应于相应的第二和第一逻辑状态时，响应于位线BL上的电压电平禁止(disable，又称无效)将位线BL与电压节点VN1或VN2中的任一个耦合。
在一些实施例中，开关电路130A不包括输入端子A1、逻辑电路131A和开关器件133A，因此开关电路130A配置为将位线BL与电压节点VN2电耦合，而不配置为将位线BL与电压节点VN1电耦合。在一些实施例中，开关电路130A不包括输入端子A2、逻辑电路132A和开关器件134A，因此开关电路130A配置为将位线BL与电压节点VN1电耦合，而不配置为将位线BL与电压节点VN2电耦合。
在一些实施例中，除了输入端子A1和/或A2之外，开关电路130A还包括一个或多个输入端子(未示出)，并且开关电路130A配置为进一步响应于在一个或多个附加输入端子上接收到的一个或多个信号，将位线BL与电压节点VN1或VN2中的一个或两个电耦合。
开关电路130B包括具有输入端子B1的逻辑电路131B和具有输入端子B2的逻辑电路132B。逻辑电路131B和132B中的每一个具有与位线BLB电耦合的附加输入端子。逻辑电路131B的输出端子与开关器件133B的控制端子电耦合，并且逻辑电路132B的输出端子与开关器件134B的控制端子电耦合。
开关电路130B配置为接收输入端子B1上的使能信号ENB以及输入端子B2上的使能信号EN。以类似于上面对于开关电路130A所讨论的方式，开关电路130B配置为响应于使能信号ENB和EN的电压电平以及位线BLB上的电压电平将位线BLB与电压节点VN1和VN2电耦合。因此，开关电路130B能够实现上面关于开关电路130A所讨论的益处。
在图1所示的实施例中，开关电路130A和130B是独立的电路。在一些实施例中，存储器电路100包括单个的开关电路，例如下面关于图4讨论的开关电路430，其中，该开关电路配置为响应于位线BL和BLB上的电压电平，将位线BL和BLB中的每一个与电压节点VN1或VN2中的一个或两个电耦合。
图2A是根据一些实施例的存储器电路200的示图。存储器电路200可用作上面关于图1所讨论的存储器电路100的一部分。存储器电路200包括位线BL和BLB、输入端子A1和B1、以及电压节点VN1，每个都在上面关于图1进行了讨论。存储器电路200还包括可用作逻辑电路131A的NOR门231A、可用作开关器件133A的NMOS晶体管233A、可用作逻辑电路131B的NOR门231B、以及可用作开关器件133B的NMOS晶体管233B，每个都在上面关于图1进行了讨论。NMOS晶体管233A和233B的栅极分别对应于开关器件133A和133B的控制端子。
在操作中，响应于输入端子A1和B1处的使能信号ENB的逻辑高状态，对于位线BL和BLB上的任何电压电平，NOR门231A和231B输出具有逻辑低状态的开关信号。响应于具有逻辑低的栅极电压电平，NMOS晶体管233A和233B截止，从而将位线BL和BLB与电压节点VN1电断开。
在操作中，响应于输入端子A1和B1处的使能信号ENB的逻辑低状态，NOR门231A和231B输出具有响应于位线BL和BLB上的相应电压电平的逻辑状态的开关信号。响应于逻辑低位线BL或BLB电压电平，对应的NOR门231A或231B输出具有逻辑高电压电平的开关信号，从而使对应的NMOS晶体管233A或233B导通并将位线BL或BLB与电压节点VN1电耦合。响应于逻辑高位线BL或BLB电压电平，对应的NOR门231A或231B输出具有逻辑低电压电平的开关信号，从而使对应的NMOS晶体管233A或233B截止并且将位线BL或BLB与电压节点VN1电断开。
图2B是根据一些实施例的存储器电路200工作参数的曲线图。图2B示出了作为时间函数的使能信号ENB和两个位线电压VB21和VB22。位线电压VB21表示仅由写入电路(例如，上面关于图1所讨论的写入电路110)所驱动的位线BL或BLB中的任一条上的电压电平。位线电压VB22表示由写入电路110与NOR门231A和NMOS晶体管233A或者NOR门231B和NMOS晶体管233B组合所驱动的位线BL或BLB中的任一条上的电压电平。
从时间t21至t22，使能信号ENB从逻辑高状态转换至逻辑低状态。在时间t22和t23之间，写入电路110朝向参考电压电平VSS驱动电压VB21和VB22。
在图2B所示的实施例中，在写入电路110开始朝向参考电压电平VSS驱动电压VB21和VB22之前，使能信号ENB从逻辑高状态转换至逻辑低状态，因此作为选通信号工作。在一些实施例中，在写入电路110开始朝向参考电压电平VSS驱动电压VB21和VB22的同时，使能信号ENB从逻辑高状态转换至逻辑低状态。
在时间t23处，响应于电压VB22以不超过与NOR门231A或231B的晶体管的阈值电压相对应的阈值高于参考电压VSS，NOR门231A或231B输出开关信号，使得相应的NMOS晶体管233A或233B导通，因此，将相应的位线BL或BLB与电压节点VN1电耦合并增加放电电流。
由于放电电流增加，当电压VB21在时间t25处达到最小值之前，电压VB22在时间t24处达到最小值。在图2B所示的实施例中，基于增加的放电电流，电压VB22也达到比电压VB21的最小值更低的最小值，这降低了由位线BL或BLB的电阻引起的电压降。
因此，如上述配置的存储器电路200能够实现上面关于存储器电路100和图1所讨论的益处。存储器电路200是用于说明的目的。另外，配置为执行上面关于存储器电路100和200所讨论的操作的其他电路在本发明的范围内。
图3A是根据一些实施例的存储器电路300的示图。存储器电路300可用作上面关于图1所讨论的存储器电路100的一部分。存储器电路300包括位线BL和BLB、输入端子A2和B2、以及电压节点VN2，每个都在上面关于图1进行了讨论。存储器电路300还包括可用作逻辑电路132A的NAND门332A、可用作开关器件134A的PMOS晶体管334A、可用作逻辑电路132B的NAND门332B、以及可用作开关器件134B的PMOS晶体管334B，每个都在上面关于图1进行了讨论。PMOS晶体管334A和334B的栅极对应于开关器件134A和134B的相应的控制端子。
在操作中，响应于输入端子A2和B2处的使能信号EN的逻辑低状态，对于位线BL和BLB上的任何电压电平，NAND门332A和332B输出具有逻辑高状态的。响应于具有逻辑高的栅极电压电平，PMOS晶体管334A和334B截止，因此将位线BL和BLB与电压节点VN2电断开。
在操作中，响应于输入端子A2和B2处的使能信号EN的逻辑高状态，NAND门332A和332B输出开关信号，该开关信号具有响应于位线BL和BLB上的相应电压电平的逻辑状态。响应于逻辑高的位线BL或BLB电压电平，相应的NAND门332A或332B输出具有逻辑低电压电平的开关信号，因此使得相应的PMOS晶体管334A或334B导通并且将位线BL或BLB与电压节点VN2电耦合。响应于逻辑低的位线BL或BLB电压电平，相应的NAND门332A或332B输出具有逻辑高电压电平的开关信号，因此使相应的PMOS晶体管334A或334B截止并且将位线BL或BLB与电压节点VN2电断开。
图3B是根据一些实施例的存储器电路300工作参数的曲线图。图3B示出了作为时间函数的使能信号EN和两个位线电压VB31和VB32。位线电压VB31表示仅由写入电路(例如，上面关于图1所讨论的写入电路110)所驱动的位线BL或BLB中的任一条上的电压电平。位线电压VB32表示由写入电路110与NAND门332A和PMOS晶体管334A或NAND门332B和PMOS晶体管334B的组合所驱动的位线BL或BLB中的任一条上的电压电平。
从时间t31至t32，使能信号EN从逻辑低状态转换至逻辑高状态。在时间t32和t33之间，写入电路110朝向电源电压电平VDD驱动电压VB31和VB32。
在图3B所示的实施例中，在写入电路110开始朝向电源电压电平VDD驱动电压VB31和VB32之前，使能信号EN从逻辑低状态转换至逻辑高状态，因此作为选通信号工作。在一些实施例中，在写入电路110开始朝向电源电压电平VDD驱动电压VB31和VB32的同时，使能信号EN从逻辑低状态转换至逻辑高状态。
在时间t33处，响应于电压VB32以不超过与NAND门332A或332B的晶体管的阈值电压相对应的阈值低于电源电压VDD，NAND门332A或332B输出开关信号，使得相应的PMOS晶体管334A或334B导通，因此，将相应的位线BL或BLB与电压节点VN2电耦合并增加充电电流。
由于充电电流增加，当电压VB31在时间t35处达到最大值之前，电压VB32在时间t34处达到最大值。
因此，如上述配置的存储器电路300能够实现上面关于存储器电路100和图1所讨论的益处。存储器电路300是用于说明的目的。另外，配置为执行上面关于存储器电路100和300所讨论的操作的其他电路在本发明的范围内。
图4是根据一些实施例的存储器电路430的示图。存储器电路430可用作开关电路130A和130B的组合，并且存储器电路430包括上面关于图1所讨论的输入端子A1和A2。除了存储器电路430之外，图4示出了位线BL和BLB、以及电压节点VN1和VN2，每个都在上面关于图1进行了讨论。
除了输入端子A1和A2之外，存储器电路430还包括串联耦合在位线BL和电压节点VN1之间的NMOS晶体管N1和N3、串联耦合在位线BLB和电压节点VN1之间的NMOS晶体管N2和N4、串联耦合在位线BL和电压节点VN2之间的PMOS晶体管P1和P4、串联耦合在位线BLB和电压节点VN2之间的PMOS晶体管P3和P5。存储器电路430还包括PMOS晶体管P2、以及反相器INV1和INV2。
反相器INV1的输入端子与位线BL电耦合，反相器INV1的输出端子与NMOS晶体管N1的栅极端子和PMOS晶体管P4的栅极端子电耦合。反相器INV2的输入端子与位线BLB电耦合，反相器INV2的输出端子与NMOS晶体管N2的栅极端子和PMOS晶体管P5的栅极端子电耦合。
NMOS晶体管N3和N4中的每一个包括与输入端子A1电耦合的栅极端子，该输入端子A1配置为接收使能信号WAS-EN。PMOS晶体管P1、P2和P3中的每一个包括与输入端子A2电耦合的栅极端子，该输入端子A2配置为接收使能信号BLPRE-ENB。在一些实施例中，使能信号WAS-EN和BLPRE-ENB是互补信号。
NMOS晶体管N1、N2、N3和N4中的每一个包括与节点ND1电耦合的源极/漏极端子，PMOS晶体管P1、P2和P4中的每一个包括与节点ND2电耦合的源极/漏极端子，PMOS晶体管P2、P3和P5中的每一个包括与节点ND3电耦合的源极/漏极端子。
在操作中，响应于输入端子A1处的使能信号WAS-EN的逻辑低状态，NMOS晶体管N3和N4截止，因此节点ND1与电压节点VN1电断开。在节点ND1与电压节点VN1电断开的情况下，当NMOS晶体管N1导通以将位线BL与节点ND1电耦合时，位线BL不能与电压节点VN1电耦合，并且当NMOS晶体管N2导通以将位线BLB与节点ND1电耦合时，位线BLB不能与电压节点VN1电耦合。
在操作中，响应于输入端子A1处的使能信号WAS-EN的逻辑高状态，NMOS晶体管N3和N4导通，因此节点ND1与电压节点VN1电耦合。响应于逻辑低的位线BL电压电平，反相器INV1将逻辑高的电压电平输出至NMOS晶体管N1的栅极，因此使得NMOS晶体管N1导通并将位线BL与节点ND1和电压节点VN1电耦合。响应于逻辑低的位线BLB电压电平，反相器INV2将逻辑高的电压电平输出至NMOS晶体管N2的栅极，因此使得NMOS晶体管N2导通并将位线BLB与节点ND1和电压节点VN1电耦合。
在操作中，响应于输入端子A2处的使能信号BLPRE-ENB的逻辑高电平状态，PMOS晶体管P1、P2和P3截止，因此将节点ND2和ND3与电压节点VN2电断开。在节点ND2和ND3与电压节点VN2电断开的情况下，当PMOS晶体管P4导通以将位线BL与节点ND2电耦合时，位线BL不能与电压节点VN2电耦合，并且当PMOS晶体管P5导通以将位线BLB与节点ND3电耦合时，位线BLB不能与电压节点VN2电耦合。
在操作中，响应于输入端子A2处的使能信号BLPRE-ENB的逻辑低状态，PMOS晶体管P1、P2和P3导通，因此将节点ND2和ND3与电压节点VN2电耦合。响应于逻辑高的位线BL电压电平，反相器INV1将逻辑低的电压电平输出至PMOS晶体管P4的栅极，因此使得PMOS晶体管P4导通并将位线BL与节点ND2和电压节点VN2电耦合。响应于逻辑高的位线BLB电压电平，反相器INV2将逻辑低的电压电平输出至PMOS晶体管P5的栅极，因此使得PMOS晶体管P5导通并将位线BLB与节点ND3和电压节点VN2电耦合。
因此，存储器电路430配置为响应于使能信号WAS-EN和位线BL上的电压电平，将位线BL与电压节点VN1电耦合；响应于使能信号WAS-EN和位线BLB上的电压电平将位线BLB与电压节点VN1电耦合；响应于使能信号BLPRE-ENB和位线BL上的电压电平将位线BL与电压节点VN2电耦合；以及响应于使能信号BLPRE-ENB和位线BLB上的电压电平将位线BLB与电压节点VN2电耦合。
通过上面所讨论的配置，存储器电路430能够实现上面关于存储器电路100和图1所讨论的益处。
图5是根据一些实施例的存储器电路530的示图。存储器电路530可用作开关电路130A和130B的组合，并且存储器电路530包括如上面关于图1所讨论的输入端子A1。除了存储器电路530之外，图5示出了位线BL和BLB、以及电压节点VN1和VN2，每个都在上面关于图1进行了讨论。
除了输入端子A1之外，存储器电路530还包括耦合在电压节点VN2和节点ND4之间的PMOS晶体管P6、串联耦合在节点ND4和电压节点VN1之间的PMOS晶体管P7和NMOS晶体管N5、以及串联耦合在节点ND4和电压节点VN1之间的PMOS晶体管P8和NMOS晶体管N8。
PMOS晶体管P7和NMOS晶体管N5中的每一个包括与位线BL电耦合的栅极端子以及与节点ND5电耦合的源极/漏极端子。因此，PMOS晶体管P7和NMOS晶体管N5配置为具有与位线BL电耦合的输入端子以及与节点ND5电耦合的输出端子的反相器。NMOS晶体管N9包括与节点ND5电耦合的栅极端子，并且NMOS晶体管N9耦合在位线BL和电压节点VN1之间，因此可用作上面关于开关电路130A和图1所讨论的开关器件133A。
PMOS晶体管P8和NMOS晶体管N8中的每一个包括与位线BLB电耦合的栅极端子以及与节点ND6电耦合的源极/漏极端子。因此，PMOS晶体管P8和NMOS晶体管N8配置为具有与位线BLB电耦合的输入端子以及与节点ND6电耦合的输出端子的反相器。NMOS晶体管N10包括与节点ND6电耦合的栅极端子，并且NMOS晶体管N10耦合在位线BLB和电压节点VN1之间，因此可用作上面关于开关电路130B和图1所讨论的开关器件133B。
NMOS晶体管N6耦合在节点ND5和电压节点VN1之间，NMOS晶体管N7耦合在节点ND6和电压节点VN1之间。PMOS晶体管P6以及NMOS晶体管N6和N7中的每一个包括与输入端子A1电耦合栅极端子，其中，该栅极端子配置为接收使能信号ENB。
在操作中，响应于输入端子A1处的使能信号ENB的逻辑高状态，PMOS晶体管P6截至，因此节点ND4与电压节点VN2电断开。响应于输入端子A1处的使能信号ENB的逻辑高状态，NMOS晶体管N6和N7中的每一个导通，因此节点ND5和ND6中的每一个与电压节点VN1电耦合，并且在NMOS晶体管N9和N10的栅极端子处提供逻辑低状态。
在操作中，响应于栅极端子处的逻辑低状态，NMOS晶体管N9和N10截至，因此位线BL和BLB与电压节点VN1电断开。在节点ND4与电压节点VN2电断开并且晶体管N6和N7中的每一个导通的情况下，响应于使能信号ENB的逻辑高状态，位线BL和BLB不能与电压节点VN1电耦合。
在操作中，响应于输入端子A1处的使能信号ENB的逻辑低状态，PMOS晶体管P6导通，因此节点ND4与电压节点VN2电耦合，并且NMOS晶体管N6和N7中的每一个截止，因此节点ND5和ND6中的每一个与电压节点VN1电断开。因此，由PMOS晶体管P7和NMOS晶体管N5形成的反相器能够通过在节点ND5上输出开关信号来控制NMOS晶体管N9的栅极端子处的逻辑状态，并且因此由PMOS晶体管P8和NMOS晶体管N8形成的反相器能够通过在节点ND6上输出开关信号来控制NMOS晶体管N10的栅极端子处的逻辑状态。
在操作中，响应于逻辑低的位线BL或BLB电压电平，相应的反相器输出具有逻辑高的电压电平的开关信号，因此使得相应的NMOS晶体管N9或N10导通并且位线BL或BLB与电压节点VN1电耦合。响应于逻辑高的位线BL或BLB电压电平，相应的反相器输出具有逻辑低的电压电平的开关信号，因此使得相应的NMOS晶体管N9或N10截止并且位线BL或BLB与电压节点VN1电断开。
通过上面所讨论的配置，存储器电路530能够实现上面关于存储器电路100和图1所讨论的益处。
图6A和图6B是根据一些实施例的相应存储器电路600A和600B的示图。存储器电路600A和600B中的每一个是存储器宏的子集，并且存储器电路600A和600B中的每一个包括多个存储器单元120的多个实例、相应的多条位线BL和BLB、相应的多个写入电路110、以及可用作开关电路130A和130B的组合的相应的多个开关电路630，每个都在上面关于存储器电路100和图1进行了讨论。
如在下面所讨论的，存储器电路600A和600B在每个开关电路630关于相应的多个存储器单元120的位置上不同。
除了多个存储器单元120的多个实例、位线BL和BLB、写入电路110和开关电路630之外，存储器电路600A和600B中的每一个还包括IO电路640和控制电路650。IO电路640配置为管理与向多个存储器单元120的多个实例存储数据和从多个存储器单元120的多个实例取回(retrieve)数据相关的输入和输出操作，并且IO电路640包括多个写入电路110。
控制电路650配置为部分通过产生使能信号EN和ENB中的一个或两个(上面关于存储器电路100和图1所讨论的)来控制存储器电路600A和600B中的每一个的操作，并配置为将使能信号EN和ENB中的一个或两个输出至总线652。
每个开关电路630配置为从总线652接收使能信号EN和ENB中的一个或两个，并且响应于使能信号EN和ENB中的一个或两个，还响应于如上面关于图1至图5所讨论的相应的位线BL或BLB上的电压电平将相应的位线BL或BLB中的一条或两条与电压节点VN1或VN2中的一个或两个电耦合。
多个存储器单元120的每个实例在多个存储器单元120的远离IO电路640的一端处具有相应的单元边缘620A。在存储器电路600A中，每个开关电路630位于相应的单元边缘620A处，使得相应的多个存储器单元120完全位于开关电路630和IO电路640之间。
在图6A所示的实施例中，存储器电路600A的每个开关电路630位于相应的多个存储器单元120的上端。在各个实施例中，一个或多个开关电路630位于相应的多个存储器单元120的具有其他取向的一个或多端处，例如，多个存储器单元120的下端、左端或右端。
如上面关于存储器电路100所讨论的，通过相应的写入电路110电流IBL或IBLB并通过相应的开关电路电流IA1、IA2、IB1或IB2，朝向偏置电压偏置给定的位线BL或BLB。通过上面对于存储器电路600A所讨论的配置，通过第一端处的第一电流并通过第二端处的第二电流偏置给定的位线BL或BLB。
因为给定的位线BL或BLB具有沿其长度分布的电阻，所以与不通过第一端处的第一电流和第二端处的第二电流偏置位线的方法相比，降低了由电流流动引起的沿着长度的电压降。因此，与不通过第一端处的第一电流和第二端处的第二电流偏置位线的方法中的电压电平相比，与相应的多个存储器单元120的逻辑低状态相对应的位线电压电平有效地更低并且与相应的多个存储器单元120的逻辑高状态相对应的位线电压电平有效地更高。
与存储器电路600A的配置相比，存储器电路600B中的开关电路630不位于相应的单元边缘620A处。相反，多个存储器单元120的每一个包括位于单元边缘620A和IO电路640之间的附加单元边缘620B和620C，并且每个开关电路630位于相应的单元边缘620B和620C之间。
每个单元边缘620C位于相应的多个存储器单元120的与IO电路640相邻的第一部分的一端，以使得多个存储器单元120的第一部分位于单元边缘620C和IO电路640之间。
每个单元边缘620B位于相应的多个存储器单元120的第二部分的一端，使得多个存储器单元120的第二部分位于单元边缘620A和620B之间，并且多个存储器单元120的第一部分位于IO电路640与多个存储器单元120的第二部分之间。
在一些实施例中，多个存储器单元120的第一部分和第二部分中的每一个具有相同数量的存储器单元。在一些实施例中，多个存储器单元120的第一部分或第二部分中的一个的存储单元的数量大于多个存储器单元120的第一部分或第二部分中的另一个的存储器单元数量。
在图6B所示的实施例中，存储器电路600B的每个开关电路630位于向上延伸的相应的多个存储器单元120中。在各个实施例中，一个或多个开关电路630位于沿其他方向(例如，向下、向左、或向右)延伸的相应的一个或多个存储器单元120中。
通过上面对于存储器电路600B所讨论的配置，通过第一端处的第一电流并通过远离第一端的第二位置处的第二电流偏置给定的位线BL或BLB。
因为给定的位线BL或BLB具有沿着其长度分布的电阻，所以与不通过第一端处的第一电流和远离第一端的第二位置处的第二电流偏置位线的方法相比，由电流流动引起的沿着长度的电压降会较低。因此，与不通过第一端处的第一电流和远离第一端的第二位置处的第二电流偏置位线的方法中的电压电平相比，与相应的多个存储器单元120的低逻辑状态相对应的位线电压电平有效地更低，并且与相应的多个存储器单元120的高逻辑状态相对应的位线电压电平有效地更高。
图7是根据一个或多个实施例的偏置存储器电路的位线的方法700的流程图。方法700可与存储器电路(例如，上面关于图1、图6A和图6B所讨论的存储器电路100、600A和600B)一起使用。
图7中示出的方法700的操作的顺序仅用于说明；能够以不同于图7中所示的顺序执行方法700的操作。在一些实施例中，在图7示出的操作之前、之间、期间和/或之后，执行除了图7示出的操作之外的操作。在一些实施例中，方法700的操作是存储器电路的操作方法中的多个操作的子集。
在操作710处，使用写入电路，从第一电压电平朝向偏置电压电平偏置位线的位线电压。使用写入电路包括写入电路提供对位线充电的正电流或提供使位线放电的负电流。在一些实施例中，使用写入电路包括提供如上面关于存储器电路100和图1所讨论的电流IBL或IBLB中的一个。在一些实施例中，使用写入电路包括在位线的一端处提供电流。
位线对应于存储器电路中的多个存储器单元。在一些实施例中，写入电路是写入电路110，位线是位线BL或BLB中的一条，多个存储器单元是多个存储器单元120，每个都在上面关于存储器电路100、600A和600B、以及图1、图6A和图6B进行了讨论。
在一些实施例中，偏置位线电压包括朝向对应于低逻辑状态的电压电平(例如，接地或VSS)偏置位线电压。在一些实施例中，偏置位线电压包括使位线放电作为存储器电路的写入操作的一部分。
在一些实施例中，偏置位线电压包括朝向对应于高逻辑状态的电压电平(例如，VDD)偏置位线电压。在一些实施例中，偏置位线电压包括对位线充电作为存储器电路的预充电操作的一部分。
在操作720处，在逻辑电路的第一输入端子处接收位线电压。在第一输入端子处接收位线电压包括在逻辑电路的逻辑状态被控制的端子处接收位线电压。在一些实施例中，接收位线电压包括在晶体管的栅极处接收位线电压。
在各个实施例中，接收位线电压包括在逻辑电路的第一端子处接收位线电压，其中，该逻辑电路具有一个、两个或多于两个输入端子。在一些实施例中，接收位线电压包括上面关于存储器电路100和图1所讨论的逻辑电路131A、132A、131B或133B中的一个或多个的输入端子处接收位线电压。
在各个实施例中，接收位线电压包括在上面关于存储器电路200以及图2A和图2B所讨论的NOR门231A或231B之一的输入端子处、上面关于存储器电路300以及图3A和图3B所讨论的NAND门332A或332B中的一个的输入端子处、上面关于存储器电路430和图4所讨论的反相器INV1或INV2中的一个的输入端子处、或者在上面关于存储器电路530和图5讨论的PMOS晶体管P7和NMOS晶体管N5的栅极端子或PMOS晶体管P8和NMOS晶体管N8的栅极端子中的一个栅极端子处接收位线电压。
在操作730处，在一些实施例中，在逻辑电路的第二输入端子处接收使能信号。在第二输入端子处接收使能信号包括在逻辑电路的逻辑状态被控制的端子处接收使能信号。在一些实施例中，接收使能信号包括在晶体管的栅极处接收使能信号。
在一些实施例中，接收使能信号包括接收具有对应于两个逻辑状态中的一个的电压电平的使能信号，逻辑电路响应于两个逻辑状态中的第一逻辑状态具有第一逻辑状态、并且响应于两个逻辑状态中的第二逻辑具有第二逻辑状态。
在各个实施例中，接收使能信号包括在上面关于开关电路130A和130B、存储器电路200、300、430和530、以及图1-图5所讨论的输入端子A1、A2、B1或B2中的一个或多个处接收使能信号EN、ENB、BLPRE-ENB、或WAS_EN中的一个。
在操作740处，响应于朝向偏置电压电平偏置位线电压，逻辑电路用于将位线与输送偏置电压电平的电压节点耦合。响应于朝向偏置电压电平偏置位线电压包括：响应于位线电压接近偏置电压电平的阈值。在一些实施例中，阈值由逻辑电路中的晶体管的阈值电压确定，并且响应于朝向偏置电压电平偏置位线电压包括使用晶体管来改变逻辑电路的逻辑状态。
使用逻辑电路将位线与输送偏置电压电平的电压节点耦合包括使位线在沿着位线的位置处与电压节点电耦合。在一些实施例中，沿着位线的位置对应于上面关于存储器电路600A和图6A所讨论的单元边缘620A。在一些实施例中，沿着位线的位置对应于上面关于存储器电路600B和图6B所讨论的单元边缘620B和620C。
在一些实施例中，使用逻辑电路将位线与输送偏置电压电平的电压节点耦合包括将位线BL或BLB中的一条或两条与电压节点VN1或VN2中的一个耦合，上面关于存储器电路100、200、300、430和530、以及图1至图5进行了讨论。
在一些实施例中，使用逻辑电路将位线与输送偏置电压电平的电压节点耦合包括：利用逻辑电路生成开关信号，并且响应于开关信号的逻辑状态，使耦合在位线和电压节点之间的开关器件闭合。
生成开关信号包括响应于不超过偏置电压电平的阈值的位线电压，生成具有对应于第一逻辑状态的第一电压电平的开关信号；并且响应于高于或低于超过阈值的偏置电压电平的位线电压，生成具有对应于第二逻辑状态的第二电压电平的开关信号。
响应于开关信号闭合开关器件包括响应于从第一电压电平向第二电压电平转换或从第二电压电平向第一电压电平转换的开关信号而闭合开关器件。
在各个实施例中，闭合开关器件包括闭合上面关于存储器电路100和图1所讨论的开关器件133A、134A、133B或134B中的一个，或者导通上面关于存储器电路200以及图2A和图2B所讨论的NMOS晶体管233A或233B、如上面关于存储器电路300以及图3A和图3B所讨论的PMOS晶体管334A或334B、上面关于存储器电路430以及图4所讨论的NMOS晶体管N1或N2、或上面关于存储器电路530和图5所讨论的NMOS晶体管N9或N10中的一个。
在一些实施例中，使用逻辑电路将位线与输送偏置电压电平的电压节点耦合进一步响应于在逻辑电路的第二输入端子处接收的使能信号。在一些实施例中，响应于使能信号使用逻辑电路将位线与电压节点耦合包括响应于使能信号逻辑电路从第一逻辑状态转换至第二逻辑状态。
在一些实施例中，响应于使能信号使用逻辑电路将位线与电压节点耦合包括逻辑电路基于使能信号生成具有与逻辑状态相对应的电压电平的开关信号。
在一些实施例中，开关器件是耦合在位线和电压节点之间的第一开关器件，并且响应于使能信号使用逻辑电路将位线与电压节点耦合包括响应于使能信号使耦合在位线和电压节点之间的第二开关器件闭合。
在一些实施例中，响应于使能信号使用逻辑电路将位线与电压节点耦合包括导通上面关于存储器电路430和图4所讨论的PMOS晶体管P1、P2、或P3或者NMOS晶体管N3或N4中的一个。
使用逻辑电路将位线与电压节点耦合使得电流在位线与电压节点之间流动，直到位线上的电压电平等于偏置电压电平时为止。在各个实施例中，使用逻辑电路将位线与电压节点耦合使得上面关于存储器电路100和图1所讨论的电流IA1、IA2、IB1或IB2中的一个或多个流动。
使用逻辑电路将位线与电压节点耦合包括在使用写入电路偏置位线电压的同时将位线与电压节点耦合。因为除了通过写入电路提供的电流之外，因此，还使用通过与电压耦合引起的电流朝向偏置电压偏置位线电压，所以与位线只被任何一个电流偏置的情况相比，朝向偏置电压更快地偏置位线。
与不使用写入电路和逻辑电路的方法相比，通过执行方法700的操作，使用写入电路和逻辑电路偏置位线以提高一个或多个存储器单元的工作速率，因此获得以上关于存储器电路100和图1所讨论的益处。
在一些实施例中，一种电路包括：电压节点；多个存储器单元；位线，与多个存储器单元耦合；以及开关电路，耦合在电压节点与位线之间，开关电路配置为响应于位线上的电压电平将电压节点与位线耦合。在一些实施例中，开关电路配置为响应于位线上的电压电平与小于或等于阈值的电压节点上的电压电平之间的差值，将电压节点与位线耦合。在一些实施例中，开关电路包括逻辑电路，逻辑电路包括：第一输入端子，与位线耦合；以及输出端子；以及开关电路包括晶体管，耦合在电压节点和位线之间，晶体管包括与逻辑电路的输出端子耦合的栅极端子。在一些实施例中，电压节点是配置为输送参考电压的参考节点，晶体管是NMOS晶体管，以及逻辑电路是或非门。在一些实施例中，电压节点是配置为输送电源电压的电源节点，晶体管是PMOS晶体管，以及逻辑电路是与非门。在一些实施例中，逻辑电路包括反相器。在一些实施例中，逻辑电路还包括：第二输入端子，配置为接收使能信号，以及开关电路配置为进一步响应于使能信号将电压节点与位线耦合。在一些实施例中，电路还包括：互补位线，对应于多个存储器单元；以及互补开关电路，耦合在电压节点和互补位线之间，互补开关电路配置为响应于互补位线上的互补电压电平将电压节点与互补位线耦合。在一些实施例中，电压节点是配置为输送参考电压的参考节点，以及开关电路和互补开关电路共用与电源节点耦合的PMOS晶体管，电源节点配置为输送电源电压。在一些实施例中，电路还包括：写入电路，与位线耦合，写入电路配置为生成位线上的电压电平。
在实施例中，所述开关电路配置为响应于所述位线上的电压电平与小于或等于阈值的所述电压节点上的电压电平之间的差值，将所述电压节点与所述位线耦合。
在实施例中，所述开关电路包括：逻辑电路，包括：第一输入端子，与所述位线耦合；以及输出端子；以及晶体管，耦合在所述电压节点和所述位线之间，所述晶体管包括与所述逻辑电路的所述输出端子耦合的栅极端子。
在实施例中，所述电压节点是配置为输送参考电压的参考节点，所述晶体管是NMOS晶体管，以及所述逻辑电路是NOR门。
在实施例中，所述电压节点是配置为输送电源电压的电源节点，所述晶体管是PMOS晶体管，以及所述逻辑电路是NAND门。
在实施例中，所述逻辑电路包括反相器。
在实施例中，所述逻辑电路还包括：配置为接收使能信号的第二输入端子，以及所述开关电路配置为进一步响应于所述使能信号将所述电压节点与所述位线耦合。
在实施例中，存储器电路还包括：互补位线，对应于所述多个存储器单元；以及互补开关电路，耦合在所述电压节点和所述互补位线之间，所述互补开关电路配置为响应于所述互补位线上的互补电压电平，将所述电压节点与所述互补位线耦合。
在实施例中，所述电压节点是配置为输送参考电压的参考节点，以及所述开关电路和所述互补开关电路共用与电源节点耦合的PMOS晶体管，所述电源节点配置为输送电源电压。
在实施例中，存储器电路还包括：写入电路，与所述位线耦合，所述写入电路配置为生成所述位线上的电压电平。
在一些实施例中，一种偏置存储器电路的位线的方法包括：使用写入电路，从第一电压电平朝向偏置电压电平偏置位线的位线电压；接收逻辑电路的输入端子处位线电压；以及响应于朝向偏置电压电平偏置位线电压，使用逻辑电路将位线与输送偏置电压电平的电压节点耦合。在一些实施例中，从第一电压电平朝向偏置电压电平偏置位线的位线电压包括：作为写入操作的一部分对位线放电。在一些实施例中，从第一电压电平朝向偏置电压电平偏置位线的位线电压包括：作为预充电操作的一部分对位线充电。在一些实施例中，方法还包括：在逻辑电路的另一输入端子处接收使能信号，其中，使用逻辑电路将位线与电压节点耦合进一步响应于使能信号。在一些实施例中，使用逻辑电路将位线与电压节点耦合包括：利用逻辑电路生成开关信号；以及响应于开关信号，导通耦合在位线和电压节点之间的第一晶体管。在一些实施例中，方法还包括：在逻辑电路的另一个输入端子处接收使能信号；以及响应于使能信号，导通耦合在位线和电压节点之间的第二晶体管。
在实施例中，从第一电压电平朝向偏置电压电平偏置所述位线的位线电压包括：使所述位线放电。
在实施例中，从第一电压电平朝向偏置电压电平偏置所述位线的位线电压包括：对所述位线充电。
在实施例中，方法还包括：在所述逻辑电路的另一输入端子处接收使能信号，其中，使用所述逻辑电路将所述位线与所述电压节点耦合进一步响应于所述使能信号。
在实施例中，使用所述逻辑电路将所述位线与所述电压节点耦合包括：利用所述逻辑电路生成开关信号；以及响应于所述开关信号，导通耦合在所述位线和所述电压节点之间的第一晶体管。
在实施例中，方法还包括：在所述逻辑电路的另一个输入端子处接收使能信号；以及响应于所述使能信号，导通耦合在所述位线和所述电压节点之间的第二晶体管。
在一些实施例中，一种存储器电路包括：参考节点，配置为输送参考电压；电源节点，配置为输送电源电压；位线，与多个存储器单元耦合；第一开关电路，耦合在参考节点和位线之间，第一开关电路配置为响应于位线上的电压电平将参考节点与位线耦合；以及第二开关电路，耦合在电源节点和位线之间，第二开关电路配置为响应于位线上的电压电平将电源节点与位线耦合。在一些实施例中，存储器电路还包括：写入电路，配置为提供在位线上的电压电平，写入电路在第一位置处与位线耦合，其中，第一开关电路和第二开关电路在第二位置处与位线耦合，以及多个存储器单元的至少一部分位于第一位置和第二位置之间。在一些实施例中，第一开关电路配置为进一步响应于第一使能信号将参考节点与位线耦合，第二开关电路配置为进一步响应于第二使能信号将电源节点与位线耦合，以及第一使能信号和第二使能信号是互补信号。在一些实施例中，第一开关电路包括或非门，第二开关电路包括与非门。
在实施例中，存储器电路，还包括：写入电路，配置为提供所述位线上的电压电平，所述写入电路在第一位置处与所述位线耦合，其中，所述第一开关电路和所述第二开关电路在第二位置处与所述位线耦合，以及所述多个存储器单元的至少一部分位于所述第一位置和所述第二位置之间。
在实施例中，所述第一开关电路配置为进一步响应于第一使能信号将所述参考节点与所述位线耦合，所述第二开关电路配置为进一步响应于第二使能信号将所述电源节点与所述位线耦合，以及所述第一使能信号和所述第二使能信号是互补信号。
在实施例中，所述第一开关电路包括NOR门，所述第二开关电路包括NAND门。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (20)

1.一种存储器电路，包括：
参考电压节点，被配置为输送参考电压；
多个存储器单元；
位线，与所述多个存储器单元耦合；以及
开关电路，耦合在所述参考电压节点与所述位线之间，所述开关电路包括开关器件并且配置为
接收所述位线上的电压电平；和
当所述位线上的所述电压电平与所述参考电压节点上的电压电平之间的差值小于阈值时，通过导通所述开关器件，将所述参考电压节点与所述位线耦合；
互补位线，对应于所述多个存储器单元；以及
互补开关电路，耦合在所述参考电压节点和所述互补位线之间；
其中，所述开关电路和所述互补开关电路共用与电源节点耦合的PMOS晶体管，所述电源节点配置为输送电源电压，
其中，所述互补开关电路配置为当所述PMOS晶体管导通时，响应于所述互补位线上的互补电压电平，将所述参考电压节点与所述互补位线耦合。
2.根据权利要求1所述的存储器电路，其中，所述阈值对应于所述开关电路中晶体管的阈值电压。
3.根据权利要求1所述的存储器电路，其中，所述开关电路包括逻辑电路，所述逻辑电路，包括：
第一输入端子，与所述位线耦合；以及
输出端子；以及
所述开关器件包括晶体管，所述晶体管耦合在所述参考电压节点和所述位线之间，所述晶体管包括与所述逻辑电路的所述输出端子耦合的栅极端子。
4.根据权利要求3所述的存储器电路，其中，
所述晶体管是NMOS晶体管。
5.根据权利要求3所述的存储器电路，其中，所述逻辑电路包括反相器。
6.根据权利要求3所述的存储器电路，其中，
所述逻辑电路还包括：配置为接收使能信号的第二输入端子，其中，所述第二输入端子连接至所述PMOS晶体管的栅极端子，以及
所述开关电路配置为进一步响应于所述使能信号将所述参考电压节点与所述位线耦合。
7.根据权利要求1所述的存储器电路，其中，所述互补开关电路包括逻辑电路，所述逻辑电路，包括：
第一输入端子，与所述互补位线耦合；以及
输出端子。
8.根据权利要求1所述的存储器电路，其中，所述PMOS晶体管被配置为响应使能信号，选择性地将所述电源节点与被所述开关电路和所述互补开关电路共用的共用节点耦合。
9.根据权利要求1所述的存储器电路，其中，
所述PMOS晶体管耦合在所述电源节点与被所述开关电路和所述互补开关电路共用的共用节点之间。
10.根据权利要求1所述的存储器电路，还包括：写入电路，与所述位线耦合，所述写入电路配置为生成所述位线上的电压电平。
11.一种偏置存储器电路的位线的方法，所述方法包括：
使用写入电路，将所述位线的位线电压从第一电压电平朝向与参考电压电平的差值小于第一阈值的范围内偏置；
在利用所述写入电路偏置所述位线电压的同时，在第一逻辑电路的输入端子处接收所述位线电压；以及
响应于所述位线电压被偏置为与所述参考电压电平的差值小于所述第一阈值，并且在所述位线电压保持在与所述参考电压电平的差值小于所述阈值的期间，导通所述第一逻辑电路内的第一晶体管，将所述位线与参考电压节点耦合，其中，所述电压节点输送所述参考电压电平；
使用所述写入电路，还将所述位线的位线电压从第二电压电平朝向与电源电压电平的差值小于第二阈值的范围内偏置；
在利用所述写入电路偏置所述位线电压的同时，在第二逻辑电路的输入端子处接收所述位线电压；以及
响应于所述位线电压被偏置为与所述电源电压电平的差值小于所述第二阈值，并且在所述位线电压保持在与所述电源电压电平的差值小于所述第二阈值的期间，导通所述第二逻辑电路内的第二晶体管以将所述位线与电源电压节点耦合，其中，所述电压节点输送所述电源电压电平。
12.根据权利要求11所述的方法，其中，将所述位线电压从所述第一电压电平朝向与所述参考电压电平的差值小于所述第一阈值的范围内偏置包括：使所述位线放电。
13.根据权利要求11所述的方法，其中，将所述位线电压从所述第二电压电平朝向与所述电源电压电平的差值小于所述第二阈值的范围内偏置包括：对所述位线充电。
14.根据权利要求11所述的方法，还包括：在所述第一逻辑电路和所述第二逻辑电路的一个逻辑电路的另一输入端子处接收使能信号，其中，对应地导通所述第一逻辑电路内的所述第一晶体管以将所述位线与所述参考电压节点耦合或导通所述第二逻辑电路内的所述第二晶体管以将所述位线与所述电源电压节点耦合进一步响应于所述使能信号。
15.根据权利要求11所述的方法，其中，导通所述第一逻辑电路内的所述第一晶体管以将所述位线与所述参考电压节点耦合和导通所述第二逻辑电路内的所述第二晶体管以将所述位线与所述电源电压节点耦合的每一个包括：
利用所述第一逻辑电路或所述第二逻辑电路生成相应的开关信号；以及
响应于相应的所述开关信号，导通耦合在所述位线和所述参考电压节点之间的所述第一晶体管或导通耦合在所述位线和所述电源电压节点之间的所述第二晶体管。
16.根据权利要求15所述的方法，还包括：
在相应的所述第一逻辑电路或所述第二逻辑电路的另一个输入端子处接收使能信号；以及
响应于所述使能信号，相应地导通耦合在所述位线和所述参考电压节点之间的第三晶体管或导通耦合在所述位线和所述电源电压节点之间的第四晶体管。
17.一种存储器电路，包括：
参考节点，配置为输送参考电压，所述参考电压具有参考电压电平；
电源节点，配置为输送电源电压，所述电源电压具有电源电压电平；
位线，与多个存储器单元耦合；
第一开关电路，耦合在所述参考节点和所述位线之间，所述第一开关电路配置为
接收所述位线上的位线电压电平；和
响应于所述位线上接收的所述位线电压电平与所述参考电压电平之间的差小于第一阈值，将所述参考节点与所述位线耦合；以及
第二开关电路，耦合在所述电源节点和所述位线之间，所述第二开关电路配置为
接收所述位线上的所述位线电压电平；和
响应于所述位线上接收的所述位线电压电平与所述电源电压电平之间的差小于第二阈值，将所述电源节点与所述位线耦合。
18.根据权利要求17所述的存储器电路，还包括：写入电路，配置为提供所述位线上的电压电平，所述写入电路在第一位置处与所述位线耦合，其中，
所述第一开关电路和所述第二开关电路在第二位置处与所述位线耦合，以及
所述多个存储器单元的至少一部分位于所述第一位置和所述第二位置之间。
19.根据权利要求17所述的存储器电路，其中，
所述第一开关电路配置为进一步响应于第一使能信号将所述参考节点与所述位线耦合，
所述第二开关电路配置为进一步响应于第二使能信号将所述电源节点与所述位线耦合，以及
所述第一使能信号和所述第二使能信号是互补信号。
20.根据权利要求17所述的存储器电路，其中，所述第一开关电路包括NOR门，所述第二开关电路包括NAND门。
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