KR102221323B1 - 비트 라인 논리 회로 및 방법 - Google Patents

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Abstract

회로는 전압 노드, 복수의 메모리 셀들, 상기 복수의 메모리 셀들과 연결된 비트 라인, 및 상기 전압 노드와 상기 비트 라인 사이에 연결된 스위칭 회로를 포함한다. 스위칭 회로는 비트 라인 상의 전압 레벨에 응답하여 전압 노드를 비트 라인과 연결하도록 구성된다.

Description

비트 라인 논리 회로 및 방법 {BIT LINE LOGIC CIRCUITS AND METHODS}
메모리 어레이 데이터 액세스는 메모리 셀 유형, 메모리 회로 설계, 기생 저항 및 커패시턴스 레벨, 동작 전압, 온도 및 제조 공정 변화에 의존하는 속도를 갖는 읽기 동작 및 쓰기 동작을 포함한다. 메모리 어레이를 포함하는 시스템의 전반적인 속도는 때때로 메모리 액세스 속도를 기반으로 한다.
많은 응용 분야에서 메모리 회로는 전력 소비 및 발열을 제한하기 위해 저전압에서 동작한다. 동작 전압이 감소함에 따라, 회로 속도 및 따라서 메모리 액세스 속도는 일반적으로 감소한다.
본 개시의 양태는 첨부된 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따르면, 다양한 피처들이 일정한 비율로 그려지지 않는다는 것을 주목해야 한다. 실제로, 다양한 피처들의 치수는 논의의 명료성을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1은 일부 실시 예에 따른 메모리 회로의 다이어그램이다.
도 2a는 일부 실시 예에 따른 메모리 회로의 다이어그램이다.
도 2b는 일부 실시 예에 따른 메모리 회로 동작 파라미터의 플롯이다.
도 3a는 일부 실시 예에 따른 메모리 회로의 다이어그램이다.
도 3b는 일부 실시 예에 따른 메모리 회로 동작 파라미터의 플롯이다.
도 4는 일부 실시 예에 따른 메모리 회로의 다이어그램이다.
도 5는 일부 실시 예에 따른 메모리 회로의 다이어그램이다.
도 6a는 일부 실시 예에 따른 메모리 회로의 다이어그램이다.
도 6b는 일부 실시 예에 따른 메모리 회로의 다이어그램이다.
도 7은 일부 실시 예에 따라, 비트 라인을 바이어스하는 방법의 흐름도이다.
이하의 개시는 제공된 주제(subject matter)의 상이한 피처들을 구현하기 위한 많은 상이한 실시 예들 또는 예들을 제공한다. 컴포넌트, 값, 동작, 재료, 배열 등의 특정 예가 본 개시를 간단히 하기 위해 이하에 설명된다. 이들은 물론 예시일 뿐 제한하려는 것은 아니다. 다른 컴포넌트, 값, 동작, 재료, 배열 등이 고려된다. 예를 들어, 이하의 설명에서 제2 피처 위의(over) 또는 제2 피처 상의(on) 제1 피처의 형성은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시 예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처 사이에 추가 피처가 형성되어, 제1 피처 및 제2 피처가 직접 접촉하지 않을 수 있는 실시 예를 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명료함을 목적으로 하며, 논의된 다양한 실시 예들 및/또는 구성들 간의 관계를 그 자체로 지시하지는 않는다.
또한, "아래에(beneath)", "아래에(below)", "아래에(lower)", "위에(above)" "상부에(upper)" 등과 같은 공간적으로 상대적인 용어는 도면들에 도시된 바와 같이 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)간의 관계를 설명하기 위해 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방위뿐만 아니라 사용 또는 작동 중인 디바이스의 상이한 방위를 포함하도록 의도된다. 장치는 달리 지향될 수도 있고(90도 회전되거나 다른 방향으로 회전될 수도 있음), 본 명세서에서 사용된 공간적으로 상대적인 기술어(descriptor)는 이에 따라 유사하게 해석될 수 있다.
다양한 실시 예에서, 메모리 회로는 복수의 메모리 셀들에 대한 비트 라인과 전압 노드 사이에 연결된 스위칭 회로를 포함한다. 스위칭 회로는 입력으로서 비트 라인 전압을 수신하고 비트 라인이 전압 노드와 연결되도록 할 수 있는 논리 소자를 포함한다. 쓰기(write), 프리-차지(pre-charge) 또는 다른 동작시에, 쓰기 회로는 비트 라인을 바이어스 전압 레벨 쪽으로 바이어스한다. 비트 라인 전압이 바이어스 전압 레벨로 접근함에 따라, 스위칭 회로는 비트 라인을 전압 노드에 연결함으로써 비트 라인 전압에 응답하고, 이에 의해 비트 라인을 바이어스하기 위해 이용 가능한 전류를 쓰기 회로만에 의해 제공되는 전류 레벨 위로 증가시키도록 구성된다. 이용 가능한 전류를 증가시키지 않는 접근 방식과 비교할 때, 스위칭 회로는 비트 라인을 바이어스 전압 레벨에 보다 신속하게 접근시킴으로써, 메모리 회로의 전체 동작 속도를 증가시키며 주어진 동작 주파수에 대해 낮아진 동작 전압을 가능하게 한다.
도 1은 일부 실시 예에 따른 메모리 회로(100)의 다이어그램이다. 메모리 회로(100)는 쓰기 회로(110) 및 복수의 메모리 셀들(120)을 포함한다. 쓰기 회로(110) 및 복수의 메모리 셀들(120) 각각은 비트 라인(bit line, BL) 및 비트 라인(이하 비트 라인 바(bit line bar, BLB)로 지칭되며, BL로부터의 상보적인 신호를 가짐)과 전기적으로 연결된다. 스위칭 회로(130A)는 입력 단자(A1 및 A2)를 포함하고, 비트 라인(BL), 전압 노드(VN1) 및 전압 노드(VN2)와 전기적으로 연결된다. 스위칭 회로(130B)는 입력 단자(B1 및 B2)를 포함하고, 비트 라인(BLB) 및 전압 노드(VN1 및 VN2)와 전기적으로 연결된다.
2개 이상의 회로 소자는 직접적인 전기 접속 또는 하나 이상의 부가적인 회로 소자를 포함하는 전기 접속에 기초하여 전기적으로 연결된 것으로 간주되며, 이에 의해 트랜지스터 또는 다른 스위칭 디바이스에 의해 제어될 수 있으며, 예를 들어, 저항성(resistive) 또는 개방(open)될 수 있다.
메모리 회로(100)는 메모리 매크로, 예를 들어 도 6a와 관련하여 후술되는 메모리 회로(600A)를 포함하는 메모리 매크로, 또는 하나 이상의 추가 컴포넌트, 예를 들어, 복수의 메모리 셀들(120)에 부가하여 적어도 하나의 복수의 메모리 셀들(도시되지 않음)을 포함하는 도 6b와 관련하여 후술되는 메모리 회로(600B)를 포함하는 메모리 매크로의 서브 세트이다.
전압 노드(VN1)는 메모리 회로(100)의 기준 전압 레벨을 갖는 기준 전압(VSS)을 전달하도록 구성된 기준 노드이다. 일부 실시 예에서, 메모리 회로(100)는 보다 큰 시스템의 일부이고, 메모리 회로(100)의 기준 전압 레벨은 시스템의 기준 전압 레벨에 대응한다. 일부 실시 예에서, 메모리 회로(100)는 보다 큰 시스템의 일부이고, 메모리 회로(100)의 기준 전압 레벨은 메모리-특유의 기준 전압 레벨에 대응한다. 일부 실시 예에서, 기준 전압(VSS)은 접지 전압 레벨을 갖는 접지 전압이다.
전압 노드(VN2)는 메모리 회로(100)의 동작 전압 레벨에 대응하는 전원 전압 레벨을 갖는 전원 전압(VDD)을 전달하도록 구성된 전원 노드이다. 일부 실시 예에서, 메모리 회로(100)는 보다 큰 시스템, 예를 들어, SoC(system on a chip)의 일부이고, 메모리 회로(100)의 동작 전압 레벨은 시스템의 동작 전압 레벨에 대응한다. 일부 실시 예에서, 메모리 회로(100)는 보다 큰 시스템의 일부이고, 메모리 회로(100)의 동작 전압 레벨은 메모리-특유의 동작 전압 레벨에 대응한다.
일부 실시 예에서, 전원 전압 레벨은 논리적 하이(logically high) 상태에 대응하고, 기준 전압 레벨은 논리적 로우(logically low) 상태에 대응한다.
쓰기 회로(110)는 하나 이상의 제어 신호(도시되지 않음)에 응답하여 비트 라인(BL 및 BLB) 상의 전압 레벨을 바이어스하도록 구성된다. 쓰기 회로(110)는 전원 전압(VDD) 및 기준 전압(VSS)을 수신하고 비트 라인(BL 또는 BLB) 중 하나 또는 둘 모두를 전원 전압 레벨 또는 기준 전압 레벨 중 하나에 대응하는 바이어스 전압 레벨 쪽으로 바이어스하도록 구성된다.
일부 실시 예에서, 메모리 회로(100)에 대한 쓰기 동작에서, 쓰기 회로(110)는 비트 라인(BL 또는 BLB) 중 하나를 전원 전압 레벨 쪽으로 바이어스하고 비트 라인(BL 또는 BLB) 중 나머지 하나를 기준 전압 레벨 쪽으로 바이어스하도록 구성된다. 일부 실시 예에서, 메모리 회로(100)에 대한 읽기 동작에서, 쓰기 회로(110)는 비트 라인(BL 또는 BLB) 중 하나 또는 둘 모두를 전원 전압 레벨 또는 기준 전압 레벨 쪽으로 바이어스함으로써 비트 라인(BL 또는 BLB) 중 하나 또는 둘 모두를 프리-차지하도록 구성된다.
동작시에, 비트 라인, 예를 들어 비트 라인(BL 또는 BLB) 중 하나를 전압 레벨, 예를 들어, 전원 또는 기준 전압 레벨 중 하나 쪽으로 바이어스하는 것은 비트 라인 전압 레벨이 상기 전압 레벨에 도달하게 하는 것, 또는 비트 라인 전압 레벨이 상기 전압 레벨에 근접하지만 도달하지는 않게 하는 것을 포함한다.
동작시에, 쓰기 회로(110)를 사용하여 비트 라인(BL)을 바이어스하는 것은 전류(IBL)로 비트 라인(BL)상의 전압 레벨을 바이어스 전압 레벨 쪽으로 구동(drive)하는 것을 포함한다. 비트 라인(BL) 상의 전압 레벨이 바이어스 전압 레벨, 예를 들어, 전원 전압 레벨보다 낮을 때, 전류(IBL)는 양의 값을 갖는다. 비트 라인(BL) 상의 전압 레벨이 바이어스 전압 레벨, 예를 들어, 기준 전압 레벨보다 높을 때, 전류(IBL)는 음의 값을 갖는다.
동작시에, 쓰기 회로(110)를 사용하여 비트 라인(BLB)을 바이어스하는 것은 전류(IBLB)로 비트 라인(BLB)상의 전압 레벨을 바이어스 전압 레벨 쪽으로 구동하는 것을 포함한다. 비트 라인(BLB) 상의 전압 레벨이 바이어스 전압 레벨, 예를 들어, 전원 전압 레벨보다 낮을 때, 전류(IBLB)는 양의 값을 갖는다. 비트 라인(BLB)상의 전압 레벨이 바이어스 전압 레벨, 예를 들어, 기준 전압 레벨보다 높을 때, 전류(IBLB)는 음의 값을 갖는다.
비트 라인(BL 및 BLB)은 복수의 메모리 셀들(120)의 각 메모리 셀로 및/또는 셀로부터 바이어스 전압 레벨을 전달(transfer)할 수 있는 도전 라인이므로, 비트 라인(BL 및 BLB)은 복수의 메모리 셀들(120)에 대응한다. 메모리 회로(100)는 쓰기 동작시에 비트 라인(BL 및 BLB)이 상보적인 논리 상태에 대응하는 전압 레벨을 갖도록 구성된다.
복수의 메모리 셀들(120)은 논리 상태들에 의해 표현된 비트 데이터를 저장하도록 구성된 전기, 전자 기계, 전자기 또는 다른 디바이스들(개별적으로 라벨링되지 않음)을 포함한다. 복수의 메모리 셀들(120) 내의 메모리 셀들의 논리 상태들은 쓰기 동작에서 프로그램될 수 있고 읽기 동작에서 검출될 수 있다.
일부 실시 예에서, 논리 상태는 주어진 메모리 셀에 저장된 전하의 전압 레벨에 대응한다. 일부 실시 예에서, 논리 상태는 주어진 메모리 셀의 컴포넌트의 물리적 특성, 예를 들어, 저항 또는 자기 배향에 대응한다.
일부 실시 예에서, 복수의 메모리 셀들(120)은 SRAM(static random-access memory) 셀을 포함한다. 다양한 실시 예에서, SRAM 셀은 5-트랜지스터(5T) SRAM 셀, 6-트랜지스터(6T) SRAM 셀, 8-트랜지스터(8T) SRAM 셀, 9-트랜지스터(9T) SRAM 셀 또는 다른 수의 트랜지스터를 갖는 SRAM 셀을 포함한다. 일부 실시 예에서, 복수의 메모리 셀들(120)은 비트 데이터를 저장할 수 있는 DRAM(dynamic random-access memory) 셀 또는 다른 메모리 셀 타입을 포함한다.
복수의 메모리 셀들(120)은 메모리 셀들의 열(column) 또는 메모리 셀들의 열의 일부를 포함한다. 일부 실시 예에서, 복수의 메모리 셀들(120)은 128 내지 1024의 범위에 있는 수의 메모리 셀을 포함한다. 일부 실시 예에서, 복수의 메모리 셀들(120)은 256개의 메모리 셀을 포함한다. 일부 실시 예에서, 복수의 메모리 셀들(120)은 512개의 메모리 셀을 포함한다. 일부 실시 예에서, 복수의 메모리 셀들(120)은 128개보다 적은 메모리 셀을 포함한다. 일부 실시 예에서, 복수의 메모리 셀들(120)은 1024개보다 많은 메모리 셀을 포함한다.
메모리 회로(100)를 포함하는 메모리 매크로는 복수의 메모리 셀들(120)의 각각의 메모리 셀과 상호 작용할 수 있는 하나 이상의 회로를 포함하기 때문에, 128개보다 적은 메모리 셀의 수는 몇몇 경우에 메모리 매크로의 효율을 감소시킨다.
비트 라인(BL 및 BLB)은 복수의 메모리 셀들(120)에 대응하므로, 복수의 메모리 셀들(120)의 메모리 셀의 수가 증가함에 따라 비트 라인(BL 및 BLB)의 길이 및 저항 값이 증가한다. 따라서, 1024개보다 큰 메모리 셀의 수는 복수의 메모리 셀들(120)에 대한 쓰기 및 읽기 동작에 대한 비트 라인 저항의 효과를 증가시킨다.
스위칭 회로(130A)는 입력 단자(A1)를 갖는 논리 회로(131A) 및 입력 단자(A2)를 갖는 논리 회로(132A)를 포함한다. 논리 회로(131A 및 132A)의 각각은 비트 라인(BL)과 전기적으로 연결된 추가 입력 단자를 갖는다. 논리 회로(131A)의 출력 단자는 스위칭 디바이스(133A)의 제어 단자와 전기적으로 연결되고, 논리 회로(132A)의 출력 단자는 스위칭 디바이스(134A)의 제어 단자와 전기적으로 연결된다.
논리 회로들(131A 및 132A) 각각은 하나 이상의 논리 게이트를 포함하고, 입력 단자들에서 수신된 논리 상태들을 나타내는 전압 레벨들에 응답하는 논리 상태를 나타내는 전압 레벨을 갖는 스위칭 신호를 출력 단자에서 생성하도록 구성된다. 다양한 실시 예에서, 논리 회로들(131A 및 132A)은 인버터, OR 게이트, NOR 게이트, AND 게이트, NAND 게이트 또는 논리 체계를 적용하기에 적합한 다른 논리 게이트 중 하나 이상을 포함한다.
스위칭 디바이스(133A)는 비트 라인(BL) 및 전압 노드(VN1)와 전기적으로 연결되는 단자를 포함하고, 스위칭 디바이스(133A)의 제어 단자에서 스위칭 신호의 전압 레벨에 응답하여 비트 라인(BL)을 전압 노드(VN1)와 전기적으로 접속하도록 구성된다. 스위칭 디바이스(134A)는 비트 라인(BL) 및 전압 노드(VN2)와 전기적으로 연결되는 단자를 포함하고, 스위칭 디바이스(134A)의 제어 단자에서 스위칭 신호의 전압 레벨에 응답하여 비트 라인(BL)을 전압 노드(VN2)와 전기적으로 접속하도록 구성된다.
스위칭 디바이스(133A 및 134A) 각각은 제어 단자에서 수신된 논리 상태를 나타내는 전압 레벨에 응답하여 2개 이상의 단자 간에 전기 접속을 만들고 차단할 수 있는 하나 이상의 전기 또는 전기-기계 구성을 포함한다. 다양한 실시 예에서, 스위칭 디바이스(133A 및 134A)는 트랜지스터, 전송 게이트 또는 전기 접속을 제어하기에 적합한 다른 디바이스 중 하나 이상을 포함한다.
다양한 실시 예에서, 트랜지스터는 FET(field-effect transistor), MOSFET(metal-oxide-semiconductor field-effect transistor), FinFET(fin field-effect transistor), n형 트랜지스터, p형 트랜지스터, 수직 게이트 트랜지스터, 바이폴라 또는 다른 트랜지스터 타입 중 하나 또는 조합을 포함한다.
논리 회로(131A)는 스위칭 디바이스(133A)가 비트 라인(BL)상의 전압 레벨과 논리적 로우 상태에 대응하는 기준 전압 레벨 모두에 응답하여 비트 라인(BL)을 전압 노드(VN1)와 전기적으로 연결하게 하도록 구성된다. 동작시에, 논리적 로우 상태에 대응하는 비트 라인(BL) 상의 전압 레벨은 비트 라인(BL) 상의 전압 레벨과 기준 전압 레벨 사이의 차이가 임계 값 이하인 것에 의해 결정된다. 일부 실시 예에서, 임계 값은 논리 회로(131A)의 트랜지스터의 임계 전압에 의해 결정된다.
동작시에, 기준 전압 레벨의 임계 값과 동일하거나 기준 전압 레벨의 임계 값 이내인 비트 라인(BL) 상의 전압 레벨은 논리 회로(131A)의 출력 단자에서의 스위칭 신호의 제1 논리 상태에 대응하고, 기준 전압 레벨보다 임계 값을 초과한 만큼 더 높은 비트 라인(BL) 상의 전압 레벨은 논리 회로(131A)의 출력 단자에서의 스위칭 신호의 제2 논리 상태에 대응한다.
스위칭 디바이스(133A)는 동작시에 제1 논리 상태를 갖는 논리 회로(131A)의 출력 단자에서의 스위칭 신호에 응답하여 비트 라인(BL)을 전압 노드(VN1)와 전기적으로 연결하고, 제2 논리 상태를 갖는 논리 회로(131A)의 출력 단자에서의 스위칭 신호에 응답하여 비트 라인(BL)을 전압 노드(VN1)로부터 전기적으로 분리하도록 구성된다.
논리 회로(132A)는 스위칭 디바이스(134A)가 비트 라인(BL) 상의 전압 레벨과 논리적 하이 상태에 대응하는 전원 전압 레벨 둘다에 응답하여 비트 라인(BL)을 전압 노드(VN2)와 전기적으로 연결하게 하도록 구성된다. 동작시에, 논리적 하이 상태에 대응하는 비트 라인(BL) 상의 전압 레벨은 비트 라인(BL) 상의 전압 레벨과 전원 전압 레벨 사이의 차이가 임계 값 이하인 것에 의해 결정된다. 일부 실시 예에서, 임계 값은 논리 회로(132A) 내의 트랜지스터의 임계 전압에 의해 결정된다.
동작시에, 전원 전압 레벨의 임계 값과 동일하거나 전원 전압 레벨의 임계 값 이내인 비트 라인(BL) 상의 전압 레벨은 논리 회로(132A)의 출력 단자에서의 스위칭 신호의 제1 논리 상태에 대응하고, 전원 전압 레벨보다 임계 값을 초과한 만큼 더 낮은 비트 라인(BL) 상의 전압 레벨은 논리 회로(132A)의 출력 단자에서의 스위칭 신호의 제2 논리 상태에 대응한다.
스위칭 디바이스(134A)는 동작시에 논리 회로(132A)의 출력 단자에서의 스위칭 신호가 제1 논리 상태를 갖는 것에 응답하여 비트 라인(BL)을 전압 노드(VN2)와 전기적으로 연결하고, 논리 회로(132A)의 출력 단자에서의 스위칭 신호가 제2 논리 상태를 갖는 것에 응답하여 비트 라인(BL)을 전압 노드(VN2)로부터 전기적으로 분리하도록 구성된다.
일부 실시 예에서, 동작시에, 비트 라인(BL)은 제1 논리 상태에 대응하는 초기 전압 레벨을 가지고, 쓰기 회로(110)는 비트 라인(BL) 상의 전압 레벨을 제1 논리 상태와 상이한 제2 논리 상태에 대응하는 바이어스 전압 레벨 쪽으로 구동한다. 스위칭 회로(130A)는 바이어스 전압 레벨을 전달하는 전압 노드(VN1 또는 VN2)로부터 전기적으로 분리된 비트 라인(BL)을 유지함으로써 비트 라인(BL) 상의 초기 전압 레벨에 응답하고, 비트 라인(BL)을 바이어스 전압 레벨을 전달하는 전압 노드(VN1 또는 VN2)에 전기적으로 연결함으로써, 바이어스 전압 레벨에 근접하는 비트 라인(BL) 상의 전압 레벨에 응답하도록 구성된다.
방전(discharging) 동작시에, 논리 회로(131A)는 비트 라인(BL) 상의 전압 레벨이 기준 전압 레벨에 근접하는 것에 응답하여 비트 라인(BL)을 전압 노드(VN1)와 전기적으로 연결하고, 비트 라인(BL) 상의 전압 레벨이 기준 전압 레벨과 동일한 시간까지 스위칭 디바이스(133A)를 통해 비트 라인(BL)으로부터 전압 노드(VN1)로 전류(IA1)가 흐른다. 방전 동작시에, 스위칭 회로(130A)에 의해 제공되는 전류(IA1)는 전술한 바와 같이 쓰기 회로(110)에 의해 제공된 (음의) 전류(IBL)에 더해지므로, 쓰기 회로 전류에 전류를 추가하지 않는 접근법과 비교하여, 비트 라인(BL)을 기준 전압 레벨 쪽으로 구동하는데 이용가능한 총 전류를 증가시킨다.
충전 동작시에, 논리 회로(132A)는 비트 라인(BL)상의 전압 레벨이 전원 전압 레벨에 근접하는 것에 응답하여 비트 라인(BL)을 전압 노드(VN2)와 전기적으로 연결하고, 비트 라인(BL)상의 전압 레벨이 전원 전압 레벨과 동일한 시간까지 전압 노드(VN2)로부터 비트 라인(BL)으로 전류(IA2)가 흐른다. 충전 동작에서, 스위칭 회로(130A)에 의해 제공되는 전류(IA2)는 전술한 바와 같이 쓰기 회로(110)에 의해 제공되는 (양의) 전류(IBL)에 더해지므로, 쓰기 회로 전류에 전류를 추가하지 않는 접근법과 비교하여, 비트 라인(BL)을 전원 전압 레벨 쪽으로 구동하는데 이용가능한 총 전류를 증가시킨다.
방전 및 충전 전류를 증가시킴으로써, 스위칭 회로(130A)를 포함하는 메모리 회로(100)는 동작시에, 쓰기 회로 전류에 전류를 추가하지 않는 접근법에 비해 비트 라인(BL)이 바이어스 전압 레벨 쪽으로 바이어스되는 속도를 증가시킨다.
비트 라인(BL) 상의 전압 레벨에 응답하여 비트 라인(BL)을 전압 노드(VN1 또는 VN2) 중 하나와 전기적으로 연결하도록 구성됨으로써, 스위칭 회로(130A)는 동작시에 효과적으로 자체 트리거되므로, 비트 라인 전류를 쓰기 회로 전류보다 높게 증가시키기 위한 다른 접근법에 의해 사용되는 타이밍 방식 및 회로에 대한 필요성을 방지한다. 타이밍 방식 및 회로를 포함하는 접근법과 비교하여, 스위칭 회로(130A)를 포함하는 메모리 회로(100)는 덜 복잡하고, 공간을 덜 차지하고, 경우에 따라 더 적은 전력을 사용한다.
스위칭 회로(130A)는 입력 단자(A1)에서 인에이블 신호(ENB)를 수신하고 입력 단자(A2)에서 인에이블 신호(EN)를 수신하도록 구성된다. 따라서, 논리 회로(131A)는 인에이블 신호(ENB)의 전압 레벨이 제1 논리 상태에 대응하는 경우에만 비트 라인(BL) 상의 전압 레벨에 응답하여 비트 라인(BL)을 전압 노드(VN1)와 연결하도록 구성된다. 따라서, 논리 회로(132A)는 인에이블 신호(EN)의 전압 레벨이 제2 논리 상태에 대응하는 경우에만 비트 라인(BL) 상의 전압 레벨에 응답하여 비트 라인(BL)을 전압 노드(VN2)와 연결하도록 구성된다.
일부 실시 예에서, 제1 논리 상태 또는 제2 논리 상태 중 하나는 논리적 로우 상태이고, 제1 논리적 상태 또는 제2 논리적 상태 중 다른 하나는 논리적 하이 상태이다. 일부 실시 예에서, 인에이블 신호(EN 또는 ENB) 중 하나의 전압 레벨이 논리적 로우 또는 하이 상태 중 하나에 대응할 때, 인에이블 신호(EN 또는 ENB) 중 다른 하나의 전압 레벨이 논리적 로우 상태 또는 하이 상태 중 다른 상태에 대응하도록, 인에이블 신호(EN 및 ENB)는 상보적인 신호이다.
인에이블 신호(EN 및 ENB)가 상보적인 신호인 일부 실시 예에서, 스위칭 회로(130A)는 인에이블 신호(ENB 및 EN)의 전압 레벨이 각각 제1 및 제2 논리 상태에 대응할 때, 비트 라인(BL) 상의 전압 레벨에 응답하여 비트 라인(BL)을 전압 노드(VN1 또는 VN2) 중 어느 하나와 연결하고, 인에이블 신호(ENB 및 EN)의 전압 레벨이 각각 제1 및 제2 논리 상태에 대응할 때, 비트 라인(BL) 상의 전압 레벨에 응답하여 비트 라인(BL)을 전압 노드(VN1 또는 VN2) 중 어느 하나에 연결하는 것을 디스에이블하도록 구성된다.
일부 실시 예에서, 스위칭 회로(130A)는 입력 단자(A1), 논리 회로(131A) 및 스위칭 디바이스(133A)를 포함하지 않고, 그 때문에 비트 라인(BL)을 전압 노드(VN1)와 전기적으로 연결하도록 구성되지 않고 비트 라인(BL)을 전압 노드(VN2)와 전기적으로 연결하도록 구성된다. 일부 실시 예에서, 스위칭 회로(130A)는 입력 단자(A2), 논리 회로(132A) 및 스위칭 디바이스(134A)를 포함하지 않으며, 그 때문에 비트 라인(BL)을 전압 노드(VN2)와 전기적으로 연결하도록 구성되지 않고 비트 라인(BL)을 전압 노드(VN1)와 전기적으로 연결하도록 구성된다.
일부 실시 예에서, 스위칭 회로(130A)는 입력 단자(A1 및/또는 A2) 이외에 하나 이상의 입력 단자(도시되지 않음)를 포함하고, 스위칭 회로(130A)는 하나 이상의 신호가 하나 이상의 추가 입력 단자에서 수신되는 것에 또한 응답하여, 비트 라인(BL)을 전압 노드(VN1 또는 VN2) 중 하나 또는 둘 모두와 전기적으로 연결하도록 구성된다.
스위칭 회로(130B)는 입력 단자(B1)를 갖는 논리 회로(131B) 및 입력 단자(B2)를 갖는 논리 회로(132B)를 포함한다. 논리 회로(131B 및 132B)의 각각은 비트 라인(BLB)과 전기적으로 연결된 추가 입력 단자를 갖는다. 논리 회로(131B)의 출력 단자는 스위칭 디바이스(133B)의 제어 단자와 전기적으로 연결되고, 논리 회로(132B)의 출력 단자는 스위칭 디바이스(134B)의 제어 단자와 전기적으로 연결된다.
스위칭 회로(130B)는 입력 단자(B1)에서 인에이블 신호(ENB)를 수신하고 입력 단자(B2)에서 인에이블 신호(EN)를 수신하도록 구성된다. 스위칭 회로(130B)는 스위칭 회로(130A)에 대해 전술한 것과 유사한 방식으로 인에이블 신호(ENB 및 EN)의 전압 레벨 및 비트 라인(BLB) 상의 전압 레벨에 응답하여 비트 라인(BLB)을 전압 노드(VN1 및 VN2)와 전기적으로 연결하도록 구성된다. 따라서, 스위칭 회로(130B)는 스위칭 회로(130A)와 관련하여 전술한 이점을 실현할 수 있다.
도 1에 도시된 실시 예에서, 스위칭 회로(130A 및 130B)는 개별 회로이다. 일부 실시 예에서, 메모리 회로(100)는 비트 라인(BL 및 BLB) 상의 전압 레벨에 응답하여 각각의 비트 라인(BL 및 BLB)을 전압 노드들(VN1 또는 VN2) 중 하나 또는 둘 모두에 전기적으로 연결하도록 구성된 단일 스위칭 회로, 예를 들어 도 4와 관련하여 후술되는 스위칭 회로(430)를 포함한다.
도 2a는 일부 실시 예에 따른 메모리 회로(200)의 다이어그램이다. 메모리 회로(200)는 도 1과 관련하여 전술한 메모리 회로(100)의 일부로서 사용될 수 있다. 메모리 회로(200)는 비트 라인(BL 및 BLB), 입력 단자(A1 및 B1), 및 전압 노드(VN1)를 포함하며, 각각은 도 1과 관련하여 위에서 논의되었다. 또한, 메모리 회로(200)는 논리 회로(131A)로서 사용 가능한 NOR 게이트(231A), 스위칭 디바이스(133A)로서 사용 가능한 NMOS 트랜지스터(233A), 논리 회로(131B)로서 사용 가능한 NOR 게이트(231B) 및 스위칭 디바이스(133B)로서 사용 가능한 NMOS 트랜지스터(233B)를 포함하며, 각각은 도 1과 관련하여 위에서 논의되었다. NMOS 트랜지스터(233A 및 233B)의 게이트는 스위칭 디바이스(133A 및 133B)의 각 제어 단자에 대응한다.
동작시에, 입력 단자(A1, B1)에서 인에이블 신호(ENB)의 논리적 하이 상태에 응답하여 NOR 게이트(231A 및 231B)는 비트 라인(BL 및 BLB) 상의 임의의 전압 레벨에 대해 논리적 로우 상태를 갖는 스위칭 신호를 출력한다. 논리적 로우 게이트 전압 레벨을 갖는 것에 응답하여, NMOS 트랜지스터(233A 및 233B)는 스위치 오프되어, 비트 라인(BL 및 BLB)을 전압 노드(VN1)로부터 전기적으로 분리시킨다.
동작시에, 입력 단자(A1 및 B1)에서 인에이블 신호(ENB)의 논리적 로우 상태에 응답하여 NOR 게이트(231A 및 231B)는 비트 라인(BL 및 BLB) 상의 각 전압 레벨에 응답하는 논리 상태를 갖는 스위칭 신호를 출력한다. 논리적 로우 비트 라인(BL 또는 BLB) 전압 레벨에 응답하여, 대응하는 NOR 게이트(231A 또는 231B)는 논리적 하이 전압 레벨을 갖는 스위칭 신호를 출력하고, 이에 의해 대응하는 NMOS 트랜지스터(233A 또는 233B)가 스위치 온되게 하고, 비트 라인(BL 또는 BLB)를 전압 노드(VN1)에 전기적으로 연결한다. 논리적 하이 비트 라인(BL 또는 BLB) 전압 레벨에 응답하여, 대응하는 NOR 게이트(231A 또는 231B)는 논리적 로우 전압 레벨을 갖는 스위칭 신호를 출력하고, 이에 의해 대응하는 NMOS 트랜지스터(233A 또는 233B)가 스위치 오프되게 하고, 비트 라인(BL 또는 BLB)을 전압 노드(VN1)로부터 전기적으로 분리시킨다.
도 2b는 일부 실시 예에 따른, 메모리 회로(200) 동작 파라미터의 플롯이다. 도 2b는 인에이블 신호(ENB) 및 2개의 비트 라인 전압(VB21 및 VB22)을 시간의 함수로서 도시한다. 비트 라인 전압(VB21)은 쓰기 회로, 예를 들어 도 1과 관련하여 전술한 쓰기 회로(110)에 의해서만 구동되는 비트 라인(BL 또는 BLB) 중 어느 하나 상의 전압 레벨을 나타낸다. 비트 라인 전압(VB22)은 NOR 게이트(231A) 및 NMOS 트랜지스터(233A) 또는 NOR 게이트(231B) 및 NMOS 트랜지스터(233B)와 조합하여 쓰기 회로(110)에 의해 구동되는 비트 라인(BL 또는 BLB) 중 어느 하나 상의 전압 레벨을 나타낸다.
시간(t21)으로부터 시간(t22)까지 인에이블 신호(ENB)는 논리적 하이 상태로부터 논리적 로우 상태로 천이한다. 시간(t22)와 시간(t23) 사이에서, 쓰기 회로(110)는 전압(VB21 및 VB22)을 기준 전압 레벨(VSS) 쪽으로 구동한다.
도 2b에 도시된 실시 예에서, 쓰기 회로(110)가 전압(VB21 및 VB22)를 기준 전압 레벨(VSS) 쪽으로 구동하기 시작하기 전에, 인에이블 신호(ENB)가 논리적 하이 상태로부터 논리적 로우 상태로 천이함으로써, 게이팅 신호로서 동작한다. 일부 실시 예에서, 인에이블 신호(ENB)는 쓰기 회로(110)가 전압(VB21 및 VB22)을 기준 전압 레벨(VSS) 쪽으로 구동하기 시작하는 것과 동시에, 논리적 하이 상태로부터 논리적 로우 상태로 천이한다.
시간(t23)에서, 전압(VB22)이 기준 전압(VSS)보다 NOR 게이트(231A 또는 231B)의 트랜지스터의 임계 전압에 대응하는 임계 값 내만큼 높은 것에 응답하여, NOR 게이트(231A 또는 231B)는 대응하는 NMOS 트랜지스터(233A 또는 233B)를 스위치 온하게 하는 스위칭 신호를 출력하고, 이에 의해 대응하는 비트 라인(BL 또는 BLB)을 전압 노드(VN1)에 전기적으로 연결하고 방전 전류를 증가시킨다.
증가된 방전 전류의 결과로서, 시간(t25)에서 전압(VB21)이 최소값에 도달하기 전에, 전압(VB22)은 시간(t24)에서 최소값에 도달한다. 도 2b에 도시된 실시 예에서, 전압(VB22)은 또한 증가된 방전 전류가 비트 라인(BL 또는 BLB)의 저항에 의해 야기되는 전압 강하를 감소시키는 것에 기초하여, 전압(VB21)의 최소값보다 더 낮은 최소값에 도달한다.
따라서, 전술한 바와 같이 구성된 메모리 회로(200)는 메모리 회로(100) 및 도 1과 관련하여 전술한 이점을 실현할 수 있다. 메모리 회로(200)는 설명의 목적으로 사용된다. 메모리 회로들(100 및 200)에 관해 전술한 동작들을 수행하도록 달리 구성되는 다른 회로들은 본 개시의 범위 내에 있다.
도 3a는 일부 실시 예에 따른 메모리 회로(300)의 도면이다. 메모리 회로(300)는 도 1과 관련하여 전술한 메모리 회로(100)의 일부로서 사용할 수 있다. 메모리 회로(300)는 비트 라인(BL 및 BLB), 입력 단자(A2 및 B2), 및 전압 노드(VN2)를 포함하며, 각각 도 1과 관련하여 위에서 논의되었다. 또한, 메모리 회로(300)는 논리 회로(132A)로서 사용 가능한 NAND 게이트(332A), 스위칭 디바이스(134A)로서 사용 가능한 PMOS 트랜지스터(334A), 논리 회로(132B)로서 사용 가능한 NAND 게이트(332B) 및 스위칭 디바이스(134B)로서 사용 가능한 PMOS 트랜지스터(334B)를 포함하고, 각각은 도 1과 관련하여 위에서 논의되었다. PMOS 트랜지스터(334A 및 334B)의 게이트는 스위칭 디바이스(134A 및 134B)의 각각의 제어 단자에 대응한다.
동작시에, 입력 단자(A2 및 B2)에서 인에이블 신호(EN)의 논리적 로우 상태에 응답하여, NAND 게이트(332A 및 332B)는 비트 라인(BL 및 BLB) 상의 임의의 전압 레벨에 대해 논리적 하이 상태를 갖는 스위칭 신호를 출력한다. 논리적 하이 게이트 전압 레벨을 갖는 것에 응답하여, PMOS 트랜지스터(334A 및 334B)는 스위치 오프되고, 이에 의해 비트 라인(BL 및 BLB)을 전압 노드(VN2)로부터 전기적으로 분리시킨다.
동작시에, 입력 단자(A2 및 B2)에서 인에이블 신호(EN)의 논리적 하이 상태에 응답하여, NAND 게이트(332A 및 332B)는 비트 라인(BL 및 BLB) 상의 각각의 전압 레벨에 응답하는 논리 상태를 갖는 스위칭 신호를 출력한다. 논리적 하이 비트 라인(BL 또는 BLB) 전압 레벨에 응답하여, 대응하는 NAND 게이트(332A 또는 332B)는 논리적 로우 전압 레벨을 갖는 스위칭 신호를 출력하고, 이에 의해 대응하는 PMOS 트랜지스터(334A 또는 334B)가 스위치 온되게 하고, 비트 라인(BL 또는 BLB)을 전압 노드(VN2)와 전기적으로 연결한다. 논리적 로우 비트 라인(BL 또는 BLB) 전압 레벨에 응답하여, 대응하는 NAND 게이트(332A 또는 332B)는 논리적 하이 전압 레벨을 갖는 스위칭 신호를 출력하고, 이에 의해 대응하는 PMOS 트랜지스터(334A 또는 334B)가 스위치 오프되게 하고, 비트 라인(BL 또는 BLB)을 전압 노드(VN2)로부터 전기적으로 분리시킨다.
도 3b는 일부 실시 예에 따른 메모리 회로(300) 동작 파라미터의 플롯이다. 도 3b는 인에이블 신호(EN) 및 2개의 비트 라인 전압(VB31 및 VB32)를 시간의 함수로서 나타낸다. 비트 라인 전압(VB31)은 쓰기 회로, 예를 들어, 도 1과 관련하여 전술한 쓰기 회로(110)에 의해서만 구동되는 비트 라인(BL 또는 BLB) 중 어느 하나 상의 전압 레벨을 나타낸다. 비트 라인 전압(VB32)은 NAND 게이트(332A) 및 PMOS 트랜지스터(334A) 또는 NAND 게이트(332B) 및 PMOS 트랜지스터(334B)와 조합하여 쓰기 회로(110)에 의해 구동되는 비트 라인(BL 또는 BLB) 중 어느 하나 상의 전압 레벨을 나타낸다.
시간(t31)으로부터 시간(t32)까지, 인에이블 신호(EN)는 논리적 로우 상태로부터 논리적 하이 상태로 천이한다. 시간(t32)과 시간(t33) 사이에서, 쓰기 회로(110)는 전압(VB31 및 VB32)을 전원 전압 레벨(VDD) 쪽으로 구동한다.
도 3b에 도시된 실시 예에서, 인에이블 신호(EN)는 쓰기 회로(110)가 전압(VB31 및 VB32)을 전원 전압 레벨(VDD) 쪽으로 구동하기 시작하기 전에 논리적 로우 상태로부터 논리적 하이 상태로 천이하고, 이에 의해 게이팅 신호로서 동작한다. 일부 실시 예에서, 인에이블 신호(EN)는 쓰기 회로(110)가 전압(VB31 및 VB32)을 전원 전압 레벨(VDD) 쪽으로 구동하기 시작하는 것과 동시에 논리적 로우 상태로부터 논리적 하이 상태로 천이한다.
시간(t33)에서, 전압(VB32)이 NAND 게이트(332A 또는 332B)의 트랜지스터의 임계 전압에 대응하는 문턱 값 이내 만큼 전원 전압(VDD)보다 낮은 것에 응답하여, NAND 게이트(332A 또는 332B)는 대응하는 PMOS 트랜지스터(334A 또는 334B)가 스위치 온되게 하는 스위칭 신호를 출력하고, 이에 의해 대응하는 비트 라인(BL 또는 BLB)을 전압 노드(VN2)에 전기적으로 연결하고 충전 전류를 증가시킨다.
증가된 충전 전류의 결과로서, 시간(t35)에서 전압(VB31)이 최대 값에 도달하기 전에, 전압(VB32)은 시간(t34)에서 최대 값에 도달한다.
따라서, 위에서 논의된 바와 같이 구성된 메모리 회로(300)는 메모리 회로(100) 및 도 1과 관련하여 전술한 이점을 실현할 수 있다. 메모리 회로(300)는 설명의 목적으로 사용된다. 메모리 회로들(100 및 300)에 관해 전술한 동작들을 수행하도록 달리 구성되는 다른 회로들은 본 개시의 범위 내에 있다.
도 4는 일부 실시 예에 따른 메모리 회로(430)의 다이어그램이다. 메모리 회로(430)는 스위칭 회로(130A 및 130B)의 조합으로서 사용될 수 있고, 도 1과 관련하여 전술한 입력 단자(A1 및 A2)를 포함한다. 메모리 회로(430)에 부가하여, 도 4는 비트 라인(BL 및 BLB) 및 전압 노드(VN1 및 VN2)를 도시하며, 각각은 도 1과 관련하여 위에서 논의되었다.
입력 단자(A1 및 A2)에 추가하여, 메모리 회로(430)는 비트 라인(BL)과 전압 노드(VN1) 사이에 직렬 연결된 NMOS 트랜지스터(N1 및 N3), 비트 라인(BLB)과 전압 노드(VN1) 사이에 직렬 연결된 NMOS 트랜지스터(N2 및 N4), 비트 라인(BLB)과 전압 노드(VN2) 사이에 직렬 연결된 PMOS 트랜지스터(P1 및 P4), 및 비트 라인(BLB)과 전압 노드(VN2) 사이에 직렬로 연결된 PMOS 트랜지스터(P3 및 P5)를 포함한다. 메모리 회로(430)는 또한 PMOS 트랜지스터(P2) 및 인버터(INV1 및 INV2)를 포함한다.
인버터(INV1)의 입력 단자는 비트 라인(BL)과 전기적으로 연결되고, 인버터(INV1)의 출력 단자는 NMOS 트랜지스터(N1) 및 PMOS 트랜지스터(P4)의 게이트 단자들과 전기적으로 연결된다. 인버터(INV2)의 입력 단자는 비트 라인(BLB)과 전기적으로 연결되고, 인버터(INV2)의 출력 단자는 NMOS 트랜지스터(N2) 및 PMOS 트랜지스터(P5)의 게이트 단자들과 전기적으로 연결된다.
NMOS 트랜지스터(N3 및 N4) 각각은 인에이블 신호(WAS-EN)를 수신하도록 구성된 입력 단자(A1)와 전기적으로 연결된 게이트 단자를 포함한다. PMOS 트랜지스터(P1, P2 및 P3) 각각은 인에이블 신호(BLPRE-ENB)를 수신하도록 구성된 입력 단자(A2)와 전기적으로 연결된 게이트 단자를 포함한다. 일부 실시 예에서, 인에이블 신호(WAS-EN 및 BLPRE-ENB)는 상보적인 신호이다.
NMOS 트랜지스터(N1, N2, N3 및 N4) 각각은 노드(ND1)와 전기적으로 연결된 소스/드레인 단자를 포함하고, PMOS 트랜지스터(P1, P2 및 P4) 각각은 노드(ND2)와 전기적으로 연결된 소스/드레인 단자를 포함하며, PMOS 트랜지스터(P2, P3 및 P5) 각각은 노드(ND3)와 전기적으로 연결된 소스/드레인 단자를 포함한다.
동작시에, 입력 단자(A1)에서 인에이블 신호(WAS-EN)의 논리적 로우 상태에 응답하여, NMOS 트랜지스터(N3 및 N4)가 스위치 오프되고, 이에 의해 노드(ND1)를 전압 노드(VN1)로부터 전기적으로 분리시킨다. 노드(ND1)가 전압 노드(VN1)로부터 전기적으로 분리된 상태에서, 비트 라인(BL)을 노드(ND1)와 전기적으로 연결하기 위해 NMOS 트랜지스터(N1)가 스위치 온될 때 비트 라인(BL)은 전압 노드(VN1)와 전기적으로 연결될 수 없고, 비트 라인(BLB)을 노드(ND1)와 전기적으로 연결하기 위해 NMOS 트랜지스터(N2)가 스위치 온될 때 비트 라인(BLB)은 전압 노드(VN1)와 전기적으로 연결될 수 없다.
동작시에, 입력 단자(A1)에서 인에이블 신호(WAS-EN)의 논리적 하이 상태에 응답하여, NMOS 트랜지스터(N3 및 N4)가 스위치 온되고, 이에 의해 노드(ND1)를 전압 노드(VN1)와 전기적으로 연결한다. 논리적 로우 비트 라인(BL) 전압 레벨에 응답하여, 인버터(INV1)는 NMOS 트랜지스터(N1)의 게이트에 논리적 하이 전압 레벨을 출력하고, 이에 의해 NMOS 트랜지스터(N1)가 스위치 온되게 하고 비트 라인(BL)을 노드(ND1) 및 전압 노드(VN1)와 전기적으로 연결한다. 논리적 로우 비트 라인(BLB) 전압 레벨에 응답하여, 인버터(INV2)는 NMOS 트랜지스터(N2)의 게이트에 논리적 하이 전압 레벨을 출력하고, 이에 의해 NMOS 트랜지스터(N2)가 스위치 온되게 하고 비트 라인(BLB)을 노드(ND1) 및 전압 노드(VN1)와 전기적으로 연결한다.
동작시에, 입력 단자(A2)에서 인에이블 신호(BLPRE-ENB)의 논리적 하이 상태에 응답하여, PMOS 트랜지스터(P1, P2 및 P3)가 스위치 오프되고, 이에 의해 노드(ND2 및 ND3)를 전압 노드(VN2)로부터 전기적으로 분리시킨다. 노드(ND2 및 ND3)가 전압 노드(VN2)로부터 전기적으로 분리된 상태에서, 비트 라인(BL)을 노드(ND2)와 전기적으로 연결하기 위해 PMOS 트랜지스터(N4)가 스위치 온될 때 비트 라인(BL)은 전압 노드(VN2)와 전기적으로 연결될 수 없고, 비트 라인(BLB)을 노드(ND3)와 전기적으로 연결하기 위해 PMOS 트랜지스터(P5)가 스위치 온될 때 비트 라인(BLB)은 전압 노드(VN2)와 전기적으로 연결될 수 없다.
동작시에, 입력 단자(A2)에서 인에이블 신호(BLPRE-ENB)의 논리적 로우 상태에 응답하여, PMOS 트랜지스터(P1, P2 및 P3)가 스위치 온되고, 이에 의해 노드(ND2 및 ND3)를 전압 노드(VN2)와 전기적으로 연결한다. 논리적 하이 비트 라인(BL) 전압 레벨에 응답하여, 인버터(INV1)는 논리적 로우 전압 레벨을 PMOS 트랜지스터(P4)의 게이트에 출력하고, 이에 의해 PMOS 트랜지스터(P4)가 스위치 온되게 하고 비트 라인(BL)을 노드(ND2) 및 전압 노드(VN2)와 전기적으로 연결한다. 논리적 하이 비트 라인(BLB) 전압 레벨에 응답하여, 인버터(INV2)는 논리적 로우 전압 레벨을 PMOS 트랜지스터(P5)의 게이트에 출력하고, 이에 의해 PMOS 트랜지스터(P5)가 스위치 온되게 하고 비트 라인(BLB)을 노드(ND3) 및 전압 노드(VN2)와 전기적으로 연결한다.
따라서, 메모리 회로(430)는 인에이블 신호(WAS-EN) 및 비트 라인(BL) 상의 전압 레벨에 응답하여 비트 라인(BL)을 전압 노드(VN1)와 전기적으로 연결하고, 인에이블 신호(WAS-EN) 및 비트 라인(BLB) 상의 전압 레벨에 응답하여 비트 라인(BLB)을 전압 노드(VN1)와 전기적으로 연결하고, 인에이블 신호(BLPRE-ENB) 및 비트 라인(BL) 상의 전압 레벨에 응답하여 비트 라인(BL)을 전압 노드(VN2)와 전기적으로 연결하고, 인에이블 신호(BLPRE-ENB) 및 비트 라인(BLB) 상의 전압 레벨에 응답하여 비트 라인(BLB)을 전압 노드(VN2)와 전기적으로 연결하도록 구성된다.
메모리 회로(430)는 전술한 구성에 의해, 메모리 회로(100) 및 도 1과 관련하여 전술한 이점을 실현할 수 있다.
도 5는 일부 실시 예에 따른 메모리 회로(530)의 다이어그램이다. 메모리 회로(530)는 스위칭 회로(130A 및 130B)의 조합으로서 사용될 수 있고, 도 1과 관련하여 전술한 입력 단자(A1)를 포함한다. 메모리 회로(530)에 부가하여, 도 5는 비트 라인(BL 및 BLB) 및 전압 노드(VN1 및 VN2)를 도시하며, 각각은 도 1과 관련하여 위에서 논의되었다.
입력 단자(A1)에 추가하여, 메모리 회로(530)는 전압 노드(VN2)와 노드(ND4) 사이에 연결된 PMOS 트랜지스터(P6), 노드(ND4)와 전압 노드(VN1) 사이에 직렬 연결된 PMOS 트랜지스터(P7)와 NMOS 트랜지스터(N5), 및 노드(ND4)와 전압 노드(VN1) 사이에 직렬 연결된 PMOS 트랜지스터(P8)와 NMOS 트랜지스터(N8)를 포함한다.
PMOS 트랜지스터(P7) 및 NMOS 트랜지스터(N5) 각각은 비트 라인(BL)과 전기적으로 연결된 게이트 단자, 노드(ND5)와 전기적으로 연결된 소스/드레인 단자를 포함한다. 따라서, PMOS 트랜지스터(P7) 및 NMOS 트랜지스터(N5)는 비트 라인(BL)과 전기적으로 연결된 입력 단자, 및 노드(ND5)와 전기적으로 연결된 출력 단자를 갖는 인버터로서 구성된다. NMOS 트랜지스터(N9)는 노드(ND5)와 전기적으로 연결된 게이트 단자를 포함하고, 비트 라인(BL)과 전압 노드(VN1) 사이에 연결되며, 이에 의해 스위칭 회로(130A) 및 도 1과 관련하여 전술한 스위칭 디바이스(133A)로서 사용 가능하다.
PMOS 트랜지스터(P8) 및 NMOS 트랜지스터(N8) 각각은 비트 라인(BLB)과 전기적으로 연결된 게이트 단자 및 노드(ND6)와 전기적으로 연결된 소스/드레인 단자를 포함한다. 따라서, PMOS 트랜지스터(P8) 및 NMOS 트랜지스터(N8)는 비트 라인(BLB)과 전기적으로 연결된 입력 단자, 및 노드(ND6)와 전기적으로 연결된 출력 단자를 갖는 인버터로서 구성된다. NMOS 트랜지스터(N10)는 노드(ND6)와 전기적으로 연결된 게이트 단자를 포함하고, 비트 라인(BLB)과 전압 노드(VN1) 사이에 연결되며, 이에 의해 스위칭 회로(130B) 및 도 1과 관련하여 전술한 스위칭 디바이스(133B)로서 사용 가능하다.
NMOS 트랜지스터(N6)는 노드(ND5)와 전압 노드(VN1) 사이에 연결되고, NMOS 트랜지스터(N7)는 노드(ND6)와 전압 노드(VN1) 사이에 연결된다. PMOS 트랜지스터(P6) 및 NMOS 트랜지스터(N6 및 N7) 각각은 인에이블 신호(ENB)를 수신하도록 구성된 입력 단자(A1)와 전기적으로 연결된 게이트 단자를 포함한다.
동작시에, 입력 단자(A1)에서 인에이블 신호(ENB)의 논리적 하이 상태에 응답하여, PMOS 트랜지스터(P6)가 스위치 오프되고, 이에 의해 노드(ND4)를 전압 노드(VN2)로부터 전기적으로 분리시킨다. 입력 단자(A1)에서 인에이블 신호(ENB)의 논리적 하이 상태에 응답하여, NMOS 트랜지스터들(N6 및 N7) 각각이 스위치 온되고, 이에 의해 노드(ND5 및 ND6) 각각을 전압 노드(VN1)와 전기적으로 연결하고, NMOS 트랜지스터(N9 및 N10)의 게이트 단자에서 논리적 로우 상태를 제공한다.
동작시에, 게이트 단자에서의 논리적 로우 상태에 응답하여, NMOS 트랜지스터(N9 및 N10)가 스위치 오프되고, 이에 의해 비트 라인(BL 및 BLB)을 전압 노드(VN1)로부터 전기적으로 분리시킨다. 노드(ND4)가 전압 노드(VN2)로부터 전기적으로 분리되고 트랜지스터(N6 및 N7) 각각이 스위치 온되면, 비트 라인(BL 및 BLB)은 인에이블 신호(ENB)의 논리적 하이 상태에 응답하여 전압 노드(VN1)와 전기적으로 연결될 수 없다.
동작시에, 입력 단자(A1)에서 인에이블 신호(ENB)의 논리적 로우 상태에 응답하여, PMOS 트랜지스터(P6)가 스위치 온되고, 이에 의해 노드(ND4)를 전압 노드(VN2)와 전기적으로 연결하고, NMOS 트랜지스터(N6 및 N7) 각각이 스위치 오프되고, 이에 의해 노드(ND5 및 ND6) 각각을 전압 노드(VN1)로부터 전기적으로 분리시킨다. 따라서, PMOS 트랜지스터(P7) 및 NMOS 트랜지스터(N5)에 의해 형성된 인버터는 노드(ND5)에서 스위칭 신호를 출력함으로써 NMOS 트랜지스터(N9)의 게이트 단자에서 논리 상태를 제어하도록 인에이블되고, 따라서, PMOS 트랜지스터(P8) 및 NMOS 트랜지스터 노드(N8)에 의해 형성된 인버터는 노드(ND6) 상에 스위칭 신호를 출력함으로써 NMOS 트랜지스터(N10)의 게이트 단자에서 논리 상태를 제어하도록 인에이블된다.
동작시에, 논리적 로우 비트 라인(BL 또는 BLB) 전압 레벨에 응답하여, 대응하는 인버터는 논리적 하이 전압 레벨을 갖는 스위칭 신호를 출력하고, 이에 의해 대응하는 NMOS 트랜지스터(N9 또는 N10)가 스위치 온되게 하고, 비트 라인(BL 또는 BLB)을 전압 노드(VN1)에 전기적으로 연결한다. 논리적 하이 비트 라인(BL 또는 BLB) 전압 레벨에 응답하여, 대응하는 인버터는 논리적 로우 전압 레벨을 갖는 스위칭 신호를 출력하고, 이에 의해 대응하는 NMOS 트랜지스터(N9 또는 N10)가 스위치 오프되게 하고 비트 라인(BL 또는 BLB)을 전압 노드(VN1)로부터 전기적으로 분리시킨다.
메모리 회로(530)는 전술한 구성에 의해, 메모리 회로(100) 및 도 1과 관련하여 전술한 이점을 실현할 수 있다.
도 6a 및 도 6b는 일부 실시 예에 따른 각각의 메모리 회로(600A 및 600B)의 다이어그램이다. 메모리 회로(600A 및 600B) 각각은 메모리 매크로의 서브 세트이고, 복수의 메모리 셀들(120)의 복수의 인스턴스들, 대응하는 복수의 비트 라인들(BL 및 BLB), 대응하는 복수의 쓰기 회로들(110), 스위칭 회로(130A 및 130B)의 조합으로서 사용 가능한 대응하는 복수의 스위칭 회로(630)을 포함하며, 각각은 메모리 회로(100) 및 도 1과 관련하여 위에서 논의되었다.
메모리 회로(600A 및 600B)는 후술하는 바와 같이 대응하는 복수의 메모리 셀들(120)에 대해 각 스위칭 회로(630)의 위치가 다르다.
복수의 메모리 셀들(120)의 복수의 인스턴스, 비트 라인(BL 및 BLB), 쓰기 회로(110) 및 스위칭 회로(630)에 더하여, 메모리 회로(600A 및 600B) 각각은 IO 회로(640) 및 제어 회로(650)를 포함한다. IO 회로(640)는 복수의 메모리 셀들(120)의 복수의 인스턴스로의 그리고 복수의 인스턴스로부터의 데이터의 저장 및 검색에 관련된 입력 동작 및 출력 동작을 관리하도록 구성되며, IO 회로(640)는 복수의 쓰기 회로(110)를 포함한다.
제어 회로(650)는 부분적으로는 메모리 회로(100) 및 도 1과 관련하여 전술한 인에이블 신호(EN 및 ENB) 중 하나 또는 둘 모두를 생성함으로써 메모리 회로(600A 및 600B) 각각의 동작들을 제어하고, 인에이블 신호(EN 및 ENB) 중 하나 또는 둘 모두를 버스(652)로 출력하도록 구성된다.
각 스위칭 회로(630)는 버스(652)로부터 인에이블 신호(EN 및 ENB) 중 하나 또는 둘 모두를 수신하고, 인에이블 신호(EN 및 ENB) 중 하나 또는 둘 모두에 응답하여, 도 1 내지 도 5와 관련하여 전술한 바와 같이, 대응하는 비트 라인(BL 또는 BLB) 상의 전압 레벨에 또한 응답하여, 대응하는 비트 라인(BL 또는 BLB) 중 하나 또는 둘 모두를 전압 노드(VN1 또는 VN2) 중 하나 또는 둘 모두에 전기적으로 연결하도록 구성된다.
복수의 메모리 셀들(120)의 각 인스턴스는 IO 회로(640)으로부터 이격된 복수의 메모리 셀들(120)의 단부에 대응하는 셀 에지(620A)를 가진다. 메모리 회로(600A)에서, 각 스위칭 회로(630)는 대응하는 셀 에지(620A)에 위치되어서, 대응하는 복수의 메모리 셀들(120) 전체가 스위칭 회로(630)와 IO 회로(640) 사이에 있다.
도 6a에 도시된 실시 예에서, 메모리 회로(600A)의 각 스위칭 회로(630)는 대응하는 복수의 메모리 셀들(120)의 상단(upper end)에 위치된다. 다양한 실시 예에서, 하나 이상의 스위칭 회로(630)는 다른 방위들을 갖고 있는 대응하는 복수의 메모리 셀들(120)의 하나 이상의 단부, 예를 들어, 복수의 메모리 셀들(120)의 하부, 좌측 또는 우측 단부에 위치된다.
주어진 비트 라인(BL 또는 BLB)은 메모리 회로(100) 및 도 1과 관련하여 전술한 바와 같이, 대응하는 쓰기 회로(110) 전류(IBL 또는 IBLB)에 의해 그리고 대응하는 스위칭 회로 전류(IA1, IA2, IB1 또는 IB2)에 의해 바이어스 전압 쪽으로 바이어스된다. 메모리 회로(600A)에 대해 상술된 구성에 의해, 주어진 비트 라인(BL 또는 BLB)은 제1 단부에서의 제1 전류 및 제2 단부에서의 제2 전류에 의해 바이어스된다.
주어진 비트 라인(BL 또는 BLB)이 그 길이를 따라 분포된 저항을 갖기 때문에, 제1 단부에서의 제1 전류 및 제2 단부에서의 제2 전류에 의해 비트 라인을 바이어스하지 않는 접근법에 비해, 전류 흐름에 의해 야기되는 길이에 따른 전압 강하가 감소된다. 따라서, 대응하는 복수의 메모리 셀들(120)에 대한 로우 논리 상태에 대응하는 비트 라인 전압 레벨은 효과적으로 더 낮아지고, 대응하는 복수의 메모리 셀들(120)에 대한 하이 논리 상태에 대응하는 비트 라인 전압 레벨은 제1 단부에서의 제1 전류 및 제2 단부에서의 제2 전류에 의해 비트 라인을 바이어스하지 않는 접근법에서의 전압 레벨보다 실질적으로 더 높다.
메모리 회로(600A)의 구성과는 대조적으로, 메모리 회로(600B) 내의 스위칭 회로(630)는 대응하는 셀 에지(620A)에 위치되지 않는다. 대신에, 복수의 메모리 셀들(120) 각각은 셀 에지(620A)와 IO 회로(640) 사이의 추가 셀 에지(620B 및 620C)를 포함하고, 각각의 스위칭 회로(630)는 대응하는 셀 에지(620B 및 620C) 사이에 위치된다.
각 셀 에지(620C)는 IO 회로(640)에 인접한 대응하는 복수의 메모리 셀들(120)의 제1 부분의 단부에 위치되어, 복수의 메모리 셀들(120)의 제1 부분은 셀 에지(620C)와 IO 회로(640) 사이에 위치된다.
각 셀 에지(620B)는 대응하는 복수의 메모리 셀들(120)의 제2 부분의 단부에 위치되어, 복수의 메모리 셀들(120)의 제2 부분은 셀 에지들(620A 및 620B) 사이에 위치되고, 복수의 메모리 셀들(120)의 제1 부분은 IO 회로(640)와 복수의 메모리 셀들(120)의 제2 부분 사이에 위치한다.
일부 실시 예에서, 복수의 메모리 셀들(120)의 제1 부분 및 제2 부분 각각은 동일한 개수의 메모리 셀을 갖는다. 일부 실시 예에서, 복수의 메모리 셀들(120)의 제1 부분 또는 제2 부분 중 하나는 복수의 메모리 셀들(120)의 제1 부분 또는 제2 부분 중 다른 부분의 메모리 셀의 수보다 큰 수의 메모리 셀들을 갖는다.
도 6b에 도시된 실시 예에서, 메모리 회로(600B) 내의 각 스위칭 회로(630)는 상향 연장되는 대응하는 복수의 메모리 셀들(120) 내에 위치된다. 다양한 실시 예들에서, 하나 이상의 스위칭 회로(630)는 다른 방향들, 예를 들어, 아래로, 좌측으로 또는 우측으로 연장되는 하나 이상의 대응하는 복수의 메모리 셀들(120)에 위치된다.
메모리 회로(600B)에 대해 상기 논의된 구성에 의해, 주어진 비트 라인(BL 또는 BLB)은 제1 단부에서의 제1 전류 및 제1 단부로부터 떨어진 제2 위치에서의 제2 전류에 의해 바이어스된다.
주어진 비트 라인(BL 또는 BLB)이 그 길이를 따라 분포된 저항을 갖기 때문에, 제1 단부에서의 제1 전류 및 제1 단부로부터 떨어진 제2 위치에서의 제2 전류에 의해 비트 라인을 바이어스하지 않는 접근법에 비해, 전류 흐름에 의해 야기되는 길이에 따른 전압 강하가 감소된다. 따라서, 대응하는 복수의 메모리 셀들(120)에 대한 로우 논리 상태에 대응하는 비트 라인 전압 레벨은 사실상 더 낮아지고, 대응하는 복수의 메모리 셀들(120)에 대한 하이 논리 상태에 대응하는 비트 라인 전압 레벨은 제1 단부에서의 제1 전류 및 제1 단부로부터 떨어진 제2 위치에서의 제2 전류에 의해 비트 라인을 바이어스하지 않는 접근법에서의 전압 레벨보다 사실상 더 높다.
도 7은 하나 이상의 실시 예에 따른, 메모리 회로의 비트 라인을 바이어스하는 방법(700)의 흐름도이다. 방법(700)은 도 1, 6A 및 6B와 관련하여 전술한 메모리 회로, 예를 들어, 메모리 회로(100, 600A 및 600B)와 함께 사용 가능하다.
방법(700)의 동작들이 도 7에 도시된 순서는 설명을 위한 것일 뿐이다; 방법(700)의 동작들은 도 7에 도시된 것과 상이한 순서로 실행될 수 있다. 일부 실시 예에서, 도 7에 도시된 동작에 추가하여 동작들이 도 7에 도시된 동작들 전, 사이 및/또는 후에 수행된다. 일부 실시 예에서, 방법(700)의 동작들은 메모리 회로를 동작시키는 방법의 동작들의 서브 세트이다.
동작(710)에서, 쓰기 회로를 사용하여 비트 라인의 비트 라인 전압이 제1 전압 레벨로부터 바이어스 전압 레벨 쪽으로 바이어스된다. 쓰기 회로를 사용하는 것은 쓰기 회로가 비트 라인을 충전하기 위해 양의 전류를 제공하거나 비트 라인을 방전하기 위해 음의 전류를 제공하는 것을 포함한다. 일부 실시 예에서, 쓰기 회로를 사용하는 것은 메모리 회로(100) 및 도 1과 관련하여 전술한 전류(IBL 또는 IBLB) 중 하나를 제공하는 것을 포함한다. 일부 실시 예에서, 쓰기 회로를 사용하는 것은 비트 라인의 한 단부에서 전류를 제공하는 것을 포함한다.
비트 라인은 메모리 회로의 복수의 메모리 셀들에 대응한다. 일부 실시 예에서, 쓰기 회로는 쓰기 회로(110)이고, 비트 라인은 비트 라인(BL 또는 BLB) 중 하나이고, 복수의 메모리 셀들은 복수의 메모리 셀들(120)이고, 각각은 메모리 회로(100, 600A 및 600B) 및 도 1, 6A 및 6B를 참조하여 위에서 논의되었다.
일부 실시 예에서, 비트 라인 전압을 바이어스하는 것은 로우 논리 상태에 대응하는 전압 레벨, 예를 들어, 접지 또는 VSS로 비트 라인 전압을 바이어스하는 것을 포함한다. 일부 실시 예에서, 비트 라인 전압을 바이어스하는 것은 메모리 회로의 쓰기 동작의 일부로서 비트 라인을 방전시키는 것을 포함한다.
일부 실시 예에서, 비트 라인 전압을 바이어스하는 것은 하이 논리 상태에 대응하는 전압 레벨, 예를 들어, VDD로 비트 라인 전압을 바이어스하는 것을 포함한다. 일부 실시 예에서, 비트 라인 전압을 바이어스하는 것은 메모리 회로의 프리-차지 동작의 일부로서 비트 라인을 충전하는 것을 포함한다.
동작(720)에서, 비트 라인 전압은 논리 회로의 제1 입력 단자에서 수신된다. 제1 입력 단자에서 비트 라인 전압을 수신하는 것은 논리 회로의 논리 상태가 제어되는 단자에서 비트 라인 전압을 수신하는 것을 포함한다. 일부 실시 예에서, 비트 라인 전압을 수신하는 것은 트랜지스터의 게이트에서 비트 라인 전압을 수신하는 것을 포함한다.
다양한 실시 예에서, 비트 라인 전압을 수신하는 것은 하나, 둘 또는 두 개가 넘는 입력 단자를 갖는 논리 회로의 제1 단자에서 비트 라인 전압을 수신하는 것을 포함한다. 일부 실시 예에서, 비트 라인 전압을 수신하는 것은 메모리 회로(100) 및 도 1과 관련하여 전술한 하나 이상의 논리 회로(131A, 132A, 131B 또는 133B)의 입력 단자에서 비트 라인 전압을 수신하는 것을 포함한다.
다양한 실시 예들에서, 비트 라인 전압을 수신하는 것은 메모리 회로(200) 및 도 2a 및 2b와 관련하여 전술한 NOR 게이트(231A 또는 231B) 중 하나, 메모리 회로(300) 및 도 3a 및 3b와 관련하여 전술한 NAND 게이트(332A 또는 332B) 중 하나, 메모리 회로(430) 및 도 4와 관련하여 전술한 인버터(INV1 또는 INV2) 중 하나, 메모리 회로(530) 및 도 5와 관련하여 전술한 PMOS 트랜지스터(P7)와 NMOS 트랜지스터(N5)의 게이트 단자들 또는 PMOS 트랜지스터(P8)와 NMOS 트랜지스터(N8)의 게이트 단자들 중 하나의 입력 단자에서 비트 라인 전압을 수신하는 것을 포함한다.
동작(730)에서, 일부 실시 예에서, 인에이블 신호는 논리 회로의 제2 입력 단자에서 수신된다. 제2 입력 단자에서 인에이블 신호를 수신하는 것은 논리 회로의 논리 상태가 제어되는 단자에서 인에이블 신호를 수신하는 것을 포함한다. 일부 실시 예에서, 인에이블 신호를 수신하는 것은 트랜지스터의 게이트에서 인에이블 신호를 수신하는 것을 포함한다.
일부 실시 예에서, 인에이블 신호를 수신하는 것은 2개의 논리 상태 중 하나에 대응하는 전압 레벨을 갖는 인에이블 신호를 수신하는 것을 포함하고, 논리 회로는 2개의 논리 상태 중 제1 논리 상태에 응답하여 제1 논리 상태를 가지며, 2개이 2개의 논리 상태 중 제2 논리 상태에 응답하여 제2 논리 상태를 가진다.
다양한 실시 예들에서, 인에이블 신호를 수신하는 것은 스위칭 회로(130A 및130B), 메모리 회로(200, 300, 430 및 530) 및 도 1-5와 관련하여 상술된 하나 이상의 입력 단자(A1, A2, B1 또는 B2)에서 인에이블 신호(EN, ENB, BLPRE-ENB, 또는 WAS_EN) 중 하나를 수신하는 것을 포함한다.
동작(740)에서, 비트 라인 전압이 바이어스 전압 레벨 쪽으로 바이어스되는 것에 응답하여, 논리 회로는 비트 라인을 바이어스 전압 레벨을 전달하는 전압 노드와 연결하는데 사용된다. 비트 라인 전압이 바이어스 전압 레벨 쪽으로 바이어스되는 것에 응답하는 것은 비트 라인 전압이 바이어스 전압 레벨의 임계 값 내로 접근하는 것에 응답하는 것을 포함한다. 일부 실시 예에서, 임계 값은 논리 회로 내의 트랜지스터의 임계 전압에 의해 결정되고, 비트 라인 전압이 바이어스 전압 레벨 쪽으로 바이어스되는 것에 응답하는 것은 트랜지스터를 사용하여 논리 회로의 논리 상태를 변경하는 것을 포함한다.
논리 회로를 사용하여 비트 라인을 바이어스 전압 레벨을 전달하는 전압 노드와 연결하는 것은 비트 라인을 비트 라인을 따르는 위치에서 전압 노드와 전기적으로 연결하게 하는 것을 포함한다. 일부 실시 예에서, 비트 라인을 따르는 위치는 메모리 회로(600A) 및 도 6a와 관련하여 전술한 셀 에지(620A)에 대응한다. 일부 실시 예에서, 비트 라인을 따르는 위치는 메모리 회로(600B) 및 도 6b와 관련하여 전술한 셀 에지(620B 및 620C)에 대응한다.
일부 실시 예에서, 논리 회로를 사용하여 비트 라인을 바이어스 전압 레벨을 전달하는 전압 노드와 연결하는 것은 비트 라인(BL 또는 BLB) 중 하나 또는 둘 모두를 메모리 회로(100, 200, 300, 430, 및 530) 및 도 1-5와 관련하여 전술한 전압 노드(VN1 또는 VN2) 중 하나와 연결하는 것을 포함한다.
일부 실시 예에서, 논리 회로를 사용하여 비트 라인을 바이어스 전압 레벨을 전달하는 전압 노드와 연결하는 것은 논리 회로로 스위칭 신호를 생성하는 것을 포함하고, 스위칭 신호의 논리 상태에 응답하여, 비트 라인과 전압 노드 사이에 연결된 스위칭 디바이스를 폐쇄(close)하는 것을 포함한다.
스위칭 신호를 생성하는 것은, 비트 라인 전압이 바이어스 전압 레벨의 임계 값 이내인 것에 응답하여 제1 논리 상태에 대응하는 제1 전압 레벨을 갖고, 비트 라인 전압이 임계 값을 초과하는 바이어스 전압 레벨보다 높거나 낮은 것에 응답하여 제2 논리 상태에 대응하는 제2 전압 레벨을 갖는 스위칭 신호를 생성하는 것을 포함한다.
스위칭 신호에 응답하여 스위칭 디바이스를 폐쇄하는 것은, 스위칭 신호가 제1 전압 레벨로부터 제2 전압 레벨로 또는 제2 전압 레벨로부터 제1 전압 레벨로 천이하는 것에 응답하여 스위칭 디바이스를 폐쇄하는 것을 포함한다.
다양한 실시 예에서, 스위칭 디바이스를 폐쇄하는 것은 메모리 회로(100) 및도 1과 관련하여 전술한 스위칭 디바이스(133A, 134A, 133B 또는 134B) 중 하나를 폐쇄하는 것, 또는 메모리 회로(200) 및 도 2a 및 2b와 관련하여 전술한 NMOS 트랜지스터(233A 또는 233B), 메모리 회로(300) 및 도 3a 및 3b와 관련하여 전술한 PMOS 트랜지스터(334A 또는 334B), 메모리 회로(400) 및 도 4와 관련하여 전술한 NMOS 트랜지스터(N1 또는 N2) 또는 메모리 회로(530) 및 도 5와 관련하여 전술한 NMOS 트랜지스터(N9 또는 N10) 중 하나를 스위치 온하는 것을 포함한다.
일부 실시 예에서, 논리 회로를 사용하여 비트 라인을 바이어스 전압 레벨을 전달하는 전압 노드와 연결하는 것은 논리 회로의 제2 입력 단자에서 수신된 인에이블 신호에 추가로 응답한다. 일부 실시 예에서, 논리 회로를 사용하여 인에이블 신호에 응답하여 비트 라인을 전압 노드에 연결하는 것은 논리 회로가 인에이블 신호에 응답하여 제1 논리 상태로부터 제2 논리 상태로 천이하는 것을 포함한다.
일부 실시 예에서, 논리 회로를 사용하여 인에이블 신호에 응답하여 비트 라인을 전압 노드에 연결하는 것은 논리 회로가 인에이블 신호에 기초하여 논리 상태에 대응하는 전압 레벨을 갖는 스위칭 신호를 생성하는 것을 포함한다.
일부 실시 예에서, 스위칭 디바이스는 비트 라인과 전압 노드 사이에 연결된 제1 스위칭 디바이스이고, 논리 회로를 사용하여 인에이블 신호에 응답하여 비트 라인을 전압 노드에 연결하는 것은 인에이블 신호에 응답하여 비트 라인과 전압 노드 사이에 연결된 제2 스위칭 디바이스를 폐쇄하는 것을 포함한다.
일부 실시 예에서, 논리 회로를 사용하여 인에이블 신호에 응답하여 비트 라인을 전압 노드에 연결하는 것은 메모리 회로(430) 및 도 4와 관련하여 전술한 PMOS 트랜지스터(P1, P2 또는 P3) 또는 NMOS 트랜지스터(N3 또는 N4) 중 하나를 턴온하는 것을 포함한다.
논리 회로를 사용하여 비트 라인을 전압 노드에 연결하는 것은, 비트 라인 상의 전압 레벨이 바이어스 전압 레벨과 동일한 시간까지 비트 라인과 전압 노드 사이에 전류가 흐르게 한다. 다양한 실시 예에서, 논리 회로를 사용하여 비트 라인을 전압 노드에 연결하는 것은, 메모리 회로(100) 및 도 1과 관련하여 전술한 바와 같이 전류(IA1, IA2, IB1 또는 IB2) 중 하나 이상이 흐르게 한다.
논리 회로를 사용하여 비트 라인을 전압 노드에 연결하는 것은 비트 라인 전압을 바이어스하기 위해 쓰기 회로를 사용하는 것과 동시에 비트 라인을 전압 노드에 연결하는 것을 포함한다. 따라서, 비트 라인 전압은 쓰기 회로에 의해 제공된 전류뿐만 아니라 전압과 연결됨으로써 야기되는 전류를 사용하여 바이어스 전압 쪽으로 바이어스되기 때문에, 비트 라인이 어느 한 전류만에 의해 바이어스된 경우보다 비트 라인은 바이어스 전압 쪽으로 더욱 빠르게 바이어스된다.
방법(700)의 동작들을 실행함으로써, 쓰기 회로 및 논리 회로를 사용하여 비트 라인이 바이어스되어, 쓰기 회로와 논리 회로를 사용하지 않는 접근법에 비해 하나 이상의 복수의 메모리 셀들의 동작 속도를 증가시키고, 이에 따라 메모리 회로(100) 및 도 1과 관련하여 전술한 이점을 얻는다.
일부 실시 예에서, 회로는 전압 노드, 복수의 메모리 셀들, 복수의 메모리 셀들과 연결된 비트 라인, 및 전압 노드와 비트 라인 사이에 연결된 스위칭 회로를 포함하고, 스위칭 회로는 비트 라인 상의 전압 레벨에 응답하여 전압 노드를 비트 라인과 연결시키도록 구성된다. 일부 실시 예에서, 스위칭 회로는 비트 라인 상의 전압 레벨과 전압 노드 상의 전압 레벨의 차이가 임계 값보다 작거나 같은 것에 응답하여 전압 노드를 비트 라인에 연결하도록 구성된다. 일부 실시 예에서, 스위칭 회로는 논리 회로를 포함하고, 논리 회로는 비트 라인 및 출력 단자와 연결된 제1 입력 단자를 포함하고, 스위칭 회로는 전압 노드와 비트 라인 사이에 연결된 트랜지스터를 포함하며, 트랜지스터는 논리 회로의 출력 단자와 연결된 게이트 단자를 포함한다. 일부 실시 예에서, 전압 노드는 기준 전압을 전달하도록 구성된 기준 노드이고, 트랜지스터는 NMOS 트랜지스터이고, 논리 회로는 NOR 게이트이다. 일부 실시 예에서, 전압 노드는 전원 전압을 전달하도록 구성된 전원 노드이고, 트랜지스터는 PMOS 트랜지스터이고, 논리 회로는 NAND 게이트이다. 일부 실시 예에서, 논리 회로는 인버터를 포함한다. 일부 실시 예에서, 논리 회로는 인에이블 신호를 수신하도록 구성된 제2 입력 단자를 더 포함하고, 스위칭 회로는 인에이블 신호에 또한 응답하여 전압 노드를 비트 라인에 연결하도록 구성된다. 일부 실시 예에서, 회로는 복수의 메모리 셀들에 대응하는 상보적인 비트 라인, 및 전압 노드와 상보적인 비트 라인 사이에 연결된 상보적인 스위칭 회로를 더 포함하며, 상보적인 스위칭 회로는 상보적인 비트 라인 상의 상보적인 전압 레벨에 응답하여 전압 노드를 상보적인 비트 라인과 연결하도록 구성된다. 일부 실시 예에서, 전압 노드는 기준 전압을 전달하도록 구성된 기준 노드이고, 스위칭 회로 및 상보적인 스위칭 회로는 전원 전압을 전달하도록 구성된 전원 노드와 연결된 PMOS 트랜지스터를 공유한다. 일부 실시 예에서, 회로는 비트 라인에 연결된 쓰기 회로를 더 포함하고, 쓰기 회로는 비트 라인 상에 전압 레벨을 생성하도록 구성된다.
일부 실시 예에서, 메모리 회로의 비트 라인을 바이어스하는 방법은, 쓰기 회로를 사용하는 것, 비트 라인의 비트 라인 전압을 제1 전압 레벨로부터 바이어스 전압 레벨 쪽으로 바이어스하는 것, 비트 라인 전압을 논리 회로의 입력 단자에서 수신하는 것, 비트 라인 전압이 바이어스 전압 레벨 쪽으로 바이어스되는 것에 응답하여, 논리 회로를 사용하여 비트 라인을 바이어스 전압 레벨을 전달하는 전압 노드와 연결하는 것을 포함한다. 일부 실시 예에서, 비트 라인의 비트 라인 전압을 제1 전압 레벨로부터 바이어스 전압 레벨 쪽으로 바이어스하는 것은 쓰기 동작의 일부로서 비트 라인을 방전하는 것을 포함한다. 일부 실시 예에서, 비트 라인의 비트 라인 전압을 제1 전압 레벨로부터 바이어스 전압 레벨 쪽으로 바이어스하는 것은 프리-차지 동작의 일부로서 비트 라인을 충전하는 것을 포함한다. 일부 실시 예에서, 상기 방법은 논리 회로의 다른 입력 단자에서 인에이블 신호를 수신하는 것을 더 포함하며, 논리 회로를 사용하여 비트 라인을 전압 노드와 연결하는 것은 인에이블 신호에 또한 응답한다. 일부 실시 예에서, 논리 회로를 사용하여 비트 라인을 전압 노드와 연결하는 것은 논리 회로로 스위칭 신호를 생성하는 것, 및 스위칭 신호에 응답하여 비트 라인과 전압 노드 사이에 연결된 제1 트랜지스터를 스위치 온하는 것을 포함한다. 일부 실시 예에서, 상기 방법은 논리 회로의 또 다른 입력 단자에서 인에이블 신호를 수신하는 것, 및 인에이블 신호에 응답하여 비트 라인과 전압 노드 사이에 연결된 제2 트랜지스터를 스위치 온하는 것을 더 포함한다.
일부 실시 예에서, 메모리 회로는 기준 전압을 전달하도록 구성된 기준 노드, 전원 전압을 전달하도록 구성된 전원 노드, 복수의 메모리 셀들과 연결된 비트 라인, 기준 노드와 비트 라인 사이에 연결된 제1 스위칭 회로 및 전원 노드와 비트 라인 사이에 연결된 제2 스위칭 회로를 포함하고, 상기 제1 스위칭 회로는 비트 라인 상의 전압 레벨에 응답하여 기준 노드를 비트 라인에 연결하도록 구성되며, 상기 제2 스위칭 회로는 비트 라인 상의 전압 레벨에 응답하여 전원 노드를 비트 라인과 연결하도록 구성된다. 일부 실시 예에서, 메모리 회로는 비트 라인 상에 전압 레벨을 제공하도록 구성된 쓰기 회로를 더 포함하고, 쓰기 회로는 제1 위치에서 비트 라인과 연결되고, 제1 스위칭 회로 및 제2 스위칭 회로는 제2 위치에서 비트 라인과 연결되고, 복수의 메모리 셀들의 적어도 일부분은 제1 위치와 제2 위치 사이에 위치된다. 일부 실시 예에서, 제1 스위칭 회로는 제1 인에이블 신호에 추가로 응답하여 기준 노드를 비트 라인에 연결하도록 구성되고, 제2 스위칭 회로는 제2 인에이블 신호에 응답하여 전원 노드를 비트 라인에 연결하도록 구성되며, 제1 인에이블 신호 및 제2 인에이블 신호는 상보적인 신호이다. 일부 실시 예에서, 제1 스위칭 회로는 NOR 게이트를 포함하고 제2 스위칭 회로는 NAND 게이트를 포함한다.
전술한 내용은 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 몇몇 실시 예의 특징을 개략적으로 설명한다. 당업자는 본 명세서에서 소개된 실시 예들의 동일한 목적을 수행하고/하거나 동일한 장점을 달성하기 위한 다른 프로세스 및 구조를 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 것을 이해해야 한다. 또한, 당업자는 이러한 균등한 구성이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 본 개시의 사상 및 범위를 벗어나지 않고 다양한 변경, 대체 및 변형을 가할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 회로에 있어서,
전압 노드;
복수의 메모리 셀들;
상기 복수의 메모리 셀들과 연결된 비트 라인; 및
상기 전압 노드와 상기 비트 라인 사이에 연결된 스위칭 회로를 포함하고,
상기 스위칭 회로는 상기 비트 라인 상의 전압 레벨에 응답하여 상기 전압 노드를 상기 비트 라인과 연결하도록 구성되는 것인 회로.
실시예 2. 실시예 1에 있어서, 상기 스위칭 회로는 상기 비트 라인 상의 상기 전압 레벨과 상기 전압 노드 상의 전압 레벨 사이의 차이가 임계 값보다 작거나 같은 것에 응답하여 상기 전압 노드를 상기 비트 라인과 연결하도록 구성되는 것인 회로.
실시예 3. 실시예 1에 있어서, 상기 스위칭 회로는,
논리 회로; 및
상기 전압 노드와 상기 비트 라인 사이에 연결된 트랜지스터를 포함하고,
상기 논리 회로는,
상기 비트 라인과 연결된 제1 입력 단자; 및
출력 단자를 포함하고;
상기 트랜지스터는 상기 논리 회로의 상기 출력 단자와 연결된 게이트 단자를 포함하는 것인 회로.
실시예 4. 실시예 3에 있어서,
상기 전압 노드는 기준 전압을 전달하도록 구성된 기준 노드이고,
상기 트랜지스터는 NMOS 트랜지스터이고,
상기 논리 회로는 NOR 게이트인 것인 회로.
실시예 5. 실시예 3에 있어서,
상기 전압 노드는 전원 전압을 전달하도록 구성된 전원 노드이고,
상기 트랜지스터는 PMOS 트랜지스터이고,
상기 논리 회로는 NAND 게이트인 것인 회로.
실시예 6. 제3항에 있어서, 상기 논리 회로는 인버터를 포함하는 것인 회로.
실시예 7. 실시예 3에 있어서,
상기 논리 회로는 인에이블 신호를 수신하도록 구성된 제2 입력 단자를 더 포함하고,
상기 스위칭 회로는 상기 인에이블 신호에 추가로 응답하여 상기 전압 노드를 상기 비트 라인과 연결하도록 구성되는 것인 회로.
실시예 8. 실시예 1에 있어서,
상기 복수의 메모리 셀들에 대응하는 상보적인(complementary) 비트 라인; 및
상기 전압 노드와 상기 상보적인 비트 라인 사이에 연결된 상보적인 스위칭 회로를 포함하고,
상기 상보적인 스위칭 회로는 상기 상보적인 비트 라인 상의 상보적인 전압 레벨에 응답하여 상기 전압 노드를 상기 상보적인 비트 라인과 연결하도록 구성되는 것인 회로.
실시예 9. 실시예 8에 있어서,
상기 전압 노드는 기준 전압을 전달하도록 구성된 기준 노드이고,
상기 스위칭 회로 및 상기 상보적인 스위칭 회로는 전원 전압을 전달하도록 구성된 전원 노드와 연결된 PMOS 트랜지스터를 공유하는 것인 회로.
실시예 10. 실시예 1에 있어서, 상기 비트 라인과 연결된 쓰기 회로를 더 포함하며, 상기 쓰기 회로는 상기 비트 라인 상에 상기 전압 레벨을 생성하도록 구성된 것인 회로.
실시예 11. 메모리 회로의 비트 라인을 바이어스하는 방법에 있어서,
쓰기 회로를 사용하여, 상기 비트 라인의 비트 라인 전압을 제1 전압 레벨로부터 바이어스 전압 레벨 쪽으로 바이어스하는 단계;
논리 회로의 입력 단자에서 상기 비트 라인 전압을 수신하는 단계; 및
상기 비트 라인 전압이 상기 바이어스 전압 레벨 쪽으로 바이어스되는 것에 응답하여, 논리 회로를 사용하여 상기 비트 라인을 상기 바이어스 전압 레벨을 전달하는 전압 노드와 연결하는 단계를 포함하는 것인 메모리 회로의 비트 라인 바이어스 방법.
실시예 12. 실시예 11에 있어서, 상기 비트 라인의 비트 라인 전압을 상기 제1 전압 레벨로부터 상기 바이어스 전압 레벨 쪽으로 바이어스하는 단계는 상기 비트 라인을 방전하는 단계를 포함하는 것인 메모리 회로의 비트 라인 바이어스 방법.
실시예 13. 실시예 11에 있어서, 상기 비트 라인의 비트 라인 전압을 상기 제1 전압 레벨로부터 상기 바이어스 전압 레벨 쪽으로 바이어스하는 단계는 상기 비트 라인을 충전하는 단계를 포함하는 것인 메모리 회로의 비트 라인 바이어스 방법.
실시예 14. 실시예 11에 있어서, 상기 논리 회로의 또 다른 입력 단자에서 인에이블 신호를 수신하는 단계를 더 포함하고, 상기 논리 회로를 사용하여 상기 비트 라인을 상기 전압 노드와 연결하는 단계는 상기 인에이블 신호에 추가로 응답하는 것인 메모리 회로의 비트 라인 바이어스 방법.
실시예 15. 실시예 11에 있어서, 상기 논리 회로를 사용하여 상기 비트 라인을 상기 전압 노드와 연결하는 단계는,
상기 논리 회로로 스위칭 신호를 생성하는 단계; 및
상기 스위칭 신호에 응답하여, 상기 비트 라인과 상기 전압 노드 사이에 연결된 제1 트랜지스터를 스위치 온(switch on)하는 단계를 포함하는 것인 메모리 회로의 비트 라인 바이어스 방법.
실시예 16. 실시예 15에 있어서,
상기 논리 회로의 또 다른 입력 단자에서 인에이블 신호를 수신하는 단계; 및
상기 인에이블 신호에 응답하여, 상기 비트 라인과 상기 전압 노드 사이에 연결된 제2 트랜지스터를 스위치 온하는 단계를 포함하는 것인 메모리 회로의 비트 라인 바이어스 방법.
실시예 17. 메모리 회로에 있어서,
기준 전압을 전달하도록 구성된 기준 노드;
전원 전압을 전달하도록 구성된 전원 노드;
복수의 메모리 셀들과 연결된 비트 라인;
상기 기준 노드와 상기 비트 라인 사이에 연결되고, 상기 비트 라인 상의 전압 레벨에 응답하여 상기 기준 노드를 상기 비트 라인과 연결하도록 구성된 제1 스위칭 회로; 및
상기 전원 노드와 상기 비트 라인 사이에 연결되고, 상기 비트 라인 상의 전압 레벨에 응답하여 상기 전원 노드를 상기 비트 라인과 연결하도록 구성된 제2 스위칭 회로를 포함하는 것인 메모리 회로.
실시예 18. 실시예 17에 있어서, 상기 비트 라인 상에 전압 레벨을 제공하도록 구성된 쓰기 회로를 더 포함하고, 상기 쓰기 회로는 제1 위치에서 상기 비트 라인과 연결되고,
상기 제1 스위칭 회로 및 상기 제2 스위칭 회로는 제2 위치에서 상기 비트 라인과 연결되며,
상기 복수의 메모리 셀들 중 적어도 일부는 상기 제1 위치와 상기 제2 위치 사이에 위치되는 것인 메모리 회로.
실시예 19. 실시예 17에 있어서,
상기 제1 스위칭 회로는 제1 인에이블 신호에 추가로 응답하여 상기 기준 노드를 상기 비트 라인과 연결하도록 구성되고,
상기 제2 스위칭 회로는 제2 인에이블 신호에 추가로 응답하여 상기 전원 노드를 상기 비트 라인과 연결하도록 구성되며,
상기 제1 인에이블 신호 및 상기 제2 인에이블 신호는 상보적인 신호인 것인 메모리 회로.
실시예 20. 실시예 17에 있어서, 상기 제1 스위칭 회로는 NOR 게이트를 포함하고, 상기 제2 스위칭 회로는 NAND 게이트를 포함하는 것인 메모리 회로.

Claims (10)

  1. 회로에 있어서,
    기준 전압을 전달(carry)하도록 구성된 기준 노드;
    복수의 메모리 셀들;
    상기 복수의 메모리 셀들과 연결된 비트 라인;
    상기 기준 노드와 상기 비트 라인 사이에 연결된 스위칭 회로 - 상기 스위칭 회로는 스위칭 디바이스를 포함하고, 그리고 상기 스위칭 회로는 상기 비트 라인 상의 전압 레벨을 수신하고, 상기 비트 라인 상의 수신된 전압 레벨과 상기 기준 노드 상의 전압 레벨 사이의 차이가 임계 값보다 작을 때 상기 스위칭 디바이스를 폐쇄(close)함으로써 상기 기준 노드를 상기 비트 라인과 연결하도록 구성됨 - ;
    상기 복수의 메모리 셀들과 연결된 상보적인(complementary) 비트 라인; 및
    상기 기준 노드와 상기 상보적인 비트 라인 사이에 연결된 상보적인 스위칭 회로 - 상기 상보적인 스위칭 회로는 상기 상보적인 비트 라인 상의 상보적인 전압 레벨에 응답하여 상기 기준 노드를 상기 상보적인 비트 라인과 연결하도록 구성됨 -
    를 포함하고,
    상기 스위칭 회로와 상기 상보적인 스위칭 회로는 전원 전압을 전달하도록 구성된 전원 노드와 연결된 PMOS 트랜지스터를 공유하는 것인 회로.
  2. 삭제
  3. 제1항에 있어서,
    상기 스위칭 회로는 논리 회로 - 상기 논리 회로는 상기 비트 라인과 연결된 제1 입력 단자; 및 출력 단자를 포함함 - 를 포함하고,
    상기 스위칭 디바이스는 상기 기준 노드와 상기 비트 라인 사이에 연결된 트랜지스터를 포함하고, 상기 트랜지스터는 상기 논리 회로의 상기 출력 단자와 연결된 게이트 단자를 포함하는 것인 회로.
  4. 제3항에 있어서,
    상기 트랜지스터는 NMOS 트랜지스터인 것인 회로.
  5. 삭제
  6. 제3항에 있어서,
    상기 논리 회로는 인에이블 신호를 수신하도록 구성된 제2 입력 단자를 더 포함하고,
    상기 스위칭 회로는 상기 인에이블 신호에 추가로(further) 응답하여 상기 기준 노드를 상기 비트 라인과 연결하도록 구성된 것인 회로.
  7. 삭제
  8. 제1항에 있어서, 상기 비트 라인과 연결된 쓰기 회로(write circuit)를 더 포함하며, 상기 쓰기 회로는 상기 비트 라인 상에 상기 전압 레벨을 생성하도록 구성된 것인 회로.
  9. 메모리 회로의 비트 라인을 바이어스하는 방법에 있어서,
    쓰기 회로를 사용하여, 비트 라인의 비트 라인 전압을 제1 전압 레벨로부터 기준 전압 레벨의 제1 임계 값 내로 바이어스하는 단계;
    상기 비트 라인 전압을 바이어스하기 위해 상기 쓰기 회로를 사용하는 동안 제1 논리 회로의 입력 단자에서 상기 비트 라인 전압을 수신하는 단계;
    상기 비트 라인 전압이 상기 기준 전압 레벨의 제1 임계 값 내로 바이어스되는 것에 응답하여 이와 동시에, 상기 제1 논리 회로의 제1 트랜지스터를 스위치 온하여 상기 비트 라인을 상기 기준 전압 레벨을 전달하는 기준 노드와 연결하는 단계;
    상기 쓰기 회로를 사용하여, 상기 비트 라인 전압을 제2 전압 레벨로부터 전원 전압 레벨의 제2 임계 값 내로 추가로 바이어스하는 단계;
    상기 비트 라인 전압을 추가로 바이어스하기 위해 상기 쓰기 회로를 사용하는 동안 제2 논리 회로의 입력 단자에서 상기 비트 라인 전압을 수신하는 단계; 및
    상기 비트 라인 전압이 상기 전원 전압 레벨의 제2 임계 값 내로 추가로 바이어스되는 것에 응답하여 이와 동시에, 상기 제2 논리 회로의 제1 트랜지스터를 스위치 온하여 상기 비트 라인을 상기 전원 전압 레벨을 전달하는 전원 노드와 연결하는 단계
    를 포함하는 것인 메모리 회로의 비트 라인 바이어스 방법.
  10. 메모리 회로에 있어서,
    기준 전압 레벨을 갖는 기준 전압을 전달하도록 구성된 기준 노드;
    전원 전압 레벨을 갖는 전원 전압을 전달하도록 구성된 전원 노드;
    복수의 메모리 셀들과 연결된 비트 라인;
    상기 기준 노드와 상기 비트 라인 사이에 연결되는 제1 스위칭 회로; 및
    상기 전원 노드와 상기 비트 라인 사이에 연결되는 제2 스위칭 회로
    를 포함하고,
    상기 제1 스위칭 회로는,
    상기 비트 라인 상의 전압 레벨을 수신하고,
    상기 비트 라인 상의 수신된 전압 레벨과 상기 기준 전압 레벨 사이의 차이가 제1 임계 값보다 작거나 같은 것에 응답하여, 상기 기준 노드를 상기 비트 라인과 연결하도록 구성되고,
    상기 제2 스위칭 회로는,
    상기 비트 라인 상의 전압 레벨을 수신하고,
    상기 비트 라인 상의 수신된 전압 레벨과 상기 전원 전압 레벨 사이의 차이가 제2 임계 값보다 작거나 같은 것에 응답하여, 상기 전원 노드를 상기 비트 라인과 연결하도록 구성된 것인 메모리 회로.
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