DE10156728A1

DE10156728A1 - Speicher

Info

Publication number: DE10156728A1
Application number: DE2001156728
Authority: DE
Inventors: Bernhard Wicht; Doris Schmitt-Landsiedel
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-11-19
Filing date: 2001-11-19
Publication date: 2003-06-12
Anticipated expiration: 2021-11-20
Also published as: DE10156728C2

Abstract

Ein Speicher mit einer Mehrzahl von Speicherzellen (SZ1, SZ2), einer Bit-Leitung (BL, BLB) und einem Leseverstärker (SA), wobei selektiv eine der Speicherzellen (SZ2) über die Bit-Leitung (BL, BLB) und den Leseverstärker (SA) auslesbar ist, weist eine Regelschaltung (LC) auf, die in Abhängigkeit einer durch einen Leckstrom bedingten Spannungsänderung der Bit-Leitung (BL, BLB) eine Strombeaufschlagung der Bit-Leitung (BL, BLB) regelt, um den Leckstrom zu kompensieren.

Description

Die Erfindung bezieht sich auf einen Speicher mit einer Mehrzahl von Speicherzellen, einer Bit-Leitung und einem Leseverstärker, wobei selektiv eine der Speicherzellen über die Bit-Leitung und den Leseverstärker auslesbar ist.
Bei solchen Speichern wird aufgrund der fortschreitenden Miniaturisierung und der fortschreitenden Verringerung der Versorgungsspannung der Einfluß von Leckströmen auf die Auslesegeschwindigkeit immer größer, wobei z. B. bei SRAM-Speichern insbesondere Zellen-Leckströme bei nicht ausgewählten Speicherzellen auftreten. So kann es in Abhängigkeit des in den Speicherzellen gespeicherten Datenmusters durchaus dazu kommen, daß der Leckstrom, der von einer der Bit-Leitungen in die nicht ausgewählten Speicherzellen fließt, 10% und mehr des Signalstroms beträgt, der von der anderen Bit-Leitung in die ausgewählte Speicherzelle fließt. Da der Leckstrom in der Regel schon fließt, bevor die ausgewählte Speicherzelle mit den Bit-Leitungen verbunden wird und der Signalstrom fließt, sind die beiden Bit-Leitungen unerwünschter Weise unmittelbar vor dem Verbinden der ausgewählten Speicherzelle mit den Bit-Leitungen nicht auf dem gleichen Potential bzw. es fließen nicht die gleichen Ströme in den Bit- Leitungen. Beim Auslesen der ausgewählten Speicherzelle vergleicht nun der Leseverstärker die Spannung bzw. den Strom auf der anderen Bit-Leitung (die bzw. der aufgrund des in die ausgwählte Speicherzelle fließenden Signalstroms abnimmt) mit der Spannung bzw. dem Strom auf der einen Bit-Leitung (die bzw. der aufgrund des Leckstroms unerwünschter Weise verringert ist), wodurch es aufgrund der verminderten Referenzspannung bzw. -strom länger dauert, bis eine zum sicheren Auswerten notwendige Strom- bzw. Spannungsdifferenz zwischen beiden Bit-Leitungen vorhanden ist. Dadurch wird die Auslesegeschwindigkeit verringert.
In K. Agawa et al., "A Bit-Line Leakage Compensation Scheme for Low-Voltage SRAM's" in Digest of Technical Papers of Symposium on VLSI Circuits, Seiten 70-71, Juni 2000, ist ein SRAM-Speicher beschrieben, bei dem vor dem Auslesen der Speicherzelle mit dem Leckstrom eine Kapazität aufgeladen wird. Beim Auslesen der Speicherzelle wird dann ein entgegengesetzter Strom in Abhängigkeit der auf der Kapazität gespeicherten Ladung erzeugt, der den Leckstrom kompensieren soll. Nachteilig ist bei diesem Vorschlag, daß die notwendige Kapazität eine sehr hohe Fläche in Anspruch nimmt. Außerdem wird beim Laden der Kapazität ein als Diode geschalteter Transistor verwendet, dessen eigener Leckstrom die Kompensation nachteilig beeinflußt.
Ausgehend hiervon ist es Aufgabe der vorliegenden Erfindung, einen Speicher der eingangs genannten Art so weiterzubilden, daß seine Lesegeschwindigkeit erhöht werden kann.
Erfindungsgemäß wird die Aufgabe bei einem Speicher der eingangs genannten Art dadurch gelöst, daß eine Regelschaltung vorgesehen ist, die in Abhängigkeit einer durch einen Leckstrom bedingten Spannungsänderung der Bit-Leitung eine Strombeaufschlagung der Bit-Leitung derart regelt, daß der Leckstrom kompensiert wird.
Durch das Vorsehen der Regelschaltung wird eine geregelte Kompensation der Leckströme durchgeführt, so daß die Leckströme (möglichst vollständig) kompensiert sind und somit eine durch Leckströme bedingte Verlängerung der Auslesezeit vermieden werden kann. Es wird also mittels der Regelschaltung die durch den Leckstrom bedingte Störung auf der Bit-Leitung kompensiert, wodurch eine kürzere Auslesezeit erreicht werden kann.
Als Strombeaufschlagung der Bit-Leitung wird hier das Zuführen von Strom zur Bit- Leitung oder das Abführen von Strom von der Bit-Leitung verstanden, wobei Leckströme alle die Ströme sind, die unerwünschter Weise auftreten und nicht die in der auszulesenden Speicherzelle gespeicherte Information repräsentieren. Die Speicherzellen des Speichers können als SRAM-Speicherzellen, als EPROM-, EEPROM-, Flash-E(E)PROM-Speicherzellen oder als sonstige Speicherzellen ausgebildet sein.
Insbesondere kann die Regelschaltung des erfindungsgemäßen Speichers eine Verstärkungseinrichtung, die die durch den Leckstrom bedingte Spannungsänderung der Bit-Leitung erfaßt und verstärkt, sowie eine Kompensationseinrichtung aufweisen, die in Abhängigkeit der verstärkten Spannungsänderung die Strombeaufschlagung der Bit- Leitung regelt. Da die Regelschaltung nur mit diesen beiden Einrichtungen realisiert ist, kann sie in einfacher Weise implementiert werden.
In einer bevorzugten Ausgestaltung des erfindungsgemäßen Speichers ist die Grenzfrequenz der Verstärkungseinrichtung kleiner als die des Leseverstärkers. Als Grenzfrequenz wird hier die Frequenz verstanden, ab der die Verstärkung deutlich abnimmt. Dadurch wird vorteilhaft erreicht, daß mittels der Regelschaltung nur langsame Spannungsänderungen kompensiert werden, wie sie durch Leckströme und auch durch Gleichspannungs-Offsetströme erzeugt werden. Schnellere Änderungen, die bei dem Verbinden einer ausgewählten, auszulesenden Speicherzelle mit der Bit-Leitung auftreten, werden dahingegen nicht oder nur äußerst gering kompensiert, so daß die Regelschaltung vorteilhaft die durch die hinzugeschaltete Speicherzelle erzeugte Spannungsänderung auf der Bit-Leitung nicht beeinflußt. Die Grenzfrequenz der Verstärkungseinrichtung wird bevorzugt so gewählte, daß die Regelschaltung so schnell ist, daß die Leckstrompompensation vor dem Verbinden der ausgewählten Speicherzelle mit der Bit-Leitung und somit vor dem tatsächlichen Auslesen der Speicherzelle abgeschlossen bzw. eingeschwungen ist (es besteht nur noch die bleibende Regelabweichung).
Ferner kann die Gleichstrom- bzw. Gleichspannungsverstärkung der Verstärkungseinrichtung größer als die des Leseverstärkers sein. Dadurch wird vorteilhaft erreicht, daß die bleibende Regelabweichung (der Unterschied zwischen der kompensierten Bit-Leitungsspannung und der idealen Bit-Leitungsspannung, die vorliegen würde, wenn keine Leckströme vorhanden wären) äußerst klein ist. Dies führt zu einer Erhöhung der Lesegeschwindigkeit.
Insbesondere ist die Verstärkung der Verstärkungseinrichtung in einem ersten Frequenzbereich größer als die Verstärkung des Leseverstärkers und ist die Verstärkung der Verstärkungseinrichtung in einem zweiten Frequenzbereich kleiner als die Verstärkung des Leseverstärkers, wobei die Frequenzen des zweiten Frequenzbereichs größer als die des ersten Frequenzbereichs sind. Die Regelschaltung entspricht somit einer Filterschaltung, die dem Leseverstärker Bandpaßcharakter verleiht. Damit wird gewährleistet, daß langsame Änderungen der Bit-Leitungsspannung kompensiert werden, wohingegen schnelle, auslesebedingte Änderungen nicht kompensiert werden, so daß die Auslesegeschwindigkeit sicher erhöht werden kann.
Eine Weiterbildung des erfindungsgemäßen Speichers besteht darin, daß die Verstärkungseinrichtung mehrere, hintereinander geschaltete Verstärkungsstufen umfaßt. Dadurch läßt sich eine äußerst hohe Verstärkung bei geringem Platzbedarf realisieren.
Insbesondere kann beim erfindungsgemäßen Speicher die Verstärkungseinrichtung direkt die Bit-Leitungsspannung detektieren und daraus die Spannungsänderung der Bit- Leitung ableiten. Dieser Aufbau ist besonders platzsparend und erlaubt eine äußerst große Integration.
Alternativ kann die Verstärkungseinrichtung beim erfindungsgemäßen Speicher eine bereits mittels des Leseverstärkers verstärkte Bit-Leitungsspannungsänderung erfassen und diese noch weiter verstärken. Dadurch wird vorteilhaft eine äußerst hohe Verstärkung der Spannungsänderung erreicht, da eine zweistufige Verstärkung erfolgt. Für diese hohe Verstärkung können im Vergleich zur Verwendung von nur einem einzigen Verstärker vorteilhaft kleinere Verstärkereinheiten eingesetzt werden. Insbesondere wird der schon vorhandene Leseverstärker für die Verstärkung der Spannungsänderung der Bitleitung genutzt, wodurch der Platzbedarf der Regelschaltung verringert ist. Auch wirken sich aufgrund der kleineren Einzelverstärkungen der Verstärkereinheiten Prozeßfehler bei der Herstellung des erfindungsgemäßen Speichers weniger auf die Verstärkungscharakteristika der Verstärkereinheiten aus.
Nach einer besonders bevorzugten Weiterbildung des erfindungsgemäßen Speichers ist die Regelschaltung während eines Auslesevorgangs, wenn eine ausgewählte Speicherzelle mit der Bit-Leitung verbunden ist, in einen passiven Zustand bringbar, in dem die zum Zeitpunkt, zu dem die Regelschaltung in den passiven Zustand gebracht wird, eingestellte Strombeaufschlagung der Bit-Leitung während des Auslesevorgangs möglichst gut beigehalten werden kann. Dadurch kann in sehr vorteilhafter Weise der Einfluß der Regelschaltung während der Auswertung der Änderung der Spannung oder des Stroms der Bit-Leitung mittels des Leseverstärkers völlig unterdrückt werden, wobei aber bis zur Auswertung mittels der Regelschaltung eine äußerst genaue und auf den gerade vorhandenen Leckstrom angepaßte Kompensation durchgeführt werden kann.
Des weiteren ist es bevorzugt, daß die Regelschaltung des erfindungsgemäßen Speichers einen Schalter aufweist, mit dem sie in den passiven Zustand bringbar ist. Dadurch ist eine einfache Realisierung des Passivschaltens der Regelschaltung möglich, wobei der Schalter z. B. mittels eines Transistors realisiert werden kann.
Insbesondere ist der Schalter zwischen der Bit-Leitung und der Verstärkungseinrichtung angeordnet. Dadurch wird der direkte Einfluß des Schalters auf die Kompensationseinrichtung so gering wie möglich gehalten.
Auch kann die Verstärkungseinrichtung selbst abschaltbar ausgebildet sein, um die Regelschaltung in den passiven Zustand zu bringen. Damit wird die Regelschaltung kaum größer, so daß eine platzsparende Realisierung für die Möglichkeit des Einschaltens des passiven Zustands bereitgestellt wird.
Eine weitere bevorzugte Ausgestaltung des erfindungsgemäßen Speichers besteht darin, daß der Leseverstärker ein Stromleseverstärker ist. Mit einem Stromleseverstärker lassen sich kürzere Lesezeiten realisieren, da für die Detektion keine Umladung der Bitleitungskapazität notwendig ist. Natürlich kann auch ein Spannungsleseverstärker als Leseverstärker eingesetzt werden. In diesem Fall kann man auf eine sehr große Erfahrung bei der Fertigung von Speichern mit Spannungsleseverstärkern zurück greifen.
Die Verstärkungseinrichtung der Regelschaltung kann bevorzugt durch einen Differenzverstärker oder einen Operationsverstärker verwirklicht sein und die Kompensationseinrichtung kann Feldeffekt-Transistoren und/oder Bipolar-Transistoren aufweisen.
In einer Weiterbildung des erfindungsgemäßen Speichers weist die Kompensationseinrichtung einen mittels der Verstärkungseinrichtung angesteuerten Transistor auf, der die Bit-Leitung mit einem auf einem Versorgungspotential liegenden Anschluß verbindet. In dieser Weise wird die Kompensationseinrichtung äußerst platzsparend realisiert.
Die Kompensationseinrichtung kann des weiteren einen zweiten Transistor aufweisen, der mittels der Verstärkungseinrichtung angesteuert ist und die Bit-Leitung mit einem weiteren Anschluß verbindet, der auf einem zweiten Versorgungspotential liegt, wobei das zweite Versorgungspotential (z. B. Masse) kleiner als das erste Versorgungspotential ist. Damit läßt sich sowohl das Zuführen von Strom zur Bit-Leitung als auch das Abführen von Strom von der Bit-Leitung sehr gut realisieren.
Ferner kann bei dem erfindungsgemäßen Speicher die Regelschaltung so ausgebildet sein, daß sie zum Auslesen einer ausgewählten Speicherzelle die Bit-Leitung auf ein vorbestimmtes Potential vorlädt. Dazu ist die Regelschaltung so ausgelegt, daß als Sollwert der Regelgröße, die die Bit-Leitungsspannung ist, das vorbestimmte Potential festgelegt ist. Dadurch wird es möglich, die Regelschaltung auch noch zum Vorladen der Bit-Leitung und dabei zum genauen Einstellen des Vorladepotentials zu verwenden.
Auch kann bei dem erfindungsgemäßen Speicher eine separate Vorladeschaltung vorgesehen sein, mit der zum Auslesen einer ausgewählten Speicherzelle die Bit-Leitung auf ein vorbestimmtes Potential vorladbar ist, wobei auch in diesem Fall der Sollwert der Regelschaltung dem vorbestimmten Potential entspricht. Durch diese Ausgestaltung wird es möglich, daß die Genauigkeit der Regelschaltung erhöht wird, da sie nicht zum Vorladen der Bit-Leitung verwendet werden muß, sondern nur zum Kompensieren der Leckströme, um das Potential der Bit-Leitung konstant auf dem vorbestimmten Potential zu halten, und somit für einen kleineren Regelbereich (maximale zu erwartende Spannungsänderung auf der Bit-Leitung aufgrund der Leckströme) optimiert werden kann.
Wenn der erfindungsgemäße Speicher ein SRAM-Speicher ist, kann er für die Mehrzahl von Speicherzellen nicht nur die eine Bit-Leitung, sondern noch eine komplementäre Bit- Leitung sowie für die komplementäre Bit-Leitung noch eine eigene Regelschaltung enthalten, wobei beide Regelschaltungen bevorzugt identisch ausgebildet sind. Dadurch kann unabhängig von dem Speichermuster in den Speicherzellen eine Erhöhung der Auslesegeschwindigkeit erreicht werden.
Die Erfindung wird nachfolgend beispielshalber anhand der Zeichnungen im Prinzip noch näher erläutert. Es zeigen:
Fig. 1 eine schematische Ansicht des erfindungsgemäßen Speichers;
Fig. 2 ein Diagramm zur Darstellung der Verstärkung der Regelschaltung und des Leseverstärkers;
Fig. 3 eine Darstellung zur Erläuterung der Wirkungsweise der Regelschaltung;
Fig. 4 eine weitere Ausführungsform des erfindungsgemäßen Speichers;
Fig. 5 eine weitere Ausführungsform des erfindungsgemäßen Speichers;
Fig. 6 eine weitere Ausführungsform des erfindungsgemäßen Speichers;
Fig. 7 eine weitere Ausführungsform des erfindungsgemäßen Speichers;
Fig. 8 eine weitere Ausführungsform des erfindungsgemäßen Speichers;
Fig. 9 eine weitere Ausführungsform des erfindungsgemäßen Speichers;
Fig. 10 eine weitere Ausführungsform des erfindungsgemäßen Speichers;
Fig. 11 eine weitere Ausführungsform des erfindungsgemäßen Speichers, und
Fig. 12 eine weitere Ausführungsform des erfindungsgemäßen Speichers.
Bei der in Fig. 1 gezeigten Ausführungsform des erfindungsgemäßen Speichers mit erhöhter Lesegeschwindigkeit ist der Speicher als SRAM-Speicher ausgebildet und umfaßt eine Speicherspalte mit einer Vielzahl von SRAM-Speicherzellen SZ1, SZ2, die mit einer Bit-Leitung BL und einer komplementären Bit-Leitung BLB verbunden sind, wobei zur Vereinfachung der Darstellung nur zwei Speicherzellen SZ1, SZ2 von z. B. 256 Speicherzellen schematisch eingezeichnet sind. Die schematisch dargestellten Speicherzellen SZ1, SZ2 können z. B. als Vier-Transistorzelle mit zwei Lastwiderständen oder als Sechs-Transistorzelle in bekannter Weise realisiert sein. Auch ist nur eine Speicherspalte dargestellt, obwohl der Speicher natürlich mehrere Speicherspalten aufweisen kann.
Ferner enthält der Speicher einen Leseverstärker SA und eine Regelschaltung LC, die beide jeweils mit beiden Bit-Leitungen BL und BLB verbunden sind. Weitere notwendige Schaltungen und Elemente zur Ansteuerung des Speichers (wie z. B. Spalten- und Zeilendekoder, Wortleitungen) sind zur Vereinfachung der Darstellung nicht eingezeichnet.
Die Regelschaltung LC umfaßt für jede der Bit-Leitung BL, BLB einen Regelkreis LC1, LC2, die jeweils einen ersten p-Kanal-MOSFET P1, P2 und eine erste Verstärkungseinrichtung V1, V2 aufweisen. Da beide Regelkreise LC1, LC2 gleich aufgebaut sind, wird im folgenden nur noch der Regelkreis LC1 näher beschrieben.
Wie aus Fig. 1 ersichtlich ist, ist der Drain-Anschluß des ersten p-Kanal-MOSFET P1 mit der Bit-Leitung BL verbunden und ist sein Source-Anschluß mit der Versorgungsspannung VDD beaufschlagt. Der Gate-Anschluß des ersten p-Kanal- MOSFET P1 ist mit einem Ausgang der ersten Verstärkungseinrichtung V1 verbunden, die ihrerseits eingangsseitig an die Bit-Leitung BL angeschlossen ist. Die erste Verstärkungseinrichtung V1 weist eine positive Verstärkung auf und kann beispielsweise als Differenzverstärker ausgebildet sein, der die Spannung der Bit-Leitung BL mit einer Referenzspannung vergleicht, die Spannungsdifferenz verstärkt und damit das Gate des ersten p-Kanal-MOSFET P1 beaufschlagt.
Der Leseverstärker SA umfaßt zwei gleich aufgebaute Eingangsstufen SA1, SA2, die jeweils mit einer der Bit-Leitungen BL, BLB verbunden sind, und eine mit beiden Eingangsstufen SA1, SA2 verbundene Ausgangsstufe SA3, an deren Ausgangsanschluß das Lesesignal LS anliegt, das angibt, ob in der ausgelesenen Speicherzelle SZ eine "1" oder "0" abgelegt war.
Die Eingangsstufe SA1 umfaßt einen ersten n-Kanal-MOSFET N1, dessen Drain- Anschluß mit der Bit-Leitung BL verbunden ist und dessen Source-Anschluß auf Masse VSS liegt, sowie eine zweite Verstärkungseinrichtung V3, die eingangsseitig mit der Bit- Leitung BL verbunden ist und deren Ausgang an den Gate-Anschluß des ersten n-Kanal- MOSFET N1 angeschlossen ist. Die zweite Verstärkungseinrichtung V3 weist eine positive Verstärkung auf und kann beispielsweise als Differenzverstärker ausgebildet sein, der die Spannung der Bit-Leitung BL mit einer Referenzspannung vergleicht, die Spannungsdifferenz verstärkt und diese verstärkte Spannungsdifferenz an den Gate- Anschluß des ersten n-Kanal-MOSFET N1 anlegt. Die zweite Eingangsstufe SA2 ist in gleicher Weise wie die erste Eingangsstufe SA1 aufgebaut und umfaßt auch einen ersten n-Kanal-MOSFET N2 und auch eine zweite Verstärkungseinrichtung V4.
Die Gate-Anschlüsse der n-Kanal-MOSFET N1, N2 sind mit den Eingangsanschlüssen der Ausgangsstufe SA3 verbunden, so daß die Ausgangsstufe SA3 die Gate- Spannungen (die sich entsprechend der Änderung der in die Eingangsstufen SA1, SA2 fließenden Ströme ändern) der beiden n-Kanal-MOSFET N1, N2 miteinander vergleicht und in Abhängigkeit des Vergleichsergebnisses ein entsprechendes Ausgangssignal LS ausgibt.
Die Regelschaltung LC ist so ausgelegt, daß mit ihr, wie im folgenden noch beschrieben wird, Spannungsänderungen der Bit-Leitungen BL, BLB, die aufgrund von Leckströmen IL und/oder Gleichspannungs-Offsetströmen auftreten, kompensiert werden, wohingegen die Spannungsänderung aufgrund des sprunghaft einsetzenden Zellenstroms IZ beim Verbinden der ausgewählten Speicherzelle SZ2 mit den Bit-Leitungen BL, BLB nicht oder nur äußerst gering kompensiert wird. Dazu ist die Verstärkung ALC der ersten Verstärkungseinrichtung V1, V2 im Vergleich zur Verstärkung ACS der zweiten Verstärkungseinrichtung V3, V4 gemäß der schematischen Darstellung in Fig. 2, bei der die Verstärkung über die Frequenz (jeweils logarithmisch) aufgetragen ist, gewählt.
Wie aus Fig. 2 ersichtlich ist, ist die Verstärkung ALC bei kleinen Frequenzen deutlich größer als die Verstärkung ACS (z. B. 50 : 10), wohingegen bei großen Frequenzen die Verstärkung ACS größer ist als die Verstärkung ALC. Ferner ist, wie Fig. 2 zu entnehmen ist, die erste Grenzfrequenz ω1 der ersten Verstärkungseinrichtung V1 deutlich kleiner als die zweite Grenzfrequenz ω2 der zweiten Verstärkungseinrichtung V3, wodurch gewährleistet werden kann, daß die Regelschaltung LC nicht auf den schnellen Signalstrom der ausgewählten Speicherzelle anspricht und diesen ebenfalls kompensiert.
Die Wirkung der Regelschaltung LC wird im folgendem unter Bezugnahme auf Fig. 3 erläutert, in der die in die beiden Eingangsstufen SA1, SA2 fließende Ströme lout1, lout2 über die Zeit aufgetragen sind. Es wird für die folgende Beschreibung angenommen, daß über die Bit-Leitung BLB in die Speicherzelle SZ1 der Speicherwert "0" eingeschrieben wurde und daß der Schreibvorgang beendet ist (Zeitpunkt T1). Weiter wird angenommen, daß in allen 255 Speicherzellen SZ1 (ohne die Speicherzelle SZ2) auf der der Bit-Leitung BLB zugewandten Seite jeweils eine "0" gespeichert ist und daß die Summe aller Leckströme dieser Speicherzellen durch den schematisch dargestellten Leckstrom IL repräsentiert wird. Die Speicherzelle SZ2, die ausgelesen werden soll, hat in der der Bit- Leitung BL zugewandten Seite eine "0" gespeichert. Der dadurch von der Bit-Leitung BL in die Speicherzelle SZ2 fließende Leckstrom wird vernachlässigt, da er um mehr als das Hundertfache kleiner als der Leckstrom IL der restlichen 255 Speicherzellen SZ1 ist. Weiter wird noch der Leckstrom, der von den Speicherzellen heraus (bei gespeicherter "1") auf die Bit-Leitungen BL, BLB fließt, vernachlässigt, da dieser deutlich kleiner ist als der in die Speicherzellen fließende Leckstrom (bei gespeicherter "0").
Für einen dem Einschreiben der "0" in die der Bit-Leitung BLB zugewandten Seite der Speicherzelle SZ1 nachfolgenden Lesevorgang (ab Zeitpunkt T1) müssen zuerst die beiden Bit-Leitungen BL, BLB auf gleiches Potential gebracht werden, so daß die Ströme lout1, lout2 (der Leseverstärker SA ist eingeschaltet) ansteigen, wie in Fig. 3 gezeigt ist. Wäre keine Regelschaltungen LC vorgesehen, so würde der Strom lout2 von der Bit- Leitung BLB nur maximal auf den Wert IB-IL ansteigen, wie durch die Linie BLBO dargestellt ist. Aufgrund der Regelschaltung LC steigt der Strom lout2 jedoch bis auf den Wert IB-ID (wobei ID die bleibende Regelabweichung ist), da aufgrund der kompensierenden Wirkung der Regelschaltung LC der Leckstrom IL kompensiert wird. Dies ist darin begründet, daß bei Auftreten des Leckstroms IL sich der Spannungsabfall über den ersten Transistor P2 des Regelkreises LC2 erhöht, so daß die Spannung der Bit-Leitung BLB abnimmt. Diese Spannungsabnahme wird mittels der ersten Verstärkungseinrichtung V2 positiv verstärkt und an den Gate-Anschluß des ersten Transistors P2 angelegt, so daß die Gate-Spannung abnimmt. Dies führt zu einer größeren Source-Gate-Spannung, wodurch der über den ersten Transistor P2 zur Bit- Leitung BLB gelieferte Strom IB erhöht und somit der Leckstrom IL durch eine entsprechend erhöhte Strombeaufschlagung der Bit-Leitung BLB kompensiert wird.
Aufgrund der deutlich höheren Verstärkung ALC der ersten Verstärkungseinrichtung V2 im Vergleich zu der Verstärkung ACS der Verstärkungseinrichtung V3 des Leseverstärkers SA bei kleinen Frequenzen wird eine gute und schnelle Kompensation erreicht und ist die bleibende Regelabweichung ID (der kompensierte Bit-Leitungsstrom im Vergleich zum idealen Bit-Leitungsstrom ohne irgendwelche Leckströme) äußerst gering. Eine weitere Verringerung wird noch erreicht, wenn die Steilheit des ersten p- Kanal-MOSFET P1, P2 kleiner oder gleich als die Steilheit des ersten n-Kanal-MOSFET N1, N2 gewählt ist. Dies wird nachfolgend noch näher erläutert.
Wenn nun die Speicherzelle SZ2 mit der Bit-Leitung BL verbunden wird (Zeitpunkt T2 in Fig. 3), nimmt die Spannung der Bit-Leitung BL geringfügig, aber äußerst schnell (sprunghaft) aufgrund des sprunghaft fließenden Zellenstroms IZ ab. Da bei so schnellen Änderungen die Verstärkung ALC der ersten Verstärkungseinrichtung V1, V2 deutlich kleiner ist als die Verstärkung ACS der zweiten Verstärkungseinrichtung V3, V4, wird die durch den Zellenstrom IZ bedingte Spannungsabnahme der Bit-Leitung BL nicht durch die Regelschaltung LC kompensiert, sondern führt zu einer Abnahme des von der Bit- Leitung BL in die Eingangsstufe fließenden Stroms lout1 und kann mittels des Leseverstärkers SA ausgewertet werden.
Eine notwendige Stromdifferenz Δ zwischen den beiden Strömen lout1 und lout2 wird zum Zeitpunkt T3 erreicht. Ohne die Kompensation durch die Regelschaltung LC wäre die Stromdifferenz Δ erst zum Zeitpunkt T4 erreicht worden, wie in Fig. 3 auch noch dargestellt ist.
Aufgrund der Regelschaltung LC wird somit der durch den Leckstrom IL bedingte Unterschied der von den Bit-Leitungen BL und BLB in den Leseverstärker fließenden Ströme so stark verringert, daß der für ein sicheres Auslesen notwendige Unterschied der Ströme der beiden Bit-Leitungen BL und BLB schneller erreicht wird. Simulation für die beschriebene SRAM-Spalte mit einem angenommenen Leckstrom von 5 µA bei einer notwendigen Stromdifferenz von 10 µA haben ergeben, daß ohne Leckstrom- Kompensation die Stromdifferenz nach 1,1 ns (T2 bis T4) erreicht wird, während dies mit der erfindungsgemäßen Leckstromkompensation schon nach 0,84 ns (T2 bis T3) der Fall ist.
Die Stromübertragungsfunktion für die beschalteten Bit-Leitungen BL, BLB kann in Kleinsignalnäherung für jede der beiden Bit-Leitungen BL, BLB wie folgt angegeben werden:
Dabei ist lout der in die Eingangsstufe SA1, SA2 fließende Strom der Bit-Leitung BL, BLB (also z. B. lout1 = IB - IZ oder lout2 = IB - IL in dem Beispiel von Fig. 1), ist lin entweder der Zellenstrom IZ oder der Leckstrom IL, ist g1 die Steilheit des ersten p-Kanal-MOSFET P1, P2 und ist g2 die Steilheit des ersten n-Kanal-MOSFET N1, N2. Für Frequenzen, die kleiner sind als die Grenzfrequenz ω1 der ersten Verstärkungseinrichtung V1, V2 ergibt sich somit, daß

ist, woraus sich entnehmen läßt, daß die bleibende Regelabweichung desto kleiner ist, umso größer der Unterschied zwischen ALC und ACS ist. Auch wird die bleibende Regelabweichung kleiner, wenn die Steilheit g1 relativ zur Steilheit g2 kleiner wird. Es ist daher bevorzugt, daß g1 ≤ g2 ist.
Für Frequenzen, die sehr viel größer als die Grenzfrequenz ω1 der ersten Verstärkungseinrichtung V1, V3 sind (z. B. Verbinden der ausgewählten Speicherzelle SZ2 mit den Bit-Leitungen BL, BLB), ergibt sich näherungsweise ein Wert von -1. In diesem Fall erfolgt somit keine Kompensation mittels der Regelschaltung LC, so daß die Speicherzelle SZ2 sicher ausgelesen werden kann.
In Fig. 4 ist eine weitere Ausführungsform des erfindungsgemäßen Speichers gezeigt, wobei hier wie auch in den noch folgenden Ausführungsformen zur Vereinfachung der Darstellung nur der Regelkreis LC1, die Bit-Leitung BL und die Eingangsstufe SA1 dargestellt sind. Die Schaltungen an der Bit-Leitung BLB sind in gleicher Weise aufgebaut. Weiterhin ist noch eine mit der Bit-Leitung BL verbundene Leitung L1 eingezeichnet, die die Verbindung der Bit-Leitung mit der Speicherzelle repräsentiert und über die somit der Zellenstrom IZ der ausgewählten Speicherzelle SZ2 bzw. der Leckstrom IL der nicht ausgewählten Speicherzellen SZ1 fließt.
Der Unterschied zu der in Fig. 1 gezeigten Ausführungsform besteht darin, daß der Eingang der ersten Verstärkungseinrichtung V1 mit dem Ausgang der zweiten Verstärkungseinrichtung V3 verbunden ist. Dadurch wird im Regelkreis LC1 eine zweistufige Verstärkung unter Zuhilfenahme der zweiten Verstärkungseinrichtung V3 der Eingangsstufe SA1 des Leseverstärkers SA durchgeführt. Dies bringt den Vorteil mit sich, daß die Verstärkung ALC der ersten Verstärkungseinrichtung V1 kleiner gewählt werden kann als bei der Ausführungsform von Fig. 1, um dieselbe Gesamtverstärkung der Spannungsab- bzw. -zunahme der Bit-Leitung BL, BLB zu erzeugen. Ein solcher Verstärker mit einer kleineren Verstärkung kann kleiner und damit platzsparender gebaut werden. Auch führen Prozeßschwankungen bei der Herstellung des Speichers zu kleineren Abweichungen der Verstärkungsfaktoren ALC, ACS. Insbesondere können auch die beiden Verstärkungseinrichtungen V1 und V3 hinsichtlich der Verstärkungsfaktoren gleich ausgebildet werden.
Ferner weist die in Fig. 4 gezeigte Ausführungsform noch den Vorteil auf, daß mit ihr eine kleinere bleibende Regelabweichung möglich ist. Dies führt zu einer weiteren Erhöhung der Lesegeschwindigkeit. Aus Simulationen konnte ermittelt werden, daß eine Stromdifferenz von 10 µA zwischen den beiden Bit-Leitungen BL und BLB im Vergleich zur Ausführungsform von Fig. 1 schon nach 0,81 ns erreicht wird.
Eine weitere Ausführungsform ist in Fig. 5 dargestellt. Diese Ausführungsform unterscheidet sich von der in Fig. 1 gezeigten darin, daß noch ein zweiter p-Kanal- MOSFET P3 vorgesehen ist, dessen Drain-Anschluß mit der Bit-Leitung BL verbunden ist, dessen Source-Anschluß auf dem Versorgungsspannungspotential VDD liegt und dessen Gate-Anschluß ansteuerbar ist (z. B. mittels eines nicht eingezeichneten Schalttransistors) und zum Vorladen der Bit-Leitung BL und beim Lesen auf Masse VSS liegt, wie dies in der Figur dargestellt ist. Dieser zweite p-Kanal-MOSFET P3 ist dabei so ausgelegt, daß er die Bit-Leitung BL mit ausreichend Strom zum Vorladen beaufschlagen kann. Der zweite p-Kanal-MOSFET P3 bildet somit eine Vorladeschaltung für die Bit- Leitung BL. Der erste p-Kanal-MOSFET P1 dient dann lediglich zur Kompensation der Leckströme. Dadurch kann die Regelschaltung LC1 mit einer feineren Auflösung und somit mit einer höheren Genauigkeit arbeiten, wodurch eine kleinere bleibende Regelabweichung möglich ist, die wiederum eine höhere Auslesegeschwindigkeit ermöglicht.
In Fig. 6 ist eine weitere Ausführungsform des Speichers dargestellt, die sich von der in Fig. 1 gezeigten Ausführungsform durch die unterschiedliche Ausbildung der Eingangsstufe SA1 des Leseverstärkers SA unterscheidet. Wie in Fig. 6 ersichtlich ist, umfaßt die Eingangsstufe SA1 einen dritten p-Kanal-MOSFET P4, dessen Source- Anschluß mit der Bit-Leitung BL verbunden ist und dessen Drain-Anschluß auf Massepotential VSS liegt. Ferner enthält die Eingangsstufe SA1 eine dritte Verstärkungseinrichtung V5, die eingangsseitig mit der Bit-Leitungsspannung beaufschlagt wird und deren Ausgang mit dem Gate-Anschluß des Transistors P4 verbunden ist. Die dritte Verstärkungseinrichtung V5 führt eine negative Verstärkung der Spannungsänderung der Bit-Leitung BL durch und beaufschlagt den Transistor P4 mit der negativ verstärkten Spannungsänderung.
In Fig. 7 ist eine weitere Abwandlung des erfindungsgemäßen Speichers gezeigt, wobei hier wiederum eine zweistufige Verstärkung für den Regelkreis LC1 durchgeführt wird. Dazu ist beim Regelkreis LC1 im Vergleich zu dem in Fig. 6 dargestellten Regelkreis LC1 statt des ersten p-Kanal-MOSFET P1 ein zweiter n-Kanal-MOSFET N3 angeordnet.
In der in Fig. 8 gezeigten Abwandlung der Ausführungsform von Fig. 6 ist der erste Regelkreis LC1 aus einem dritten n-Kanal-MOSFET N4, dessen Drain-Anschluß auf dem Versorgungspotential VDD liegt und dessen Source-Anschluß mit der Bit-Leitung BL verbunden ist, und einer vierten Verstärkungseinrichtung V6 gebildet. Die vierte Verstärkungseinrichtung V6 führt eine negative Verstärkung der ermittelten Spannungsänderung der Bit-Leitung BL durch.
Eine Abwandlung der in Fig. 8 gezeigten Ausführungsform ist in Fig. 9 dargestellt, wobei bei der in Fig. 9 gezeigten Ausführungsform wiederum eine zweitstufige Verstärkung für den Regelkreis LC1 erfolgt. Dabei ist der dritte n-Kanal-MOSFET N4 aus Fig. 8 durch einen vierten p-Kanal-MOSFET P5 ersetzt.
In Fig. 10 ist eine Weiterbildung der Ausführungsform von Fig. 1 gezeigt, bei der ein zusätzlicher n-Kanal-MOSFET N5 zwischen Bit-Leitung BL und Masse VSS geschaltet ist, dessen Gate-Anschluß mit dem Ausgang der ersten Verstärkungseinrichtung V1 verbunden ist. Damit werden auch größere Leckströme IL, die nicht in die Speicherzellen hereinfließen, sondern aus ihnen herausfließen, äußerst effektiv kompensiert. Eine Kompensation von aus den Speicherzellen herausfließenden Leckströmen IL ist zwar auch schon bei den bisher beschriebenen Ausführungsformen dadurch möglich, daß der Bit-Leitung BL, BLB weniger Strom IB zugeführt wird. Mit der Ausführungsform von Fig. 10 erfolgt die Kompensation der herausfließenden Leckströme jedoch noch schneller.
Bei einer in Fig. 11 gezeigten Weiterbildung der Ausführungsform von Fig. 1 ist die Regelschaltung LC abschaltbar ausgebildet, wobei sie im abgeschalteten Zustand die zuletzt eingestellte Strombeaufschlagung beibehält. So kann mit der derart ausgebildeten Regelschaltung eine aktive Regelung und somit eine aktive Kompensation der Leckströme bis zu dem Zeitpunkt (z. B. T2 in Fig. 3) durchführt werden, zu dem die ausgewählte Speicherzelle SZ2 mit den Bit-Leitungen BL, BLB verbunden wird. Ab diesem Zeitpunkt wird der Regelkreis der Regelschaltung unterbrochen und es erfolgt keine aktive Regelung mehr, sondern es wird passive die letzte Strombeaufschlagung beibehalten.
Dazu umfaßt der in Fig. 11 gezeigte Regelkreis LC1 zusätzlich zu der Ausbildung von Fig. 1 noch einen dem Eingang der ersten Verstärkungseinrichtung V1 vorgeschalteten MOSFET-Schalttransistor T1, an dessen Gate-Anschluß ein Steuersignal S angelegt wird, mit dem der Schalttransistor T1 ein- und ausgeschaltet wird. Die Beibehaltung der zuletzt eingestellten Strombeaufschlagung im Fall des Unterbrechens des Regelkreises LC1 erfolgt durch Beibehaltung der am Gate-Anschluß des ersten p-Kanal-MOSFET P1 anliegenden Spannung. Dies kann durch eine entsprechend dimensionierte Gate- Kapazität des ersten p-Kanal-MOSFET P1, eine parasitäre Kapazität oder auch durch eine speziell vorzusehene Kapazität realisiert werden. Alternativ kann der Schalttransistor T1 auch zwischen der ersten Verstärkungseinrichtung V1 und dem ersten p-Kanal- MOSFET angeordnet sein.
Die Unterbrechung der Regelung kann auch mittels einer abschaltbaren, ersten Verstärkungseinrichtung V1 durchgeführt werden. In Fig. 12 ist eine Verwirklichung der Abschaltmöglichkeit gezeigt, wenn die erste Verstärkungseinrichtung V1 als Differenzverstärker ausgebildet ist.
Der Differenzverstärker enthält eine Stromquelle SQ sowie eine Serienschaltung eines p- Kanal-MOSFET P6 und eines n-Kanal-MOSFET N6 zwischen einem Versorgungspotentialanschluß VDD und der Stromquelle SQ, wobei der Gate-Anschluß des n-Kanal-MOSFET mit der Bit-Leitung BL verbunden ist. Ferner enthält der Differenzverstärker eine weitere Serienschaltung aus einem p-Kanal-MOSFET P7 und einem n-Kanal-MOSFET N7 zwischen einem Versorgungsspannungsanschluß VDD und der Stromquelle SQ, wobei der Gate-Anschluß des n-Kanal-MOSFET N7 auf einem Referenzpotential Vref liegt. Die Gate-Anschlüsse der beiden p-Kanal-MOSFET P6 und P7 liegen auf einem Vorspannungspotential VB und der Knoten zwischen dem p-Kanal- MOSFET P7 und dem n-Kanal-MOSFET N7 ist mit dem Gate-Anschluß des ersten p- Kanal-MOSFET P1 verbunden.
Um nun die erste Verstärkungseinrichtung V1 abzuschalten, kann beispielsweise die Stromquelle SQ abgeschaltet werden und gleichzeitig wird das Vorspannungspotential VB derart geändert, daß die beiden p-Kanal-MOSFET P6 und P7 sperren.
Die beschriebenen Ausführungsbeispiel in Fig. 4 und 6 bis 12 können natürlich auch mit der Lösung von Fig. 5 kombiniert werden. Ferner können andere Typen von Feldeffekt- Transistoren und/oder auch Bipolar-Transistoren eingesetzt werden. Beim Ersetzen des MOSFET mit Bipolar-Transistoren müssen lediglich die n-Kanal-MOSFET durch npn- Transistoren und die p-Kanal-MOSFET durch pnp-Transistoren ersetzt werden.
Der beschriebene Leseverstärker SA ist ein Stromleseverstärker, der im Gegensatz zu einem Spannungsleseverstärker schneller ist, da zur Detektion keine Umladung von Bit- Leitungskapazitäten notwendig ist. Natürlich kann der erfindungsgemäße Speicher auch mit einem Spannungsleseverstärker realisiert werden.
Auch können mit der erfindungsgemäßen Regelschaltung Leckströme bei anderen Speichertypen kompensiert werden, wie z. B. bei Flash-Speichern.

Claims

1. Speicher mit einer Mehrzahl von Speicherzellen (SZ1, SZ2), einer Bit-Leitung (BL, BLB) und einem Leseverstärker (SA), wobei selektiv eine der Speicherzellen (SZ2) über die Bit-Leitung (BL, BLB) und den Leseverstärker (SA) auslesbar ist, gekennzeichnet durch eine Regelschaltung (LC), die in Abhängigkeit einer durch einen Leckstrom (IL) bedingten Spannungsänderung der Bit-Leitung (BL, BLB) eine Strombeaufschlagung (IB) der Bit-Leitung (BL, BLB) regelt, um den Leckstrom zu kompensieren.

2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Regelschaltung (LC) eine Verstärkungseinrichtung (V1, V2, V6), die die durch den Leckstrom (IL) bedingte Spannungsänderung der Bit-Leitung (BL, BLB) erfaßt und verstärkt, sowie eine Kompensationseinrichtung (P1, P2, P5, N3, N4) aufweist, die in Abhängigkeit der verstärkten Spannungsänderung die Strombeaufschlagung (IB) der Bit-Leitung (BL, BLB) regelt.

3. Speicher nach Anspruch 2, dadurch gekennzeichnet, daß die Grenzfrequenz (ω1) der Verstärkungseinrichtung (V1, V2, V6) kleiner ist als die des Leseverstärkers (SA).

4. Speicher nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Gleichstrom- bzw. Gleichspannungsverstärkung der Verstärkungseinrichtung (V1, V2, V6) größer ist als die des Leseverstärkers (SA).

5. Speicher nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß die Verstärkung (ALC) der Verstärkungseinrichtung (V1, V2, V6) in einem ersten Frequenzbereich größer ist als die Verstärkung (ACS) des Leseverstärkers (SA) und daß die Verstärkung (ALC) der Verstärkungseinrichtung (V1, V2, V6) in einem zweiten Frequenzbereich, der höhere Frequenzen als der erste Frequenzspeicher enthält, kleiner ist als die Verstärkung (ACS) des Leseverstärkers (SA).

6. Speicher nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß die Verstärkungseinrichtung mehrere, hintereinander geschaltete Verstärkungsstufen (V1, V3; V1, V5; V6, V5) umfaßt.

7. Speicher nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß die Verstärkungseinrichtung (V1, V2, V6) direkt die Bit-Leitungsspannung detektiert und daraus die Spannungsänderung der Bit-Leitung (BL, BLB) ableitet.

8. Speicher nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß die Verstärkungseinrichtung (V1, V6) eine bereits mittels des Leseverstärkers (SA) verstärkte Bit-Leitungsspannungsänderung erfaßt und noch weiter verstärkt.

9. Speicher nach einem der Ansprüche 2 bis 8, dadurch gekennzeichnet, daß die Kompensationseinrichtung einen mittels der Verstärkungseinrichtung angesteuerten ersten Transistor (P1, P5, N3, N4) aufweist, der die Bit-Leitung (BL, BLB) mit einem ersten auf einem ersten Versorgungspotential liegenden Anschluß (VDD, VSS) verbindet.

10. Speicher nach Anspruch 9, dadurch gekennzeichnet, daß die Kompensationseinrichtung einen mittels der Verstärkungseinrichtung angesteuerten zweiten Transistor (N5) aufweist, der die Bit-Leitung (BL, BLB) mit einem zweiten auf einem zweiten Versorgungspotential liegenden Anschluß (VSS) verbindet, wobei das erste Versorgungspotential (VDD) höher als das zweite Versorgungspotential (VSS) ist.

11. Speicher nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß zum Auslesen einer ausgewählten Speicherzelle die Bit-Leitung (BL, BLB) mit der Regelschaltung (LC) auf ein vorbestimmtes Potential vorladbar ist.

12. Speicher nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß eine Vorladeschaltung (P3) vorgesehen ist, mit der zum Auslesen einer ausgewählten Speicherzelle (SZ2) die Bit-Leitung (BL, BLB) auf ein vorbestimmtes Potential vorladbar ist, und daß der Sollwert der Regelschaltung (LC) dem vorbestimmten Potential entspricht.

13. Speicher nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß die Verstärkungseinrichtung einen Differenzverstärker aufweist.

14. Speicher nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß die Leseverstärker als Stromleseverstärker ausgebildet ist.

15. Speicher nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß die Regelschaltung (LC) während eines Auslesevorgangs, wenn eine ausgewählte Speicherzelle (SZ2) mit der Bit-Leitung (BL, BLB) verbunden ist, in einen passiven Zustand bringbar ist, in dem die zu diesem Zeitpunkt eingestellte Strombeaufschlagung (IB) beibehalten wird.

16. Speicher nach Anspruch 15, dadurch gekennzeichnet, daß die Verstärkungseinrichtung (V1) abschaltbar ausgebildet ist, um die Regelschaltung (LC) in den passiven Zustand zu bringen.

17. Speicher nach Anspruch 15 oder 16, dadurch gekennzeichnet, daß die Regelschaltung (LC) einen Schalter (T1) aufweist, mit dem sie in den passiven Zustand bringbar ist.

18. Speicher nach Anspruch 17, dadurch gekennzeichnet, daß der Schalter (T1) zwischen der Bit-Leitung (BL, BLB) und der Verstärkungseinrichtung (V1) angeordnet ist.