DE102018100391A1

DE102018100391A1 - Speicherbaustein zum Erzeugen von Wortleitungssignalen mit veränderlichen Impulsbreiten

Info

Publication number: DE102018100391A1
Application number: DE102018100391.9A
Authority: DE
Inventors: Hyunsung HONG
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2017-04-24
Filing date: 2018-01-10
Publication date: 2018-10-25

Abstract

Ein Speicherbaustein weist mehrere Speicherzellen, mehrere Wortleitungen und einen Wortleitungstreiber auf. Die Wortleitungen sind jeweils mit den Speicherzellen verbunden. Der Wortleitungstreiber ist derart eingerichtet, dass er die Wortleitungen jeweils mit Wortleitungssignalen ansteuert, die veränderliche Impulsbreiten haben.

Description

Querverweis auf verwandte Anmeldung
Diese Anmeldung beansprucht die Priorität der am 24. April 2017 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/488.961, die durch Bezugnahme aufgenommen ist.
Hintergrund
Eine typische Lese-Operation einer Speicherzelle eines Speicherbausteins umfasst das Verbinden eines Datenleitungspaars mit einem lokalen Bitleitungspaar, das mit der Speicherzelle verbunden ist. Eine Wortleitung, die mit der Speicherzelle verbunden ist, wird mit einem Wortleitungssignal angesteuert, sodass Datenbits, die in der Speicherzelle gespeichert sind, über die lokale Bitleitung an die Datenleitungen gesendet werden, wodurch die Datenbits aus der Speicherzelle gelesen werden können. Der Speicherbaustein kann Speicherzellen haben, die je nach Anwendung mit einzelnen Bitleitungen oder komplementären Bitleitungen verbunden sind.
Figurenliste
Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.

1 ist ein Schaltbild, das einen beispielhaften Speicherbaustein gemäß einigen Ausführungsformen zeigt.
2 ist ein Schaltbild, das eine beispielhafte Lagebeziehung zwischen einer Speicherzellenmatrix und einer Leseverstärkermatrix gemäß einigen Ausführungsformen zeigt.
Die 2a und 2b zeigen den Energieverbrauch, der mit dem Ansteuern einer Wortleitung und mit der Entwicklung der Bitleitungs(BL)- und Bitleitungsschienen(BLB)-Spannungen an einem komplementären Bitleitungspaar assoziiert ist.
3 ist ein Schaltbild, das einen beispielhaften Taktgeber gemäß einigen Ausführungsformen zeigt.
4 ist ein Schaltbild, das eine beispielhafte Leseverstärkermatrix gemäß einigen Ausführungsformen zeigt.
5 ist ein Zeitdiagramm, das beispielhafte Signale zeigt, die mit Lese-Operationen auf Speicherzellen assoziiert sind, gemäß einigen Ausführungsformen.
6 ist ein Ablaufdiagramm, das ein beispielhaftes Verfahren einer Lese-Operation auf einer Speicherzelle zeigt, gemäß einigen Ausführungsformen.
7 zeigt ein Wortleitungs(WL)-Adressierungsschema gemäß der vorliegenden Erfindung.
8 zeigt einzeln adressierbare Wortleitungszellen gemäß der vorliegenden Erfindung.
9 zeigt verschiedene Signale, die beim Ansteuern einer Wortleitung in einer Speicheranwendung gemäß der vorliegenden Erfindung verwendet werden.
10 zeigt verschiedene Signale, die beim Ansteuern einer Wortleitung in einer Speicheranwendung gemäß der vorliegenden Erfindung verwendet werden.
11 zeigt verschiedene Ausführungsformen von Schaltungen, die zum Erzeugen eines Taktimpulses mit veränderlicher Dauer verwendet werden können.
12 zeigt verschiedene Signale, die beim Ansteuern einer Wortleitung in einer Speicheranwendung gemäß der vorliegenden Erfindung verwendet werden.
13 zeigt verschiedene Ausführungsformen von Schaltungen, die zum Erzeugen eines Taktimpulses mit veränderlicher Dauer verwendet werden können.

Detaillierte Beschreibung
Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
Ein herkömmlicher Speicherbaustein weist eine Speicherzellenmatrix und einen Wortleitungstreiber auf. Der Wortleitungstreiber ist so konfiguriert, dass er eine Wortleitung, die mit einer Speicherzelle der Speicherzellenmatrix verbunden ist, während einer Lese-Operation auf der Speicherzelle mit einem Wortleitungssignal ansteuert. Um einwandfreie Lese-Operationen auf Speicherzellen der Speicherzellenmatrix sicherzustellen, werden die Impulsdauern von Wortleitungssignalen, die mit dem Wortleitungstreiber erzeugt werden, vereinheitlicht, wie später erläutert wird. Das kann zu einem unnötig hohen Energieverbrauch des herkömmlichen Speicherbausteins führen. Um ein einwandfreies Lesen aus einer Speicherzellenmatrix zu gewährleisten, muss in der Regel die Impulsdauer der Wortleitung länger als die Anstiegszeit einer Bitleitung oder als die Anstiegszeit eines Paars komplementäre Bitleitungen (z. B. BTL/BLB) sein. Diese Lesespanne, d. h. die auf den Bitleitungen detektierte Spannungsdifferenz, entwickelt sich über einen Zeitraum proportional zu der Länge der Leitung, die die Speicherzelle mit dem Leseverstärker verbindet. Das liegt daran, dass jede Bitleitung ihre eigene Widerstands-Kapazitäts-Kennlinie (RC-Kennlinie) hat, die je nach Länge der Leitung unterschiedlich ist.
1 ist ein Schaltbild, das einen beispielhaften Speicherbaustein 100 gemäß einigen Ausführungsformen zeigt. Systeme und Verfahren, die hier beschrieben werden, umfassen einen Speicherbaustein, z. B. den Speicherbaustein 100 von 1, der so konfiguriert ist, dass er Wortleitungssignale erzeugt, die veränderliche Impulsdauern haben. Der Speicherbaustein 100 von 1 weist Folgendes auf: eine Speicherzellenmatrix 110, einen Wortleitungstreiber 140, einen Bitleitungswähler 150, einen Adressgenerator 120, einen Taktgeber 130, eine Leseverstärkermatrix 160 und eine Ausgangsmatrix 170. Wenn eine Speicherzelle MC der Speicherzellenmatrix 110 gelesen werden soll, verbindet der Bitleitungswähler 150 ein Datenleitungspaar, z. B. ein Datenleitungspaar (DL1, DLB1), mit einem lokalen Bitleitungspaar, z. B. einem lokalen Bitleitungspaar (LBL1, LBLB1), das mit der Speicherzelle MC verbunden ist. Dann steuert der Wortleitungstreiber 140 eine Wortleitung, z. B. eine Wortleitung WL1, die mit der Speicherzelle MC verbunden ist, mit einem Wortleitungssignal (WLS) an. Das Wortleitungssignal hat eine Impulsdauer, die sich mit einer Adresse der Speicherzelle MC ändert, sodass der Wortleitungstreiber 140 Wortleitungssignale erzeugt, die veränderliche Impulsdauern haben. Wie später ersichtlich wird, senkt eine solche Implementierung den Energieverbrauch des Speicherbausteins 100, ohne fehlerhafte Lese-Operationen auf Speicherzellen des Speicherbausteins 100 zu verursachen.
Der Adressgenerator 120 bestimmt auf Grundlage eines Eingangssignals ADDR, welche Wortleitungstreiber aktiviert werden sollen. Der Taktgeber 130 empfängt als Eingabe ein Taktsignal CLK, z. B. von Computerprozessen außerhalb des Speicherbausteins 100, das für die Synchronisierung der verschiedenen Komponenten einer Verarbeitungsvorrichtung verantwortlich ist, die den Speicherbaustein 100 verwendet. Außerdem wird ein Ausgangssignal RAS des Adressgenerators 120 für den Taktgeber 130 bereitgestellt, der ein internes Taktsignal CS auf Grund der Signale CLK und RAS erzeugt, wie später näher beschrieben wird. Die Leseverstärkermatrix 160 umfasst eine Matrix von Leseverstärkern, die jeweils mit einem entsprechenden Bitleitungspaar verbunden sind und zum Verstärken der Spannungsdifferenz dienen, die auf den Bitleitungen abgetastet wird. Dieses verstärkte abgetastete Signal, das die Bits darstellt, die in jeder entsprechenden Speicherzelle gespeichert sind, wird an die Ausgangsmatrix 170 gesendet, die den abgetasteten Inhalt der Speicherzellen an die externen Verarbeitungsschaltungen sendet. Der beispielhafte Speicherbaustein 100 kann ein RAM-Baustein (RAM: Direktzugriffsspeicher), z. B. ein statistischer RAM (SRAM) oder ein dynamischer RAM (DRAM), ein ROM-Baustein (ROM: Festspeicher) oder eine andere Art von Speicherbaustein sein.
Die Speicherzellenmatrix 110 umfasst mehrere Speicherzellen, z. B. Speicherzellen MC von 2, die in einer Matrix von Spalten und Zeilen angeordnet sind. Wie in 1 gezeigt ist, ist die Speicherzelle MC zwischen einen ersten Netzanschluss 180 und einen zweiten Netzanschluss 190 geschaltet. Der erste Netzanschluss 180 dient zum Empfangen einer ersten Netzspannung Vdd, z. B. 0,3 V oder 0,5 V. Es dürfte klar sein, dass die angegebenen Spannungen nur beispielhaft sind und dass Vdd jede Spannung sein kann, die für Speicheranwendungen geeignet ist, und dass diese Spannungen innerhalb des Schutzumfangs der vorliegenden Erfindung liegen. Der zweite Netzanschluss 190 dient zum Empfangen einer zweiten Netzspannung Vss, z. B. 0 V, -0,3 V oder -0,5 V, die einen niedrigeren Pegel als die erste Netzspannung Vdd hat. Die Speicherzelle MC ist so konfiguriert, dass sie komplementäre Bits, 1 und 0, von Daten speichert. Es dürfte klar sein, dass die angegebenen Spannungen nur beispielhaft sind und dass Vss jede Spannung sein kann, die für Speicheranwendungen geeignet ist, und dass diese Spannungen innerhalb des Schutzumfangs der vorliegenden Erfindung liegen.
Jeder Speicherzelle MC ist eine Zeilenadresse und eine Spaltenadresse zugeordnet, die deren Position in der Matrix angeben. Der Adressgenerator 120 ist so konfiguriert, dass er ein Eingangsadresssignal ADDR empfängt, um Spalten- und Zeilenadressen CAS und RAS einer Speicherzelle MC zu erzeugen.
Bei einigen Ausführungsformen erzeugt der Taktgeber 130 Taktsignale (z. B. CS) auf Grund eines von außen empfangenen Taktsignals CLK, das von der externen Verarbeitungsvorrichtung bereitgestellt wird. Der Taktgeber 130 ist außerdem mit dem Adressgenerator 120 verbunden und empfängt das Signal RAS des Adressgenerators 120. Das erzeugte Taktsignal CS kann eine Amplitude haben, die einer Amplitude des Eingangs-Taktsignals CLK entspricht, z. B. gleich dieser ist. Wie später näher erläutert wird, ist der Taktgeber 130 weiterhin so konfiguriert, dass er eine Impulsdauer des Ausgangstaktsignals CS auf Grund der empfangenen Zeilenadresse RAS einstellt. Somit hat das Ausgangstaktsignal CS Impulsdauern, die sich mit den Zeilenadressen RAS der Speicherzellen MC ändern.
Im Allgemeinen ist die Leitungslänge jeder Leitung, die jede Speicherzelle, z. B. MC in der Speicherzellenmatrix 110, mit einem entsprechenden Leseverstärker in der Leseverstärkermatrix verbindet, unterschiedlich (z. B. wird sie mit zunehmenden Abstand zwischen einem Leseverstärker und einer bestimmten Speicherzelle größer). Mit zunehmender Leitungslänge steigt die RC-Kennlinie an. Daher ist die Zeit, die das Bitleitungssignal benötigt, um sich zu entwickeln, auf jeder Bitleitung unterschiedlich. Daher verbrauchen Systeme, die nur eine Wortleitungs-Impulsdauer (z. B. eine Impulsdauer, die so groß ist, dass sie eine gültige Lesespanne für diejenigen Speicherzellen gewährleistet, die von ihren entsprechenden Leseverstärkern am weitesten entfernt sind) verwenden, zu viel Energie zum Ansteuern von Speicherzellen, die kurze Bitleitungslängen haben. Durch Anpassen der Länge der Wortleitungs-Impulsdauer, die auf der Länge der entsprechenden Bitleitungen beruht, für eine bestimmte Wortleitung wird die von dem Speicherbaustein 100 verbrauchte Energie verringert. Das ist in 2a dargestellt. Zum Beispiel sind in der in 2 gezeigten Matrix 110 die Speicherzellen der Zeile ROW1 weiter von einem entsprechenden Leseverstärker in der Leseverstärkermatrix 160 als die MC14 in ROW4 beabstandet. Daher wird, wenn alle Wortleitungs-Impulsdauern gleichgroß, z. B. gleich einer in 2a gezeigten Impulsdauer 202, sind, zusätzliche Energie zum Ansteuern der Wortleitung für die MC14, die eine Lesespanne (RM) 212 hat, verbraucht. 2a zeigt das Ansteuern der MC14 mit einem Impuls 202 sowie einen angepassten Impuls 204, der eine kürzere Dauer hat. Durch Ansteuern der MC14 mit dem Impuls 202 entsteht eine Spannung 214 über einen größeren Zeitraum. Da jedoch für die Lesespanne 212 nicht die gesamte Spannung 214 benötigt wird, wird überschüssige Energie 216 zum Ansteuern der MC14 mit einem Wortleitungsimpuls aufgewendet, der eine Dauer hat, die gleich der des Impulses 202 ist. Stattdessen wird durch Ansteuern der MC14 mit dem Impuls 204, der eine schmale Impulsbreite hat, überschüssige Energie 216 eingespart. Somit wird dadurch, dass ein schmalerer Wortleitungsimpuls, z. B. 204, für die MC14, und zwar ein Impuls, der lang genug ist, um zu gewährleisten, dass sich die Bitleitungsspannungen, die mit der MC14 assoziiert sind, zu ihrer Lesespanne 212 entwickeln können, eine Energiemenge eingespart, die gleich der Differenz des Energieverbrauchs 216 ist. Wie in 2b gezeigt ist, kann jede Wortleitungs-Impulsdauer der Anstiegszeit entsprechen, die jede MC benötigt, um ihre Lesespanne 212 zu erreichen. Zum Beispiel kann eine MC11 in ROW1 einen breiten Impuls 206 empfangen, der eine größere Impulsbreite hat, die es den mit der MC11 assoziierten Bitleitungen ermöglicht, eine Spannung 218 über einen längeren Zeitraum zu entwickeln, um die Lesespanne 212 zu erreichen, während die MC14 den schmalen Impuls 204 empfangen kann, der dafür ausreicht, dass die assoziierten Bitleitungen die Lesespanne 212 entwickeln können.
Der Speicherbaustein 100 weist weiterhin mehrere Wortleitungen auf (z. B. sind WL1 bis WL4 zur Erläuterung dargestellt). Hier sind vier Wortleitungen WL1 bis WL4 beispielhaft dargestellt, aber es ist klar, dass andere Anzahlen innerhalb des Schutzumfangs der vorliegenden Erfindung liegen, z. B. 128, 256, 512, 1025 usw. Jede Wortleitung WL1 bis WL4 ist mit den Speicherzellen MC in einer jeweiligen Zeile verbunden. Der Wortleitungstreiber 140 ist mit dem Adressgenerator 120, dem Taktgeber 130 und den Wortleitungen WL1 bis WL4 verbunden. Der Wortleitungstreiber 140 empfängt das Signal RAS, das die Wortleitung der Speicherzellen identifizieren kann, die gelesen werden sollen, und der Wortleitungstreiber 140 ist so konfiguriert, dass er das Taktsignal CS von dem Taktgeber 130 empfängt, um ein Wortleitungssignal WLS auf einer bestimmten Wortleitung zu erzeugen. Bei einigen Ausführungsformen hat das Wortleitungssignal WLS eine Impulsdauer, die einer Impulsdauer des Ausgangstaktsignals CS entspricht, z. B. proportional zu, oder gleich, dieser ist. Da der Taktgeber 130 das Signal RAS von dem Adressgenerator 120 empfängt, kann er einen Taktimpuls CS erzeugen, der eine Impulsdauer hat, die auf die bestimmungsgemäße Wortleitung abgestimmt ist (wie später beschrieben wird). Daher haben die Wortleitungssignale WLS in ähnlicher Weise unterschiedliche Impulsdauern je nach den Impulsdauern der Ausgangstaktsignale CS, die mit der Wortleitung assoziiert sind, die von dem Signal RAS adressiert wird.
Bei einigen Ausführungsformen weist der Speicherbaustein 100 weiterhin mehrere lokale Bitleitungspaare, z. B. zur Erläuterung ein lokales Bitleitungspaar (LBL1, LBLB1) und ein lokales Bitleitungspaar (LBL2, LBLB2), und mehrere Datenleitungspaare, z. B. ein Datenleitungspaar (DL1, DLB1) und ein Datenleitungspaar (DL2, DLB2), auf. Zwar sind in dieser Darstellung nur zwei Bitleitungspaare und nur zwei Datenleitungspaare dargestellt, aber jede Anzahl von Bitleitungs- und Datenleitungspaaren soll innerhalb des Schutzumfangs der vorliegenden Erfindung liegen. Außerdem sind hier zwei Speicherzellen je Wortleitung beispielhaft dargestellt, aber es ist klar, dass andere Anzahlen von Speicherzellen je Wortleitung innerhalb des Schutzumfangs der vorliegenden Erfindung liegen, z. B. 2048, 4096, 8192 usw. Jedes lokale Bitleitungspaar (LBL1, LBLB1, LBL2, LBLB2) ist mit den Speicherzellen MC in einer jeweiligen Spalte verbunden. Der Bitleitungswähler 150 ist mit dem Adressgenerator 120 verbunden und ist außerdem zwischen die lokalen Bitleitungspaare (LBL1, LBLB1, LBL2, LBLB2) und die Datenleitungspaare (DL1, DLB1, DL2, DLB2) geschaltet. Der Bitleitungswähler 150 ist so konfiguriert, dass er das Spaltenadresssignal CAS empfängt, um ein Datenleitungspaar mit einem lokalen Bitleitungspaar zu verbinden, sodass in dem dargestellten Beispiel komplementäre Datenbits, die in einer Speicherzelle gespeichert sind, über das lokale Bitleitungspaar an das Datenleitungspaar gesendet werden.
Bei einigen Ausführungsformen ist die Leseverstärkermatrix 160 eine Matrix von Leseverstärkern, wobei jeder Leseverstärker der Matrix von Leseverstärkern, die einer Speicherzellenspalte und zugehörigen Bitleitungen entsprechen, mit den Datenleitungspaaren (DL1, DLB1, DL2, DLB2) verbunden ist. Hier sind zwei Gruppen von komplementären Bitleitungen beispielhaft dargestellt, aber es ist klar, dass andere Anzahlen von Gruppen von komplementären Bitleitungen innerhalb des Schutzumfangs der vorliegenden Erfindung liegen, z. B. 16, 32, 64 usw. Die Leseverstärkermatrix 160 ist so konfiguriert, dass sie detektiert, ob eine Lesespanne, d. h. die Differenz zwischen Spannungspegeln auf einem Datenleitungspaar, auf einen Schwellenwert gesunken ist. Die Leseverstärkermatrix 160 ist außerdem so konfiguriert, dass sie ein Leseverstärker-Aktivierungssignal SAE empfängt, wenn sie festgestellt hat, dass die Lesespanne unter den Schwellenwert gesunken ist. Die Leseverstärkermatrix 160 ist weiterhin so konfiguriert, dass sie in Reaktion auf das Leseverstärker-Aktivierungssignal SAE eine Datenleitung eines Datenleitungspaars mit dem zweiten Netzanschluss 190 verbindet, um die Datenleitung auf einen niedrigen Spannungspegel, z. B. den zweiten Spannungspegel Vss, zu bringen. Da die Leseverstärkermatrix 160 eine Matrix von Leseverstärkern ist, die mit Bitleitungen assoziiert sind, die unterschiedliche Anstiegszeiten haben, die mit der Lesespanne jeder Bitleitung assoziiert sind, in Abhängigkeit davon, welche Wortleitung adressiert wird, ist es außerdem vorteilhaft, das Signal SAE zeitlich so abzustimmen, dass es aktiviert wird, nachdem die entsprechende Bitleitung Zeit zum Entwickeln zum Erreichen ihrer Lesespanne hatte.
Der Speicherbaustein 100 weist außerdem mehrere globale Bitleitungspaare auf, z. B. sind zur Erläuterung ein globales Bitleitungspaar (GBL1, GBLB1) und ein globales Bitleitungspaar (GBL2, GBLB2) gezeigt, aber es ist klar, dass jede Anzahl von globalen Bitleitungspaaren innerhalb des Schutzumfangs der vorliegenden Erfindung liegt. Die Ausgangsmatrix 170 ist eine Matrix von Ausgängen zum Senden jedes Datenleitungspaars (z. B. DL1, DLB1 oder DL2, DLB2) an ein entsprechendes globales Bitleitungspaar, wobei Daten von einer ersten Energiedomäne an eine zweite Energiedomäne gesendet werden können. Beispielhaft ist die Ausgangsmatrix 170 zwischen die Datenleitungspaare (DL1, DLB1, DL2, DLB2) und die globalen Bitleitungspaare (GBL1, GBLB1, GBL2, GBLB2) geschaltet. Hier sind zwei Gruppen von komplementären globalen Bitleitungen und Datenbitleitungen beispielhaft dargestellt, aber es ist klar, dass andere Anzahlen von Gruppen von komplementären globalen Bitleitungen und Datenbitleitungen innerhalb des Schutzumfangs der vorliegenden Erfindung liegen, z. B. 16, 32, 64 usw. Die Ausgangsmatrix 170 ist so konfiguriert, dass sie ein globales Bitleitungspaar mit einem Datenleitungspaar verbindet, um einen niedrigen Spannungspegel von einer Datenleitung des Datenleitungspaars an eine globale Bitleitung eines globalen Bitleitungspaars zu senden, sodass komplementäre Datenbits aus einer Speicherzelle gelesen werden.
Wie vorstehend dargelegt worden ist, beeinflusst die Länge einer Signalleitung die RC-Kennlinie dieser Leitung, und daher sind die Anstiegszeiten und Abfallzeiten der Spannungen, die an diese Leitungen als Signale angelegt werden, unterschiedlich. Bei einer Ausführungsform werden die Speicherzellenmatrix 110 und die Leseverstärkermatrix 160 so zueinander positioniert, dass Zeitdauern, in denen sich entwickelnde Spannungen ansteigen und fallen, zwischen Wortleitungen in der Speicherzellenmatrix 110 verschieden sind. Das heißt, Speicherzellen in Wortleitungen, die am nächsten an der Leseverstärkermatrix sind, haben die kürzesten Anstiegs- und Abfallzeiten und somit die kürzeste Zeit zum Erreichen einer gewünschten Lesespanne. Dementsprechend haben Speicherzellen in Wortleitungen, die am weitesten von der Leseverstärkermatrix entfernt sind, die längsten Anstiegs- und Abfallzeiten und benötigen somit die längste Zeit zum Erreichen einer gewünschten Lesespanne. Diese Unterschiede bei den Spannungsentwicklungszeiten zum Erreichen der Lesespanne können mit den Adressen der Speicherzellen MC bestimmt werden. Somit können die Impulsdauern von Wortleitungssignalen entsprechend diesen Zeitdauern geändert werden, um dadurch den Energieverbrauch des Speicherbausteins 100 zu senken. Zum Beispiel kann die Leseverstärkermatrix 160 unter der Speicherzellenmatrix 110 angeordnet werden, wie in 2 gezeigt ist. Auf diese Weise nimmt der Abstand zwischen dem Leseverstärker in der Leseverstärkermatrix und einer entsprechenden MC in einer Spalte von Speicherzellen, die mit dem Leseverstärker assoziiert sind, berechenbar und linear von Wortleitung zu Wortleitung zu. 2 ist ein Schaltbild, das eine beispielhafte Lagebeziehung zwischen der Speicherzellenmatrix 110 und der Leseverstärkermatrix 160 gemäß einigen Ausführungsformen zeigt.
Die Speicherzellenmatrix 110 ist mit acht Speicherzellen MC versehen, die in einer Matrix von Spalten (COL1, COL2) und Zeilen (ROW1 bis ROW4) angeordnet sind. Jede lokale Bitleitung (LBL1, LBLB1, LBL2, LBLB2) ist mit den Speicherzellen MC in einer jeweiligen Spalte (COL1, COL2) verbunden. Hier sind acht MCs entlang zwei Gruppen von komplementären Bitleitungen beispielhaft dargestellt, aber es ist klar, dass andere Anzahlen von MCs und komplementären Bitleitungen und Datenbitleitungen innerhalb des Schutzumfangs der vorliegenden Erfindung liegen. Jede Wortleitung (WL1 bis WL4) ist mit den Speicherzellen MC in einer jeweiligen Zeile (ROW1 bis ROW4) verbunden. Es ist klar, dass die Speicherzellenmatrix 110 bei bestimmten Ausführungsformen jede Anzahl von Spalten/Zeilen haben kann. Bei einigen Ausführungsformen ist die Speicherzelle MC eine Sechs-Transistoren(6T)-Speicherzelle, d. h., sie umfasst sechs Transistoren, z. B. FETs oder eine andere Art von Transistoren. Bei anderen Ausführungsformen umfasst die Speicherzelle MC jede Anzahl von Transistoren, oder sie kann eine andere Art von Speicherzelle sein. Es ist klar, dass die speziellen Komponenten einer Speicherzelle von Technologie zu Technologie und von Anwendung zu Anwendung variieren.
In dem Beispiel von 2 sind die Speicherzellen MC in der zweiten Zeile (ROW2), z. B. die Speicherzellen MC12, näher an der Leseverstärkermatrix 160 als die Speicherzellen MC in der ersten Zeile (ROW1), z. B. die Speicherzellen MC11. Außerdem sind die Speicherzellen MC in der dritten Zeile (ROW3), z. B. die Speicherzellen MC13, näher an der Leseverstärkermatrix 160 als die Speicherzellen MC12, aber weiter entfernt von der Speicherzellenmatrix 110 als die Speicherzellen MC in der vierten Zeile (ROW4), z. B. die Speicherzellen MC14. Daher ist die Anstiegszeit der MC11 länger als die Anstiegszeit der MC12, die wiederum länger als die der MC13 und länger als die der MC14 ist. Daher braucht die Impulsdauer der Wortleitung, die für die MC14 verwendet wird, nicht so lang wie die Impulsdauer der Wortleitung zu sein, die für die MC11 verwendet wird, um die gleiche Lesespanne zu erreichen. Auf diese Weise wird die Energie, die durch das Lesen der MC14 verbraucht wird, gegenüber einem Baustein verringert, der eine gleichbleibende Impulsdauer für jede Wortleitung verwendet. In ähnlicher Weise kann die Zeitdauer, die zum Ausführen einer Lese-Operation der MC14 (und MC13, MC12) benötigt wird, gegenüber den MC11 verkürzt werden, wodurch insgesamt eine kürzere mittlere Verzögerungszeit Tcd erzielt wird, die die Verzögerungszeit von dem Zeitpunkt, zu dem die ansteigende Flanke eines Takts, der eine Lese-Operation triggert, bis zu dem Zeitpunkt ist, zu dem die gültigen Daten an dem Ausgang verfügbar sind.
3 ist ein Schaltbild, das einen beispielhaften Taktgeber 130 gemäß einigen Ausführungsformen zeigt. Das Beispiel von 3 umfasst ein Taktmodul 310 und einen Impulsdauerregler 320. Bei einigen Ausführungsformen ist das Taktmodul 310 so konfiguriert, dass es ein Eingangstaktsignal CLK empfängt, um ein Ausgangstaktsignal CS synchron mit einer externen Schaltung zu erzeugen. Das Ausgangstaktsignal CS kann eine Amplitude haben, die einer Amplitude des Eingangstaktsignals CLK entspricht, z. B. gleich dieser ist. Es ist klar, dass die vorstehend angegebene Anzahl von Komponenten nur der Erläuterung dient und verschiedene Ausführungsformen innerhalb des Schutzumfangs der vorliegenden Erfindung liegen.
Der Impulsdauerregler 320 ist so konfiguriert, dass er die Zeilenadresse RAS empfängt, um eine Impulsdauer des Ausgangstaktsignals CS einzustellen. In dem Beispiel von 3 weist der Impulsdauerregler 320 einen Zeilenadressendecoder 330 und mehrere Transistoren (M1 bis M4) auf. Der Zeilenadressendecoder 330 ist so konfiguriert, dass er die Zeilenadresse RAS empfängt, um mehrere Impulsdauer-Steuersignale (PWC1 bis PWC4) zu erzeugen. Die Transistoren M1 bis M4, z. B. Feldeffekttransistoren (FETs) oder eine andere Art von Transistoren, haben unterschiedliche Größen, z. B. Breiten-Längen-Verhältnisse (W/L-Verhältnisse). Diese unterschiedlichen W/L-Verhältnisse erzeugen für jeden Transistor einen anderen Kanalwiderstand und eine andere Gate-Kapazität. Bei einigen Ausführungsformen ist jeder Transistor mit einer Wortleitung assoziiert. Jeder Transistor M1 bis M4 ist zwischen das Taktmodul 310 und den zweiten Netzanschluss 190 (oder den ersten Netzanschluss 180 bei einer anderen Ausführungsform des Taktgebers 130) geschaltet. Jeder Transistor M1 bis M4 ist so konfiguriert, dass er ein jeweiliges Impulsdauer-Steuersignal PWC1 bis PWC4 empfängt, um das Taktmodul 310 selektiv mit dem zweiten Netzanschluss 190 zu verbinden und von diesem zu trennen. Da die W/L-Verhältnisse jedes Transistors M1 bis M4 je nach Entwurf in Abhängigkeit davon, welcher Transistor in Reaktion auf ein jeweiliges Zeilenadressendecodersignal 330 (PWC1, PWC2, PWC3, PWC4) eingeschaltet wird, verschieden sind, ist die Entladungszeit des Taktsignalimpulses, wenn er auf Vss heruntergezogen wird, unterschiedlich. Auf diese Weise stellt der Impulsdauerregler 320 eine Impulsdauer des Ausgangstaktsignals CS ein. Bei der dargestellten Ausführungsform wird das Taktsignal CS für einen Wortleitungstreiber bereitgestellt. Der Wortleitungstreiber kann die Erzeugung eines Wortleitungssignals auf Grund der ansteigenden Flanke des Signals CS triggern, und das Ende eines Wortleitungsimpulses kann an der abfallenden Flanke des Taktsignals CS festgelegt werden. Auf diese Weise kann durch Ändern der Entladungszeit des Taktsignals die Länge des Wortleitungsimpulses, der von einem Wortleitungstreiber erzeugt wird, auf Grund der Zeilenadresse moduliert werden. Es ist klar, dass diese Schaltung des Taktgebers 130 nur beispielhaft und nicht beschränkend bereitgestellt wird und dass andere geeignete Schaltungen des Taktgebers 130 innerhalb des Schutzumfangs der vorliegenden Erfindung liegen.
Die Leseverstärkermatrix 160 weist mehrere Leseverstärker (SA) auf, wie in 4 gezeigt ist. 4 ist ein Schaltbild, das eine beispielhafte Leseverstärkermatrix 160 gemäß einigen Ausführungsformen zeigt. Hier sind zwei Leseverstärker gezeigt, die den zwei Speicherzellenspalten entsprechen, die in den vorstehenden Beispielen dargestellt sind, aber es dürfte klar sein, dass andere Anzahlen von Leseverstärkern innerhalb des Schutzumfangs der vorliegenden Erfindung liegen. Zum Beispiel gibt es bei einigen Ausführungsformen einen gesonderten Leseverstärker in einer Leseverstärkermatrix für jede Bitleitung, oder jedes komplementäre Bitleitungspaar, zwischen einer Spalte von Speicherzellen und der Leseverstärkermatrix. Jedes Datenleitungspaar (DL1, DLB1, DL2, DLB2) ist mit einem jeweiligen Leseverstärker SA in der Leseverstärkermatrix verbunden. Jeder Leseverstärker SA ist so konfiguriert, dass er die Spannungsdifferenz auf einem Bitleitungspaar verstärkt, um zu gewährleisten, dass die Spannungsdifferenz auf einem erkennbaren Logikpegel ist, um zu detektieren, ob eine Lesespanne, d. h. die Differenz zwischen den Spannungspegeln auf einem jeweiligen Datenleitungspaar (DL1, DLB1, DL2, DLB2) unter einen Schwellenwert sinkt. Jeder Leseverstärker SA ist weiterhin so konfiguriert, dass er ein Leseverstärker-Aktivierungssignal SAE empfängt, das zeitlich so angepasst ist, dass es eine Verstärkung aktiviert, während die Wortleitung aktiviert ist, sodass sich eine Bitleitungsspannung entwickeln kann. Bei einigen Ausführungsformen wird das Leseverstärker-Aktivierungssignal von der abfallenden Flanke des Wortleitungsimpulses aktiviert, der mit einer bestimmten Lese-Operation assoziiert ist. Auf diese Weise wird jeder Leseverstärker zu dem entsprechenden Zeitpunkt für die Wortleitung aktiviert, die gerade von den Leseverstärkern abgetastet wird (d. h., die Wortleitung, die während einer bestimmten Lese-Operation gelesen wird). Der Leseverstärker ermöglicht ein exaktes Lesen des Speicherzellen-Inhalts durch Verstärken der Spannungsdifferenz, die auf den Bitleitungen abgetastet wird, sodass exakte Daten auf den Datenleitungen an der Ausgangsmatrix verfügbar sind, um die gespeicherten Bits in Reaktion auf eine Lese-Anforderung, die von einer externen Schaltung erhalten wird, für die globalen Bitleitungen bereitzustellen. In Abhängigkeit davon, ob die Bitleitungen einzelne Bitleitungen oder komplementäre Bitleitungen sind, ist bei einigen Ausführungsformen der Leseverstärker SA ein differentieller Leseverstärker. Bei anderen Ausführungsformen ist der Leseverstärker SA ein unsymmetrischer Leseverstärker oder eine andere Art von Leseverstärker.
5 ist ein Zeitdiagramm, das beispielhafte Signale (CS, WLS, SAE, RM) zeigt, die mit Lese-Operationen auf den Speicherzellen (MC11 bis MC14) assoziiert sind, gemäß einigen Ausführungsformen. Wie 5 zu entnehmen ist, nimmt eine Lesespanne RM, die mit der Speicherzelle MC11 assoziiert ist, von einem hohen Spannungspegel, z. B. dem ersten Netzspannungspegel Vdd, auf einen Pegel unter einem Schwellenwert (Th) in einem Zeitraum T1 ab. Außerdem hat das Ausgangstaktsignal CS, das mit der Speicherzelle MC11 assoziiert ist, eine Impulsdauer PW1, die gleich dem Zeitraum T1 ist. Außerdem hat das Wortleitungssignal WLS, das mit der Speicherzelle MC11 assoziiert ist, eine Impulsdauer PW5, die gleich der Impulsdauer PW1 ist. Ebenso wird das Signal SAE, das mit der Speicherzelle MC11 assoziiert ist, an der abfallenden Flanke PW5 des Wortleitungssignals WLS aktiviert, sodass gewährleistet ist, dass die Lese-Operation zu dem entsprechenden Zeitpunkt von einem assoziierten Leseverstärker in der Leseverstärkermatrix verstärkt wird. Daher wird eine einwandfreie Lese-Operation der Speicherzelle MC11 sichergestellt. Ebenso wird das Signal SAE an der abfallenden Flanke jedes Wortleitungssignals WLS aktiviert, sodass das Signal SAE bei T4 für ein WLS mit einer Impulsdauer PW4 aktiviert wird, was gewährleistet, dass das Signal zum richtigen Zeitpunkt verstärkt wird, der dem Zeitpunkt entspricht, zu dem die MC14 die Schwellenspannung RM erreicht, und so weiter für das Signal SAE, das in Verbindung mit einer Lese-Operation auf der MC13 und MC12 aktiviert wird.
Wie vorstehend dargelegt worden ist, ist die Speicherzelle MC12 näher an der Leseverstärkermatrix 160 als die Speicherzelle MC11, und sie hat daher eine andere RC-Kennlinie, die zu einer kürzeren Abfallzeit, die die MC12 benötigt, um eine entsprechende RM (Th) auf den assoziierten Bitleitungen zu erreichen, als die Abfallzeit führt, die die MC11 benötigt. Die Speicherzelle MC13 ist näher an der Leseverstärkermatrix 160 als die Speicherzelle MC12, aber weiter von der Leseverstärkermatrix 160 entfernt als die Speicherzelle MC14. Wie 5 zu entnehmen ist, sinkt daher eine Lesespanne RM, die mit der Speicherzelle MC12 assoziiert ist, in einem Zeitraum T2, der kürzer als der Zeitraum T1 ist, von dem hohen Spannungspegel Vdd auf einen Pegel unter dem Schwellenwert Th ab. Eine Lesespanne RM, die mit der Speicherzelle MC13 assoziiert ist, sinkt in einem Zeitraum T3, der kürzer als der Zeitraum T1 und T2 ist, von dem hohen Spannungspegel Vdd auf einen Pegel unter dem Schwellenwert Th ab. Der Zeitraum T3 ist kürzer als der Zeitraum T2, aber länger als ein Zeitraum T4, in dem eine Lesespanne RM, die mit der Speicherzelle MC14 assoziiert ist, von dem hohen Spannungspegel Vdd auf einen Pegel unter dem Schwellenwert Th sinkt.
Bei anderen Ansätzen werden die Impulsdauern der Wortleitungssignale so eingestellt, dass sie gleich der längsten Impulsdauer eines Wortleitungssignals, z. B. der Impulsdauer PW5, sind, um einwandfreie Lese-Operationen der Speicherzellen eines Speicherbausteins zu gewährleisten. Das kann zu einem unnötig hohen Energieverbrauch durch den Speicherbaustein führen. Bei Ausführungsformen der vorliegenden Erfindung sind Impulsdauern (PW6, PW7, PW8) der Wortleitungssignale WLS, die mit den Speicherzellen MC12, MC14, MC14 assoziiert sind, Dauern, die im Wesentlichen gleich den Zeiträumen T2, T3, T4 oder nur geringfügig länger als diese sind, die jede MC zum Erreichen der Schwellenspannung benötigt. Daher sind bei diesen Ausführungsformen die Impulsdauern PW6 bis PW8 kürzer als die Impulsdauer PW5, und dadurch wird der Energieverbrauch für den Speicherbaustein 100 gesenkt, ohne fehlerhafte Lese-Operationen der Speicherzellen MC des Speicherbausteins 100 zu verursachen.
6 ist ein Ablaufdiagramm, das ein beispielhaftes Verfahren 600 für Lese-Operationen auf einer Leitung von Speicherzellen (z. B. MC11 bis MC14) gemäß einigen Ausführungsformen zeigt. Das Verfahren 600 wird nun zum besseren Verständnis unter weiterer Bezugnahme auf die 1 bis 5 beschrieben. Es ist klar, dass das Verfahren 600 auch für andere Strukturen als diejenigen verwendet werden kann, die in den 1 bis 4 gezeigt sind. Weiterhin ist klar, dass weitere Schritte vor, während und nach dem Verfahren 600 vorgesehen werden können und dass einige der nachstehend beschriebenen Schritte bei einer alternativen Ausführungsform des Verfahrens 600 ersetzt oder weggelassen werden können.
Wenn eine externe Schaltung eine Lese-Operation anfordert, kann sie eine Lese-Adresse bereitstellen, die einer Nummer von Speicherzellen in einer Speicherzellenmatrix entspricht. In einem beispielhaften Schritt 610 empfängt der Adressgenerator 120 ein Eingangsadresssignal ADDR, um die Spalten- und Zeilenadressen CAS und RAS der Speicherzelle MC11 zu erzeugen, die gelesen werden soll. Der Bitleitungswähler 150 empfängt die Spaltenadresse CAS, um das Datenleitungspaar (DL1, DLB1) mit dem lokalen Bitleitungspaar (LBL1, LBLB1) zu verbinden.
Dann empfängt im Schritt 620 der Taktgeber 130 ein Eingangstaktsignal(CLK)-Zeitzeichen, um ein Ausgangstaktsignal CS zu erzeugen. Das Signal CLK kann in einer externen Schaltung abgeleitet werden, die von der ersten Energieversorgungsdomäne gespeist wird, und das Ausgangstaktsignal CS wird von dem Taktgeber 130 auf Grund einer Energieversorgungsdomäne des Speicherbausteins 100 erzeugt. Das Ausgangstaktsignal CS hat eine Amplitude, z. B. erster Netzspannungspegel (Vdd) - zweiter Netzspannungspegel (Vss).
Im Schritt 630 empfängt der Taktgeber 130 das Zeilenadresssignal RAS, auf Grund dessen der Taktgeber 130 ein Ausgangstaktsignal CS mit einer Impulsdauer PW1 erzeugt, die für die bestimmungsgemäße Wortleitung eingestellt ist. Der Wortleitungstreiber 140 empfängt das Ausgangstaktsignal CS mit der eingestellten Impulsdauer und erzeugt ein Wortleitungssignal WLS, das eine Impulsdauer hat, die auf der Impulsdauer des Taktsignals CS beruht. Daher hat das Wortleitungssignals WLS für die bestimmungsgemäße Wortleitung von Speicherzellen eine Impulsdauer PW5, die der Impulsdauer PW1 des Ausgangstaktsignals CS entspricht, z. B. gleich dieser ist. Diese Impulsdauer PW5 ist so konzipiert, dass sie eine entsprechende Zeitspanne zum Entwickeln der Lesespanne auf den assoziierten Bitleitungen ermöglicht.
Im Schritt 640 empfängt der Wortleitungstreiber 140 das Zeilenadresssignal RAS, um die Wortleitung WL1 mit dem Wortleitungssignal WLS anzusteuern, das die Impulsdauer hat, die auf Grund des Zeilenadresssignals RAS als ein Ergebnis der eingestellten Impulsdauer des Taktsignals CS eingestellt worden ist. Bei Aktivierung des Signals WL1 sendet die MC11 ihren gespeicherten Inhalt an das komplementäre Bitleitungspaar LBL1, LBLB1, und die Spannungsdifferenz zwischen den komplementären Datenleitungen entwickelt sich zu einer Schwellenspannung hin.
Im Schritt 650 wird das Leseverstärker-Aktivierungssignal an der abfallenden Flanke des Wortleitungssignals WL1 aktiviert, sodass der Leseverstärker SA die Spannungsdifferenz verstärkt, damit der Inhalt der Speicherzelle, der im Schritt 660 auf Grund der Spannungsdifferenz abgetastet werden soll, abgetastet werden kann. Wenn zum Beispiel eine Schwellenspannung überschritten wird, wird ein Bitwert 1 auf den Bitleitungen abgetastet, der angibt, dass ein Bitwert 1 in der Speicherzelle ist, und wenn die Spannung nicht den Schwellenwert überschreitet, wird ein Bitwert 0 auf den Bitleitungen abgetastet. Wenn also keine entsprechende Zeitdauer verstreicht, sodass sich die relevanten Spannungen auf den Bitleitungen nicht entwickeln können, kann bei einer Abtastung auf den Bitleitungen fehlerhaft eine 0 abgetastet werden. Durch Aktivieren des Wortleitungssignals für eine zu lange Zeitdauer können sich jedoch die Spannungen mehr als nötig entwickeln, und es wird zusätzliche Energie zum Aktivieren der Wortleitung länger als die Zeit aufgewendet, die zum Entwickeln der Schwellenspannung nötig ist, sodass Energie vergeudet wird. Daher wird bei einigen Ausführungsformen die Impulsdauer des Wortleitungssignals (und somit der Zeitraum, in dem es aktiviert ist) für jede Wortleitung angepasst.
Dadurch werden die Daten, die in der Speicherzelle MC11 gespeichert sind, im Schritt 660 auf dem lokalen Bitleitungspaar LBL1, LBLB1 abgetastet, und das abgetastete Signal wird für das Datenleitungspaar DL1, DLB1 bereitgestellt. Anschließend verbindet im Schritt 670 die Ausgangsmatrix 170 das globale Bitleitungspaar GBL1, GBLB1 mit dem Datenleitungspaar DL1, DLB1, sodass der niedrige Spannungspegel von der Datenleitung an eine globale Bitleitung GBL1 oder GBLB1 gesendet wird, wodurch die komplementären Datenbits aus der Speicherzelle MC11 gelesen werden.
Da die Lese-Operationen auf den Speicherzellen MC12, MC13 und MC14 denen ähnlich sind, die vorstehend für die Speicherzelle MC11 beschrieben worden sind, erfolgt der Kürze halber keine detaillierte Beschreibung, mit Ausnahme der Bemerkung, dass für jede Lese-Operation ein angepasstes Signal CS verwendet wird, das auf Grund der Zeilenadresse der zu lesenden Speicherzelle erzeugt wird, die in dem Signal RAS angegeben ist. Das angepasste Signal CS hat eine Impulsdauer, die die Impulsdauer der Wortleitung bestimmt, die proportional zu der Zeitdauer, die für die Entwicklung der Lesespanne erforderlich ist, auf Grund der Länge (RC-Kennlinie) der Bitleitungen konzipiert wird, die mit jeder Speicherzelle MC12, MC13 oder MC14 assoziiert sind. Da sich jede Wortleitungs-Impulsdauer ändert, ändert sich auch die Zeitdauer, bevor jedes Signal SAE aktiviert wird, wodurch die Zeit, die zum Aktivieren des Signals SAE für jede Lese-Operation benötigt wird, dadurch minimiert wird, dass gewährleistet wird, dass es erst dann aktiviert wird, wenn ausreichend Zeit für die Entwicklung der Lesespanne vor der Abtastung verstrichen ist.
Es wird zwar beispielhaft beschrieben, dass der Speicherbaustein 100 Wortleitungssignale erzeugt, die veränderliche Impulsdauern während der Lese-Operationen auf seinen Speicherzellen MC haben, aber nach dem Lesen der vorliegenden Erfindung dürfte klar sein, dass der Speicherbaustein 100 solche Wortleitungssignale auch während Schreiboperationen auf dessen Speicherzellen MC erzeugen kann. Es wird zwar beispielhaft beschrieben, dass der Speicherbaustein 100 eine veränderliche Wortleitungs-Impulsdauer dadurch erzeugt, dass er (I) die Impulsdauer einer Wortleitung an die Impulsdauer des Signals CS bindet und (II) das Signal auf Grund der adressierten Wortleitung ändert, aber die Wortleitungs-Impulsdauer kann in jeder geeigneten Weise geändert werden.
Wie in einem Adressierungsschema 700 für verschiedene Ausführungsformen, das in 7 dargestellt ist, gezeigt ist, kann eine Speichermatrix 256 Wortleitungen aufweisen, die von 256 Wortleitungstreibern, z. B. einem Wortleitungstreiber 702, angesteuert werden. Jeder Wortleitungstreiber, z. B. 702, wird einzeln unter Verwendung einer Acht-Bit-Adresse XA<0:7> adressiert. Die 256 Wortleitungstreiber sind in acht Gruppen, z. B. einer Gruppe 704, organisiert, die jeweils 32 Wortleitungstreiber, z. B. 702, zum Ansteuern von 32 Wortleitungen umfassen und in Untergruppen, z. B. einer Untergruppe 706, organisiert sind. Zwar können auch Spalten, oder einzelne Bitleitungen, einer Speichermatrix adressierbar sein, aber zur Erläuterung wird unterstellt, dass jede Speicherzelle, die mit einer bestimmten Wortleitung assoziiert ist, den gleichen Abstand von einem entsprechenden Leseverstärker hat, sodass die Länge einer gegebenen Bitleitung für jede Speicherzelle, die mit einer bestimmten Wortleitung assoziiert ist, gleichgroß ist. Zur einfachen beispielhaften Erläuterung wird weiterhin unterstellt, dass jede Speicherzelle, die mit jeder Wortleitung in einer Gruppe von Wortleitungen, z. B. in der Gruppe 704, assoziiert ist, im Wesentlichen den gleichen Abstand von dem jeweiligen Leseverstärker hat, sodass jede Gruppe, z. B. die Gruppe 704, der gleichen Wortleitungs-Impulsdauer entspricht. Alternativ kann sich der Abstand zwischen Speicherzellen, die mit einer Gruppe von Wortleitungen, z. B. der Gruppe 704, assoziiert sind, und einem jeweiligen Leseverstärker ändern, aber diese Änderungen sind akzeptabel, wenn ein Bereich von Abständen Anstiegszeiten innerhalb einer assoziierten Wortleitungs-Impulsdauer hat.
Zunächst kann eine Vordecodierungsregel für eine Adresse XA verwendet werden, um sie in drei beispielhafte Unteradressen PAX, PBX und PCX wie folgt zu zerlegen: XA<0:1> → PAX<0:3>, XA<2:4>→PBX<0:7> und XA<5:7>→PCX<0:7>. Auf diese Weise entsprechen die drei höchstwertigen Bits der Adresse XA (d. h. XA<5:7>) einer der acht adressierbaren Wortleitungsgruppen, die mit der Unteradresse PCX adressierbar sind. Jede der acht Wortleitungstreibergruppen, die mit einem Bit von PCX adressierbar sind, z. B. die Gruppe 704, umfasst acht unteradressierbare Wortleitungstreiber-Untergruppen, z. B. die Untergruppe 706, die jeweils einzeln mit den zweiten drei höchstwertigen Bits von XA adressierbar sind, wenn sie zu einem der acht Bits von PBX decodiert werden. Jede Untergruppe, die mit PBX adressierbar ist, z. B. die Untergruppe 706, umfasst vier adressierbare Wortleitungstreiber, z. B. den Wortleitungstreiber 702, die jeweils mit den zwei niedrigstwertigen Bits von XA adressierbar sind, wenn sie zu einem der vier Bits von PAX decodiert werden. Auf diese Weise umfasst jede der acht Gruppen von Wortleitungen, die mit PCX adressiert werden, 32 Wortleitungstreiber zum Ansteuern von 32 Wortleitungen. Und da XA<5:7>→PCX<0:7> drei Bits von XA auf eines der acht Bits von PCX mappt, kann jedes einzelne Bit von PCX zum Adressieren einer einzigen Gruppe, z. B. der Gruppe 704, von Wortleitungstreibern verwendet werden, die der gleichen Wortleitungs-Impulsdauer entsprechen.
Bei erläuternden Beispielen kann bei einigen Ausführungsformen jedes Bit von PCX an acht verschiedene Transistoren (die z. B. in 11 gezeigt sind) gebunden werden, und wenn XA<5:7>=<011> ist, können PCX<3>=<00001000> und ein vierter der acht Transistoren aktiviert werden, sodass die Impulsdauer eine Länge L4 hat. Oder wenn XA<5:7>=<101> ist, können PCX<5>=<00100000> und ein sechster der acht Transistoren aktiviert werden, sodass die Impulsdauer eine Länge L6 hat. Oder wenn XA<5:7>=<000> ist, können PCX<0:7>=<00000001> und ein erster der acht Transistoren aktiviert werden, sodass die Impulsdauer eine Länge L1 hat, oder wenn XA<5:7>=<111> ist, können PCX<0:7>=<10000000> und ein achter der acht Transistoren aktiviert werden, sodass die Impulsdauer eine Länge L8 hat.
Bei diesem erläuternden Beispiel wird, wie vorstehend dargelegt worden ist, unterstellt, dass in jeder Wortleitungsgruppe, die mit PCX adressiert ist, z. B. die Gruppe 704, jede Wortleitung in jeder Untergruppe, z. B. der Untergruppe 706, im Wesentlichen den gleichen Abstand von einem jeweiligen Leseverstärker hat. Daher kann das Speicherbaustein-Organisationsschema von 8 verwendet werden, um eine veränderliche Impulsdauer zu erzeugen, sodass jede Gruppe, z. B. die Gruppe 704, eine spezifische Impulsdauer hat, die an den Abstand zwischen den einzelnen Speicherzellen angepasst ist, die in einer Wortleitungsgruppe, z. B. der Gruppe 704, adressierbar sind. Da der Abstand in Zusammenhang mit der Zeitdauer steht, die zum Entwickeln von Bitleitungsspannungen in der Lesespanne benötigt wird, bedeutet hier „im Wesentlichen der gleiche Abstand“, dass jede Speicherzelle in einer Wortleitungstreibergruppe, z. B. der Gruppe 704, mit einem Wortleitungsimpuls adressiert werden kann, der eine einzelne Impulsdauer hat, die ausreichend ist, um für ausreichend Zeit zum Entwickeln der Bitleitungsspannungen für eine einwandfreie Speicheroperation zu sorgen.
8 zeigt ein Organisationsschema für einen Speicherbaustein, der acht Wortleitungstreibergruppen 810 bis 817 hat, die jeweils (wie die Gruppe 704) mit einem Bit von PCX<7> - PXC<0> adressiert werden. Jede Gruppe 810 bis 817 umfasst 32 Wortleitungen (nicht dargestellt), die mit Bits PBX und PAX in ähnlicher Weise wie bei dem Adressierungsschema 700 unteradressiert werden. Jede Wortleitungsgruppe 810 bis 817 wird mit einem Bit von PCX<7>-PCX<0> mit dem Wortleitungstreiber 804 adressiert. Jede Gruppe von Wortleitungen 810 bis 817, die mit einem jeweiligen Adressbit PCX<7>-PXC<0> assoziiert ist, ist in aufsteigender Reihenfolge von PCX zunehmend weiter von Multiplex- und Leseverstärkungs(SA)-Komponenten 806 entfernt. Das heißt, dass die Gruppe 810, die mit dem Bit PCX<0> adressiert wird, näher an den Multiplex- und SA-Komponenten 806 als die Gruppe 813 ist, die mit PCX<3> adressiert wird. Daher benötigt jede der einzelnen Wortleitungen in der Wortleitungsgruppe 813, die mit PCX<3> adressiert (und mit PBX und PAX unteradressiert) wird, mehr Zeit zum Entwickeln der Lesespanne bei den Multiplex- und SA-Komponenten 806 als die Wortleitungen der Gruppen 810 bis 812, die jeweils mit PCX<0>, PCX<1> oder PCX<2> adressiert sind.
Ein Steuerblock 802 kann die externen Eingangssignale (z. B. CLK oder ADDR) empfangen und die internen Taktsignale (z. B. CS oder GCKP) und das Leseverstärker-Aktivierungssignal SAE erzeugen. Somit ist in diesem erläuternden Beispiel der Steuerblock 802 in der Lage, ein Speicherbaustein-internes Taktsignal (GCKP) zu erzeugen, das eine von acht verschiedenen Impulsdauern hat (wobei jede der acht verschiedenen Impulsdauern mit jeder der acht PCX-adressierbaren Gruppen 810 bis 817 assoziiert ist). Der Steuerblock 802 ist außerdem so konfiguriert, dass er ein Leseverstärker-Aktivierungssignal SAE nach einer von acht Zeitdauern aktiviert (in einem Beispiel durch Aktivieren von SAE an der abfallenden Flanke des Wortleitungssignals), die jeweils mit jeder der acht Gruppen 810 bis 817 assoziiert sind.
Ein Organisationsschema zum Adressieren von Gruppen von Wortleitungen, um die Länge eines Wortleitungsimpulses anpassen zu können und ein entsprechendes Signal SAE zum richtigen Zeitpunkt aktivieren zu können, wird nachstehend unter Bezugnahme auf 8 für acht Wortleitungsgruppen beschrieben, die entsprechende Wortleitungs-Untergruppen eines Wortleitungstreiber-Organisationsschemas haben. Ausführungsformen, die in 8 gezeigt sind, sollen jedoch nicht beschränkend sein, und ein solches Organisationsschema kann viele Formen annehmen, die jede Anzahl von Gruppen und Untergruppen (oder keine Gruppen) haben, sodass jede Anzahl von Wortleitungs-Impulsdauern und zugehörigen Adressierungsschemata entsteht.
9 zeigt eine Gruppe von Zeitsignalen gemäß einigen Ausführungsformen der vorliegenden Erfindung, um eine variable Zeitsteuerung darzustellen. Das Signal CLK ist ein extern abgeleitetes Taktsignal. Das Signal GCKP ist ein Taktsignal, das für die Steuerung des Betriebs des Speicherbausteins erzeugt wird, und es kann mit einer geeigneten Schaltung, zum Beispiel mit dem Steuerblock 802 oder dem Taktgeber 130, oder mit einer Schaltung in dem Wortleitungstreiber 140 erzeugt werden. Zum Beispiel kann GCKP in Reaktion auf eine ansteigende Flanke eines extern erzeugten Taktsignals CLK erzeugt werden. Auf Grund von GCKP werden neben anderen Steuersignalen die Wortleitungs- und SAE-Signale abgeleitet. Bei einigen Ausführungsformen wird die Wortleitung WL von dem Signal GCKP abgeleitet, sodass die Impulsdauer der WL auf der Impulsdauer des Signals GCKP beruht. Das Signal SAE wird mit der abfallenden Flanke des WL-Signals synchronisiert, sodass die Leseverstärker aktiviert werden, nachdem ausreichend Zeit für die Entwicklung der entsprechenden Lesespanne verstrichen ist, sodass eine einwandfreie Lese-Operation zum richtigen Zeitpunkt gewährleistet wird. Bei dieser Konfiguration wird nicht nur die Energie verringert, die durch zu lange Wortleitungsimpulse verbraucht wird, sondern auch die Zeitspanne minimiert, in der die Leseverstärker aktiviert sind, wodurch ebenfalls Energie gespart wird. Die Impulsdauer der Signals GCKP wird durch PCX<0:7> definiert, wie in 10 gezeigt ist.
11 zeigt eine Schaltung zum Erzeugen eines Taktsignals GCKP 1002 mit einer veränderlichen Impulsdauer auf Grund einer Adresse, die in eines von acht Signalen PCX<7>-PCX<0> decodiert wird. Ein Signal PCHB 1004 steuert die Impulsdauer von GCKP 1002, nachdem ein Signal CLK 1010 aktiviert worden ist. Wenn CLK 1010 High ist, wird ein Signal CKPB 1008 durch einen Transistor 1020 auf Low gezogen, wodurch DELAY_OUT durch einen Transistor 1022 und ein Verzögerungselement 1024 auf High gezogen wird, sodass ein Transistor 1026, der PCHB 1004 auf High zieht, ausgeschaltet wird und PCHB 1004 durch einen Transistor 1028 und einen von mehreren Transistoren T0 bis T7 entladen wird, die jeweils einzeln mit einem der Bits PCX<0:7> 1012 adressiert werden und jeweils unterschiedliche W/L-Konfigurationen haben und daher unterschiedliche effektive RC-Konstanten haben, was zu unterschiedlichen Entladungszeiten führt. In ähnlicher Weise wird, wenn CKPB 1008 auf Low gezogen wird, GCKP 1002 durch einen Transistor 1030 auf Vdd hochgezogen, sodass die ansteigende Flanke des Taktsignals GCKP 1002 entsteht. Die W/L-Konfiguration jeder der Transistoren T0 bis T7 ist so konzipiert, dass eine andere Entladungszeit auf PCHB 1004 entsteht, sodass GCKP 1002 High bleiben kann. Durch die veränderlichen W/L-Konfigurationen der Transistoren T0 bis T7 entstehen effektiv unterschiedliche Entladungsgefälle für PCHB 1004, sodass sich der Zeitpunkt ändert, bevor CKPB 1008 durch einen Transistor 1032 wieder auf High gezogen wird und dadurch GCKP 1002 auf Low gezogen wird. Die veränderlichen Gefälle und die resultierenden veränderlichen Signale PCHB 1004 und GCKP 1002 sind in 12 gezeigt.
13 zeigt eine weitere Ausführungsform einer Schaltung zum Erzeugen eines Signals GCKP 1302 mit veränderlicher Impulsdauer. Wenn ein CLK 1310 auf High gezogen wird, wird ein CKPB 1308 durch einen Transistor 1320 auf Low gezogen, wodurch wiederum ein Pull-up-Transistor 1332 eingeschaltet wird, der eines von acht Verzögerungselementen (Delay Element<0> bis Delay Element<7>) zuführt. Jedes der acht Verzögerungselemente (Delay Element<0> bis Delay Element<7>) verzögert das Signal entsprechend einer von acht verschiedenen Zeitdauern durch einen 8:1-Multiplexer 1342 auf DELAY_OUT 1340, und anschließend schaltet das High-Signal auf DELAY-OUT 1340 einen Pull-down-Transistor 1328 ein, sodass PCHB 1304 auf Low gezogen wird, wodurch CKPB 1308 durch den Transistor 1332 wieder auf High gezogen wird, wodurch wiederum GCKP durch den Transistor 1330 auf Vss heruntergezogen wird, sodass GCKP eine von acht Impulsdauern entsprechend den acht unterschiedlichen Verzögerungszeiten hat, die mit Delay Element<0> bis Delay Element<7> assoziiert sind, die mit PCX<0:7> 1312 adressiert werden.
Bei einer Ausführungsform weist ein Speicherbaustein mehrere Speicherzellen, mehrere Wortleitungen und einen Wortleitungstreiber auf. Die mehreren Speicherzellen umfassen eine erste und eine zweite Speicherzelle. Die mehreren Wortleitungen umfassen eine erste und eine zweite Wortleitung, die mit der ersten bzw. der zweiten Speicherzelle verbunden sind. Der Wortleitungstreiber ist so konfiguriert, dass er die erste und die zweite Wortleitung mit einem ersten bzw. einem zweiten Wortleitungssignal ansteuert, die veränderliche Impulsdauern haben.
Bei einer zusammenhängenden Ausführungsform umfasst ein Verfahren die folgenden Schritte: Erzeugen eines Ausgangstaktsignals und Empfangen einer Adresse einer Speicherzelle, um eine Impulsdauer des Ausgangstaktsignals einzustellen.
Bei einer weiteren zusammenhängenden Ausführungsform wird bei einem Verfahren eine Adresse einer ersten Speicherzelle empfangen. Es wird ein Ausgangstaktsignal erzeugt, das eine erste Impulsdauer hat, die mit der ersten Speicherzelle assoziiert ist. Außerdem wird eine Adresse einer zweiten Speicherzelle empfangen. Es wird ein Ausgangstaktsignal erzeugt, das eine zweite Impulsdauer hat, die mit der zweiten Speicherzelle assoziiert ist, wobei die zweite Impulsdauer von der ersten Impulsdauer, die mit der ersten Speicherzelle assoziiert ist, verschieden ist.
Bei einer weiteren zusammenhängenden Ausführungsform weist ein Speicherbaustein mehrere Speicherzellen und einen Taktgeber auf. Der Taktgeber ist so konfiguriert, dass er ein Ausgangstaktsignal erzeugt, dessen Impulsdauer sich mit einer Zeitspanne ändert, in der eine mit einer Speicherzelle assoziierte Lesespanne von einem hohen Spannungspegel unter einen Schwellenwert sinkt.
Bei einer weiteren zusammenhängenden Ausführungsform weist ein Speicherbaustein eine erste Speicherzelle mit einem ersten Abstand von einem ersten Leseverstärker auf. Der Speicherbaustein weist außerdem eine zweite Speicherzelle mit einem zweiten Abstand von einem zweiten Leseverstärker auf, wobei der zweite Abstand von dem ersten Abstand verschieden ist. Der Speicherbaustein weist weiterhin einen Taktgeber auf, der so konfiguriert ist, dass er ein Ausgangstaktsignal mit einer Impulsdauer selektiv erzeugt. Die Impulsdauer kann eine erste Taktsignal-Impulsdauer sein, die mit dem ersten Abstand assoziiert ist, oder sie kann eine zweite Taktsignal-Impulsdauer sein, die mit dem zweiten Abstand assoziiert ist.
Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims

Speicherbaustein mit: mehreren Speicherzellen, die eine erste und eine zweite Speicherzelle umfassen; mehreren Wortleitungen, die eine erste und eine zweite Wortleitung umfassen, die mit der ersten bzw. der zweiten Speicherzelle verbunden sind; und einem Wortleitungstreiber, der so konfiguriert ist, dass er die erste und die zweite Wortleitung mit einem ersten bzw. einem zweiten Wortleitungssignal ansteuert, die veränderliche Impulsbreiten haben.
Speicherbaustein nach Anspruch 1, der weiterhin eine Leseverstärkermatrix aufweist, wobei die zweite Speicherzelle näher an der Leseverstärkermatrix als die erste Speicherzelle ist, und die veränderlichen Impulsbreiten eine mit der ersten Speicherzelle assoziierte erste Impulsbreite umfassen, die länger als eine zweite Impulsbreite ist, die mit der zweiten Speicherzelle assoziiert ist.
Speicherbaustein nach Anspruch 1 oder 2, der weiterhin einen Taktgeber aufweist, der derart eingerichtet ist, dass er ein Ausgangstaktsignal mit einer Taktsignal-Impulsbreite erzeugt, wobei sich die Taktsignal-Impulsbreite abhängig von einer Adresse einer adressierten Speicherzelle ändert, wobei der Wortleitungstreiber weiterhin derart eingerichtet ist, dass er das Ausgangstaktsignal empfängt und die erste und die zweite Wortleitung mit dem ersten und dem zweiten Wortleitungssignal ansteuert, die Impulsbreiten haben, die sich proportional zu der Taktsignal-Impulsbreite ändern.
Speicherbaustein nach Anspruch 3, wobei der Taktgeber Folgendes aufweist: ein Taktmodul, das derart eingerichtet ist, dass es das Ausgangstaktsignal erzeugt; und einen Impulsbreitenregler, der derart eingerichtet ist, dass er die Adresse der Speicherzelle empfängt, um eine Impulsbreite des Ausgangstaktsignals einzustellen.
Speicherbaustein nach einem der vorhergehenden Ansprüche, wobei die erste Wortleitung mit einer ersten Gruppe von Zeilen von Speicherzellen assoziiert ist und die zweite Wortleitung mit einer zweiten Gruppe von Zeilen von Speicherzellen assoziiert ist, wobei die erste Gruppe von Zeilen von Speicherzellen verschieden von der zweiten Gruppe von Zeilen von Speicherzellen ist.
Speicherbaustein nach einem der vorhergehenden Ansprüche, wobei der Impulsbreitenregler Folgendes umfasst: einen Adressendecodierer, der derart eingerichtet ist, dass er eine Adresse einer Speicherzelle empfängt und (I) ein erstes Impulsbreiten-Steuersignal mit einer ersten Impulsbreite, die mit einem ersten Bereich von Abständen zu einem Leseverstärker assoziiert ist, erzeugt, wenn die Adresse mit der ersten Gruppe von Wortleitungen assoziiert ist, oder (II) ein zweites Impulsbreiten-Steuersignal mit einer zweiten Impulsbreite, die mit einem zweiten Bereich von Abständen zu dem Leseverstärker assoziiert ist, erzeugt, wenn die Adresse mit der zweiten Gruppe von Wortleitungen assoziiert ist.
Speicherbaustein nach Anspruch 1 oder 2, der weiterhin einen Taktgeber aufweist, der derart eingerichtet ist, dass er ein Ausgangstaktsignal erzeugt, wobei der Wortleitungstreiber weiterhin derart eingerichtet ist, dass er eine Wortleitung mit einem Wortleitungssignal ansteuert, dessen Impulsbreite sich mit einer Impulsbreite des Ausgangstaktsignals ändert.
Speicherbaustein nach einem der vorhergehenden Ansprüche, wobei der Wortleitungstreiber weiterhin derart eingerichtet ist, dass er eine Wortleitung mit einem Wortleitungssignal ansteuert, dessen Impulsbreite sich mit einer Adresse einer Speicherzelle ändert.
Speicherbaustein nach einem der Ansprüche 1 bis 7, wobei der Wortleitungstreiber weiterhin derart eingerichtet ist, dass er eine Wortleitung mit einem Wortleitungssignal ansteuert, dessen Impulsbreite sich mit einer Zeitspanne ändert, in der eine mit einer Speicherzelle assoziierte Lesespanne von einem hohen Spannungspegel auf einen Schwellenwert sinkt.
Speicherbaustein nach Anspruch 1 oder 2, der weiterhin einen Taktgeber aufweist, der derart eingerichtet ist, dass er ein Ausgangstaktsignal erzeugt, dessen Impulsbreite sich mit einer Zeitspanne ändert, in der eine mit einer Speicherzelle assoziierte Lesespanne von einem hohen Spannungspegel auf einen Schwellenwert sinkt.
Verfahren mit den folgenden Schritten: Empfangen einer Adresse einer ersten Speicherzelle; Erzeugen eines Ausgangstaktsignals mit einer ersten Impulsbreite, die mit der ersten Speicherzelle assoziiert ist; Empfangen einer Adresse einer zweiten Speicherzelle; und Erzeugen eines Ausgangstaktsignals mit einer zweiten Impulsbreite, die mit der zweiten Speicherzelle assoziiert ist, wobei die zweite Impulsbreite von der ersten Impulsbreite, die mit der ersten Speicherzelle assoziiert ist, verschieden ist.
Verfahren nach Anspruch 11, das weiterhin Folgendes umfasst: Empfangen des Ausgangstaktsignals an einem Wortleitungstreiber; Ansteuern einer ersten Wortleitung, die mit der ersten Speicherzelle verbunden ist, mit einem Wortleitungssignal, das eine erste Wortleitungs-Ansteuersignal-Impulsbreite hat, die mit der ersten Impulsbreite assoziiert ist; und Ansteuern einer zweiten Wortleitung, die mit der zweiten Speicherzelle verbunden ist, mit einem Wortleitungssignal, das eine zweite Wortleitungs-Ansteuersignal-Impulsbreite hat, die mit der zweiten Impulsbreite assoziiert ist.
Verfahren nach Anspruch 11 oder 12, das weiterhin Folgendes umfasst: Empfangen einer Adresse einer Speicherzelle; wenn die Adresse der Speicherzelle mit einer ersten Gruppe von Wortleitungen, deren Abstände zu einem jeweiligen Leseverstärker innerhalb eines ersten Bereichs von Abständen liegen, assoziiert ist, Erzeugen eines ersten Wortleitungsimpulses mit einer ersten Impulsdauer, die mit dem ersten Bereich von Abständen assoziiert ist; und wenn die Adresse der Speicherzelle mit einer zweiten Gruppe von Wortleitungen, deren Abstände zu einem jeweiligen Leseverstärker innerhalb eines zweiten Bereichs von Abständen liegen, assoziiert ist, Erzeugen eines zweiten Wortleitungsimpulses mit einer zweiten Impulsdauer, die mit dem zweiten Bereich von Abständen assoziiert ist.
Verfahren nach einem der Ansprüche 11 bis 13, das weiterhin das Ansteuern einer mit einer Speicherzelle verbundenen Wortleitung mit einem Wortleitungssignal umfasst, dessen Impulsbreite sich mit einer Zeitspanne ändert, in der eine mit der Speicherzelle assoziierte Lesespanne von einem hohen Spannungspegel auf einen Schwellenwert sinkt.
Verfahren nach einem der Ansprüche 11 bis 14, das weiterhin das Erzeugen des Ausgangstaktsignals umfasst, dessen Impulsbreite sich mit einer Zeitspanne ändert, in der eine mit einer Speicherzelle assoziierte Lesespanne von einem hohen Spannungspegel auf einen Schwellenwert sinkt.
Speicherbaustein mit: einer ersten Speicherzelle mit einem ersten Abstand von einem ersten Leseverstärker; einer zweiten Speicherzelle mit einem zweiten Abstand von einem zweiten Leseverstärker, wobei der zweite Abstand von dem ersten Abstand verschieden ist; und einem Taktgeber, der derart eingerichtet ist, dass er selektiv ein Ausgangstaktsignal mit einer Impulsdauer erzeugt, die entweder eine erste Taktsignal-Impulsdauer, die mit dem ersten Abstand assoziiert ist, oder eine zweite Taktsignal-Impulsdauer ist, die mit dem zweiten Abstand assoziiert ist.
Speicherbaustein nach Anspruch 16, wobei der Taktgeber weiterhin derart eingerichtet ist, dass er ein Ausgangstaktsignal, das entweder die erste Taktsignal-Impulsdauer oder die zweite Taktsignal-Impulsdauer hat, in Abhängigkeit einer Adresse einer Speicherzelle erzeugt.
Speicherbaustein nach Anspruch 16 oder 17, der weiterhin Folgendes aufweist: einen ersten Wortleitungstreiber, der derart eingerichtet ist, dass er eine erste Wortleitung, die mit der ersten Speicherzelle verbunden ist, mit einem ersten Wortleitungssignal ansteuert, das eine erste Wortleitungs-Impulsdauer hat, die mit der ersten Taktsignal-Impulsdauer assoziiert ist; und einen zweiten Wortleitungstreiber, der derart eingerichtet ist, dass er eine zweite Wortleitung, die mit der zweiten Speicherzelle verbunden ist, mit einem zweiten Wortleitungssignal ansteuert, das eine zweite Wortleitungs-Impulsdauer hat, die mit der zweiten Taktsignal-Impulsdauer assoziiert ist.
Speicherbaustein nach Anspruch 18, wobei die erste Taktsignal-Impulsdauer mit einer ersten Gruppe von Speicherzellen assoziiert ist, deren Abstand von einem Leseverstärker jeweils innerhalb eines ersten Bereichs von Abständen liegt, und die zweite Taktsignal-Impulsdauer mit einer zweiten Gruppe von Speicherzellen assoziiert ist, deren Abstand von dem Leseverstärker jeweils innerhalb eines zweiten Bereichs von Abständen liegt, wobei die erste Gruppe mit einem ersten Wert eines oder mehrerer Bits einer Speicherzellenadresse assoziiert ist und die zweite Gruppe mit einem zweiten Wert des einen oder der mehreren Bits der Speicherzellenadresse assoziiert ist.
Speicherbaustein nach einem der Ansprüche 16 bis 19, wobei der Taktgeber Folgendes aufweist: ein Taktmodul, das derart eingerichtet ist, dass es das Ausgangstaktsignal erzeugt; und einen Impulsbreitenregler zum Empfangen einer Adresse einer Speicherzelle, um das Ausgangstaktsignal selektiv zu erzeugen.