CN108735256B - 存储器件及其工作方法 - Google Patents

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Abstract

本发明的实施例提供了存储器件及其工作方法。存储器件包括多个存储器单元、多根字线和字线驱动器。字线分别连接至存储器单元。字线驱动器被配置为分别利用具有变化的脉冲宽度的字线信号驱动字线。

Description

存储器件及其工作方法
技术领域
本发明的实施例总体涉及电子电路领域，更具体地，涉及存储器件及其工作方法。
背景技术
存储器件的存储器单元的典型读操作包括将数据线对连接到连接至存储器单元的局部位线对。连接到存储器单元的字线由字线信号驱动，从而通过局部位线将存储在存储器单元中的数据位传送到数据线，由此从存储器单元读取数据位。存储器件可以具有根据应用连接到单根位线或互补位线的存储器单元。
发明内容
根据本发明的一个方面，提供了一种存储器件，包括：多个存储器单元，包括第一存储器单元和第二存储器单元；多根字线，包括分别连接至所述第一存储器单元和所述第二存储器单元的第一字线和第二字线；以及字线驱动器，被配置为利用具有变化的脉冲宽度的第一字线信号和第二字线信号分别驱动所述第一字线和所述第二字线。
根据本发明的另一个方面，提供了一种存储器件的工作方法，包括：接收第一存储器单元的地址；产生具有与所述第一存储器单元相关联的第一脉冲宽度的输出时钟信号；接收第二存储器单元的地址；以及产生具有与所述第二存储器单元相关联的第二脉冲宽度的所述输出时钟信号，所述第二脉冲宽度不同于与所述第一存储器单元相关联的第一脉冲宽度。
根据本发明的又一个方面，提供了一种存储器件，包括：第一存储器单元，与第一感测放大器相距第一距离；第二存储器单元，与第二感测放大器相距第二距离，所述第二距离不同于所述第一距离；以及时钟生成器，被配置为选择性地产生具有以下的脉冲持续时间的输出时钟信号：与所述第一距离相关联的第一时钟信号脉冲持续时间；或者与所述第二距离相关联的第二时钟信号脉冲持续时间。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是示出根据一些实施例的示例性存储器件的示意图。
图2是示出根据一些实施例的存储器单元阵列与感测放大器阵列之间的示例性相对位置的示意图。
图2a和图2b示出了与置位字线相关联并且与在互补位线对上产生位线(BL)和反相位线(BLB)电压相关联的功耗。
图3是示出根据一些实施例的示例性时钟生成器的示意图。
图4是示出根据一些实施例的示例性感测放大器阵列的示意图。
图5是示出根据一些实施例的与对存储器单元进行读操作相关联的示例性信号的时序图。
图6是示出根据一些实施例的对存储器单元进行读操作的示例性方法的流程图。
图7示出了根据本发明的一个字线(WL)寻址方案。
图8示出了根据本发明的可单独寻址的字线单元。
图9示出了根据本发明在存储器应用程序中驱动字线时使用的各种信号。
图10示出了根据本发明在存储器应用程序中驱动字线时使用的各种信号。
图11示出了可用于产生变化宽度时钟脉冲的电路的各种实施例。
图12示出了根据本发明在存储器应用程序中驱动字线时使用的各种信号。
图13示出了可用于产生变化宽度时钟脉冲的电路的各种实施例。
具体实施方式
以下公开内容提供了用于实现所提供的主题的不同特征的许多不同实施例或实例。下面描述了组件和布置的特定实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。
传统的存储器件包括存储器单元阵列和字线驱动器。字线驱动器被配置为在对存储器单元进行读操作期间用字线信号驱动连接到存储器单元阵列的存储器单元的字线。为了确保对存储器单元阵列的存储器单元进行适当的读操作，由字线驱动器产生的字线信号的脉冲宽度被制定为一致的，这将在下面进行解释。这可能导致传统的存储器件的不必要的高功耗。通常为了确保从存储器单元阵列的准确读取，字线的脉冲宽度在持续时间上必须比位线的上升时间或互补位线对(例如，BTL/BLB)的上升时间更长。该读裕度，即，位线上检测到的电压差，在与将存储器单元连接到感测放大器的线路的长度成比例的时间段内产生。这是因为每根位线都有其自身的电阻和电容(RC)特性，这些特性基于线路的长度而不同。
图1是示出了根据一些实施例的示例性存储器件100的示意图。本文描述的系统和方法包括存储器件，例如图1中的存储器件100，被配置为生成具有变化的脉冲宽度的字线信号。图1的存储器件100包括存储器单元阵列110、字线驱动器140、位线选择器150、地址生成器120、时钟生成器130、感测放大器阵列160和输出阵列170。当期望读取存储器单元阵列110的存储器单元(MC)时，位线选择器150将数据线对(例如，数据线对(DL1、DLB1))连接至局部位线对(例如，局部位线对(LBL1、
LBLB1))，该局部位线对连接到存储器单元(MC)。然后，字线驱动器140利用字线信号(WLS)驱动连接到存储器单元(MC)的字线(例如，字线(WL1))。字线信号具有随着存储器单元(MC)的地址而变化的脉冲宽度，由此字线驱动器140产生具有变化的脉冲宽度的字线信号。如将在下面显而易见的，这样的实施方式降低了存储器件100的功耗而不会引起对存储器件100的存储器单元的不正确的读操作。
地址生成器120基于输入信号ADDR确定要激活哪个字线驱动器。时钟生成器130接收时钟信号(CLK)作为输入，例如，来自于存储器件100外部的计算机进程且负责使利用存储器件100的处理装置的各种组件同步的时钟信号。还将地址生成器120的输出信号(RAS)提供给时钟生成器130，进一步如下所述，时钟生成器130基于CLK和RAS信号生成内部时钟信号CS。感测放大器阵列160包括感测放大器的阵列，每个感测放大器均连接至相应的位线对，并且用于放大在位线上感测到的电压差。将表示存储在每个相应的存储器单元中的位的放大的感测信号发送到输出阵列170，该输出阵列170将感测到的存储器单元的内容传输到外部处理电路。示例性存储器件100可以是随机存取存储器(RAM)件，例如静态RAM(SRAM)或动态RAM(DRAM)、只读存储器(ROM)件或其他类型的存储器件。
存储器单元阵列110包括多个存储器单元，例如，图2的以行和列的阵列排列的存储器单元(MC)。如图1所示，存储器单元(MC)连接在第一电源端子180和第二电源端子190之间。第一电源端子180用于接收第一电源电压(Vdd)，例如，0.3V或0.5V。应当理解，所示的电压仅用于示例性的目的，并且Vdd可以是用于存储器应用程序并且保持在本发明的范围内的任何合适的电压。第二电源端子190用于接收具有比第一电源电压(Vdd)低的电平的第二电源电压(Vss)，例如，0V、-0.3V或-0.5V。存储器单元(MC)被配置为在其中存储数据的互补位‘1’和‘0’。应该理解，所示的电压仅用于示例性的目的，并且Vss可以是用于存储器应用程序并且保持在本发明的范围内的任何合适的电压。
每个存储器单元(MC)均被分配有指示其在阵列中的位置的行地址和列地址。地址生成器120被配置为接收输入地址信号(ADDR)以生成存储器单元(MC)的列和行地址(CAS，RAS)。
在实施例中，时钟生成器130基于由外部处理装置提供的外部接收到的时钟信号(CLK)而产生时钟信号(例如，CS)。时钟生成器130还连接至地址生成器120并且接收地址生成器120的RAS信号。所生成的时钟信号(CS)的振幅可以对应于输入时钟信号(CLK)的振幅，例如与输入时钟信号(CLK)的振幅相等。并且，如下面详细解释的，时钟生成器130还被配置为基于接收的行地址(RAS)来调整输出时钟信号(CS)的脉冲宽度。因此，输出时钟信号(CS)具有随着存储器单元(MC)的行地址(RAS)而变化的脉冲宽度。
通常，将每个存储器单元(例如，存储器单元阵列110内的MC)连接至感测放大器阵列中的相应感测放大器的每根线路的线路长度是不同的(例如，随着感测放大器与特定存储器单元之间的距离的增加而增长)。随着线路长度的增加，线路的RC特性增加。因此，在每根位线上产生(develop)位线信号所需的时间量是不同的。因此，使用单个字线脉冲宽度(例如，字线脉冲宽度足够长以确保对于距离其对应的感测放大器最远的那些存储器单元的有效读裕度)的系统消耗过度的功率来驱动具有短位线长度的存储器单元。通过基于特定字线的对应位线的长度来调整字线脉冲宽度的长度，减少了由存储器件100所消耗的功率。这在图2a中示出。例如，在如图2所示的阵列110中，ROW1的存储器单元比ROW4中的MC 14距离感测放大器阵列160中的相应的感测放大器更远。因此，如果每个字线脉冲宽度均相等，例如，均等于如图2a中所示的脉冲宽度，则消耗额外的功率来驱动具有RM 212的MC 14的字线。图2a示出了使用脉冲202和具有较短周期的定制脉冲204来驱动MC 14。使用脉冲202驱动MC 14在更长的时间段内产生电压214。但是，因为读裕度212不需要全部的电压214，所以用等于脉冲202的WL脉冲长度来驱动MC 14消耗了功耗差216。相反，通过用具有窄脉冲宽度的脉冲204来驱动MC 14，功耗差216被节省。因此，将例如204的较窄的字线脉冲用于MC 14，该较窄的字线脉冲足够长以确保与MC 14相关联的位线电压可以产生达到它们的RM 212，所以节省了等于功耗差216的功率量。如图2b所示，每个字线脉冲宽度可以对应于每个MC实现其RM 212所需的上升时间。例如，ROW1中的MC 11可以接收宽脉冲206，宽脉冲206具有更宽的脉冲宽度而允许与MC 11相关联的位线在较长的时间周期内产生达到RM212的电压218，而MC 14可以接收足以允许相关位线产生达到RM 212的窄脉冲204。
存储器件100还包括多根字线(例如，为了说明的目的而示出的WL1至WL4)。这里为了说明的目的示出了四根字线(WL1至WL4)，但是应该理解，其他数字在本发明的范围内，例如，128、256、512、1025等。每根字线(WL1至WL4)均连接到相应行中的存储器单元(MC)。字线驱动器140连接到地址生成器120、时钟生成器130和字线(WL1至WL4)。字线驱动器140接收RAS信号，该RAS信号可以识别存储器单元中旨在读取的字线，并且字线驱动器140被配置为从时钟生成器130接收时钟信号(CS)以便在特定的字线上产生字线信号(WLS)。在实施例中，字线信号(WLS)的脉冲宽度对应于输出时钟信号(CS)的脉冲宽度，例如，字线信号(WLS)的脉冲宽度与输出时钟信号(CS)的脉冲宽度成比例或与输出时钟信号(CS)的脉冲宽度相等。因为时钟生成器130从地址生成器120接收RAS，所以它能够产生具有针对预期的字线定制的脉冲宽度的时钟脉冲CS(如下所述)。因此，根据与由RAS信号寻址的字线相关联的输出时钟信号(CS)的脉冲宽度，字线信号(WLS)同样具有不同的脉冲宽度。
在实施例中，存储器件100还包括多个局部位线对，例如，为了说明性目的的局部位线对(LBL1、LBLB1)和局部位线对(LBL2、LBLB2)以及多个数据线对，例如，数据线对(DL1、DLB1)和数据线对(DL2、DLB2)。虽然在该图示中仅示出了两个位线对和两个数据线对，但是任何数量的位线或数据线对均在本发明的范围内。此处，为了说明的目的，还示出了每根字线有两个存储器单元，但是应该理解，每根字线的其他数量的存储器单元在本发明的范围内，例如，2048、4096、8192等。每个局部位线对(LBL1、LBLB1，LBL2、LBLB2)均连接到相应列中的存储器单元(MC)。位线选择器150连接到地址生成器120，并且还连接在局部位线对(LBL1、LBLB1，LBL2、LBLB2)和数据线对(DL1、DLB1，DL2、DLB2)之间。位线选择器150被配置为接收列地址信号(CAS)以将数据线对连接到局部位线对，由此在所示实例中，将存储在存储器单元中的数据的互补位通过局部位线对传送到数据线对。
在实施例中，感测放大器阵列160包括感测放大器的阵列，感测放大器的阵列中与存储器单元列和相关位线相对应的每个感测放大器均连接到数据线对(DL1、DLB1，DL2、DLB2)。这里为了说明的目的示出了两组互补位线，但是应该理解，其他数目的互补位线组也在本发明的范围内，例如，16、32、64等。感测放大器阵列160被配置为检测读裕度(即，数据线对上的电压电平之间的差值)是否降低到阈值电平。感测放大器阵列160还被配置为当确定读裕度降低到小于阈值电平时接收感测放大器使能信号(SAE)。感测放大器阵列160还被配置为响应于感测放大器使能信号(SAE)将数据线对的数据线连接到第二电源端子190以将数据线拉到低电压电平，例如第二电源电压(Vss)电平。因为感测放大器阵列160包括与根据哪根字线被寻址而具有不同上升时间的位线相关联的感测放大器的阵列，该上升时间与每根位线的读裕度相关联，对SAE信号进行计时也是有利的，以便在相应的位线已经有时间来产生达到其读裕度之后，使SAE信号置位(assert)。
存储器件100还包含多个全局位线对，例如，为了说明的目的，示出了全局位线对(GBL1、GBLB1)和全局位线对(GBL2、GBLB2)，但是应该理解，任何数量的全局位线对都在本发明的范围内。输出阵列170包括用于将每个数据线对(例如，DL1、DLB1或DL2、DLB2)传输到相应的全局位线对的输出阵列，这可以包括将数据从一个第一电源域传输到第二电源域。为了说明的目的，输出阵列170连接在数据线对(DL1、DLB1，DL2、DLB2)和全局位线对(GBL1、GBLB1，GBL2、GBLB2)之间。这里为了说明的目的示出了两组互补的全局位线和数据位线，但是应当理解，其他数量的互补的全局位线和数据位线的组在本发明的范围内，例如，16、32、64等。输出阵列170被配置为将全局位线对连接至数据线对，以将低电压电平从数据线对的数据线传送到全局位线对的全局位线，由此从存储器单元读取互补的数据位。
如上所述，信号线的长度影响该线路的RC特性，并且因此作为信号施加到那些线路的电压的上升时间和下降时间不同。在一个实施例中，存储器单元阵列110和感测放大器阵列160相对于彼此定位，使得产生电压上升和下降期间的持续时间在存储器单元阵列110中的字线之间变化。也就是说，距离感测放大器阵列最近的字线内的存储器单元具有最短的上升和下降时间，因此花费最短的时间来实现期望的读裕度。相应地，距离感测放大器阵列最远的字线内的存储器单元具有最长的上升和下降时间，并且因此花费最长的时间量来实现期望的读裕量。通过存储器单元(MC)的地址是可以确定这些实现读裕度的电压产生时间差。同样地，可以使字线信号的脉冲宽度根据这些持续时间而变化，从而降低存储器件100的功耗。例如，感测放大器阵列160可以位于存储器单元阵列110下方，如图2所示。以这种方式，感测放大器阵列中的感测放大器与一列存储器单元中与该感测放大器相关联的相应的MC之间的距离以可预测且线性的方式随着字线不同而增加。图2是示出根据一些实施例的存储器单元阵列110和感测放大器阵列160之间的示例性相对位置的示意图。
存储器单元阵列110被提供为具有以列(COL1、COL2)和行(ROW1至ROW4)的阵列排列的八个存储器单元(MC)。每个局部位线对(LBL1、LBLB1，LBL2、LBLB2)均连接至相应列(COL1、COL2)中的存储器单元(MC)。此处为了说明的目的，示出了沿着两组互补的位线布置的八个MC，但是应当理解，其他数量的MC以及互补位线和数据位线也在本发明的范围内。每根字线(WL1至WL4)均连接至相应的行(ROW1至ROW4)中的存储器单元(MC)。应该理解，在某些实施例中，存储器单元阵列110可以包括任何数量的列/行。在一些实施例中，存储器单元(MC)是六管(6T)存储器单元，即，包括六个晶体管，例如FET或其他类型的晶体管。在其他实施例中，存储器单元(MC)包括任何数量的晶体管或者可以是其他类型的存储器单元。应该理解，存储器单元的特定组件将随着技术和应用的不同而变化。
在图2的例子中，第二行(ROW2)中的存储器单元(MC)(例如，存储器单元(MC 12))比第一行(ROW1)中的存储器单元(MC)(例如，存储器单元(MC 11))更靠近感测放大器阵列160。此外，第三行(ROW3)中的存储器单元(MC)(例如，存储器单元(MC13))比存储器单元(MC12)更靠近感测放大器阵列160，但比第四行(ROW4)中的存储器单元(MC)(例如，存储器单元(MC14))更远离感测放大器阵列160。因此，MC 11的上升时间大于MC 12的上升时间，MC12的上升时间大于MC 13的，并且MC 13的上升时间大于MC 14的上升时间。因此，施加到MC14的字线的脉冲宽度不需要为了实现相同的读裕度而与施加到MC 11的字线的脉冲宽度一样长。以这种方式，读取MC 14所消耗的功率比对每根字线施加均匀的脉冲宽度的装置是减少的。类似地，读取MC 14(和MC 13、MC 12)的所需时间量相对于MC 11可以缩短，从而总体上实现更快的平均Tcd性能，Tcd是从触发读操作的时钟的上升沿至可在输出端获得有效数据的时间的延迟时间。
图3是示出根据一些实施例的示例性时钟生成器130的示意图。图3的实例包括时钟模块310和脉冲宽度控制器320。在一些实施例中，时钟模块310被配置为接收输入时钟信号(CLK)，以与外部电路同步的方式产生输出时钟信号(CS)。输出时钟信号(CS)的振幅可以对应于输入时钟信号(CLK)的振幅，例如，与输入时钟信号(CLK)的振幅相同。如上所述，将意识到，组件的数量仅用于说明的目的，各种实施例均在本发明的范围内。
脉冲宽度控制器320被配置为接收行地址(RAS)以调整输出时钟信号(CS)的脉冲宽度。在图3的实例中，脉冲宽度控制器320包括行地址解码器330和多个晶体管(M1至M4)。行地址解码器330被配置为接收行地址(RAS)以生成多个脉冲宽度控制信号(PWC1至PWC4)。晶体管(M1至M4)(例如，场效应晶体管(FET)或其他类型的晶体管)具有不同的尺寸，例如，宽度与长度(W/L)比。这些不同的W/L为每个晶体管创建不同的沟道电阻和栅极电容。在实施例中，每个晶体管均与字线相关联。每个晶体管(M1至M4)均连接在时钟模块310和第二电源端子190(或者在时钟生成器130的可选实施例中的第一电源端子180)之间。每个晶体管(M1至M4)被配置为接收相应的脉冲宽度控制信号(PWC1至PWC4)以选择性地将时钟模块310连接到第二电源端子190/从第二电源端子190断开。由于每个晶体管M1至M4的W/L比根据设计而不同，取决于哪个晶体管响应于相应的行地址解码器信号(PWC1、PWC2、PWC3、PWC4)而导通，时钟信号脉冲在被拉低到Vss时的放电时间不同。以这种方式，脉冲宽度控制器320调整输出时钟信号(CS)的脉冲宽度。在所描绘的实施例中，时钟信号CS被传送到字线驱动器。字线驱动器可以基于CS信号的上升沿而触发字线信号的生成，并且字线脉冲的终止可以指定为在时钟信号CS的下降沿上。以这种方式，通过改变时钟信号的放电时间，可以基于行地址来调制由字线驱动器生成的字线脉冲的长度。应该理解，这样的时钟生成器130电路是通过实例的方式提供的，而不是限制性的，并且其他合适的时钟生成器130电路在本发明的范围内。
如图4所示，感测放大器阵列160包括多个感测放大器(SA)。图4是示出根据一些实施例的示例性感测放大器阵列160的示意图。这里示出的两个感测放大器对应于上述实例中所示的两个存储器单元列，但是应该理解，其他数量的感测放大器也在本发明的范围内。例如，在实施例中，在感测放大器阵列内将存在用于存储器单元的列与感测放大器阵列之间的每根位线或互补位线对的单独的感测放大器。每个数据线对(DL1、DLB1，DL2、DLB2)均连接到感测放大器阵列中的相应感测放大器(SA)。每个感测放大器(SA)均被配置为放大位线对上的电压差，以便确保电压差处于可识别的逻辑电平，以便检测读裕度(即，各个数据线对(DL1、DLB1，DL2、DLB2)上的电压电平之间的差值)是否减小到小于阈值电平。每个感测放大器(SA)还被配置为接收感测放大器使能信号(SAE)，在字线被置位而引起位线电压的产生时，该感测放大器使能信号(SAE)被计时以启动放大。在实施例中，感测放大使能信号由与特定读操作相关联的字线脉冲的下降沿触发。以这种方式，每个感测放大器在适当的时间被启用以使字线被感测放大器感测(即，字线在特定的读操作期间被读取)。感测放大器通过放大在位线上读取的电压差来来启动对存储器单元内容的精确读取，从而允许在输出阵列处的数据线上获得准确的数据，以响应于从外部电路接收到的读请求，将存储的位提供给全局位线。根据位线是单根线还是互补位线，在一些实施例中，感测放大器(SA)是差分感测放大器。在其他实施例中，感测放大器(SA)是单端感测放大器或其他类型的感测放大器。
图5是示出根据一些实施例的与对存储器单元(MC 11至MC 14)的读操作相关联的示例性信号(CS、WLS、SAE、RM)的时序图。如从图5中可以看出的，与存储器单元(MC 11)相关联的读裕度(RM)在时间段(T1)内从高电压电平(例如，第一电源电压(Vdd)电平)下降到低于阈值电平(Th)。此外，与存储器单元(MC 11)相关联的输出时钟信号(CS)具有脉冲宽度(PW1)，时钟信号的持续时间与时间段(T1)相同。此外，与存储器单元(MC 11)相关联的字线信号(WLS)具有与脉冲宽度(PW1)相同的脉冲宽度(PW5)。类似地，与MC11相关联的SAE信号在WLS的下降沿PW5上被置位，确保读操作在适当的时间由感测放大器阵列中的相关联的感测放大器进行放大。因此，确保存储器单元(MC 11)的正确读操作。类似地，SAE在每个WLS的下降沿上被置位，因此SAE在T4处针对具有PW8的WLS被置位，这确保信号在对应于MC 14达到阈值电压(RM)的正确时间处被放大，以此类推SAE的置位与对MC 13和MC 12的读取有关。
如上所述，存储器单元(MC12)比存储器单元(MC11)更靠近感测放大器阵列160，因此其具有不同的RC特性，从而导致MC12为了在相关的位线上获得适当的RM(Th)而比MC11需要更短的下降时间。存储器单元(MC13)比存储器单元(MC12)更靠近感测放大器阵列160，但比存储器单元(MC14)更远离感测放大器阵列160。因此，如从图5中可以看出的，与存储器单元(MC12)相关联的读裕度(RM)在比时间段(T1)短的时间段(T2)内从高电压电平(Vdd)降低到小于阈值电平(Th))。与存储器单元(MC13)相关联的读裕量(RM)在比T1和T2短的时间段(T3)内从高电压电平(Vdd)降低到小于阈值电平(Th)。时间段(T3)比时间段(T2)短，但是比时间段(T4)长，在时间段(T4)内与存储器单元(MC14)相关联的读裕量(RM)从高电压电平(Vdd)减少到小于阈值电平(Th)。
在其他方法中，使字线信号的脉冲宽度与字线信号的最宽脉冲宽度(例如，脉冲宽度(PW5))相同，以确保存储器件的存储器单元的正确读操作。这可能导致存储器件的不必要的高功耗。在根据本发明的实施例中，与存储器单元(MC12、MC13、MC14)相关联的字线信号(WLS)的脉冲宽度(PW6、PW7、PW8)的持续时间基本上与每个MC达到阈值电压的持续时间(T2、T3、T4)相同、或仅略微比每个MC达到阈值电压的持续时间(T2、T3、T4)长。因此，在实施例中，PW6至PW8比脉冲宽度(PW5)窄，由此在不引起存储器件100的存储器单元(MC)的不正确读操作的情况下，降低了存储器件100的功耗。
图6是示出根据一些实施例的对存储器单元列(例如，MC11至MC14)进行读操作的示例性方法600的流程图。现在将还参照图1至图5来描述方法600以简化说明。应该理解，方法600可以应用于除了图1至图4的那些结构以外的结构。此外，可以理解的是，可以在方法600之前、期间和之后提供附加的操作，并且在方法600的可选实施例中可以替换或者消除下面描述的一些操作。
当外部电路请求读操作时，其可提供对应于存储器单元阵列中的存储器单元的数目的读地址。在示例性操作610中，地址生成器120接收输入地址信号(ADDR)以生成要读取的存储器单元(MC11)的列和行地址(CAS，RAS)。位线选择器150接收列地址(CAS)以将数据线对(DL1、DLB1)连接到局部位线对(LBL1、LBLB1)。
接下来，在操作620中，时钟生成器130接收输入时钟信号(CLK)信令时间以生成输出时钟信号(CS)。CLK信号可以在由第一电源域供电的外部电路生成，而CS由基于存储器件100的电源域的时钟生成器130产生。输出时钟信号(CS)具有例如第一电源电压(Vdd)电平-第二电源电压(Vss)电平的振幅。
在操作630中，时钟生成器130接收行地址信号(RAS)，并且基于行地址信号(RAS)，时钟生成器生成了具有针对预期字线而调整的脉冲宽度(PW1)的CS。字线驱动器140接收具有定制脉冲宽度的输出时钟信号(CS)，并且产生具有基于时钟信号(CS)的脉冲宽度的脉冲宽度的字线信号(WLS)。因此，存储器单元的目标字线的字线信号(WLS)具有与输出时钟信号(CS)的脉冲宽度(PW1)相对应的脉冲宽度(PW5)，例如，与输出时钟信号(CS)的脉冲宽度(PW1)相等的脉冲宽度(PW5)。该PW5的设计是为了在相关的位线上产生适当的读裕度而允许的时间量。
在操作640中，作为调整的CS脉冲宽度的结果，字线驱动器140接收行地址信号(RAS)来利用字线信号(WLS)驱动字线(WL1)，该字线信号(WLS)的脉冲宽度是基于RAS来调整的。一旦置位WL1信号，MC11将其存储的内容提供给互补数据线对DL1、DLB1，并且互补数据线之间的电压差向阈值电压发展。
在操作650中，读出放大使能信号在字线信号WL1的下降沿上被置位，使得感测放大器(SA)来放大电压差，从而允许在操作660处基于电压差读出存储器单元的内容。例如，如果超过阈值电压，则在位线上感测位值1，这指示位值1在存储器单元中，并且如果电压没有超过阈值，则在位线上感测到位值0。因此，如果没有经过适当的时间量，使得相关电压不能在位线上产生，则在位线上的读操作可能错误地读出0。但是，将字线信号置位过量的时间将导致产生超过所需的电压，并且将字线置位超过所需的时间来产生阈值电压浪费了额外的功耗。因此，在实施例中，字线信号的脉冲宽度(以及相应的置位的时间段)是针对每根字线进行定制的。
因此，在操作660处，在局部位线对(LBL1、LBLB1)上感测到存储在存储器单元(MC11)中的数据，并且将感测到的信号提供给数据线对(DL1、DLB1)。此后，在操作670处，输出阵列170将全局位线对(GBL1、GBLB1)连接到数据线对(DL1、DLB1)，从而将低电压电平从数据线传送到全局位线(GBL1或GBLB1)，由此从存储器单元(MC11)读取互补的数据位。
由于对存储器单元(MC12、MC13、MC14)的读操作与上面关于存储器单元(MC11)所描述的那些相似，因此为了简洁起见，在此省略其详细描述，除了注意到每个读操作将涉及基于如RAS信号所指定的要读取的存储器单元的行地址生成的经调整的CS。经调节的CS信号将具有指示字线的脉冲宽度的脉冲宽度，所述字线的脉冲宽度基于与每个存储器单元(不管是MC12、MC13或MC14)相关联的位线的长度(RC特性)被设计为与产生RM的时间长度成比例。因为每个WL脉冲宽度变化，所以每个SAE信号被置位之前的时间量是变化的，通过确保在读出之前已经经过了足够的时间来产生RM时才将SAM信号置位，从而使对于每个读操作SAE信号所需的置位时间最小化。
尽管存储器件100被例示为产生在对其存储器单元(MC)进行读操作期间具有变化脉冲宽度的字线信号，应该理解的是，在阅读本发明之后，存储器件100可以在对其存储器单元(MC)进行写操作期间产生这种字线信号。此外，尽管存储器件100被例示为通过以下方式来产生变化的字线脉冲宽度(i)将字线的脉冲宽度与CS的脉冲宽度相结合；以及(ii)基于所寻址的字线来改变CS，但是字线脉冲宽度可以以任何合适的方式变化。
如针对图7中所示的各种实施例的寻址方案700所示，存储器阵列可以包括由256个字线驱动器(例如，字线驱动器702)驱动的256根字线。每个字线驱动器(例如，702)使用八位地址XA<0：7>单独寻址。256个字线驱动器被组织成八个组(例如，组704)，每个组均包括用于驱动三十二根字线的三十二个字线驱动器(例如，702)，并且每个组组织成子组(例如，子组706)。尽管存储器阵列的列或单独的位线也可以是可寻址的，但为了该说明的目的，假设与特定字线相关联的每个存储器单元与相应的感测放大器距离相同，使得对于与特定字线相关联的每个存储器单元，任何给定位线的长度是相同的。为了简化该示例性说明，进一步假设与一组字线(例如，组704)内的每根字线相关联的每个存储器单元与每个相应的感测放大器具有基本相同的距离，使得每个组(例如，组704)对应于相同的字线脉冲长度。可选地，与字线组(例如，组704)相关联的存储器单元与相应的感测放大器之间的距离可以改变，但是这样的改变对于在相关联的字线脉冲长度内具有上升时间的距离范围是可接受的。
首先，可以将预解码规则应用于地址XA，以便将其解析为三个示例性子地址PAX、PBX和PCX：XA<0：1>→PAX<0：3>、XA<2：4>→PBX<0：7>和XA<5：7>→PCX<0：7>。以这种方式，地址XA的最高三个有效位(即，XA<5：7>)对应于可由PCX寻址的八个可寻址字线组中的一个。八个字线驱动器组中的每一个(例如，类似于组704)都可以通过PCX的位寻址，八个字线驱动器组中的每一个均包括八个子可寻址字线驱动器子组(例如，类似于子组706)，可由XA的第二高三个有效位解码为八位PBX中的一个来单独寻址每个子组。而且，由PBX寻址的每个子组(例如，子组706)均包括四个可寻址的字线驱动器(例如，类似于字线驱动器702)，可由XA的最低两个有效位解码为四位PAX中的一个来寻址每个字线驱动器。以这种方式，由PCX寻址的八组字线中的每一组均包括用于驱动32根字线的32个字线驱动器。而且，因为XA<5：7>→PCX<0：7>将三位的XA映射为八位的PCX中的一个，PCX的每个相应的单个位可以用于寻址字线驱动器中对应于相同字线脉冲宽度的一个组(例如，组704)。
为了说明性举例，在一些实施例中，PCX的每一位均可以连接到八个不同的晶体管中的一个(例如，如图11所示)，并且当XA<5：7>＝<011>时，PCX<3>＝<00001000>，并且八个晶体管中的第四个可以被激活，使得脉冲宽度具有长度L(4)。或者当XA<5：7>＝<101>时，PCX<5>＝<00100000>并且八个晶体管中的第六个晶体管可以被激活，使得脉冲宽度具有长度L(6)。或者，当XA<5：7>＝<000>时，PCX<0：7>＝<00000001>，并且八个晶体管中的第一个可以被激活，引起长度为L(1)的脉冲宽度，或者当XA<5：7>＝<111>，PCX<0：7>＝<10000000>，并且八个晶体管中的第八个可以被激活，引起L(8)的脉冲宽度。
为了该示例性实例的目的，如上所述，假设在由PCX寻址的每个字线组(例如，组704)内，每个子组(例如，子组706)中的每根字线与相应的感测放大器的距离基本相同。因此，可以采用图8的存储器件组织方案来产生可变的脉冲宽度，使得每个组(例如，组704)具有为字线组(例如，组704)内可寻址的每个存储器单元之间的距离而定制的唯一脉冲宽度。如本文所使用的，因为距离与产生读裕度内的位线电压所需的时间量有关，所以实质上相同的距离指示字线驱动器组(例如，组704)内的每个存储器单元可以由具有单个脉冲长度的字线脉冲来寻址，该脉冲长度足以确保有足够的时间来产生用于精确的存储器操作的位线电压。
图8描绘了针对具有八个字线驱动器组810至817的存储器件的组织方案，每个字线驱动器组(类似于组704)由从PCX<7>至PCX<0>中的一位来寻址。每组810至817均包括由位PBX、PAX以与寻址方案700中所示类似方式子寻址的32根字线(未示出)。每个字线驱动器组810至817由字线驱动器804通过PCX<7>至PCX<0>中的一位来寻址。与每个相应的地址位PCX<7>至PXC<0>相关联的每一组字线810至817按照PCX的升序越来越远离多路复用器和感测放大器(MUX&S/A)组件806。换言之，由位PCX<0>寻址的组810比由PCX<3>寻址的组813更靠近MUX&S/A 806。因此，由PCX<3>寻址(以及由PBX和PAX子寻址)的字线组813中的每个单独字线要比分别由PCX<0>、PCX<1>或PCX<2>寻址的组810至812的字线花费更长的时间量以在MUX&S/A 806处形成读裕量。
控制块802可以接收外部输入信号(例如，CLK或ADDR)并产生内部时钟信号(例如，CS或GCKP)和感测放大使能信号(SAE)。因此，在该示例性实例中，控制块802能够生成具有八个不同脉冲宽度(八个不同脉冲宽度中的每一个与八个PCX可寻址组810至817中的每一个相关联)中的一个的存储器件内部时钟信号(GCKP)。控制块802还被配置为在分别与八个组810至817中的每一个相关联的八个时间段中的一个之后置位读出放大使能信号(在一个实例中，通过在WL信号的下降沿置位SAE)。
参照图8，根据具有相应的字线驱动器的字线子组的组织方案的八个字线组，描述了寻址字线组以允许定制字线脉冲的长度以及在正确的时间点置位相应的SAE信号的组织方案。但是，图8所示的实施例并不旨在限制，并且这样的组织方案可以采取包括任意数量的组和子组的许多形式(或不以组的形式)，从而导致任意数量的字线脉冲长度和相关联的寻址方案。
图9示出了根据本发明的一些实施例的一组时序信号以说明可变的时序。CLK是从外部得到的时钟信号。GCKP是为存储器件操作控制而产生的时钟信号，并且可以由任何合适的电路(例如，由控制块802、或由时钟生成器130、或由字线驱动器140内的电路)产生。例如，GCKP可以基于响应于外部产生的时钟信号CLK的上升沿而产生。基于GCKP，除了其他控制信号之外，获得字线和SAE信号。在实施例中，字线WL由GCKP信号获得，使得WL的脉冲宽度基于GCKP信号的脉冲宽度。并且，SAE信号与WL信号的下降沿同步，从而在经过足够的时间产生相应的读裕度之后使感测放大器激活，由此确保在正确的时间点进行正确读取。除了减少由过长的字长脉冲所消耗的功率之外，该配置还最小化了感测放大器启用的时间，从而也节省了额外的功率。如图10所示，GCKP信号的脉冲宽度由PCX<0：7>限定。
图11示出了用于基于解码为八个信号PCX<7>至PCX<0>中的一个的地址产生具有变化的脉冲宽度的时钟信号GCKP 1002的一个电路。信号PCHB 1004在CLK 1010信号被置位之后控制GCKP 1002的脉冲宽度。当CLK 1010为高时，CKPB 1008通过晶体管1020被拉低，晶体管1020又通过晶体管1022和延迟元件1024将DELAY_OUT拉高，DELAY_OUT关断晶体管1026同时拉高PCHB 1004，并且PCHB 1004通过晶体管1028和晶体管T0至T7中的一个放电，晶体管T0至T7中的每一个均由位PCX<0：7>1012中的一个单独寻址，并且晶体管T0至T7中的每一个都具有不同的W/L配置，因此不同的有效RC常数导致不同的放电时间。类似地，当CKPB1008被拉低时，GCKP 1002通过晶体管1030被上拉至VDD从而创建时钟信号GCKP 1002的上升沿。每个T0至T7的W/L配置均被设计为在允许GCKP 1002保持为高的PCHB 1004上创建不同的放电时间。T0至T7的变化的W/L配置有效地为PCHB 1004创建了不同的放电斜率，从而在再次通过晶体管1032将CKPB 1008拉高并且从而将GCKP 1002拉低之前，改变时间。在图12中示出了变化的斜率和由此产生的变化的PCHB 1004和GCKP 1002信号。
图13示出了用于产生变化的脉冲宽度GCKP 1302的电路的另一实施例。当CLK1310脉冲为高时，CKPB 1308通过晶体管1320被拉低，这继而使得馈送八个延迟元件(延迟元件<0>至延迟元件<7>)中的一个的上拉晶体管1322导通。八个延迟元件延迟元件<0>至延迟元件<7>中的每一个根据八个不同的时间段中的一个并且通过8:1多路复用器1342将信号延迟至DELAY_OUT 1340上，此后，DELAY_OUT 1340上的高电平信号使得下拉晶体管1328导通，这转而又将PCHB 1304拉低，使得CKPB 1308通过晶体管1332再次被拉高，继而通过晶体管1330将GCKP拉低至VSS，从而使得GCKP具有根据与由PCX<0：7>1312寻址的延迟元件<0>至延迟元件<7>相关联的八个不同的延迟时间段八个脉冲宽度中的一个。
在一个实施例中，存储器件包括多个存储器单元、多根字线和字线驱动器。多个存储器单元包括第一和第二存储器单元。多根字线包括分别连接至第一和第二存储器单元的第一和第二字线。字线驱动器被配置为分别用具有变化的脉冲宽度的第一和第二字线信号驱动第一和第二字线。
在一些实施例中，存储器件还包括感测放大器阵列，其中：所述第二存储器单元比所述第一存储单元更靠近所述感测放大器阵列；以及所述变化的脉冲宽度包括与所述第一存储器单元相关联的第一脉冲宽度，所述第一脉冲宽度比与所述第二存储器单元相关联的第二脉冲宽度更宽。
在一些实施例中，存储器件还包括时钟生成器，所述时钟生成器被配置为产生具有时钟信号脉冲宽度的输出时钟信号，所述时钟信号脉冲宽度基于所寻址的存储器单元的地址而变化，其中，所述字线驱动器还被配置为接收所述输出时钟信号并且利用所述第一字线信号和所述第二字线信号来驱动所述第一字线和所述第二字线，所述第一字线信号和所述第二字线信号具有与所述时钟信号脉冲宽度成比例变化的脉冲宽度。
在一些实施例中，所述时钟生成器包括：时钟模块，被配置为生成所述输出时钟信号；以及脉冲宽度控制器，被配置为接收所述存储器单元的地址以调整所述输出时钟信号的脉冲宽度。
在一些实施例中，所述第一字线与第一组存储器单元行相关联，并且所述第二字线与第二组存储器单元行相关联，所述第一组存储器单元行不同于所述第二组存储器单元行。
在一些实施例中，所述脉冲宽度控制器包括：地址解码器，被配置为接收存储器单元的地址并且生成：(i)第一脉冲宽度控制信号，当所述地址与第一组字线相关联时，所述第一脉冲宽度控制信号具有与距离感测放大器的第一距离范围相关联的第一脉冲宽度；或(ii)第二脉冲宽度控制信号，当所述地址与第二组字线相关联时，所述第二脉冲宽度控制信号具有与距离所述感测放大器的第二距离范围相关联的第二脉冲宽度。
在一些实施例中，存储器件还包括：时钟生成器，所述时钟生成器被配置为产生输出时钟信号，其中，所述字线驱动器还被配置为利用字线信号驱动字线，所述字线信号的脉冲宽度随着所述输出时钟信号的脉冲宽度而变化。
在一些实施例中，所述字线驱动器还被配置为利用字线信号驱动字线，所述字线信号的脉冲宽度随着存储器单元的地址而变化。
在一些实施例中，所述字线驱动器还被配置为利用字线信号驱动字线，所述字线信号的脉冲宽度随着与存储器单元相关联的读裕度从高电压电平下降至阈值电平所持续的时间而变化。
在一些实施例中，存储器件还包括时钟生成器，所述时钟生成器被配置为产生输出时钟信号，所述输出时钟信号的脉冲宽度随着与存储器单元相关联的读裕度从高电压电平下降到阈值电平所持续的时间而变化。
在相关的实施例中，一种方法包括产生输出时钟信号并且接收存储器单元的地址以调整输出时钟信号的脉冲宽度。
在另一相关的实施例中，一种方法包括：接收第一存储器单元的地址。产生具有与第一存储器单元相关联的第一脉冲宽度的输出时钟信号。并且，接收第二存储器单元的地址。产生具有与第二存储器单元相关联的第二脉冲宽度的输出时钟信号，该第二脉冲宽度不同于与第一存储器单元相关联的第一脉冲宽度。
在一些实施例中，该方法还包括：在字线驱动器处接收所述输出时钟信号；利用字线信号来驱动连接至所述第一存储器单元的第一字线，所述字线信号具有与所述第一脉冲宽度相关联的第一字线驱动器信号脉冲宽度；以及利用具有与所述第二脉冲宽度相关联的第二字线驱动器信号脉冲宽度的字线信号来驱动连接至所述第二存储器单元的第二字线。
在一些实施例中，该方法还包括：接收存储器单元的地址；当所述存储器单元的地址与其中的每根字线均在距离相应的感测放大器的第一距离范围内的第一组字线相关联时，产生具有与所述第一距离范围相关联的第一脉冲持续时间的第一字线脉冲；以及当所述存储器单元的地址与其中的每根字线均在距离相应的感测放大器的第二距离范围内的第二组字线相关联时，产生具有与所述第二距离范围相关联的第二脉冲持续时间的第二字线脉冲。
在一些实施例中，该方法还包括：利用字线信号驱动连接至存储器单元的字线，所述字线信号的脉冲宽度随着与所述存储器单元相关联的读裕度从高电压电平下降到阈值电平所持续的时间而变化。
在一些实施例中，该方法还包括：产生所述输出时钟信号，所述输出时钟信号的脉冲宽度随着与存储器单元相关联的读裕度从高电压电平下降到阈值电平所持续的时间而变化。
在另一相关的实施例中，一种存储器件包括多个存储器单元和时钟生成器。时钟生成器被配置为产生输出时钟信号，其中，输出时钟信号的脉冲宽度随着与存储器单元相关联的读裕度从高电压电平下降到小于阈值电平所持续的时间而变化。
在另一相关的实施例中，存储器件包括距离第一感测放大器第一距离的第一存储器单元。存储器件还包括距离第二感测放大器第二距离的第二存储器单元，第二距离不同于第一距离。存储器件还包括被配置为选择性地产生具有脉冲持续时间的输出时钟信号的时钟生成器。脉冲宽度持续时间可以是与第一距离相关联的第一时钟信号脉冲持续时间。或者，脉冲宽度持续时间可以是与第二距离相关联的第二时钟信号脉冲持续时间。
在一些实施例中，所述时钟生成器还被配置为基于存储器单元的地址生成具有所述第一时钟信号脉冲持续时间或所述第二时钟信号脉冲持续时间的所述输出时钟信号。
在一些实施例中，存储器件还包括：第一字线驱动器，被配置为利用第一字线信号来驱动连接至所述第一存储器单元的第一字线，所述第一字线信号具有与所述第一时钟信号脉冲持续时间相关联的第一字线脉冲持续时间；以及第二字线驱动器，被配置为利用第二字线信号来驱动第二字线连接至所述第二存储器单元，所述第二字线信号具有与所述第二时钟信号脉冲持续时间相关联的第二字线脉冲持续时间。
在一些实施例中，所述第一时钟信号脉冲持续时间与其中的每一个存储器单元都在距离感测放大器的第一距离范围内的第一组存储器单元相关联，并且所述第二时钟信号脉冲持续时间与其中的每一个存储器单元都在距离所述感测放大器的第二距离范围内的第二组存储器单元相关联，并且，所述第一组存储器单元与存储器单元地址的一个或多个位的第一值相关联，并且所述第二组存储器单元与所述存储单元地址的所述一个或多个位的第二值相关联。
在一些实施例中，所述时钟生成器包括：时钟模块，被配置为生成所述输出时钟信号；以及脉冲宽度控制器，用于接收存储器单元的地址以选择性地产生所述输出时钟信号。
以上论述了若干实施例的特征，使得本领域的那些技术人员可以更好地理解本发明的各个方面。本领域的那些技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域的那些技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，他们可以在本文中进行多种变化、替换以及改变。

Claims (20)

1.一种存储器件，包括：
多个存储器单元，包括第一存储器单元和第二存储器单元；
多根字线，包括分别连接至所述第一存储器单元和所述第二存储器单元的第一字线和第二字线；
字线驱动器，被配置为利用具有变化的脉冲宽度的第一字线信号和第二字线信号分别驱动所述第一字线和所述第二字线；以及
时钟生成器，所述时钟生成器被配置为产生具有时钟信号脉冲宽度的输出时钟信号，所述时钟信号脉冲宽度基于所寻址的存储器单元的地址而变化，其中，所述字线驱动器还被配置为接收所述输出时钟信号并且利用所述第一字线信号和所述第二字线信号来驱动所述第一字线和所述第二字线，所述第一字线信号和所述第二字线信号具有与所述时钟信号脉冲宽度成比例变化的脉冲宽度。
2.根据权利要求1所述的存储器件，还包括感测放大器阵列，其中：
所述第二存储器单元比所述第一存储器单元更靠近所述感测放大器阵列；以及
所述变化的脉冲宽度包括与所述第一存储器单元相关联的第一脉冲宽度，所述第一脉冲宽度比与所述第二存储器单元相关联的第二脉冲宽度更宽。
3.根据权利要求1所述的存储器件，还包括：
多个晶体管，被配置为接收相应的脉冲宽度控制信号以选择性地连接和断开所述时钟生成器的时钟模块，所述时钟模块被配置为生成所述输出时钟信号。
4.根据权利要求1所述的存储器件，其中，所述时钟生成器包括：
时钟模块，被配置为生成所述输出时钟信号；以及
脉冲宽度控制器，被配置为接收所述所寻址的存储器单元的地址以调整所述输出时钟信号的脉冲宽度。
5.根据权利要求1所述的存储器件，其中，所述第一字线与第一组存储器单元行相关联，并且所述第二字线与第二组存储器单元行相关联，所述第一组存储器单元行不同于所述第二组存储器单元行。
6.根据权利要求4所述的存储器件，其中，所述脉冲宽度控制器包括：
地址解码器，被配置为接收存储器单元的地址并且生成：(i)第一脉冲宽度控制信号，当所述地址与第一组字线相关联时，所述第一脉冲宽度控制信号具有与距离感测放大器的第一距离范围相关联的第一脉冲宽度；或(ii)第二脉冲宽度控制信号，当所述地址与第二组字线相关联时，所述第二脉冲宽度控制信号具有与距离所述感测放大器的第二距离范围相关联的第二脉冲宽度。
7.根据权利要求1所述的存储器件，其中，所述时钟生成器被配置为产生输出时钟信号，其中，所述字线驱动器还被配置为利用字线信号驱动字线，所述字线信号的脉冲宽度随着所述输出时钟信号的脉冲宽度而变化。
8.根据权利要求1所述的存储器件，其中，所述字线驱动器还被配置为利用字线信号驱动字线，所述字线信号的脉冲宽度随着存储器单元的地址而变化。
9.根据权利要求1所述的存储器件，其中，所述字线驱动器还被配置为利用字线信号驱动字线，所述字线信号的脉冲宽度随着与存储器单元相关联的读裕度从高电压电平下降至阈值电平所持续的时间而变化。
10.根据权利要求1所述的存储器件，其中，所述时钟生成器被配置为产生输出时钟信号，所述输出时钟信号的脉冲宽度随着与存储器单元相关联的读裕度从高电压电平下降到阈值电平所持续的时间而变化。
11.一种存储器件的工作方法，包括：
接收第一存储器单元的地址；
产生具有与所述第一存储器单元相关联的第一脉冲宽度的第一输出时钟信号；
接收第二存储器单元的地址；以及
产生具有与所述第二存储器单元相关联的第二脉冲宽度的第二输出时钟信号，所述第二脉冲宽度不同于与所述第一存储器单元相关联的第一脉冲宽度；
在字线驱动器处接收所述第一输出时钟信号和所述第二输出时钟信号，所述字线驱动器被配置为利用具有变化的脉冲宽度的第一字线信号和第二字线信号分别驱动第一字线和第二字线；
产生具有时钟信号脉冲宽度的所述第一输出时钟信号和所述第二输出时钟信号，所述时钟信号脉冲宽度基于所寻址的存储器单元的地址而变化；
利用第一字线信号来驱动连接至所述第一存储器单元的所述第一字线，所述第一字线信号具有与所述时钟信号脉冲宽度成比例变化的第一字线驱动器信号脉冲宽度；以及
利用第二字线信号来驱动连接至所述第二存储器单元的第二字线，所述第二字线信号具有与所述时钟信号脉冲宽度成比例变化的第二线驱动器信号脉冲宽度。
12.根据权利要求11所述的方法，还包括：
通过多个晶体管接收相应的脉冲宽度控制信号以选择性地连接和断开所述第一输出时钟信号和所述第二输出时钟信号。
13.根据权利要求11所述的方法，还包括：
接收存储器单元的地址；
当所述存储器单元的地址与其中的每根字线均在距离相应的感测放大器的第一距离范围内的第一组字线相关联时，产生具有与所述第一距离范围相关联的第一脉冲持续时间的第一字线脉冲；以及
当所述存储器单元的地址与其中的每根字线均在距离相应的感测放大器的第二距离范围内的第二组字线相关联时，产生具有与所述第二距离范围相关联的第二脉冲持续时间的第二字线脉冲。
14.根据权利要求11所述的方法，还包括：利用字线信号驱动连接至存储器单元的字线，所述字线信号的脉冲宽度随着与所述存储器单元相关联的读裕度从高电压电平下降到阈值电平所持续的时间而变化。
15.根据权利要求11所述的方法，还包括：产生所述输出时钟信号，所述输出时钟信号的脉冲宽度随着与存储器单元相关联的读裕度从高电压电平下降到阈值电平所持续的时间而变化。
16.一种存储器件，包括：
第一存储器单元，与第一感测放大器相距第一距离；
第二存储器单元，与第二感测放大器相距第二距离，所述第二距离不同于所述第一距离；
第一字线驱动器，被配置为利用第一字线信号驱动连接至所述第一存储器单元的第一字线，所述第一字线信号具有与第一时钟信号脉冲持续时间相关联的第一字线脉冲持续时间；
第二字线驱动器，被配置为利用第二字线信号驱动连接至所述第二存储器单元的第二字线，所述第二字线信号具有与第二时钟信号脉冲持续时间相关联的第二字线脉冲持续时间；以及
时钟生成器，被配置为选择性地产生具有以下的脉冲持续时间的输出时钟信号：
与所述第一距离相关联的所述第一时钟信号脉冲持续时间；或者
与所述第二距离相关联的所述第二时钟信号脉冲持续时间，其中，所述第一字线脉冲持续时间和所述第二字线脉冲持续时间与时钟信号脉冲持续时间成比例。
17.根据权利要求16所述的存储器件，其中，所述时钟生成器还被配置为基于存储器单元的地址生成具有所述第一时钟信号脉冲持续时间或所述第二时钟信号脉冲持续时间的所述输出时钟信号。
18.根据权利要求16所述的存储器件，还包括：
多个晶体管，被配置为接收相应的脉冲宽度控制信号以选择性地连接和断开所述时钟生成器的时钟模块，所述时钟模块被配置为生成所述输出时钟信号。
19.根据权利要求18所述的存储器件，其中，所述第一时钟信号脉冲持续时间与其中的每一个存储器单元都在距离第三感测放大器的第一距离范围内的第一组存储器单元相关联，并且所述第二时钟信号脉冲持续时间与其中的每一个存储器单元都在距离所述第三感测放大器的第二距离范围内的第二组存储器单元相关联，并且，所述第一组存储器单元与存储器单元地址的一个或多个位的第一值相关联，并且所述第二组存储器单元与所述存储器单元地址的所述一个或多个位的第二值相关联。
20.根据权利要求16所述的存储器件，其中，所述时钟生成器包括：
时钟模块，被配置为生成所述输出时钟信号；以及
脉冲宽度控制器，用于接收存储器单元的地址以选择性地产生所述输出时钟信号。
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