TWI663605B - 用於產生具有不同脈衝寬度的字線信號的記憶體裝置 - Google Patents

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Abstract

本發明實施例係關於一種記憶體裝置，其包含複數個記憶體單元、複數個字線及一字線驅動器。該等字線分別耦合至該等記憶體單元。該字線驅動器經組態以分別使用具有不同脈衝寬度的字線信號驅動該等字線。

Description

用於產生具有不同脈衝寬度的字線信號的記憶體裝置
本發明實施例係有關用於產生具有不同脈衝寬度的字線信號的記憶體裝置。
記憶體裝置之一記憶體單元之一典型讀取操作包含將一資料線對連接至一局域位元線對(其連接至記憶體單元)。連接至記憶體單元之一字線係使用一字線信號驅動，因此透過局域位元線將儲存於記憶體單元中之資料之位元傳送至資料線，藉此自記憶體單元讀取資料之位元。記憶體裝置可具有取決於應用而連接至單一位元線或互補位元線之記憶體單元。
本發明的一實施例係關於一種記憶體裝置，其包括：複數個記憶體單元，其等包含第一及第二記憶體單元；複數個字線，其等包含分別耦合至該等第一及第二記憶體單元之第一及第二字線；及一字線驅動器，其經組態以分別使用具有不同脈衝寬度的第一及第二字線信號驅動該等第一及第二字線。 本發明的一實施例係關於一種方法，其包括：接收一第一記憶體單元之一位址；產生具有與該第一記憶體單元相關聯之一第一脈衝寬度之一輸出時脈信號；接收一第二記憶體單元之一位址；及產生具有與該第二記憶體單元相關聯之一第二脈衝寬度之該輸出時脈信號，該第二脈衝寬度不同於與該第一記憶體單元相關聯之該第一脈衝寬度。 本發明的一實施例係關於一種記憶體裝置，其包括：一第一記憶體單元，其距一第一感測放大器達一第一距離；一第二記憶體單元，其距一第二感測放大器達一第二距離，該第二距離不同於該第一距離；及一時脈產生器，其經組態以選擇性地產生具有以下任一者之一脈衝持續時間之一輸出時脈信號：與該第一距離相關聯之一第一時脈信號脈衝持續時間；或與該第二距離相關聯之一第二時脈信號脈衝持續時間。
本揭露提供用於實施所提供標的之不同構件之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不旨在限制。舉例而言，在下列描述中之一第一構件形成於一第二構件上方或上可包含其中該第一構件及該第二構件經形成直接接觸之實施例，且亦可包含其中額外構件可形成在該第一構件與該第二構件之間，使得該第一構件及該第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複出於簡化及清楚之目的，且本身不指示所論述之各項實施例及/或組態之間之一關係。 一習知記憶體裝置包含一記憶體單元陣列及一字線驅動器。字線驅動器經組態以在對記憶體單元陣列之一記憶體單元之一讀取操作期間使用一字線信號驅動連接至該記憶體單元之一字線。為了確保對記憶體單元陣列之記憶體單元之恰當讀取操作，均勻地製成由字線驅動器產生之字線信號之脈衝寬度，如下文將解釋。此可導致習知記憶體裝置之一不必要地高電力消耗。一般言之，為了確保自一記憶體單元陣列之一準確讀取，字線之脈衝寬度在持續時間上必須長於一位元線之上升時間或一對互補位元線(例如，BTL/BLB)之上升時間。此讀取裕度(在(若干)位元線上偵測之電壓差)在與將記憶體單元連接至感測放大器之線之長度成比例之一時間段內產生。此係因為各位元線具有基於線之長度而不同之其自身電阻及電容(RC)特性。 圖1係繪示根據一些實施例之一例示性記憶體裝置100之一示意圖。如本文中描述之系統及方法包含經組態以產生具有不同脈衝寬度的字線信號的一記憶體裝置(例如，圖1中之記憶體裝置100)。圖1之記憶體裝置100包含一記憶體單元陣列110、一字線驅動器140、一位元線選擇器150、一位址產生器120、一時脈產生器130、一感測放大器陣列160及一輸出陣列170。當期望讀取記憶體單元陣列110之一記憶體單元(MC)時，位元線選擇器150將一資料線對(例如，資料線對(DL1、DLB1))連接至連接至記憶體單元(MC)之一局域位元線對(例如，局域位元線對(LBL1、LBLB1))。接著，字線驅動器140使用一字線信號(WLS)驅動連接至記憶體單元(MC)之一字線(例如，字線(WL1))。字線信號具有隨著記憶體單元(MC)之一位址而改變之一脈衝寬度，藉此字線驅動器140產生具有不同脈衝寬度的字線信號。如下文將明白，此一實施方案減小記憶體裝置100之一電力消耗而不引起對記憶體裝置100之記憶體單元之不恰當讀取操作。 位址產生器120基於一輸入信號ADDR判定啟動哪些字線驅動器。時脈產生器130(例如)自記憶體裝置100外部負責使利用記憶體裝置100之一處理裝置之各種組件同步之電腦程序接收一時脈信號(CLK)作為輸入。亦將位址產生器120輸出信號(RAS)提供至時脈產生器130，該時脈產生器130基於CLK及RAS信號而產生一內部時脈信號CS，如下文進一步描述。感測放大器陣列160包含一感測放大器陣列，各感測放大器連接至一對應位元線對且用於放大在位元線上感測之電壓差。將表示儲存於各對應記憶體單元中之位元之此經放大之感測信號發送至輸出陣列170，該輸出陣列170將記憶體單元之經感測內容遞送至外部處理電路。例示性記憶體裝置100可係一隨機存取記憶體(RAM)裝置(例如，一靜態RAM (SRAM)或一動態RAM (DRAM))、一唯讀記憶體(ROM)裝置或其他類型之記憶體裝置。 記憶體單元陣列110包含配置成行及列之一陣列之複數個記憶體單元(例如，圖2之記憶體單元(MC))。如圖1中繪示，記憶體單元(MC)連接於第一供應終端180與第二供應終端190之間。第一供應終端180係用於接收一第一供應電壓(Vdd) (例如，0.3 V或0.5 V)。應瞭解，所識別之電壓僅係為了例示性目的，且Vdd可係用於記憶體應用且保持在本揭露之範疇內之任何適合電壓。第二供應終端190係用於接收具有低於第一供應電壓(Vdd)之一位準之一第二供應電壓(Vss) (例如，0 V、-0.3 V或-0.5 V)。記憶體單元(MC)經組態以在其中儲存資料之互補位元「1」及「0」。應瞭解，所識別之電壓僅係為了例示性目的，且Vss可係用於記憶體應用且保持在本揭露之範疇內之任何適合電壓。 各記憶體單元(MC)經指派具有指示其在陣列中之位置之一列位址及一行位址。位址產生器120經組態以接收一輸入位址信號(ADDR)以產生一記憶體單元(MC)之行位址及列位址(CAS、RAS)。 在實施例中，時脈產生器130基於由外部處理裝置提供之一外部經接收時脈信號(CLK)而產生時脈信號(例如，CS)。時脈產生器130亦連接至位址產生器120且接收位址產生器120 RAS信號。經產生時脈信號(CS)可具有對應於(例如，相同於)輸入時脈信號(CLK)之一振幅之一振幅。另外，如下文詳細解釋，脈衝產生器130進一步經組態以基於經接收列位址(RAS)而調整輸出時脈信號(CS)之一脈衝寬度。因此，輸出時脈信號(CS)具有隨著記憶體單元(MC)之列位址(RAS)而改變之脈衝寬度。 一般言之，將記憶體單元陣列110內之各記憶體單元(例如，MC)連接至感測放大器陣列中之一對應感測放大器之各線之線長度不同(例如，其隨著一感測放大器與一特定記憶體單元之間之距離增加而變長)。隨著一線長度增加，一線之RC特性增加。因此，在各位元線上產生位元線信號所需之時間量不同。因此，採用一單一字線脈衝寬度(例如，足夠長以確保最遠離其等對應感測放大器之該等記憶體單元之一有效讀取裕度之一個字線脈衝寬度)之系統消耗過量電力來驅動具有短位元線長度之記憶體單元。藉由基於一特定字線之對應位元線之長度定製字線脈衝寬度之長度，減少由記憶體裝置100消耗之電力。此在圖2a中繪示。舉例而言，在如圖2中描繪之陣列110中，ROW1之記憶體單元比ROW4中之MC14距離感測放大器陣列160中之一對應感測放大器更遠。因此，若各字線脈衝寬度相等(例如，等於如圖2a中展示之一脈衝寬度202)，則消耗額外電力來驅動用於具有一RM 212之MC14之字線。圖2a繪示使用脈衝202及具有一較短週期之一定製脈衝204驅動MC 14。使用脈衝202驅動MC14在一較大時間週期內產生電壓214。但由於讀取裕度212不需要全部電壓214，故使用具有等於脈衝202之一長度之一WL脈衝驅動MC14耗費過量電力216。代替性地，藉由使用具有一窄脈衝寬度之脈衝204驅動MC14，節約過量電力216。因此，藉由針對MC14採用一較窄字線脈衝(例如，204) (足夠長以確保與MC14相關聯之位元線電壓可產生至其等RM 212之字線脈衝)，節省等於電力消耗差216之一電力量。如圖2b中展示，各字線脈衝寬度可對應於各MC達到其RM 212所必需之上升時間。舉例而言，ROW1中之MC11可接收具有容許與MC11相關聯之位元線在一較長時間週期內產生一電壓218以達到RM 212之一較寬脈衝寬度之寬脈衝206，而MC14可接收足以容許相關聯位元線產生至RM 212之窄脈衝204。 記憶體裝置100進一步包含複數個字線(例如，為了闡釋性目的展示WL1至WL4)。此處為了例示性目的展示四個字線(WL1至WL4)，但應瞭解，其他數目(例如，128、256、512、1025個等)係在本揭露之範疇內。各字線(WL1至WL4)連接至在一各自列中之記憶體單元(MC)。字線驅動器140連接至位址產生器120、時脈產生器130及字線(WL1至WL4)。字線驅動器140接收可識別旨在被讀取之記憶體單元之字線之RAS信號，且字線驅動器140經組態以自時脈產生器130接收時脈信號(CS)以便在一特定字線上產生一字線信號(WLS)。在實施例中，字線信號(WLS)具有對應於輸出時脈信號(CS)之一脈衝寬度(例如，與輸出時脈信號(CS)之一脈衝寬度成比例或相同)之一脈衝寬度。由於時脈產生器130自位址產生器120接收RAS，故其能夠產生具有根據預期字線(如下文描述)定製之一時脈寬度之一時脈脈衝CS。因此，字線信號(WLS)同樣地具有根據與由RAS信號定址之字線相關聯之輸出時脈信號(CS)之脈衝寬度之不同脈衝寬度。 在實施例中，記憶體裝置100進一步包含複數個局域位元線對(例如，為了闡釋性目的，局域位元線對(LBL1、LBLB1)及局域位元線對(LBL2、LBLB2))及複數個資料線對(例如，資料線對(DL1、DLB1)及資料線對(DL2、DLB2))。雖然在此圖解中僅展示兩個位元線對及兩個資料線對，但任何數目個位元線或資料線對係在本揭露之範疇內。此處，又，為了例示性目的展示每字線兩個記憶體單元，但應瞭解，每字線其他數目個(例如，2048個、4096個、8192個等)記憶體單元係在本揭露之範疇內。各局域位元線對(LBL1、LBLB1、LBL2、LBLB2)連接至一各自行中之記憶體單元(MC)。位元線選擇器150連接至位址產生器120且進一步連接於局域位元線對(LBL1、LBLB1、LBL2、LBLB2)與資料線對(DL1、DLB1、DL2、DLB2)之間。位元線選擇器150經組態以接收行位址信號(CAS)以將一資料線對連接至一局域位元線對，藉此在所繪示實例中，透過局域位元線對將儲存於一記憶體單元中之資料之互補位元傳送至資料線對。 在實施例中，感測放大器陣列160包含一感測放大器陣列，對應於一記憶體單元行及相關聯位元線之感測放大器陣列之各感測放大器連接至資料線對(DL1、DLB1、DL2、DLB2)。此處為了例示性目的展示兩組互補位元線，但應瞭解，其他數目(例如，16、32、64等)組互補位元線係在本揭露之範疇內。感測放大器陣列160經組態以偵測一讀取裕度(即，一資料線對上之電壓位準之間之差)是否減小至一臨限值位準。感測放大器陣列160進一步經組態以在其判定讀取裕度減小至小於臨限值位準時接收一感測放大器啟用信號(SAE)。感測放大器陣列160進一步經組態以回應於感測放大器啟用信號(SAE)而將一資料線對之一資料線連接至第二供應終端190以將該資料線拉至一低電壓位準(例如，第二供應電壓(Vss)位準)。由於感測放大器陣列160包含與取決於定址哪一字線而具有不同上升時間(與各位元線之讀取裕度相關聯)之位元線相關聯之一感測放大器陣列，故對SAE信號計時使得其在對應位元線具有時間產生以達到其讀取裕度之後被確證亦係有利的。 記憶體裝置100進一步包含複數個全域位元線對(例如，為了闡釋性目的，展示全域位元線對(GBL1、GBLB1)及全域位元線對(GBL2、GBLB2))，但應瞭解，任何數目個全域位元線對係在本揭露之範疇內。輸出陣列170包含用於將各資料線對(例如，DL1、DLB1或DL2、DLB2)傳送至一對應全域位元線對(其可涉及將資料自一第一電力域傳送至一第二電力域)之一輸出陣列。為了闡釋性目的，輸出陣列170連接於資料線對(DL1、DLB1、DL2、DLB2)與全域位元線對(GBL1、GBLB1、GBL2、GBLB2)之間。此處為了例示性目的展示兩組互補全域位元線及資料位元線，但應瞭解，其他數目(例如，16、32、64等)組互補全域位元線及資料位元線係在本揭露之範疇內。輸出陣列170經組態以將一全域位元線對連接至一資料線對以將一低電壓位準自資料線對之一資料線傳送至一全域位元線對之一全域位元線，藉此自一記憶體單元讀取資料之互補位元。 如上文描述，一信號線之長度影響該線之RC特性，且相應地隨著信號施加至該等線之電壓之上升時間及下降時間不同。在一實施例中，記憶體單元陣列110及感測放大器陣列160相對於彼此定位使得其間產生電壓上升及下降之持續時間在記憶體單元陣列110中之字線之間改變。亦即，最接近感測放大器陣列之字線內之記憶體單元具有最短上升及下降時間及因此用以達到一所要讀取裕度之最短時間。因此，最遠離感測放大器陣列之字線內之記憶體單元具有最長上升及下降時間且因此花費最長時間量來達到一所要讀取裕度。用以達到讀取裕度之電壓產生時間之此等差可由記憶體單元(MC)之位址判定。因而，可將字線信號之脈衝寬度製成根據該等持續時間改變以藉此減少記憶體裝置100之一電力消耗。舉例而言，感測放大器陣列160可定位於記憶體單元陣列110下方，如圖2中繪示。以此方式，感測放大器陣列中之感測放大器與相關聯於該感測放大器之一記憶體單元行中之一對應MC之間之距離在字線間以一可預測及線性方式增加。圖2係繪示根據一些實施例之記憶體單元陣列110與感測放大器陣列160之間之一例示性相對位置之一示意圖。 記憶體單元陣列110具備配置成行(COL1、COL2)及列(ROW1至ROW4)之一陣列之八個記憶體單元(MC)。各局域位元線對(LBL1、LBLB1、LBL2、LBLB2)連接至一各自行(COL1、COL2)中之記憶體單元(MC)。此處為了例示性目的展示沿著兩組互補位元線配置之八個MC，但應瞭解，其他數目個MC及互補位元線及資料位元線係在本揭露之範疇內。各字線(WL1至WL4)連接至一各自列(ROW1至ROW4)中之記憶體單元(MC)。應理解，在某些實施例中，記憶體單元陣列110可包含任何數目個行/列。在一些實施例中，記憶體單元(MC)係一六電晶體(6T)記憶體單元(即，包含六個電晶體(例如，FET或其他類型之電晶體))。在其他實施例中，記憶體單元(MC)包含任何數目個電晶體或可係其他類型之記憶體單元。應瞭解，一記憶體單元之特定組件將隨技術及應用而改變。 在圖2之實例中，第二列(ROW2)中之記憶體單元(MC) (例如，記憶體單元(MC12))比第一列(ROW1)中之記憶體單元(MC) (例如，記憶體單元(MC11))更接近感測放大器陣列160。此外，第三列(ROW3)中之記憶體單元(MC) (例如，記憶體單元(MC13))比記憶體單元(MC12)更接近感測放大器陣列160，但比第四列(ROW4)中之記憶體單元(MC) (例如，記憶體單元(MC14))更遠離感測放大器陣列160。因而，MC11之上升時間大於MC12之上升時間，MC12之上升時間大於MC13之上升時間且大於MC14之上升時間。因此，施加至MC14之字線之脈衝寬度不需要如施加至MC11之字線之脈衝寬度般長以便達到相同讀取裕度。以此方式，優於將一均勻脈衝寬度施加至各字線之一裝置，減少藉由讀取MC14消耗之電力。類似地，執行MC14 (及MC13、MC12)之一讀取所需之時間量可相對於MC11縮短，藉此達成整體較快平均Tcd效能，Tcd係自觸發一讀取操作之一時脈之上升邊緣至有效資料在輸出上可用之時間之延時時序。 圖3係繪示根據一些實施例之一例示性時脈產生器130之一示意圖。圖3之實例包含一時脈模組310及一脈衝寬度控制器320。在一些實施例中，時脈模組310經組態以接收一輸入時脈信號(CLK)以依與一外部電路同步之一方式產生一輸出時脈信號(CS)。輸出時脈信號(CS)可具有對應於(例如，相同於)輸入時脈信號(CLK)之一振幅之一振幅。應瞭解，如上文，組件之數目僅係為了闡釋性目的，各項實施例係在本揭露之範疇內。 脈衝寬度控制器320經組態以接收列位址(RAS)以調整輸出時脈信號(CS)之一脈衝寬度。在圖3之實例中，脈衝寬度控制器320包含一列位址解碼器330及複數個電晶體(M1至M4)。列位址解碼器330經組態以接收列位址(RAS)以產生複數個脈衝寬度控制信號(PWC1至PWC4)。電晶體(M1至M4) (例如，場效電晶體(FET)或其他類型之電晶體)具有不同大小(例如，寬度對長度(W/L)比率)。此等不同W/L產生各電晶體之不同通道電阻及閘極電容。在實施例中，各電晶體與一字線相關聯。各電晶體(M1至M4)連接於時脈模組310與第二供應終端190 (或在時脈產生器130之一替代實施例中，第一供應終端180)之間。各電晶體(M1至M4)經組態以接收一各自脈衝寬度控制信號(PWC1至PWC4)以將時脈模組310選擇性地連接至第二供應終端190/將時脈模組310與第二供應終端190斷開連接。由於各電晶體M1至M4之W/L比率根據設計而不同，故取決於回應於一各自列位址解碼器信號330 (PWC1、PWC2、PWC3、PWC4)接通哪一電晶體，在其被下拉至Vss時之時脈信號脈衝之放電時間不同。以此方式，脈衝寬度控制器320調整輸出時脈信號(CS)之一脈衝寬度。在所描繪實施例中，時脈信號CS被遞送至一字線驅動器。字線驅動器可基於CS信號之上升邊緣而觸發一字線信號之產生，且可在時脈信號CS之下降邊緣上指定一字線脈衝之結束。以此方式，藉由更改時脈信號之放電時間，可基於列位址調變由一字線驅動器產生之字線脈衝之長度。應理解，此一時脈產生器130電路係藉由實例而非藉由限制提供，且其他適合時脈產生器130電路係在本揭露之範疇內。 感測放大器陣列160包含複數個感測放大器(SA)，如圖4中繪示。圖4係繪示根據一些實施例之一例示性感測放大器陣列160之一示意圖。此處展示對應於上文實例中繪示之兩個記憶體單元行之兩個感測放大器，但應瞭解，其他數目個感測放大器係在本揭露之範疇內。舉例而言，在實施例中，在一記憶體單元行與感測放大器陣列之間將存在針對各位元線或互補位元線對之一感測放大器陣列內之一單獨感測放大器。各資料線對(DL1、DLB1、DL2、DLB2)連接至感測放大器陣列中之一各自感測放大器(SA)。各感測放大器(SA)經組態以放大一位元線對上之電壓差以便確保電壓差處於一可辨識邏輯位準以便偵測一讀取裕度(即，一各自資料線對(DL1、DLB1、DL2、DLB2)上之電壓位準之間之差)是否減小至小於一臨限值。各感測放大器(SA)進一步經組態以接收經定時以在字線被確證而引起一位元線電壓產生時啟用放大之一感測放大器啟用信號(SAE)。在實施例中，感測放大啟用信號由與一特定讀取操作相關聯之字線脈衝之下降邊緣觸發。以此方式，在字線由感測放大器感測(即，字線在一特定讀取操作期間被讀取)之恰當時間啟用各感測放大器。感測放大器藉由放大在位元線上感測之電壓差而實現記憶體單元內容之一準確讀取，從而容許在輸出陣列處之資料線上可用準確資料以回應於自一外部電路接收之一讀取請求而將經儲存位元提供至全域位元線。取決於位元線是否係單一位元線或互補位元線，在一些實施例中，感測放大器(SA)係一差動感測放大器。在其他實施例中，感測放大器(SA)係一單端感測放大器或其他類型之感測放大器。 圖5係繪示根據一些實施例之與對記憶體單元(MC11至MC14)之讀取操作相關聯之例示性信號(CS、WLS、SAE、RM)之一時序圖。如自圖5可見，與記憶體單元(MC11)相關聯之一讀取裕度(RM)在一持續時間(T1)內自一高電壓位準(例如，第一供應電壓(Vdd))減小至小於一臨限值位準(Th)。另外，與記憶體單元(MC11)相關聯之輸出時脈信號(CS)具有一脈衝寬度(PW1)，其之一持續時間與持續時間(T1)相同。此外，與記憶體單元(MC11)相關聯之字線信號(WLS)具有與脈衝寬度(PW1)相同之一脈衝寬度(PW5)。類似地，在WLS之下降邊緣PW5上確證與MC11相關聯之SAE信號，從而確保在恰當時間由感測放大器陣列中之一相關聯感測放大器放大讀取操作。因而，確保記憶體單元(MC11)之一恰當讀取操作。類似地，在各WLS之下降邊緣上確證SAE，因此在T4針對具有PW4之一WLS確證SAE，其確保在對應於MC14達到臨限值電壓(RM)之正確時間放大信號，且對於結合對MC13及MC12之一讀取確證之SAE亦如此。 如上文提及，記憶體單元(MC12)比記憶體單元(MC11)更接近感測放大器陣列160，因此記憶體單元(MC12)具有不同RC特性，從而引起使MC12達到相關聯位元線上之一恰當RM (Th)所必需之下降時間比MC11所需之一下降時間短。記憶體單元(MC13)比記憶體單元(MC12)更接近感測放大器陣列160，但比記憶體單元(MC14)更遠離感測放大器陣列160。因此，如自圖5可見，與記憶體單元(MC12)相關聯之一讀取裕度(RM)在短於持續時間(T1)之一持續時間(T2)內自高電壓位準(Vdd)減小至小於臨限值位準(Th)。與記憶體單元(MC13)相關聯之一讀取裕度(RM)在短於T1及T2之一持續時間(T3)內自高電壓位準(Vdd)減小至小於臨限值位準(Th)。持續時間(T3)短於持續時間(T2)但長於一持續時間(T4)，在持續時間(T4)內，與記憶體單元(MC14)相關聯之一讀取裕度(RM)自高電壓位準(Vdd)減小至小於臨限值位準(Th)。 在其他方法中，將字線信號之脈衝寬度製成與一字線信號之最寬脈衝寬度(例如，脈衝寬度(PW5)相同以確保一記憶體裝置之記憶體單元之恰當讀取操作。此可導致記憶體裝置之一不必要高電力消耗。在根據本揭露之實施例中，與記憶體單元(MC12、MC13、MC14)相關聯之字線信號(WLS)之脈衝寬度(PW6、PW7、PW8)具有實質上相同於或僅稍微長於各MC達到臨限值電壓之持續時間(T2、T3、T4)之持續時間。因此，在實施例中，PW6至PW8比脈衝寬度(PW5)更窄且藉此減少記憶體裝置100之電力消耗而不引起記憶體裝置100之記憶體單元(MC)之不恰當讀取操作。 圖6係繪示根據一些實施例之對記憶體單元(例如，MC11至MC14)之一線之讀取操作之一例示性方法600之一流程圖。為了易於理解，現將進一步參考圖1至圖5描述方法600。應理解，方法600可應用至除了圖1至圖4之結構之外之結構。此外，應理解，可在方法600之前、期間及之後提供額外操作，且可在方法600之一替代實施例中替換或消除下文描述之一些操作。 當一外部電路請求一讀取操作時，其可提供對應於一記憶體單元陣列中之記憶體單元之數目之一讀取位址。在例示性操作610中，位址產生器120接收一輸入位址信號(ADDR)以產生待讀取之記憶體單元(MC11)之行位址及列位址(CAS、RAS)。位元線選擇器150接收行位址(CAS)以將資料線對(DL1、DLB1)連接至局域位元線對(LBL1、LBLB1)。 接著，在操作620中，時脈產生器130接收傳訊用以產生一輸出時脈信號(CS)之時間之一輸入時脈信號(CLK)。可在由一第一電力供應域供應之一外部電路中導出CLK信號，且藉由時脈產生器130基於記憶體裝置100之一電力供應域產生CS。輸出時脈信號(CS)具有一振幅(例如，第一供應電壓(Vdd)位準-第二供應電壓(Vss)位準)。 在操作630中，時脈產生器130接收列位址信號(RAS)，時脈產生器基於該RAS產生具有針對預期字線調整之一脈衝寬度(PW1)之一CS。字線驅動器140接收具有一定製脈衝寬度之輸出時脈信號(CS)且產生具有基於時脈信號(CS)之脈衝寬度之一脈衝寬度之一字線信號(WLS)。因此，針對記憶體單元之預期字線之字線信號(WLS)具有對應於(例如，相同於)輸出時脈信號(CS)之脈衝寬度(PW1)之一脈衝寬度(PW5)。此PW5經設計以容許在相關聯位元線上產生讀取裕度之一適當時間量。 在操作640中，字線驅動器140接收列位址信號(RAS)以使用由於經調整CS脈衝寬度而具有基於RAS調整之脈衝寬度的字線信號(WLS)驅動字線(WL1)。在確證WL1信號之後，MC11將其經儲存內容供應至互補資料線對LBL1、LBLB1，且互補資料線之間之電壓差產生朝向一臨限值電壓。 在操作650中，在字線信號WL1之下降邊緣上確證感測放大啟用信號，從而引起感測放大器(SA)放大電壓差，以容許在操作660基於電壓差感測記憶體單元之內容。舉例而言，若超過一臨限值電壓，則在位元線上感測1之一位元值，其指示1之一位元值在記憶體單元中，且若電壓不超過臨限值，則在位元線上感測0之一位元值。因此，若不經過適當時間量使得相關電壓未能在位元線上產生，則位元線上之一感測操作可不正確地感測0。但確證字線信號達一過量時間量將引起產生多於必需之電壓，且確證字線超過產生臨限值電壓所必需之時間耗費額外電力(其係浪費的)。因此，在實施例中，針對各字線定製字線信號之脈衝寬度(及相應地在確證字線信號之週期)。 因此，在操作660在局域位元線對(LBL1、LBLB1)上感測儲存於記憶體單元(MC11)中之資料且將經感測信號供應至資料線對(DL1、DLB1)。此後，在操作670，輸出陣列170將全域位元線對(GBL1、GBLB1)連接至資料線對(DL1、DLB1)，因此將低電壓位準自資料線傳送至一全域位元線GBL1或GBLB1，藉此自記憶體單元(MC11)讀取資料之互補位元。 由於對記憶體單元(MC12、MC13、MC14)之讀取操作類似於上文關於記憶體單元(MC11)描述之讀取操作，故為了簡潔起見，在本文中省略其之一詳細描述，惟應注意，各讀取操作將涉及基於如RAS信號中指定之待讀取之記憶體單元之列位址而產生之一經調整CS除外。經調整CS信號將具有指定經設計而與使RM產生之時間之長度(其基於與各記憶體單元(其係MC12、MC13或MC14)相關聯之位元線之長度(RC特性))成比例之字線之脈衝寬度之一脈衝寬度。由於各WL脈衝寬度改變，故在確證各SAE信號之前之時間量改變，藉此藉由確保僅在感測之前已經過足以使RM產生之時間時確證SAE信號而最小化需要針對各讀取操作確證SAE信號之時間。 雖然記憶體裝置100被例示為在對其記憶體單元(MC)之讀取操作期間產生具有不同脈衝寬度的字線信號，但應理解，在閱讀本揭露之後，記憶體裝置100可在對其記憶體單元(MC)之寫入操作期間產生此等字線信號。又，雖然記憶體裝置100被例示為藉由(i)將一字線之脈衝寬度連結至CS之脈衝寬度及(ii)基於經定址字線改變CS而產生一不同字線脈衝寬度，但可以任何適合方式改變字線脈衝寬度。 如藉由定址方案700針對圖7中繪示之各項實施例繪示，一記憶體陣列可包含由256個字線驅動器(例如，字線驅動器702)驅動之256個字線。使用一八位元位址XA＜0:7＞個別地定址各字線驅動器(例如，702)。將256個字線驅動器組織成八個群組(例如，群組704)，各群組包含用於驅動32個字線且被組織成子群組(例如，子群組706)之32個字線驅動器(例如，702)。雖然一記憶體陣列之行或個別位元線亦可係可定址的，但為了此圖解之目的，假定與一特定字線相關聯之各記憶體單元距一對應感測放大器達相同距離，使得針對與一特定字線相關聯之各記憶體單元，任何給定位元線之長度係相同的。為了此例示性圖解之簡潔起見，進一步假定與一字線群組(例如，群組704)內之各字線相關聯之各記憶體單元距各各自感測放大器達實質上相同距離使得各群組(例如，群組704)對應於相同字線脈衝長度。替代地，與一字線群組(例如，群組704)相關聯之記憶體單元與一各自感測放大器之間之距離可改變，但此等變動在具有一相關聯字線脈衝長度內之上升時間之一距離範圍之情況下係可接受的。 首先可將一預解碼規則應用至位址XA以便將其解析成三個闡釋性子位址PAX、PBX及PCX：XA＜0：1＞→PAX＜0：3＞、XA＜2：4＞→PBX＜0：7＞及XA＜5：7＞→PBX＜0：7＞。以此方式，位址XA(即，XA＜5：7＞)之三個最高有效位元對應於可由PCX定址之八個可定址字線群組之一者。可由PCX之一位元定址之八個字線驅動器群組(例如，如同群組704)之各者包含八個子可定址字線驅動器子群組(例如，如同子群組706)，各子群組可由如解碼至PBX之八個位元之一者之XA之第二三個最高有效位元個別地定址。且，可由PBX定址之各子群組(例如，子群組706)包含四個可定址字線驅動器(例如，如同字線驅動器702)，各字線驅動器可由如解碼至PAX之四個位元之一者之XA之兩個最低有效位元定址。以此方式，由PCX定址之八個字線群組之各者包含用於驅動32個字線之32個字線驅動器。且，由於XA＜5：7＞→PCX＜0：7＞將XA之三個位元映射至PCX之八個位元之一者，故PCX之各各自單一位元可用於定址對應於一相同字線脈衝寬度之字線驅動器之一個群組(例如，群組704)。 為了闡釋性實例，在一些實施例中，PCX之各位元可連結至八個不同電晶體(例如，如圖11中繪示)且當XA＜5：7＞=＜011＞時，PCX＜3＞=＜00001000＞且可啟動八個電晶體之一第四電晶體，從而引起脈衝寬度具有一長度L(4)。或當XA＜5：7＞=＜101＞時，PCX＜5＞=＜00100000＞且可啟動八個電晶體之一第六電晶體，從而引起脈衝寬度具有一長度L(6)。或當XA＜5：7＞=＜000＞時，PCX＜0：7＞=＜00000001＞且可啟動八個電晶體之一第一電晶體，從而引起具有一長度L(1)之一脈衝寬度，或當XA＜5：7＞=＜111＞時，PCX＜0：7＞=＜10000000＞且可啟動八個電晶體之一第八電晶體，從而引起L(8)之一脈衝寬度。 為了此闡釋性實例之目的，如上文論述，假定在由PCX定址之各字線群組(例如，群組704)內，各子群組(例如，子群組706)中之各字線實質上距一各自感測放大器達相同距離。因此，可採用圖8之記憶體裝置組織方案以產生一可變脈衝寬度使得各群組(例如，群組704)具有針對可在一字線群組(例如，群組704)內定址之各記憶體單元之間之距離定製之一獨有脈衝寬度。如本文中使用，由於距離與產生讀取裕度內之位元線電壓所必需之時間量相關，故實質上相同距離指示一字線驅動器群組(例如，群組704)內之各記憶體單元可由具有足以確保足夠時間來產生用於一準確記憶體操作之位元線電壓之一單一脈衝長度之一字線脈衝定址。 圖8描繪針對具有八個字線驅動器群組810至817 (各由來自PCX＜7＞至PCX＜0＞之一個位元定址(如同群組704))之一記憶體裝置之一組織方案。各群組810至817包含由位元PBX、PAX以如定址方案700中繪示之類似方式子定址之32個字線(未展示)。各字線驅動器群組810至817藉由字線驅動器804憑藉PCX＜7＞至PCX＜0＞之一個位元定址。與各各自位址位元PCX＜7＞至PCX＜0＞相關聯之各字線群組810至817按PCX之升序愈來愈遠離MUX &感測放大器(S/A)組件806。亦即，由位元PCX＜0＞定址之群組810比由PCX＜3＞定址之群組813更接近MUX & S/A 806。因此，由PCX＜3＞定址(且由PBX及PAX子定址)之字線群組813中之個別字線之各者比分別由PCX＜0＞、PCX＜1＞或PCX＜2＞定址之群組810至812之字線耗費一更長時間量以在MUX & S/A 806處產生讀取裕度。 控制區塊802可接收外部輸入信號(例如，CLK或ADDR)且產生內部時脈信號(例如，CS或GCKP)及感測放大啟用信號(SAE)。因此，在此闡釋性實例中，控制區塊802能夠產生具有八個不同脈衝寬度之一者(與八個PCX可定址群組810至817之各者相關聯之八個不同脈衝寬度之各者)之一記憶體裝置內部時脈信號(GCKP)。控制區塊802亦經組態以在分別與八個群組810至817之各者相關聯之八個時間週期(在一個實例中，藉由在WL信號之下降邊緣上確證SAE)之一者之後確證一感測放大啟用信號。 關於圖8根據具有字線驅動器組織方案之對應字線子群組之八個字線群組描述用於定址字線群組以便容許定製一字線脈衝之長度且在正確時間確證一對應SAE信號之一組織方案。但由圖8繪示之實施例不旨在為限制性，且此一組織方案可採取包括導致任何數目個字線脈衝長度及相關聯定址方案之任何數目個群組及子群組(或無群組)之許多形式。 圖9繪示根據本揭露之一些實施例之一組時序信號以繪示可變時序。CLK係一外部導出時脈信號。GCKP係經產生用於記憶體裝置操作控制之一時脈信號且可由任何適合電路(例如，藉由控制區塊802或藉由時脈產生器130或藉由字線驅動器140內之一電路)產生。舉例而言，可回應於一外部產生時脈信號CLK之一上升邊緣產生GCKP。基於GCKP，導出字線及SAE信號以及其他控制信號。在實施例中，自GCKP信號導出字線WL，使得WL之脈衝寬度係基於GCKP信號之脈衝寬度。且，使SAE信號與WL信號之下降邊緣同步，從而引起感測放大器在已經過足以產生對應讀取裕度之時間之後啟動，藉此確保在正確時間之一恰當讀取。除了減少由過長字長脈衝消耗之電力之外，此組態亦最小化啟用感測放大器之時間，藉此亦節省額外電力。GCKP信號之脈衝寬度由PCX＜0:7＞定義，如圖10中繪示。 圖11繪示用於基於解碼成八個信號PCX＜7＞至PCX＜0＞之一者之一位址產生具有一不同脈衝寬度的時脈信號GCKP 1002之一個電路。信號PCHB 1004在確證一CLK 1010信號之後控制GCKP 1002之脈衝寬度。當CLK 1010為高時，透過電晶體1020將CKPB 1008拉低，CKPB 1008透過電晶體1022及延遲元件1024將DELAY_OUT拉高，此關斷電晶體1026，從而將PCHB 1004拉高，且PCHB 1004透過電晶體1028及電晶體T0至T7 (各可個別由位元PCX＜0:7＞ 1012之一者定址且各具有不同W/L組態及因此導致不同放電時間之一不同有效RC常數)之一者放電。類似地，當將CKPB 1008拉低時，透過電晶體1030將GCKP 1002拉高至VDD，從而產生時脈信號GCKP 1002之上升邊緣。T0至T7之W/L組態之各者經設計以在PCHB 1004上產生容許GCKP 1002保持高之一不同放電時間。T0至T7之不同W/L組態有效地產生PCHB 1004之一不同放電斜率，因此在再次透過電晶體1032將CKPB 1008拉高之前改變時間，且藉此將GCKP 1002拉低。在圖12中繪示不同斜率及所得不同PCHB 1004及GCKP 1002信號。 圖13繪示用於產生一不同脈衝寬度GCKP 1302之一電路之另一實施例。當CLK 1310脈衝高時，透過電晶體1320將CKPB 1308拉低，此繼而接通饋送八個延遲元件(Delay Element＜0＞至Delay Element＜7＞)之一者之一上拉電晶體1332。八個延遲元件Delay Element＜0＞至Delay Element＜7＞之各者根據八個不同時間週期之一者延遲信號且通過8:1多工器1342而至DELAY_OUT 1340上，此後DELAY_OUT 1340上之高信號接通下拉電晶體1328，該下拉電晶體1328拉低PCHB 1304，從而引起CKPB 1308再次透過電晶體1332被拉高，其繼而透過電晶體1330將GCKP拉低，藉此引起GCKP具有根據與由PCX＜0:7＞ 1312定址之Delay Element＜0＞至Delay Element＜7＞相關聯之八個不同延遲時間週期之八個脈衝寬度之一者。 在一實施例中，一種記憶體裝置包括複數個記憶體單元、複數個字線及一字線驅動器。該複數個記憶體單元包含第一及第二記憶體單元。該複數個字線包含分別耦合至該等第一及第二記憶體單元之第一及第二字線。該字線驅動器經組態以分別使用具有不同脈衝寬度的第一及第二字線信號驅動該等第一及第二字線。 在一相關實施例中，一種方法包括產生一輸出時脈信號及接收一記憶體單元之一位址以調整該輸出時脈信號之一脈衝寬度。 在另一相關實施例中，接收一第一記憶體單元之一位址。產生具有與該第一記憶體單元相關聯之一第一脈衝寬度之一輸出時脈信號。且，接收一第二記憶體單元之一位址。產生具有與該第二記憶體單元相關聯之一第二脈衝寬度之一輸出時脈信號，該第二脈衝寬度不同於與該第一記憶體單元相關聯之該第一脈衝寬度。 在另一相關實施例中，一種記憶體裝置包括複數個記憶體單元及一時脈產生器。該時脈產生器經組態以產生一輸出時脈信號，該輸出時脈信號之一脈衝寬度隨著與一記憶體單元相關聯之一讀取裕度自一高電壓位準減小至一臨限值位準之一持續時間而改變。 在另一相關實施例中，一種記憶體裝置包括距一第一感測放大器達一第一距離之一第一記憶體單元。該記憶體裝置亦包含距一第二感測放大器達一第二距離之一第二記憶體單元，該第二距離不同於該第一距離。該記憶體裝置亦包含經組態以選擇性地產生具有一脈衝持續時間之一輸出時脈信號之一時脈產生器。該脈衝寬度持續時間可係與該第一距離相關聯之一第一時脈信號脈衝持續時間。或，該脈衝寬度持續時間可係與該第二距離相關聯之第二時脈信號脈衝持續時間。 上文概述若干實施例之特徵，使得熟習此項技術者可較佳理解本揭露之態樣。熟習此項技術者應瞭解，其等可容易使用本揭露作為用於設計或修改用於實行相同目的及/或達成本文中介紹之實施例之相同優點之其他程序及結構之一基礎。熟習此項技術者亦應意識到此等等效構造不脫離本揭露之精神及範疇且其等可在本文中做出各種改變、替代及更改而不脫離本揭露之精神及範疇。
100‧‧‧記憶體裝置
110‧‧‧記憶體單元陣列
120‧‧‧位址產生器
130‧‧‧時脈產生器
140‧‧‧字線驅動器
150‧‧‧位元線選擇器
160‧‧‧感測放大器陣列
170‧‧‧輸出陣列
180‧‧‧第一供應終端
190‧‧‧第二供應終端
202‧‧‧脈衝
204‧‧‧定製脈衝
206‧‧‧寬脈衝
212‧‧‧讀取裕度
214‧‧‧電壓
216‧‧‧過量電力
218‧‧‧電壓
310‧‧‧時脈模組
320‧‧‧脈衝寬度控制器
330‧‧‧列位址解碼器
600‧‧‧方法
610‧‧‧操作
620‧‧‧操作
630‧‧‧操作
640‧‧‧操作
650‧‧‧操作
660‧‧‧操作
670‧‧‧操作
700‧‧‧定址方案
702‧‧‧字線驅動器
704‧‧‧群組
706‧‧‧子群組
802‧‧‧控制區塊
804‧‧‧字線驅動器
806‧‧‧MUX &感測放大器(S/A)組件
810‧‧‧字線驅動器群組
811‧‧‧字線驅動器群組
812‧‧‧字線驅動器群組
813‧‧‧字線驅動器群組
814‧‧‧字線驅動器群組
815‧‧‧字線驅動器群組
816‧‧‧字線驅動器群組
817‧‧‧字線驅動器群組
1002‧‧‧時脈信號GCKP
1004‧‧‧信號PCHB
1008‧‧‧CKPB
1010‧‧‧CLK
1012‧‧‧位元PCX＜0:7＞
1020‧‧‧電晶體
1022‧‧‧電晶體
1024‧‧‧延遲元件
1026‧‧‧電晶體
1028‧‧‧電晶體
1030‧‧‧電晶體
1032‧‧‧電晶體
1302‧‧‧GCKP
1304‧‧‧PCHB
1308‧‧‧CKPB
1310‧‧‧CLK
1312‧‧‧PCX＜0:7＞
1320‧‧‧電晶體
1322‧‧‧上拉電晶體
1328‧‧‧下拉電晶體
1330‧‧‧電晶體
1332‧‧‧電晶體
1340‧‧‧DELAY_OUT
1342‧‧‧8:1多工器
ADDR‧‧‧輸入信號/輸入位址信號
BL‧‧‧位元線
BLB‧‧‧位元線條
CAS‧‧‧行位址
CLK‧‧‧時脈信號/輸入時脈信號
COL1‧‧‧行
COL2‧‧‧行
CS‧‧‧內部時脈信號/輸出時脈信號
DL1‧‧‧資料線對
DLB1‧‧‧資料線對
DL2‧‧‧資料線對
DLB2‧‧‧資料線對
GBL1‧‧‧全域位元線對
GBLB1‧‧‧全域位元線對
GBL2‧‧‧全域位元線對
GBLB2‧‧‧全域位元線對
GCKP‧‧‧記憶體裝置內部時脈信號
LBL1‧‧‧局域位元線對
LBLB1‧‧‧局域位元線對
LBL2‧‧‧局域位元線對
LBLB2‧‧‧局域位元線對
M1至M4‧‧‧電晶體
MC‧‧‧記憶體單元
MC11至MC14‧‧‧記憶體單元
PCHB‧‧‧信號
PCX＜7＞至PCX＜0＞‧‧‧信號
PW1至PW8‧‧‧脈衝寬度
PWC1至PWC4‧‧‧脈衝寬度控制信號
RAS‧‧‧列位址
RM‧‧‧讀取裕度
ROW1至ROW4‧‧‧列
SA‧‧‧感測放大器
SAE‧‧‧感測放大器啟用信號
T1至T4‧‧‧持續時間
T0至T7‧‧‧電晶體
Th‧‧‧臨限值位準
Vdd‧‧‧第一供應電壓
Vss‧‧‧第二供應電壓
WL1至WL4‧‧‧字線
WLS‧‧‧字線信號
當結合附圖閱讀時自以下詳細描述最佳理解本揭露之態樣。應注意，根據業界中之標準實踐，各種構件未按比例繪製。事實上，為了清楚論述起見，可任意增大或減小各種構件之尺寸。 圖1係繪示根據一些實施例之一例示性記憶體裝置之一示意圖。 圖2係繪示根據一些實施例之一記憶體單元陣列與一感測放大器陣列之間之一例示性相對位置之一示意圖。 圖2a及圖2b繪示與確證一字線相關聯，且與在一互補位元線對上產生位元線(BL)及位元線條(BLB)電壓相關聯之電力消耗。 圖3係繪示根據一些實施例之一例示性時脈產生器之一示意圖。 圖4係繪示根據一些實施例之一例示性感測放大器陣列之一示意圖。 圖5係繪示根據一些實施例之與對記憶體單元之讀取操作相關聯之例示性信號之一時序圖。 圖6係繪示根據一些實施例之對一記憶體單元之一讀取操作之一例示性方法之一流程圖。 圖7繪示根據本揭露之一個字線(WL)定址方案。 圖8繪示根據本揭露之可個別定址字線單元。 圖9繪示根據本揭露之在一記憶體應用中驅動一字線時採用之各種信號。 圖10繪示根據本揭露之在一記憶體應用中驅動一字線時採用之各種信號。 圖11繪示可用以產生一不同寬度時脈脈衝之電路之各項實施例。 圖12繪示根據本揭露之在一記憶體應用中驅動一字線時採用之各種信號。 圖13繪示可用以產生一不同寬度時脈脈衝之電路之各項實施例。

Claims (10)

  1. 一種記憶體裝置，其包括：複數個記憶體單元，其等包含第一及第二記憶體單元；複數個字線，其等包含分別耦合至該等第一及第二記憶體單元之第一及第二字線；一字線驅動器，其經組態以分別使用具有不同脈衝寬度的第一及第二字線信號驅動該等第一及第二字線；及經組態以產生具有一時脈信號脈衝寬度之一輸出時脈信號之一時脈產生器，該時脈信號脈衝寬度基於一經定址記憶體單元之一位址而改變，其中該字線驅動器進一步經組態以接收該輸出時脈信號且使用具有與該時脈信號脈衝寬度成比例地改變之脈衝寬度之第一及第二字線信號驅動該等第一及第二字線。
  2. 如請求項1之記憶體裝置，其進一步包括一感測放大器陣列，其中：該第二記憶體單元比該第一記憶體單元更接近該感測放大器陣列；且該等不同脈衝寬度包含與該第一記憶體單元相關聯之一第一脈衝寬度，其比與該第二記憶體單元相關聯之一第二脈衝寬度寬。
  3. 如請求項1之記憶體裝置，其中該時脈產生器包含：一時脈模組，其經組態以產生該輸出時脈信號；及一脈衝寬度控制器，其經組態以接收該記憶體單元之該位址以調整該輸出時脈信號之一脈衝寬度。
  4. 如請求項1之記憶體裝置，其中該第一字線與記憶體單元列之一第一群組相關聯，且該第二字線與記憶體單元列之一第二群組相關聯，記憶體單元列之該第一群組不同於記憶體單元列之該第二群組。
  5. 如請求項1之記憶體裝置，其中該脈衝寬度控制器包含：一位址解碼器，其經組態以接收一記憶體單元之一位址且(i)當該位址與字線之第一群組相關聯時，產生具有與距一感測放大器之距離之一第一範圍相關聯之一第一脈衝寬度之一第一脈衝寬度控制信號；或(ii)當該位址與字線之第二群組相關聯時，產生具有與距該感測放大器之距離之一第二範圍相關聯之一第二脈衝寬度之一第二脈衝寬度控制信號。
  6. 如請求項1之記憶體裝置，其進一步包括經組態以產生一輸出時脈信號之一時脈產生器，其中該字線驅動器進一步經組態以使用一字線信號驅動一字線，該字線信號之一脈衝寬度隨著該輸出時脈信號之一脈衝寬度而改變。
  7. 如請求項1之記憶體裝置，其中該字線驅動器進一步經組態以使用一字線信號驅動一字線，該字線信號之一脈衝寬度隨著一記憶體單元之一位址而改變。
  8. 如請求項1之記憶體裝置，其中該字線驅動器進一步經組態以使用一字線信號驅動一字線，該字線信號之一脈衝寬度隨著與一記憶體單元相關聯之一讀取裕度自一高電壓位準減小至一臨限值位準之一持續時間而改變。
  9. 一種方法，其包括：接收一第一記憶體單元之一位址；產生具有與該第一記憶體單元相關聯之一第一脈衝寬度之一第一輸出時脈信號；接收一第二記憶體單元之一位址；產生具有與該第二記憶體單元相關聯之一第二脈衝寬度之一第二輸出時脈信號，該第二脈衝寬度不同於與該第一記憶體單元相關聯之該第一脈衝寬度；在一字線驅動器處接收該輸出時脈信號，該字線驅動器經組態以分別使用具有不同脈衝寬度的一第一字線信號驅動及一第二字線信號驅動該第一字線及該第二字線；產生具有一時脈信號脈衝寬度之一輸出時脈信號，該時脈信號脈衝寬度基於一經定址記憶體單元之一位址而改變；使用具有與該時脈信號脈衝寬度成比例地改變之一第一字線驅動器信號脈衝寬度的一字線信號驅動耦合至該第一記憶體單元之該第一字線；及使用具有與該時脈信號脈衝寬度成比例地改變之一第二字線驅動器信號脈衝寬度的該字線信號驅動耦合至該第二記憶體單元之該第二字線。
  10. 一種記憶體裝置，其包括：一第一記憶體單元，其距一第一感測放大器達一第一距離；一第二記憶體單元，其距一第二感測放大器達一第二距離，該第二距離不同於該第一距離；一第一字線驅動器，其經組態以使用具有與該第一時脈信號脈衝持續時間相關聯之一第一字線脈衝持續時間之一第一字線信號驅動耦合至該第一記憶體單元之一第一字線；一第二字線驅動器，其經組態以使用具有與該第二時脈信號脈衝持續時間相關聯之一第二字線脈衝持續時間之一第二字線信號驅動耦合至該第二記憶體單元之一第二字線；及一時脈產生器，其經組態以選擇性地產生具有以下任一者之一脈衝持續時間之一輸出時脈信號：與該第一距離相關聯之一第一時脈信號脈衝持續時間；或與該第二距離相關聯之一第二時脈信號脈衝持續時間，其中該第一字線脈衝持續時間和該第二字線脈衝持續時間與該時脈信號脈衝寬度成比例。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10365833B2 (en) 2016-01-22 2019-07-30 Micron Technology, Inc. Apparatuses and methods for encoding and decoding of signal lines for multi-level communication architectures
KR102399555B1 (ko) 2018-10-05 2022-05-17 주식회사 엘지화학 이무수물 분석 방법
CN111128264B (zh) * 2019-12-05 2021-08-06 海光信息技术股份有限公司 字线脉冲电路、字线脉冲侦测方法、读方法、芯片及设备
US11705183B2 (en) 2020-08-28 2023-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Word line booster circuit and method

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060274574A1 (en) * 2004-02-04 2006-12-07 Byung-Gil Choi Phase-change memory device and method of writing a phase-change memory device
US20100054049A1 (en) * 2008-09-01 2010-03-04 Renesas Technology Corp. Semiconductor device
US20110051502A1 (en) * 2009-09-01 2011-03-03 Qualcomm Incorporated Flexible Word-Line Pulsing For STT-MRAM
US20110242912A1 (en) * 2010-04-01 2011-10-06 Kang Byung-Ho Random Access Memory Devices Having Word Line Drivers Therein That Support Variable-Frequency Clock Signals
US20130039137A1 (en) * 2009-04-15 2013-02-14 International Business Machines Corporation Semiconductor memory device
US20130250690A1 (en) * 2012-03-26 2013-09-26 Chun-Hung Lai Selected word line dependent select gate voltage during program

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2267614B (en) * 1992-06-02 1996-01-24 Plessey Semiconductors Ltd Logic cell
CN1393992A (zh) * 2001-07-02 2003-01-29 朗迅科技公司 包含反馈回路的延迟补偿电路
US7042296B2 (en) * 2003-09-25 2006-05-09 Lsi Logic Corporation Digital programmable delay scheme to continuously calibrate and track delay over process, voltage and temperature
US7412477B1 (en) * 2003-10-07 2008-08-12 Xilinx, Inc. Interpolation of signals from a delay line
US7049873B2 (en) * 2004-02-23 2006-05-23 International Business Machines Corporation System and method for implementing a micro-stepping delay chain for a delay locked loop
US7109766B2 (en) * 2004-04-22 2006-09-19 Motorola, Inc. Adjustable frequency delay-locked loop
WO2009046515A1 (en) * 2007-10-11 2009-04-16 Mosaid Technologies Incorporated Interlock of read column select and read databus precharge control signals
US7733724B2 (en) * 2007-11-30 2010-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling global bit line pre-charge time for high speed eDRAM
KR101893185B1 (ko) * 2012-02-20 2018-08-29 에스케이하이닉스 주식회사 반도체 장치의 데이터 출력 타이밍 제어 회로

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060274574A1 (en) * 2004-02-04 2006-12-07 Byung-Gil Choi Phase-change memory device and method of writing a phase-change memory device
US20100054049A1 (en) * 2008-09-01 2010-03-04 Renesas Technology Corp. Semiconductor device
US20130039137A1 (en) * 2009-04-15 2013-02-14 International Business Machines Corporation Semiconductor memory device
US20110051502A1 (en) * 2009-09-01 2011-03-03 Qualcomm Incorporated Flexible Word-Line Pulsing For STT-MRAM
US20110242912A1 (en) * 2010-04-01 2011-10-06 Kang Byung-Ho Random Access Memory Devices Having Word Line Drivers Therein That Support Variable-Frequency Clock Signals
US20130250690A1 (en) * 2012-03-26 2013-09-26 Chun-Hung Lai Selected word line dependent select gate voltage during program

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