DE102017121749B4 - Gitterfehlangepasste Halbleitersubstrate mit Fehlerverringerung und Verfahren zu ihrer Herstellung - Google Patents

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Abstract

Struktur (200), umfassend:ein Substrat (204) mit einem ersten Halbleitermaterial;ein dielektrisches Element (206), das in das Substrat (204) eingebettet ist; undein zweites Halbleitermaterial (230), das in das Substrat (204) eingebettet ist, wobei das zweite Halbleitermaterial (230) eine Gitterfehlanpassung an das erste Halbleitermaterial aufweist,wobei das zweite Halbleitermaterial (230) zwei obere Seitenwände (210) und zwei untere Seitenwände (218) aufweist, wobei die beiden oberen Seitenwände (210) in Kontakt mit dem dielektrischen Element (206) stehen, wobei die beiden unteren Seitenwände (218) in Kontakt mit dem Substrat (204) stehen, wobei die beiden unteren Seitenwände (218) nicht senkrecht zu einer oberen Fläche des Substrats (204) sind, wobei ein unterster Abschnitt des dielektrischen Elements (206) unter einem obersten Abschnitt der beiden unteren Seitenwände (218) liegt, wobei das zweite Halbleitermaterial (230) eine Mehrzahl von Rippen (306) aufweist,ein flaches Grabenisolations-Element (520), im Folgenden STI-Element genannt, wobei das STI-Element (520) jede der Mehrzahl von Rippen (306) umgibt.

Description

  • HINTERGRUND
  • Die integrierte Halbleiterschaltungs-(IC)-Branche hat ein exponentielles Wachstum erlebt. Technischer Fortschritt bei IC-Materialien und -Design hat Generationen von ICs hervorgebracht, bei denen jede Generation kleinere und komplexere Schaltungen als die vorherige Generation aufweist. Im Verlauf der IC-Entwicklung hat sich die Funktionsdichte (d.h. die Anzahl von miteinander verbundenen Einrichtungen je Chipfläche) im Allgemeinen erhöht, während sich die Geometriegröße (d.h. die kleinste Komponente (oder Leitung), die unter Verwendung eines Herstellungsverfahrens erzeugt werden kann), verringert hat. Dieser Verkleinerungsprozess bietet im Allgemeinen Vorteile, indem er die Produktionseffizienz erhöht und die damit verbundenen Kosten senkt. Eine solche Verkleinerung hat auch die Komplexität der Verarbeitung und Fertigung von ICs erhöht und damit diese Fortschritte realisiert werden können, sind ähnliche Entwicklungen in der IC-Verarbeitung und Fertigung erforderlich. Die PCT-Anmeldung WO 2016 / 105 426 A1 offenbart eine Finnenstruktur mit unteren Seitenwänden, die nicht senkrecht zu einer oberen Fläche des Substrats sind.
  • Hetero-Integration von unähnlichen Halbleitermaterialien, beispielsweise III-V-Materialien, die epitaktisch auf Silizium- oder Silizium-Germanium-Substraten gezüchtet werden, wurde eingeführt, um die Funktionalität und Leistungsfähigkeit von Feldeffekttransistoren (FETs) zu erhöhen. Die Leistung von Vorrichtungen, die unter Verwendung einer Kombination von unähnlichen Halbleitermaterialien hergestellt werden, hängt jedoch von der Qualität der resultierenden Struktur ab. Insbesondere ist die Begrenzung von Versetzungsfehlern in einer Vielzahl von Halbleitervorrichtungen und -verfahren wichtig, da Versetzungsfehler eine ansonsten monolithische Kristallstruktur teilen und unerwünschte und abrupte Änderungen der elektrischen Eigenschaften mit sich bringen, was wiederum zu einer schlechten Materialqualität und einer begrenzten Leistung führt. Daher besteht ein Bedarf nach einer Halbleiterstruktur und zugehörigem Verfahren zur Lösung dieser Probleme, um die Leistungsfähigkeit zu erhöhen und Versetzungsfehlern zu verringern.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Es wird betont, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Elemente zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
    • Die 1A, 1B und 1C sind Schaubilder, die drei Arten von Kristallorientierung für Silizium zeigen.
    • 2A ist eine Perspektivansicht einer Halbleiterstruktur mit einem Halbleitermaterial, das Vertiefungen mit V-förmigen Rillen gemäß verschiedenen Aspekten der vorliegenden Offenbarung füllt.
    • Die 2B und 2C sind Querschnittsansichten der Halbleiterstruktur in 2A gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • Die 3A und 3B sind Draufsichten auf Halbleiterwafer, die eine geometrische Anordnung von Vertiefungen mit V-förmigen Rillen in Bezug auf die kristalline Orientierung der Halbleiterwafer gemäß verschiedenen Aspekten der vorliegenden Offenbarung zeigen.
    • 4 ist ein Flussdiagramm eines Verfahrens zum Ausbilden einer Halbleiterstruktur mit einem Halbleitermaterial, das Vertiefungen mit V-förmigen Rillen gemäß verschiedenen Aspekten der vorliegenden Offenbarung füllt.
    • Die 5A, 5B, 5C, 5D, 5E und 5F sind Querschnittsansichten der Halbleiterstruktur in verschiedenen Herstellungsstufen, die gemäß dem Verfahren in 4 hergestellt sind, gemäß einigen Ausführungsformen.
    • 6 ist ein beispielhaftes Diagramm von Temperatur- und Zeitparametern, die in einem epitaktischen Wachstumsverfahren verwendet werden, gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Elemente des angegebenen Gegenstands zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Beispielsweise kann das Ausbilden eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Element in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen dem ersten Element und dem zweiten Element ausgebildet sein können, so dass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „unten“, „unter“, „unterer“, „über“, „oberer“ und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder einer Einrichtung mit anderen Element(en) oder Einrichtung(en) zu beschreiben, wie in den Figuren gezeigt ist. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
  • Die zunehmenden Arbeitsgeschwindigkeiten und Rechenleistung von mikroelektronischen Vorrichtungen haben in letzter Zeit eine Erhöhung der Komplexität und Funktionalität der Halbleiterstrukturen nötig gemacht, aus denen diese Vorrichtungen hergestellt werden. Hetero-Integration von unähnlichen Halbleitermaterialien, z. B. III-V-Materialien wie Galliumarsenid, Galliumnitrid, Indium-Aluminiumarsenid und/oder Germanium mit einem Silizium- oder Silizium-Germanium-Substrat ist ein vielversprechender Weg zur Erhöhung der Funktionalität und Leistungsfähigkeit von Halbleitervorrichtungen. Jedoch treten üblicherweise, wenn eine Art von kristallinem Material epitaktisch auf einem Substrat einer anderen Art von Material gezüchtet wird, was oft als „Heterostruktur“ bezeichnet wird, aufgrund unterschiedlicher Kristallgittergrößen der beiden Materialien Versetzungsfehler auf, die als „Gitterfehlanpassung“ bezeichnet werden. Diese Gitterfehlanpassung zwischen dem Ausgangssubstrat und der/den nachfolgenden Schicht(en) erzeugt bei der Materialabscheidung eine Spannung, die Versetzungsfehler in der Halbleiterstruktur erzeugt. Solche Versetzungsfehler, die zur Vereinfachung als „Versetzungen“ bezeichnet werden, bilden sich an der fehlangepassten Grenzfläche, um die Spannung durch Fehlanpassung abzubauen. Versetzungen können vertikale Komponenten aufweisen, die durch alle Halbleiterschichten fortlaufen, die nachfolgend der Heterostruktur hinzugefügt werden, und die an der Oberfläche enden. Wenn Halbleitervorrichtungen wie Dioden, Laser und Transistoren auf solchen Heterostrukturen ausgebildet werden, können Versetzungen in den aktiven Bereichen die Vorrichtungsleistung erheblich verschlechtern.
  • Somit besteht ein Bedarf in der Technik nach vielseitigen und effizienten Verfahren zur Herstellung von Halbleiter-Heterostrukturen, die Versetzungen in einer Vielzahl von gitterfehlangepassten Materialien begrenzen. Es besteht auch ein Bedarf nach Halbleitervorrichtungen, die eine Kombination von integrierten gitterfehlangepassten Materialien mit verringerten Versetzungsraten zur Verbesserung der Funktionalität und Leistung verwenden.
  • In Übereinstimmung mit ihren verschiedenen Ausführungsformen bezieht sich die vorliegende Offenbarung im Allgemeinen auf die Herstellung von gitterfehlangepassten Halbleiter-Heterostrukturen mit bestimmten Bereichen, die einen oberen Abschnitt aufweisen, der im Wesentlichen frei von Versetzungen ist, sowie die Herstellung von Halbleitervorrichtungen, die auf solchen gitterfehlangepassten Heterostrukturen basieren.
  • Die 1A-1C zeigen drei Orientierungen der Kristallebene von Silizium. Silizium wird weithin als Halbleitermaterial für die Elektronikindustrie eingesetzt. Das meiste Silizium, das verwendet wird, um Silizium-Wafer auszubilden, besteht aus Einkristall-Silizium. Die Silizium-Wafer dienen als Substrat, auf dem Feldeffekttransistor- (FET-) Vorrichtungen ausgebildet werden. Während sie in Verbindung mit Siliziumsubstraten beschrieben wird, wird jedoch die Verwendung von Substraten, die im Wesentlichen andere Halbleitermaterialien umfassen oder aus ihnen bestehen, im Umfang der vorliegenden Erfindung erwogen.
  • In kristallinem Silizium sind die Atome, die den Festkörper bilden, periodisch angeordnet. Wenn die periodische Anordnung über den gesamten Festkörper besteht, wird die Substanz als aus einem Einkristall gebildet definiert. Wenn der Festkörper aus einer Vielzahl von einzelnen Kristallbereichen besteht, wird der Festkörper als polykristallines Material bezeichnet. Die periodische Anordnung der Atome in einem Kristall wird gewöhnlich „das Gitter“ genannt. Das Kristallgitter enthält auch ein Volumen, das für das gesamte Gitter repräsentativ ist und als Elementarzelle bezeichnet wird, die regelmäßig im ganzen Kristall wiederholt wird. Zum Beispiel hat Silizium eine kubische Diamant-Gitterstruktur, die als zwei sich durchdringende kubisch flächenzentrierte Gitter dargestellt werden kann. So kann die Einfachheit der Analyse und Visualisierung kubischer Gitter auf die Beschreibung von Siliziumkristallen übertragen werden. In dieser Beschreibung wird auf verschiedene Ebenen in Siliziumkristallen Bezug genommen, insbesondere auf die (100)-, die (110)- und die (111)-Ebene. Diese Ebenen definieren die Orientierung der Ebene der Siliziumatome relativ zu den Hauptkristallachsen. Die Zahlen (xyz) werden als Miller-Indizes bezeichnet und werden aus den Kehrwerten der Punkte bestimmt, an denen die Kristallebene des Siliziums die Hauptkristallachsen schneidet. In 1A schneidet die Kristallebene des Siliziums die x-Achse bei 1 und schneidet nicht die y-Achse oder z-Achse. Daher wird die Orientierung dieser Art von kristallinem Silizium mit (100) bezeichnet. Ähnlich zeigt 1B (110)-kristallines Silizium und 1C (111)-Silizium. Man beachte, dass es für jede gegebene Ebene in einem kubischen Kristall fünf andere äquivalente Ebenen gibt. Somit können die sechs Seiten des Würfels, der die Einheitszelle des Kristalls umfasst, alle als (100)-Ebenen angesehen werden. Die Notation {xyz} bezieht sich auf alle sechs der äquivalenten (xyz)-Ebenen. In der Beschreibung wird auch auf die Kristallrichtungen Bezug genommen, beispielsweise die [100]-, die [110]- und die [111]-Richtung. Diese sind als Normalrichtung zur jeweiligen Ebene definiert. Somit ist die [100]-Richtung die Richtung, die normal zur (100)-Ebene ist. Ähnlich gibt es für jede gegebene Kristallrichtung fünf andere äquivalente Richtungen. Die Notation <xyz> bezieht sich auf alle sechs äquivalenten Richtungen.
  • 2A ist eine Perspektivansicht einer Halbleiterstruktur 200 (auch als Struktur 200 bezeichnet) gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Die Struktur 200 kann eine Zwischenvorrichtung sein, die während der Verarbeitung einer integrierten Schaltung (IC) oder eines Teils davon hergestellt wird, die statischen Speicher mit wahlfreiem Zugriff (SRAM) und/oder andere Logikschaltungen, passive Komponenten, wie Widerstände, Kondensatoren, Induktoren, und aktive Komponenten, wie p-FETs, n-FETs, Doppel-Gate-FETs, Tri-Gate-FETs, Fin-Feldeffekttransistoren (FinFETs), Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs), komplementäre Metalloxid-Halbleiter- (CMOS-) Transistoren, Bipolartransistoren, Hochspannungstransistoren, Hochfrequenztransistoren, andere Speicherzellen und Kombinationen davon, umfassen kann.
  • 2A wurde der Klarheit halber und um die Konzepte der vorliegenden Offenbarung besser zu beschreiben vereinfacht. Zusätzliche Elemente können in die Struktur 200 integriert werden, und einige der unten beschriebenen Elemente können für andere Ausführungsformen der Struktur 200 ersetzt oder weggelassen werden. Die Struktur 200 in 2A weist eine Mehrzahl von Vertiefungen 202 auf, die jeweils eine V-förmige Rille (die auch als umgedrehte dreieckige Rille bezeichnet wird) in ihrem unteren Abschnitt aufweist. Die 2B und 2C beziehen sich auf Querschnitte entlang der Breitenrichtung der Vertiefung 202 (z. B. entlang der AA'-Linie) bzw. der Längsrichtung der Vertiefung 202 (z. B. entlang der BB'-Linie). Die 2A, 2B und 2C werden hierin gemeinsam beschrieben.
  • Die Struktur 200 umfasst ein Substrat 204 und verschiedene Elemente, die darin oder darauf ausgebildet sind. Das Substrat 204 umfasst ein erstes Halbleitermaterial, beispielsweise ein Gruppe-IV-Element wie Germanium oder Silizium, oder ein anderes geeignetes Halbleitermaterial. Das erste Halbleitermaterial kann kristallin sein. Das Substrat 204 kann beispielsweise ein Bulk-Siliziumwafer, ein Bulk-Germaniumwafer, ein Halbleiter-auf-Isolator- (SOI-) Substrat oder ein verspanntes Halbleiter-auf-Isolator- (SSOI-) Substrat sein. In der gezeigten Ausführungsform umfasst das Substrat 204 im Wesentlichen aus (001)-Silizium oder besteht aus ihm. Das Substrat 204 kann ein Material mit einem ersten Leitfähigkeitstyp umfassen, beispielsweise dem n-Typ oder dem p-Typ.
  • Die Struktur 200 umfasst ferner Isolationselemente 206, die Abschnitte des Substrats 204 umgeben. Das Isolationselement 206 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Fluorsilikatglas (FSG), einem low-k-dielektrischen Material und/oder einem anderen geeigneten Isoliermaterial bestehen. Die Isolationselemente 206 können flache Grabenisolations- (STI-) Elemente sein. In einer Ausführungsform reicht die Tiefe h1 der Isolationselemente 206 von etwa 30 nm bis etwa 250 nm. In einer weiteren Ausführungsform reicht die Tiefe h1 der Isolationselemente 206 von etwa 200 nm bis etwa 300 nm. Die Isolationselemente 206 weisen Seitenwände 210 auf, die im Allgemeinen vertikal, d. h. bei etwa 80° bis etwa 100° in Bezug auf die obere Fläche des Substrats 204 angeordnet sind, und sind in einer bestimmten Ausführungsform im Wesentlichen senkrecht zur oberen Fläche des Substrats 204. In noch einer weiteren Ausführungsform müssen die Seitenwände 210 nicht vertikal sein und können beispielsweise entlang der gezeigten schrägen, gestrichelten Linie 212 ausgerichtet sein, beispielsweise etwa 60° bis etwa 80° oder etwa 100° bis etwa 120° in Bezug auf die obere Fläche des Substrats 204. Die nicht vertikalen Seitenwände 210 können durch unterschiedliche Ätzraten in verschiedenen Tiefen während eines Graben-Ausbildungsverfahrens zum Füllen des Isolationselements 206 erzeugt werden. Die Isolationselemente 206 definieren verschiedene Halbleiterbereiche 208.
  • In der gezeigten Ausführungsform umfasst jeder Halbleiterbereich 208 eine darin ausgebildete Vertiefung 202. Die Vertiefung 202 hat einen unteren Abschnitt in V-Form (oder im Wesentlichen einer umgedrehten dreieckigen Form), der von dem Substrat 204 umgeben ist und als V-Rille 214 bezeichnet wird, und einen im Allgemeinen rechteckigen oberen Abschnitt, der von den Isolationselementen 206 umgeben ist und als R-Rille 216 bezeichnet wird. In der gezeigten Ausführungsform ist die Tiefe der Vertiefung 202 als h2, die Tiefe der R-Rille 216 ist als h3 und die Breite der V-Rille 214 und der R-Rille 216 ist mit w bezeichnet. In einigen Ausführungsformen reicht die Tiefe h2 der Vertiefung 202 von etwa 200 nm bis etwa 700 nm. In einigen Ausführungsformen ist die Tiefe h3 der R-Rille 216 etwa 5 nm bis etwa 50 nm kleiner als die Tiefe h1 der Isolationselemente 206. Die Vertiefungen 202 sind durch die Isolationselemente 206 voneinander getrennt und isoliert.
  • In der gezeigten Ausführungsform schneiden sich zwei Seitenwände 218 der V-Rille 214 an einem Scheitel, was eine V-Form in einer Querschnittsansicht der V-Rille 214 definiert. In verschiedenen Ausführungsformen werden die V-Rille 214 und die R-Rille 216 durch Vertiefen der oberen Fläche des Substrats 204 in einem oder mehreren Ätzverfahren ausgebildet. Im Allgemeinen kann das Ausbilden der V-Rille 214 auch (111)-Kristallebenen des Substrats 204 in den Seitenwänden 218 und 220 freilegen. Beispielsweise kann die V-Rille 214 durch Aufbringen eines Ätzmittels auf das Substrat 204 ausgebildet werden, das selektiv für (111)-Kristallebenen von Silizium ist, wie beispielsweise durch Verwendung einer Kaliumhydroxidlösung (KOH). Die Siliziumatome weisen eine hexagonale Anordnung in der (111)-Kristallebene auf. Im Siliziumgitter bilden die (111)- und die (001)-Kristallebenen einen Winkel von 54,7°. Die Seitenwand 218 bildet einen Winkel α in Bezug auf die obere Fläche des Substrats 204. Der Winkel α liegt aufgrund von Prozessabweichungen während des Ätzens bei etwa 54,7°, z. B. von etwa 45° bis etwa 59°. In einigen Ausführungsformen ist der Winkel α kleiner oder gleich 54,7°. In einigen Ausführungsformen bilden die beiden Seitenwände 218 einen Winkel β, der größer oder gleich 70,5° ist. Im Querschnitt entlang der Längsrichtung der Vertiefung 202 (2C) kann die Seitenwand 220 der V-Rille 214 einen Winkel γ in Bezug auf die obere Fläche des Substrats 204 bilden, der im Wesentlichen gleich dem Winkel α ist. Die Abmessungen der V-Rille 214, wie die Tiefe (h2 - h3), die Breite w und die Länge s der Seitenwand 220, haben in einigen Ausführungsformen die folgenden Beziehungen: { w h 3 h 2 2 3 2 w s
    Figure DE102017121749B4_0001
  • Die Seitenwände 218 der V-Rille 214 schneiden sich auch mit den Seitenwänden 210 der Isolationselemente 206. In der gezeigten Ausführungsform liegt der unterste Abschnitt der Isolationselemente 206 unter dem obersten Abschnitt der Seitenwand 218 und über dem untersten Abschnitt der V-Rille 214. In einigen Ausführungsformen erstreckt sich der unterste Abschnitt der Isolationselemente 206 weiter in das Substrat 204 und befindet sich auch unter dem untersten Abschnitt der V-Rille 214.
  • Die Isolationselemente 206 umgeben die R-Rille 216 oberhalb der V-Rille 214. Die R-Rille 216 ist im Allgemeinen rechteckig mit einer Breite w und einer Länge 1. Die Breite w kann kleiner sein als die Länge 1. In einigen Ausführungsformen reicht w von etwa 50 nm bis etwa 1000 nm. In Erweiterung einiger Ausführungsformen reicht w von etwa 100 nm bis etwa 500 nm. In einem konkreten Beispiel ist w etwa 400 nm. Die Länge 1 kann von etwa einigen zehn Nanometer bis etwa Tausenden Nanometer reichen.
  • Eine Neuzüchtungsschicht 230, die ein zweites Halbleitermaterial umfasst, füllt die Vertiefung 202. Das zweite Halbleitermaterial kann ein kristallines Halbleitermaterial sein. In einigen Ausführungsformen weist das zweite Halbleitermaterial eine Gitterfehlanpassung mit dem ersten Halbleitermaterial in dem Substrat 204 auf. In verschiedenen Ausführungsformen kann das erste Halbleitermaterial Silizium, Germanium oder einer Silizium-Germanium-Legierung umfassen oder im Wesentlichen aus ihnen bestehen. Das zweite Halbleitermaterial kann ein Gruppe-II-, Gruppe-III-, Gruppe-IV-, Gruppe-V- und/oder Gruppe-VI-Element und/oder Kombinationen davon umfassen oder im Wesentlichen aus ihnen bestehen, das beispielsweise aus der Gruppe bestehend aus Germanium, Silizium-Germanium, Galliumarsenid, Aluminiumantimonid, Indium-Aluminiumantimonid, Indiumantimonid, Indiumarsenid, Indiumphosphid und Galliumnitrid ausgewählt ist. In einer bestimmten Ausführungsform umfasst das erste Halbleitermaterial Germanium und das zweite Halbleitermaterial Indiumarsenid.
  • Da die Grenzflächen zwischen dem ersten und dem zweiten Halbleitermaterial im Wesentlichen (111)-Kristallebenen sind, entstehen die Versetzungen aufgrund der Gitterfehlanpassung 240 aus einer (111)-Kristallebene. Die Erfinder der vorliegenden Offenbarung haben beobachtet, dass Versetzungen, die von einer (111)-Kristallebene stammen, sich durch das zweite Halbleitermaterial hauptsächlich entlang einer <110>-Richtung ausbreiten, wie etwa der [-110]- oder der [1-10]-Richtung, die Kristallrichtungen parallel zur oberen Fläche eines (001)-Halbleitersubstrats sind und an einer anderen (111)-Kristallebene enden. Diese Versetzungs-Ausbreitungsstruktur wird als „Taylor-Struktur“ bezeichnet. Die Taylor-Strukturen helfen dabei, die Spannung zwischen gitterfehlangepassten Halbleiterschichten zu lösen und Versetzungen in einem Bereich zu begrenzen, der zwischen zwei (111)-Kristallebenen liegt. In der gezeigten Ausführungsform entsteht, wie in 2B gezeigt ist, die Versetzung 240 von der Seitenwand 218 auf einer Seite der V-Rille 214 und breitet sich in einer Richtung im Wesentlichen parallel zur oberen Fläche des Substrats 204 aus und endet auf der Seitenwand 218 auf einer anderen Seite der V-Rille 214. Als Ergebnis der Geometrie der Vertiefung 202 werden die Versetzungen 240 im Boden der Vertiefung 202 begrenzt und breiten sich nicht in die R-Rille 216 darüber aus. Dementsprechend ist der obere Abschnitt der Neuzüchtungsschicht 230 im Wesentlichen frei von Versetzungen, was eine verbesserte Leistung der darin auszubildenden Halbleitervorrichtungen ermöglicht. Dieser im Wesentlichen versetzungsfreie Bereich der Neuzüchtungsschicht 230 weist Abmessungen auf, die mit einer Breite w und einer Länge 1 im Wesentlichen gleich denen der R-Rille 216 sind. Wie oben beschrieben, können w und 1 in einer Skala von Hunderten oder Tausenden Nanometer liegen, wodurch Raum für eine relativ große Anzahl von darin auszubildenden Transistoren bereitgestellt wird, wie beispielsweise FinFETs.
  • Die 3A und 3B zeigen beispielhafte Orientierungen der Vertiefung 202 in Bezug auf Kristallrichtungen auf Halbleiterwafern. Der Halbleiterwafer 300 hat eine Kristallrichtungen 302 auf der oberen Fläche, beispielsweise eine [110]-Richtung oder eine [100]-Richtung. In einigen Ausführungsformen weist der Halbleiterwafer 300 eine Kerbe 304 an seinem Rand auf, um die Kristallrichtungen 302 zu kennzeichnen. In der gezeigten Ausführungsform ist eine Mehrzahl von Rippen 306 auf dem zweiten Halbleitermaterial in der Vertiefung 202 ausgebildet. In einigen Ausführungsformen umfassen die Rippen 306 einen Kanalbereich, der zwischen einem Paar gegenüberliegender Source/Drain-Elemente angeordnet ist. Der Strom von Trägern (Elektronen für einen n-Kanal-FinFET und Löcher für einen p-Kanal-FinFET) durch den Kanalbereich wird durch eine Spannung gesteuert, die an einen Gatestapel angelegt wird, der zu den Rippen 306 in dem Kanalbereich benachbart ist und sie überlappt. Die Rippen 306 und ihre Kanalbereiche sind in Längsrichtung in der gleichen Richtung wie die Vertiefung 202 ausgerichtet. Somit bestimmt die Ausrichtung der Vertiefung 202 die Ausrichtung der Kanalbereiche in Bezug auf die Kristallrichtung 302. Einige Orientierungen der Vertiefung 202 bieten eine bessere Trägerbeweglichkeit in den Kanalbereichen als die anderen. Beispielsweise ist in einer Ausführungsform die Kristallrichtung 302 eine [110]-Richtung und die Vertiefung 202 ist in Längsrichtung parallel oder senkrecht zur [110]-Richtung orientiert, wie in 3A gezeigt ist. In einer weiteren Ausführungsform ist die Kristallrichtung 302 eine [100]-Richtung und die Vertiefung 202 ist in Längsrichtung mit einem Winkel von 45° oder 135° in Bezug auf die [100]-Richtung orientiert, wie in 3B gezeigt ist.
  • 4 ist ein Flussdiagramm eines Verfahrens 400 zum Herstellen einer Halbleiterstruktur 500 (auch als Struktur 500 bezeichnet) mit V-Rillen 214 gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Die Struktur 500 kann in vieler Hinsicht im Wesentlichen der Struktur 200 von 2A ähneln. Zusätzliche Schritte können vor, während und nach dem Verfahren 400 vorgesehen sein und einige der beschriebenen Schritte können für weitere Ausführungsformen des Verfahrens 400 ersetzt oder weggelassen werden. Das Verfahren 400 wird nachfolgend in Verbindung mit den 5A-5F und 6 beschrieben. Die 5A-5F zeigen Querschnittsansichten der Struktur 500 in verschiedenen Stufen des Verfahrens 400 gemäß einigen Ausführungsformen. 6 zeigt Temperatur- und Zeitparameter, die in einem beispielhaften epitaktischen Wachstumsverfahren verwendet werden.
  • Zuerst bezugnehmend auf Block 402 von 4 und auf 5A wird eine Struktur 500 empfangen, die ein Substrat 204 umfasst, auf dem die Vertiefung 202 ausgebildet werden soll. In verschiedenen Beispielen umfasst das Substrat 204 einen elementaren Halbleiter, wie Silizium oder Germanium in einer kristallinen Struktur; einen Verbundhalbleiter, wie Silizium-Germanium, Siliziumkarbid, Gallium-Arsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; ein Nicht-Halbleitermaterial, wie Natronkalkglas, Quarzglas und/oder Kalziumfluorid (CaF2); und/oder Kombinationen davon.
  • Das Substrat 204 kann in der Zusammensetzung gleichförmig sein oder kann verschiedene Schichten umfassen, von denen einige selektiv geätzt werden können, um die Vertiefung 202 auszubilden. Die Schichten können ähnliche oder unterschiedliche Zusammensetzungen aufweisen und in verschiedenen Ausführungsformen weisen einige Substratschichten ungleichförmige Zusammensetzungen auf, um eine Vorrichtungsspannung zu induzieren und dadurch die Leistungsfähigkeit der Vorrichtung einzustellen. Beispiele für geschichtete Substrate umfassen Silizium-auf-Isolator- (SOI-) Substrate. In einigen derartigen Beispielen kann eine Schicht des Substrats 204 einen Isolator wie ein Siliziumoxid, ein Siliziumnitrid, ein Siliziumoxynitrid, ein Siliziumkarbid und/oder andere geeignete Isolatormaterialien umfassen. In der gezeigten Ausführungsform umfasst das Substrat 204 (001)-Silizium oder besteht im Wesentlichen aus ihm. Das Substrat 204 kann ferner dotiert sein, um einen ersten Leitfähigkeitstyp aufzuweisen, wie z. B. den n-Typ oder den p-Typ.
  • Unter Bezugnahme auf Block 404 von 4 und 5B werden Isolationselemente 206 in dem Substrat 204 ausgebildet. In einer Ausführungsform umfasst das Ausbilden der Isolationselemente 206 das Ausbilden einer Hartmaske mit Öffnungen, die die Bereiche für die Isolationselemente 206 definieren, das Ätzen des Substrats 204 durch die Öffnungen der Hartmaske zum Ausbilden von Gräben und das Abscheiden von dielektrischem Material, um die Gräben zu füllen. Geeignete dielektrische Materialien für die Isolationselemente 206 umfassen Siliziumoxide, Siliziumnitride, Siliziumkarbide, Fluorsilikatglas (FSG), low-k-dielektrische Materialien und/oder andere geeignete dielektrische Materialien. Die Isolationselemente 206 können STI-Elemente sein. Die Seitenwände der Isolationselemente 206 müssen nicht vertikal zur oberen Fläche des Substrats 204 sein. Der Block 404 kann ferner ein chemisch-mechanisches Polier- (CMP-) Verfahren umfassen, um überschüssiges dielektrisches Material zu entfernen.
  • Unter Bezugnahme auf Block 406 von 4 und 5C wird das Substrat 204 geätzt, um eine Vertiefung 202 auszubilden, die zwischen den Isolationselementen 206 angeordnet ist. In verschiedenen Ausführungsformen umfasst die Vertiefung 202 zwei Abschnitte, eine V-Rille 214 in dem Bodenabschnitt und eine R-Rille 216 in dem oberen Abschnitt. Die V-Rille 214 kann eine maximale Tiefe aufweisen, die ihrem tiefsten Punkt entspricht, der am weitesten von der Substratoberfläche entfernt ist, und ein V-förmiges Profil aufweisen. In einer Ausführungsform weist die Seitenwand 218 der V-Rille 214 nicht-(001)-Kristallebenen des ersten Halbleitermaterials in dem Substrat 204 auf, beispielsweise eine (111)-Kristallebene (z. B. eine (111)-Siliziumfläche). Zum Ätzen des Substrats 204 können die Ätzverfahren jede geeignete Ätztechnik wie Nassätzen, Trockenätzen, reaktives Ionenätzen (RIE), Veraschung und/oder andere Ätzverfahren umfassen. Zum Beispiel kann ein Trockenätzverfahren ein sauerstoffhaltiges Gas, ein fluorhaltiges Gas (z. B. CF4, SF6, CH2F2, CHF3 und/oder C2F6) ein chlorhaltiges Gas (z. B. Cl2, CHCl3, CCl4 und/oder BCl3), ein bromhaltiges Gas (z. B. HBr und/oder CHBr3), ein iodhaltiges Gas, andere geeignete Gase und/oder Plasmen, und/oder Kombinationen davon implementieren. Beispielsweise kann ein Nassätzverfahren das Ätzen in verdünnter Flusssäure (DHF); Kaliumhydroxid- (KOH-) Lösung; Ammoniak; einer Lösung, die Flusssäure (HF), Salpetersäure (HNO3) und/oder Essigsäure (CH3COOH) enthält; oder anderen geeigneten Nassätzmitteln umfassen. Das beim Ätzverfahren verwendete Ätzmittel 510 ändert die IsolationsElemente 206 nicht (oder kaum). Daher bleiben nach dem Ätzen des Substrats 204 die IsolationsElemente 206 im Wesentlichen erhalten. In einigen Ausführungsformen umfassen die Ätzverfahren mehrere Ätzschritte mit unterschiedlichen Ätzchemikalien, die jeweils auf einen bestimmten Teil des Substrats 204 gerichtet und jeweils so ausgewählt sind, dass sie die IsolationsElemente 206 nicht ätzen. Beispielsweise können die Ätzverfahren ein isotropes Ätzen umfassen, um zuerst die R-Rille 216 auszubilden, gefolgt von einem Nassätzen mit KOH oder NaOH, das selektiv für die (111)-Kristallebene des ersten Halbleitermaterials ist, um die V-Rille 214 auszubilden.
  • Unter Bezugnahme auf Block 408 von 4 und 5D wird eine Neuzüchtungsschicht 230 mit einem zweiten Halbleitermaterial in der Vertiefung 202 ausgebildet, wobei die V-Rille 214 und die R-Rille 216 gefüllt werden. Das zweite Halbleitermaterial kann ein III-V-Material wie GaAs, InAs oder InP, ein IV-Material wie Ge oder SiGe oder eine Legierung oder Mischung, die irgendeines dieser Materialien wie InGaP aufweist, umfassen. Das zweite Halbleitermaterial unterscheidet sich von dem ersten Halbleitermaterial in der Zusammensetzung. Daher ist das epitaktische Wachstum ein hetero-epitaktisches Wachstum. Insbesondere weist das erste Halbleitermaterial eine erste Gitterkonstante und das zweite Halbleitermaterial eine zweite Gitterkonstante auf, die sich von der ersten Gitterkonstante unterscheidet. Dementsprechend gibt es eine Gitterfehlanpassung zwischen dem ersten und dem zweiten Halbleitermaterial an der Grenzfläche. In einem Beispiel beträgt die Gitterfehlanpassung 4% oder mehr. Versetzungen aufgrund einer Gitterfehlanpassung treten an einer Seitenwand 218 auf, breiten sich entlang einer <110>-Richtung aus und enden an einer anderen Seitenwand 218, wodurch sich Taylor-Strukturen bilden. Daher ist der obere Abschnitt der Neuzüchtungsschicht 230 im Bereich der R-Rille 216 im Wesentlichen frei von Versetzungen.
  • Die Neuzüchtungsschicht 230 kann in der Vertiefung 202 durch ein epitaktisches Wachstum in irgendeinem geeigneten epitaktischen Abscheidungssystem ausgebildet werden, einschließlich, ohne Einschränkung, durch Atmosphärendruck-CVD (APCVD), Niederdruck-CVD (LPCVD), Ultra-Hochvakuum-CVD (UHVCVD), Molekularstrahlepitaxie (MBE) oder Atomlagenabscheidung (ALD). Bei dem CVD-Verfahren umfasst das epitaktische Wachstum üblicherweise das Einführen eines Quellengases in die Kammer. Das Quellengas kann mindestens ein Vorläufergas und ein Trägergas aufweisen, beispielsweise Wasserstoff. Die Reaktorkammer wird erwärmt, wie z. B. durch HF-Erwärmung. Die Wachstumstemperatur in der Kammer reicht von etwa 300 °C bis etwa 900 °C, abhängig von der Zusammensetzung der Neuzüchtungsschicht 230. Das epitaktische Wachstumssystem kann auch Niederenergieplasma verwenden, um die Schichtwachstumskinetik zu verbessern. Das epitaktische Wachstumssystem kann ein Ein-Wafer- oder Mehrfach-Wafer-Batch-Reaktor sein.
  • In einer Ausführungsform ist das erste Halbleitermaterial in dem Substrat 204 Silizium und das zweite Halbleitermaterial in der Neuzüchtungsschicht 230 Indiumarsenid (InAs). Beispielhafte epitaktische Wachstumsparameter, die in einem CVD-Verfahren verwendet werden, sind in 6 gezeigt. Das epitaktische Wachstum kann mit dem Vorheizen des Siliziumsubstrats auf eine Temperatur Temp4 für die Zeitdauer t1 beginnen. Als Beispiel kann t1 etwa 9 bis 11 Minuten dauern, wie 10 Minuten, und Temp4 kann in einem Bereich von etwa 600 °C bis etwa 800 °C liegen, beispielsweise 720 °C. In einem nächsten Schritt wird ein Tert-Butylarsin- (TBA-) Vorstromgas bei einer Temperatur Temp3 für die Zeitdauer t2 eingeführt. Temp3 kann in einem Bereich von etwa 500 °C bis etwa 600 °C liegen und t2 kann in einem Bereich von etwa 3 bis 7 Minuten liegen, beispielsweise 5 Minuten. Dann wird ein InAs-Puffergas bei einer relativ niedrigeren Temperatur Temp1 für die Zeitdauer t3 eingeführt. Temp1 kann von etwa 300 °C bis etwa 350 °C reichen und t1 kann in einem Bereich von etwa 8 bis 12 Minuten liegen, beispielsweise 10 Minuten. Dann setzt sich das epitaktische Wachstum bei einer Temperatur Temp2 für die Zeitdauer t4 fort. Temp2 kann von etwa 400 °C bis etwa 550 °C reichen und t4 kann in einem Bereich von etwa 8 bis 12 Minuten liegen, beispielsweise 10 Minuten. Während des CVD-Verfahrens liegt der Prozessparameter des V/III-Verhältnisses in einem Bereich von etwa 50 bis etwa 150, der Gasdruck in einem Bereich von etwa 50 Torr bis 200 Torr und der Gesamtgasstrom in einem Bereich von etwa 6000 sccm bis etwa 9000 sccm.
  • Das epitaktische Wachstum züchtet selektiv kristallines zweites Halbleitermaterial über dem ersten Halbleitermaterial in der Vertiefung 202. Um sicherzustellen, dass die V-Rille 214 und die R-Rille 216 vollständig gefüllt sind, wird das zweite Halbleitermaterial in großem Ausmaß übergewachsen, was zu überstehenden Abschnitten des zweiten Halbleitermaterials über den Isolationselementen 206 führt. In einem Beispiel haben die übergewachsenen Abschnitte des zweiten Halbleitermaterials oberhalb der Isolationselemente 206 eine Dicke im Bereich zwischen etwa 100 nm und etwa 1000 nm. In einem anderen Beispiel haben die übergewachsenen Anteile eine Dicke von etwa 500 nm. Nach dem epitaktischen Wachstum des zweiten Halbleitermaterials kann ein Polierverfahren, wie ein CMP-Verfahren, durchgeführt werden, um die übergewachsenen Abschnitte zu entfernen und die obere Fläche der Struktur 500 zu planarisieren.
  • Unter Bezugnahme auf Block 410 von 4 und 5E wird das zweite Halbleitermaterial in dem oberen Abschnitt der Neuzüchtungsschicht 230 strukturiert, um eine Mehrzahl von Rippen 306 auszubilden. Dies kann das Ausbilden einer Hartmaske auf der Neuzüchtungsschicht 230 und das Strukturieren der Neuzüchtungsschicht 230 umfassen, um die Rippen 306 zu definieren. Die Hartmaske kann ein Dielektrikum wie ein Siliziumoxid, ein Siliziumnitrid, ein Siliziumoxynitrid und/oder ein Siliziumkarbid umfassen. Die Hartmaske kann mit jeder geeigneten Dicke und durch jedes geeignete Verfahren ausgebildet werden, beispielsweise thermisches Wachstum, chemische Gasphasenabscheidung (CVD), CVD im hochdichten Plasma (HDP-CVD), physikalische Dampfabscheidung (PVD), Atomlagenabscheidung (ALD) und/oder andere geeignete Abscheidungsverfahren. Um die Hartmaske zu strukturieren, kann Block 408 eine Vielzahl von Verfahren wie Photolithographie und Ätzen umfassen. Das Photolithographieverfahren kann das Ausbilden eines Photoresists über der Struktur 500 umfassen. Ein beispielhafter Photoresist umfasst ein lichtempfindliches Material, das gegenüber Strahlung empfindlich ist, wie UV-Licht, tiefe Ultraviolettstrahlung (DUV) und/oder EUV-Strahlung. Eine lithographische Belichtung wird auf die Struktur 500 angewendet, die ausgewählte Bereiche des Photoresists einer Strahlung aussetzt. Die Belichtung bewirkt eine chemische Reaktion in den belichteten Bereichen des Photoresists. Nach der Belichtung wird ein Entwickler auf den Photoresist aufgebracht. Der Entwickler löst oder beseitigt entweder die belichteten Bereiche im Falle eines Positivresist-Entwicklungsverfahrens oder der unbelichteten Bereiche im Falle eines Negativresist-Entwicklungsverfahrens. Geeignete Positiventwickler umfassen TMAH (Tetramethylammoniumhydroxid), KOH und NaOH, und geeignete Negativentwickler umfassen Lösungsmittel wie n-Butylacetat, Ethanol, Hexan, Benzol und Toluol. Nachdem der Photoresist entwickelt worden ist, können die belichteten Abschnitte der Hartmaske durch einen Ätzverfahren entfernt werden, wie z. B. Nassätzen, Trockenätzen, RIE, Veraschung und/oder andere Ätzverfahren, was zu einer strukturierten Hartmaske führt. Nach dem Ätzen kann der Photoresist entfernt werden.
  • Anschließend wird die Neuzüchtungsschicht 230 unter Verwendung der strukturierten Hartmaske geätzt, um die Rippen 306 zu definieren. Die Ätzverfahren können jede geeignete Ätztechnik wie Nassätzen, Trockenätzen, RIE, Veraschung und/oder andere Ätzverfahren umfassen. Die verbleibenden Abschnitte der Neuzüchtungsschicht 230 werden zu den Rippen 306, die Gräben 518 zwischen den Rippen 306 und den Isolationselementen 206 definieren.
  • Unter Bezugnahme auf Block 412 von 4 und 5F werden die Gräben 518 mit einem dielektrischen Material gefüllt, um ein Isolations- (STI-) Element 520 auszubilden. Das STI-Element 520 ist von den Isolationselementen 206 umgeben. Das STI-Element 520 umgibt jede der Rippen 306, um sie zu isolieren. Geeignete dielektrische Materialien für die STI-Elemente 520 umfassen Siliziumoxide, Siliziumnitride, Siliziumkarbide, Fluorsilikatglas (FSG), low-k-dielektrische Materialien und/oder andere geeignete dielektrische Materialien. Das dielektrische Material kann durch jede geeignete Technik abgeschieden werden, beispielsweise thermische Wachstums-, CVD-, HDP-CVD-, PVD-, ALD- und/oder Rotationsbeschichtungstechniken. Das Ausbilden des STI-Elements 520 kann ferner einen Schritt zum Planarisieren der oberen Fläche der Struktur 500 und Entfernen von überschüssigem dielektrischem Material und einen Schritt zum Vertiefen des STI-Elements 520 durch selektives Ätzen umfassen. In einigen Ausführungsformen kann das selektive Ätzen auch die Isolationselemente 206 vertiefen. In einigen Ausführungsformen weisen die Isolationselemente 206 eine Ätzselektivität für das STI-Element 520 auf und das selektive Ätzen umfasst mehrere Ätzschritte, die jeweils auf eine andere Materialzusammensetzung zielen, wie beispielsweise das Vertiefen des STI-Elements 520 in einem Schritt und das Vertiefen der Isolationselemente 206 in einem weiteren Schritt. In einigen Ausführungsformen wird die obere Fläche des Substrats 204 auch während des selektiven Ätzens vertieft. Nach dem selektiven Ätzen erstreckt sich der obere Abschnitt der Rippen 306 in einer Ausführungsform aus dem STI-Element 520 heraus, während der untere Abschnitt der Rippen 306 von dem STI-Element 520 umgeben bleibt.
  • Obwohl in 4 nicht gezeigt, kann das Verfahren 400 mit weiteren Verfahren fortfahren, um die Herstellung der Struktur 500 fertigzustellen. Beispielsweise kann das Verfahren 200 FinFETs auf den Rippen 306 ausbilden, einschließlich des Ausbildens von Gatestapeln, die mit oberen Abschnitten der Rippen in Kontakt stehen, Source/Drain- (S/D-) Bereichen und S/D-Kontakten und mehrschichtigen Verbindungsstrukturen, die die Gatestapel und die S/D-Kontakte mit anderen Abschnitten der Struktur 500 verbinden, um einen fertigen IC auszubilden.
  • Ohne Einschränkung bieten eine oder mehrere Ausführungsformen der vorliegenden Offenbarung viele Vorteile für eine Halbleitervorrichtung und deren Ausbilden, beispielsweise der FinFETs. Beispielsweise stellen Ausführungsformen der vorliegenden Erfindung Halbleiter-Heterostrukturen mit stark minimierten Grenzflächenfehlern und Verfahren für ihre Herstellung bereit, die die Beschränkungen bekannter Techniken überwinden. In ihren verschiedenen Ausführungsformen erzeugt die vorliegende Erfindung Bereiche mit einer relativ größeren Fläche in einer Größenordnung von Hunderten oder Tausenden Nanometer, so dass sie obere Abschnitte aufweisen, die im Wesentlichen von Versetzungen frei sind. Als ein Ergebnis erwägt die Erfindung die Herstellung von Halbleitervorrichtungen auf der Basis von monolithischen gitterfehlangepassten Heterostrukturen, die in der Technik lange gesucht wurden, aber bisher aufgrund von Versetzungsfehlern nicht erreichbar waren.
  • In einem beispielhaften Aspekt betrifft die vorliegende Offenbarung eine Struktur. Die Struktur umfasst ein Substrat mit einem ersten Halbleitermaterial; ein dielektrisches Element, das in das Substrat eingebettet ist; und ein zweites Halbleitermaterial, das in das Substrat eingebettet ist, wobei das zweite Halbleitermaterial eine Gitterfehlanpassung mit dem ersten Halbleitermaterial aufweist, wobei das zweite Halbleitermaterial zwei obere Seitenwände und zwei untere Seitenwände aufweist, wobei die beiden oberen Seitenwände in Kontakt mit dem dielektrischen Element stehen, wobei die beiden unteren Seitenwände in Kontakt mit dem Substrat stehen, wobei die beiden unteren Seitenwände nicht senkrecht zu einer oberen Fläche des Substrats sind, wobei ein unterster Abschnitt des dielektrischen Elements niedriger als ein oberster Abschnitt der beiden unteren Seitenwände ist. In einer Ausführungsform definiert eine der beiden unteren Seitenwände einen ersten Winkel in Bezug auf die obere Fläche des Substrats, wobei der erste Winkel in einem Bereich von 45° bis 59° liegt. In einer Ausführungsform ist der unterste Abschnitt des dielektrischen Elements niedriger als ein unterster Abschnitt der beiden unteren Seitenwände. In einer Ausführungsform umfasst eine der beiden unteren Seitenwände eine hexagonale Kristallfläche. In einer Ausführungsform umfasst eine der beiden unteren Seitenwände eine (111)-Kristallebene, die durch das erste Halbleitermaterial definiert ist. In einer Ausführungsform umfasst das zweite Halbleitermaterial Versetzungen aufgrund der Gitterfehlanpassung, wobei die Versetzungen von einer der beiden unteren Seitenwände ausgehen und an einer anderen der beiden unteren Seitenwände enden. In einer Ausführungsform breiten sich die Versetzungen in einer Kristallrichtung parallel zur oberen Fläche des Substrats aus. In einer Ausführungsform besteht das Substrat aus (001)-Silizium und die Kristallrichtungen ist eine <110>-Richtung, die durch das (001)-Silizium definiert ist. In einer Ausführungsform schneiden sich die beiden unteren Seitenwände an einem Scheitel, wodurch eine umgedrehte dreieckige Rille zwischen den beiden unteren Seitenwänden definiert wird, wobei eine obere Breite der umgedrehten dreieckigen Rille mindestens 2
    Figure DE102017121749B4_0002
    mal eine Tiefe der umgedrehten dreieckigen Rille ist. In einer Ausführungsform beträgt die obere Breite der umgedrehten dreieckigen Rille mindestens 50 nm. In einer Ausführungsform sind die beiden oberen Seitenwände nicht senkrecht zur oberen Fläche des Substrats. In einer Ausführungsform, bei der das zweite Halbleitermaterial eine Mehrzahl von Rippen aufweist, umfasst die Struktur ferner ein flaches Grabenisolations- (STI-) Element, wobei das STI-Element jede der Mehrzahl von Rippen umgibt.
  • In einem weiteren beispielhaften Aspekt betrifft die vorliegende Offenbarung eine Struktur. Die Struktur umfasst ein Substrat mit einem ersten Halbleitermaterial, wobei das Substrat eine Vertiefung aufweist, wobei ein Bodenabschnitt der Vertiefung eine erste Seitenwand und eine zweite Seitenwand aufweist, wobei die erste Seitenwand die zweite Seitenwand schneidet; ein Isolationselement, das die Vertiefung umgibt; und ein zweites Halbleitermaterial, das in der Vertiefung und in Kontakt mit dem ersten Halbleitermaterial angeordnet ist, wobei das zweite Halbleitermaterial eine Gitterfehlanpassung mit dem ersten Halbleitermaterial aufweist, wobei Versetzungen in dem zweiten Halbleitermaterial sich aufgrund der Gitterfehlanpassung von der ersten Seitenwand zu der zweiten Seitenwand in einer Richtung parallel zu einer oberen Fläche des Substrats ausbreiten. In einer Ausführungsform ist das erste Halbleitermaterial (001)-Silizium und die Richtung ist eine <110>-Kristallrichtung, die durch das (001)-Silizium definiert ist. In einer Ausführungsform umfasst die erste Seitenwand eine (111)-Kristallebene, die durch das (001)-Silizium definiert ist. In einer Ausführungsform schneiden sich die erste Seitenwand und die zweite Seitenwand an einem Scheitel, wodurch eine V-förmige Rille zwischen der ersten Seitenwand und der zweiten Seitenwand definiert wird, wobei die V-förmige Rille eine obere Öffnung aufweist, die eine Breite aufweist, wobei der Scheitel einen Abstand zur oberen Öffnung aufweist, wobei die Breite mindestens 2
    Figure DE102017121749B4_0003
    mal der Abstand ist.
  • In einem weiteren beispielhaften Aspekt betrifft die vorliegende Offenbarung ein Verfahren. Das Verfahren umfasst das Empfangen eines Halbleitersubstrats; das Ausbilden eines ersten Isolationselements, das einen Abschnitt des Halbleitersubstrats umgibt; das Vertiefen des Abschnitts des Halbleitersubstrats, wodurch eine Öffnung in dem Halbleitersubstrat ausgebildet wird, wobei sich die Öffnung in Längsrichtung in einer ersten Richtung erstreckt, wobei ein unterer Abschnitt der Öffnung eine V-Form in einer Ebene senkrecht zur ersten Richtung aufweist; das epitaktische Züchten eines kristallinen Halbleitermaterials in der Öffnung; das Strukturieren des kristallinen Halbleitermaterials, um eine Mehrzahl von Rippen auszubilden, wobei jede der Mehrzahl von Rippen sich in Längsrichtung in der ersten Richtung erstreckt; und das Ausbilden eines zweiten Isolationselements, das jede der Mehrzahl von Rippen umgibt, wobei das zweite Isolationselement von dem ersten Isolationselement umgeben ist. In einer Ausführungsform ist das Halbleitersubstrat eine kristalline Struktur, die eine [110]-Richtung entlang einer oberen Fläche des Halbleitersubstrats definiert; und die erste Richtung ist im Wesentlichen parallel oder im Wesentlichen senkrecht zur [110]-Richtung. In einer Ausführungsform ist ein unterster Abschnitt des ersten Isolationselements niedriger als ein unterster Abschnitt der Öffnung. In einer Ausführungsform umfasst das kristalline Halbleitermaterial Indium.

Claims (19)

  1. Struktur (200), umfassend: ein Substrat (204) mit einem ersten Halbleitermaterial; ein dielektrisches Element (206), das in das Substrat (204) eingebettet ist; und ein zweites Halbleitermaterial (230), das in das Substrat (204) eingebettet ist, wobei das zweite Halbleitermaterial (230) eine Gitterfehlanpassung an das erste Halbleitermaterial aufweist, wobei das zweite Halbleitermaterial (230) zwei obere Seitenwände (210) und zwei untere Seitenwände (218) aufweist, wobei die beiden oberen Seitenwände (210) in Kontakt mit dem dielektrischen Element (206) stehen, wobei die beiden unteren Seitenwände (218) in Kontakt mit dem Substrat (204) stehen, wobei die beiden unteren Seitenwände (218) nicht senkrecht zu einer oberen Fläche des Substrats (204) sind, wobei ein unterster Abschnitt des dielektrischen Elements (206) unter einem obersten Abschnitt der beiden unteren Seitenwände (218) liegt, wobei das zweite Halbleitermaterial (230) eine Mehrzahl von Rippen (306) aufweist, ein flaches Grabenisolations-Element (520), im Folgenden STI-Element genannt, wobei das STI-Element (520) jede der Mehrzahl von Rippen (306) umgibt.
  2. Struktur (200) nach Anspruch 1, wobei eine der beiden unteren Seitenwände (218) einen ersten Winkel (α) in Bezug auf die obere Fläche des Substrats (204) definiert, wobei der erste Winkel (α) in einem Bereich von 45° bis 59° liegt.
  3. Struktur (200) nach Anspruch 1 oder 2, wobei der unterste Abschnitt des dielektrischen Elements (206) unter einem untersten Abschnitt der beiden unteren Seitenwände (218) liegt.
  4. Struktur (200) nach einem der vorhergehenden Ansprüche, wobei eine der beiden unteren Seitenwände (218) eine hexagonale Kristallfläche aufweist.
  5. Struktur (200) nach einem der vorhergehenden Ansprüche, wobei eine der beiden unteren Seitenwände (218) eine (111)-Kristallebene umfasst, die durch das erste Halbleitermaterial definiert ist.
  6. Struktur (200) nach einem der vorhergehenden Ansprüche, wobei das zweite Halbleitermaterial (230) Versetzungen aufgrund der Gitterfehlanpassung umfasst, wobei die Versetzungen von einer der beiden unteren Seitenwände (218) ausgehen und an einer anderen der beiden unteren Seitenwände (218) enden.
  7. Struktur (200) nach Anspruch 6, wobei sich die Versetzungen in einer Kristallrichtung parallel zur oberen Fläche des Substrats (204) ausbreiten.
  8. Struktur (200) nach Anspruch 7, wobei das Substrat (204) aus (001)-Silizium besteht und die Kristallrichtung eine <110>-Richtung ist, die durch das (001)-Silizium definiert ist.
  9. Struktur (200) nach einem der vorhergehenden Ansprüche, wobei sich die beiden unteren Seitenwände (218) an einem Scheitel schneiden, wodurch eine umgedrehte dreieckige Rille (214) zwischen den beiden unteren Seitenwänden (218) definiert wird, wobei eine obere Breite (w) der umgedrehten dreieckigen Rille (214) mindestens 2
    Figure DE102017121749B4_0004
    mal eine Tiefe (h2-h3) der umgedrehten dreieckigen Rille (214) ist.
  10. Struktur (200) nach Anspruch 9, wobei die obere Breite (w) der umgedrehten dreieckigen Rille (214) mindestens 50 nm beträgt.
  11. Struktur (200) nach einem der vorhergehenden Ansprüche, wobei die beiden oberen Seitenwände (210) nicht senkrecht zur oberen Fläche des Substrats (204) sind.
  12. Struktur (200), umfassend: ein Substrat (204) mit einem ersten Halbleitermaterial, wobei das Substrat (204) eine Vertiefung (202) aufweist, wobei sich die Vertiefung (202) in Längsrichtung in einer ersten Richtung erstreckt, wobei ein unterer Abschnitt der Öffnung eine V-Form (214) in einer Ebene senkrecht zur ersten Richtung aufweist; ein Isolationselement (206), das die Vertiefung (202) umgibt, wobei ein unterster Abschnitt des Isolationselements (206) unter einem obersten Abschnitt der V-Form (214) der Vertiefung (202) liegt; und ein zweites Halbleitermaterial (230), das in der Vertiefung (202) und in Kontakt mit dem ersten Halbleitermaterial angeordnet ist, wobei das zweite Halbleitermaterial (230) eine Gitterfehlanpassung zu dem ersten Halbleitermaterial aufweist, und wobei das zweite Halbleitermaterial (230) eine Mehrzahl von Rippen (306) aufweist, ein flaches Grabenisolations-Element (520), im Folgenden STI-Element genannt, wobei das STI-Element (520) jede der Mehrzahl von Rippen (306) umgibt.
  13. Struktur (200) nach Anspruch 12, wobei das erste Halbleitermaterial (001)-Silizium ist und die Richtung eine <110>-Kristallrichtung ist, die durch das (001)-Silizium definiert ist.
  14. Struktur (200) nach Anspruch 13, wobei die erste Seitenwand (210) eine (111)-Kristallebene umfasst, die durch das (001)-Silizium definiert ist.
  15. Struktur (200) nach einem der Ansprüche 12 bis 14, wobei die erste Seitenwand (210) und die zweite Seitenwand (218) sich an einem Scheitel schneiden, wodurch eine V-förmige Rille (214) zwischen der ersten Seitenwand (210) und der zweiten Seitenwand (218) definiert wird, wobei die V-förmige Rille (214) eine obere Öffnung aufweist, die eine Breite (w) aufweist, wobei der Scheitel einen Abstand zur oberen Öffnung aufweist, wobei die Breite (w) mindestens 2
    Figure DE102017121749B4_0005
    mal der Abstand ist.
  16. Verfahren (400), umfassend: Empfangen eines Halbleitersubstrats (402); Ausbilden (404) eines ersten Isolationselements (206), das einen Abschnitt des Halbleitersubstrats (204) umgibt; Vertiefen (406) des Abschnitts des Halbleitersubstrats (204), wodurch eine Öffnung (202) in dem Halbleitersubstrat (204) ausgebildet wird, wobei sich die Öffnung (202) in Längsrichtung in einer ersten Richtung erstreckt, wobei ein unterer Abschnitt der Öffnung eine V-Form (214) in einer Ebene senkrecht zur ersten Richtung aufweist; epitaktisches Züchten (408) eines kristallinen Halbleitermaterials in der Öffnung (202); Strukturieren (410) des kristallinen Halbleitermaterials, um eine Mehrzahl von Rippen (306) auszubilden, wobei jede der Mehrzahl von Rippen (306) sich in Längsrichtung in der ersten Richtung erstreckt; und Ausbilden (412) eines zweiten Isolationselements (520), das jede der Mehrzahl von Rippen (306) umgibt, wobei das zweite Isolationselement (520) von dem ersten Isolationselement (206) umgeben ist, wobei ein unterster Abschnitt des ersten Isolationselements (206) unter einem obersten Abschnitt der V-Form (214) der Öffnung (202) liegt.
  17. Verfahren (400) nach Anspruch 16, wobei: das Halbleitersubstrat (204) eine kristalline Struktur ist, die eine [110]-Richtung entlang einer oberen Fläche des Halbleitersubstrats (204) definiert; und die erste Richtung im Wesentlichen parallel oder im Wesentlichen senkrecht zur [110]-Richtung ist.
  18. Verfahren nach Anspruch 16 oder 17, wobei ein unterster Abschnitt des ersten Isolationselements (206) unter einem untersten Abschnitt der V-Form (214) der Öffnung (202) liegt.
  19. Verfahren (400) nach einem der Ansprüche 16 bis 18, wobei das kristalline Halbleitermaterial Indium umfasst.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10163628B1 (en) * 2017-05-31 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Lattice-mismatched semiconductor substrates with defect reduction
DE102018116783B4 (de) 2017-09-29 2024-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitersubstrat und Verfahren zum Fertigen von diesem
TWI728364B (zh) 2019-05-21 2021-05-21 國立陽明交通大學 氮化鎵異質整合於矽基板之半導體結構及其製造方法
FR3102005B1 (fr) * 2019-10-15 2022-04-22 Commissariat Energie Atomique Procédé d’hétéro-intégration d’un matériau semi-conducteur d’intérêt sur un substrat de silicium
CN111944414B (zh) * 2019-12-10 2021-09-24 合肥微晶材料科技有限公司 一种用于对纳米银线透明导电膜进行电极图案化的光学结构膜及其图案化方法
CN111564370A (zh) * 2020-07-16 2020-08-21 中芯集成电路制造(绍兴)有限公司 沟槽型功率器件及其制作方法
KR102532540B1 (ko) * 2021-01-28 2023-05-17 한국과학기술연구원 3차원 적층 구조의 상부층으로의 스레딩 변전위의 전파가 억제되는 트렌치 구조를 갖는 반도체 소자
CN114447159A (zh) * 2022-02-10 2022-05-06 武汉新芯集成电路制造有限公司 半导体器件及其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080093622A1 (en) 2006-10-19 2008-04-24 Amberwave Systems Corporation Light-Emitter-Based Devices with Lattice-Mismatched Semiconductor Structures
US20140103394A1 (en) 2008-07-01 2014-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of Edge Effects from Aspect Ratio Trapping
WO2016105426A1 (en) 2014-12-24 2016-06-30 Intel Corporation Ingaas epi structure and wet etch process for enabling iii-v gaa in art trench

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6974735B2 (en) * 2001-08-09 2005-12-13 Amberwave Systems Corporation Dual layer Semiconductor Devices
US8324660B2 (en) * 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US8415749B2 (en) * 2007-04-19 2013-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure with dielectric-sealed doped region
US9184050B2 (en) * 2010-07-30 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Inverted trapezoidal recess for epitaxial growth
US8815712B2 (en) 2011-12-28 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for epitaxial re-growth of semiconductor region
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8742509B2 (en) * 2012-03-01 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for FinFETs
US9171929B2 (en) 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US9184233B2 (en) * 2013-02-27 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for defect passivation to reduce junction leakage for finFET device
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US8963258B2 (en) 2013-03-13 2015-02-24 Taiwan Semiconductor Manufacturing Company FinFET with bottom SiGe layer in source/drain
US8796666B1 (en) 2013-04-26 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with strain buffer layer and methods of forming the same
GB2530194B (en) * 2013-06-28 2019-12-04 Intel Corp Integrating VLSI-compatible fin structures with selective epitaxial growth and fabricating devices thereon
KR102245485B1 (ko) 2013-09-04 2021-04-29 인텔 코포레이션 선택적 에피택시 동안 측벽 결함을 방지하는 방법 및 구조
CN104733315B (zh) * 2013-12-18 2017-11-28 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US9287123B2 (en) 2014-04-28 2016-03-15 Varian Semiconductor Equipment Associates, Inc. Techniques for forming angled structures for reduced defects in heteroepitaxy of semiconductor films
CN105590858B (zh) * 2014-10-28 2018-09-07 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
KR101587430B1 (ko) * 2014-12-05 2016-01-22 (재)한국나노기술원 실리콘(001) 기판 상에 반도체 에피층 성장방법
KR20170095195A (ko) 2014-12-17 2017-08-22 인텔 코포레이션 높은 이동도 채널 디바이스들을 위한 캐리어 구속
US9520394B1 (en) * 2015-05-21 2016-12-13 International Business Machines Corporation Contact structure and extension formation for III-V nFET
US9293374B1 (en) * 2015-06-12 2016-03-22 International Business Machines Corporation Self-aligned low defect segmented III-V finFET
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9570297B1 (en) * 2015-12-09 2017-02-14 International Business Machines Corporation Elimination of defects in long aspect ratio trapping trench structures
US10163628B1 (en) * 2017-05-31 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Lattice-mismatched semiconductor substrates with defect reduction

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080093622A1 (en) 2006-10-19 2008-04-24 Amberwave Systems Corporation Light-Emitter-Based Devices with Lattice-Mismatched Semiconductor Structures
US20140103394A1 (en) 2008-07-01 2014-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of Edge Effects from Aspect Ratio Trapping
WO2016105426A1 (en) 2014-12-24 2016-06-30 Intel Corporation Ingaas epi structure and wet etch process for enabling iii-v gaa in art trench

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