DE102016117841A1 - Packung mit aufgerauter verkapselter Oberfläche zur Förderung einer Haftung - Google Patents

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Andreas Grassmann
Kiyoung JANG
Ivan Nikitin
Jürgen Hoegerl
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Infineon Technologies AG
Hyundai Motor Co
Kia Corp
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Infineon Technologies AG
Hyundai Motor Co
Kia Motors Corp
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Abstract

Eine Packung (100), die mindestens einen elektronischen Chip (102), einen ersten wärmeabführenden Körper (104), der thermisch mit einer Hauptoberfläche des mindestens einen elektronischen Chips (102) gekoppelt ist und dafür ausgelegt ist, Wärmeenergie von dem mindestens einen elektronischen Chip (102) abzuführen, ein Kapselungsmittel (108), das mindestens einen Teil des mindestens einen elektronischen Chips (102) und einen Teil des ersten wärmeabführenden Körpers (104) verkapselt, wobei mindestens ein Teil einer Oberfläche des ersten wärmeabführenden Körpers (104) aufgeraut ist.

Description

  • Hintergrund der Erfindung
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft Packungen bzw. Packages und Verfahren zum Herstellen einer Packung.
  • Beschreibung des Standes der Technik
  • Ein Leistungsmodul, zum Beispiel für Automobilanwendungen, stellt eine physische Ummantelung für Leistungskomponenten bereit, üblicherweise für Leistungshalbleitervorrichtungen in Form elektronischer Chips, die eine oder mehrere integrierte Schaltungskomponenten aufweisen. Beispiele für integrierte Schaltungskomponenten von Leistungsmodulen sind ein Bipolartransistor mit isolierter Gate-Elektrode (insulated-gate bipolar transistor (IGBT)) und eine Diode.
  • Es gibt potentiell immer noch Verbesserungsbedarf für die Zuverlässigkeit einer Packung bei gleichzeitiger effizienter Wärmeabfuhr.
  • Zusammenfassung der Erfindung
  • Es kann ein Bedarf an einer Packung bestehen, die eine effiziente Abfuhr von während eines Betriebs erzeugter Wärme erlaubt, während gleichzeitig die Zuverlässigkeit der Packung sichergestellt wird.
  • Gemäß einem Ausführungsbeispiel wird eine Packung bereitgestellt, die umfasst: mindestens einen elektronischen Chip, einen ersten wärmeabführenden Körper, der thermisch mit einer ersten Hauptoberfläche des mindestens einen elektronischen Chips verbunden und dafür ausgelegt ist, Wärmeenergie von dem mindestens einen elektronischen Chip abzuführen, ein Kapselungsmittel, das mindestens einen Teil des mindestens einen elektronischen Chips und einen Teil des ersten wärmeabführenden Körpers (insbesondere nur einen Teil, so dass der erste wärmeableitende Körper einen Teil einer Außenfläche der Packung bildet, was im Hinblick auf seine Wärmeabführungsfähigkeit von Vorteil ist) verkapselt, wobei mindestens ein Teil einer Oberfläche des ersten wärmeabführenden Körpers aufgeraut ist.
  • Gemäß einem anderen Ausführungsbeispiel wird eine doppelseitig gekühlte Packung bereitgestellt, die umfasst: mindestens einen elektronischen Chip, von dem Wärmeenergie über zwei einander entgegengesetzte Hauptoberflächen der Packung abführbar ist, ein Kapselungsmittel, das mindestens einen Teil des elektronischen Chips verkapselt, und eine elektrisch leitfähige Kontaktstruktur, die sich teilweise innerhalb und teilweise außerhalb der Kapselungsmittel erstreckt und elektrisch mit mindestens einem elektronischen Chip gekoppelt ist, wobei mindestens ein Teil einer Oberfläche der elektrisch leitfähigen Kontaktstruktur innerhalb des Kapselungsmittels aufgeraut (insbesondere mikrogemustert) ist.
  • Gemäß einem noch anderen Ausführungsbeispiel wird eine Packung bereitgestellt, die umfasst: einen Chipträger, der eine Kupferoberfläche umfasst, einen Halbleiterchip, der auf dem Chipträger montiert ist, mindestens einen wärmeabführenden Körper, der eine Kupferoberfläche umfasst, die thermisch mit dem Halbleiterchip gekoppelt ist und dafür ausgelegt ist, Wärmeenergie von dem Halbleiterchip zu entfernen, und ein Kapselungsmittel der Art einer Vergussmasse, das mindestens einen Teil des Halbleiterchips, mindestens einen Teil des Chipträgers und mindestens einen Teil des mindestens einen wärmeabführenden Körpers verkapselt, wobei mindestens ein Teil von mindestens einer von den Kupferoberflächen aufgeraut ist.
  • Gemäß noch einem weiteren Ausführungsbeispiel wird ein Fahrzeug bereitgestellt, das eine Packung mit den vorstehend erwähnten Merkmalen umfasst.
  • Gemäß einem noch anderen Ausführungsbeispiel wird ein Verfahren zur Herstellung einer Packung bereitgestellt, wobei das Verfahren umfasst: thermisches Koppeln eines ersten wärmeabführenden Körpers mit einer ersten Hauptoberfläche mindestens eines elektronischen Chips zum Abführen von Wärmeenergie von dem mindestens einen elektronischen Chip, thermisches Koppeln eines zweiten wärmeabführenden Körpers mit einer zweiten Hauptoberfläche des mindestens einen elektronischen Chips oder mindestens eines weiteren elektronischen Chips zum Abführen von Wärmeenergie von dem mindestens einen elektronischen Chip, Verkapseln von mindestens einem Teil des mindestens einen elektronischen Chips oder des mindestens einen weiteren elektronischen Chips, einem Teil des ersten wärmeabführenden Körpers (insbesondere von nur einem Teil, so dass der erste wärmeabführende Körper einen Teil der Außenfläche der Packung bildet, was von Vorteil ist im Hinblick auf seine Wärmeabführungsfähigkeit) und von einem Teil des zweiten wärmeabführenden Körpers (insbesondere von nur einem Teil, so dass der zweite wärmeabführende Körper einen Teil einer Außenfläche der Packung bildet, was von Vorteil ist im Hinblick auf seine Wärmeabführungsfähigkeit) durch ein Kapselungsmittel, und Aufrauen (insbesondere Mikromustern) von mindestens einem Teil einer Oberfläche mindestens eines des ersten wärmeabführenden Körpers und des zweiten wärmeabführenden Körpers.
  • Gemäß einem noch anderen Ausführungsbeispiel wird ein Verfahren zur Herstellung einer Packung bereitgestellt, das umfasst: Konfigurieren mindestens eines elektronischen Chips, so dass Wärmeenergie von dem mindestens einen elektronischen Chip über mindestens eine Hauptoberfläche der Packung abführbar ist, Verkapseln von mindestens einem Teil des mindestens einen elektronischen Chips durch eine Kapselungsmittel, Bereitstellen einer elektrisch leitfähigen Kontaktstruktur, die sich teilweise innerhalb und teilweise außerhalb des Kapselungsmittels erstreckt, und die eine Kupferoberfläche aufweist, und die elektrisch mit dem mindestens einen elektronischen Chip gekoppelt ist, und Aufrauen von mindestens einem Teil der Kupferoberfläche der elektrisch leitfähigen Kontaktstruktur innerhalb des Kapselungsmittels.
  • Gemäß noch einem noch weiteren Ausführungsbeispiel wird eine Packung mit den vorstehend erwähnten Merkmalen für eine Automobilanwendung verwendet.
  • Ein Ausführungsbeispiel kann den Vorteil haben, dass die Abfuhr von Wärme, die von dem einen oder den mehreren Halbleiterchips während des Betriebs der Packung erzeugt wird, als Folge der Bereitstellung eines wärmeabführenden Körpers auf mindestens einer Seite, vorzugsweise auf beiden Seiten von einem oder mehreren elektronischen Chips einer Packung hocheffizient sein kann. Gleichzeitig kann durch die haftungsfördernde und eine Delaminierung unterdrückende Wirkung von mindestens einer aufgerauten metallischen Oberfläche im Inneren der Packung verhindert werden, dass die hohe thermische Belastung, die eine Packung während des Betriebs ertragen muss und die üblicherweise dazu führt, dass die Gefahr einer Delaminierung zwischen dem Kapselungsmittel und weiteren Bestandteilen der Packung besteht, die Zuverlässigkeit der Packung verschlechtert. Eine Delaminierung ist unerwünscht, da sie die Erzeugung kleiner Lücken oder Hohlräume innerhalb der Packung bewirken kann, in die Feuchtigkeit, Schmutz oder andere Fremdstoffe eindringen können. Dies ist im Hinblick auf die Zuverlässigkeit unerwünscht. Es hat sich gezeigt, dass die oberflächliche Aufrauhung einer solchen metallischen, insbesondere Kupferoberfläche die Neigung zur Delaminierung zwischen metallischen Bestandteilen und Kapselungsmittel auch in Anwesenheit einer hohen mechanischen oder thermischen Belastung verringern kann. Infolgedessen kann eine Packung gemäß einem Ausführungsbeispiel der Erfindung auch unter harten Bedingungen eine ausgeprägte Wärmeabführungsfähigkeit mit hoher elektrischer und mechanischer Zuverlässigkeit und Robustheit kombinieren.
  • Beschreibung von weiteren Ausführungsbeispielen
  • Im Folgenden werden weitere Ausführungsbeispiele für die Packungen, das Fahrzeug und die Verfahren erläutert.
  • In einer Ausführungsform kann der erste wärmeabführende Körper (und/oder ein optionaler zweiter wärmeabführender Körper) ein Material mit hoher Wärmeleitfähigkeit umfassen, so dass er in der Lage ist, Wärme effizient von dem einen oder den mehreren elektronischen Chips an die Umgebung der Packung abzuführen. Genauer kann die Wärmeleitfähigkeit von mindestens einem von den wärmeabführenden Körpern als Ganzes oder eines Materials desselben mindestens 10 W/mK, insbesondere mindestens 50 W/mK betragen.
  • In einer Ausführungsform umfasst die Packung einen zweiten wärmeabführenden Körper, der thermisch mit einer zweiten Hauptoberfläche des mindestens einen elektronischen Chips und/oder mindestens eines weiteren elektronischen Chips der Packung gekoppelt ist und dafür ausgelegt ist, Wärmeenergie von dem mindestens einen elektronischen Chip und/oder dem mindestens einen weiteren elektronischen Chip zu entfernen. Das Kapselungsmittel kann einen Teil des zweiten wärmeabführenden Körpers (insbesondere nur einen Teil, so dass der zweite wärmeableitende Körper einen Teil einer Außenfläche der Packung bildet, was im Hinblick auf seine Wärmeabführungsfähigkeit von Vorteil ist) bilden. Mindestens ein Teil einer Oberfläche des zweiten wärmeabführenden Körpers kann aufgeraut sein. Die Bereitstellung von zwei wärmeabführenden Körpern ermöglicht eine doppelseitige Kühlarchitektur (siehe beispielsweise 1 und 2), wobei die gleichzeitige Aufrauhung oder Mikromusterung von Oberflächenabschnitten des wärmeabführenden Körpers oder der wärmeabführenden Körper, der bzw. die mit dem Kapselungsmittel in Kontakt kommen, die mechanische Robustheit der Packung verbessert.
  • In einer Ausführungsform ist die aufgeraute Oberfläche eine mikrogemusterte Oberfläche. Im Kontext der vorliegenden Anmeldung kann der Begriff „mikrogemustert” insbesondere eine Gestaltung einer aufgerauten Oberfläche bezeichnen, bei der die aufgeraute Oberfläche ein räumliches Muster aus sich abwechselnden Mikrovorsprüngen und Mikroeintiefungen mit einer Abmessung in der Größenordnung von Mikrometern aufweist, insbesondere mit Abmessungen von mindestens 1 μm oder mehr. Es hat sich gezeigt, dass diese Art einer Aufrauhung eine besonders starke Auswirkung auf die Robustheit gegenüber einer Delaminierung hat. Die Mikromusterung kann eine regelmäßige (beispielsweise gitterartige) oder unregelmäßige (beispielsweise zufällige) Anordnung von Mikrovorsprüngen und Mikroeintiefungen umfassen.
  • In einer Ausführungsform umfasst die Packung einen Chipträger, auf dem mindestens ein elektronischer Chip montiert ist. Es ist auch möglich, dass mehr als ein Chipträger in der Packung bereitgestellt wird, und/oder dass mehr als ein elektronischer Chip auf ein und demselben Chipträger montiert wird.
  • In einer Ausführungsform ist der erste wärmeabführende Körper als Chipträger gestaltet. Bei einer solchen Ausführungsform kann der erste wärmeabführende Körper gleichzeitig zum Tragen des mindestens einen elektronischen Chips und zum Abführen von Wärme aus der Packung dienen, wobei die Wärme von dem Chip bzw. den Chips während des Betriebs der Packung erzeugt wird.
  • In einer Ausführungsform umfasst mindestens einer vom ersten wärmeabführenden Körper und vom zweiten wärmeabführenden Körper eine elektrisch isolierende (und vorzugsweise thermisch hochleitende) Schicht mit einer ersten Hauptoberfläche, die von einer ersten elektrisch leitfähigen Schicht bedeckt ist, und mit einer zweiten Hauptoberfläche, die von einer zweiten elektrisch leitfähigen Schicht bedeckt ist. Zum Beispiel kann die elektrisch isolierende Schicht gleichzeitig hoch wärmeleitend sein, was beispielsweise durch die Bereitstellung einer keramischen Schicht bewerkstelligt werden kann. Mindestens eine von den elektrisch leitfähigen Schichten kann eine Kupferschicht sein, die eine hohe Wärmeleitfähigkeit mit einer hohen elektrischen Leitfähigkeit kombiniert. Jedoch ist Aluminium auch eine gute Materialauswahl für mindestens eine von den elektrisch leitfähigen Schichten. Zum Beispiel kann mindestens einer vom ersten wärmeabführenden Körper und vom zweiten wärmeabführenden Körper gestaltet sein als mindestens einer aus der Gruppe, die aus einem Direct Copper Bonding-Substrat (DCB-Substrat) und einem Direct Aluminium Bonding-Substrat (DAB-Substrat) besteht.
  • Alternative Chipträger, die für andere Ausführungsformen verwendet werden können, können ein beliebiger Interposer, wie ein Substrat, ein Keramiksubstrat, ein laminares Substrat, ein Leadframe bzw. Anschlussrahmen, ein IMS (Insulated Metal Substrate – isoliertes Metallsubstrat), eine PCB (printed circuit board – Leiterplatte) usw. sein.
  • In einer Ausführungsform ist mindestens ein Teil einer elektrisch leitfähigen Oberfläche von mindestens einem vom ersten wärmeabführenden Körper und vom zweiten wärmeabführenden Körper, die in direktem Kontakt mit dem Kapselungsmittel steht, mikrogemustert. Somit kann mindestens ein Teil mindestens einer der vorstehend erwähnten elektrisch leitfähigen Schichten aufgeraut werden, um die Haftung an einem Kapselungsmittel (insbesondere einem Kapselungsmittel von der Art einer Vergussmasse) zu fördern.
  • In einer Ausführungsform umfasst die Packung eine elektrisch leitfähige Kontaktstruktur, insbesondere einen Anschlussrahmen, die bzw. der sich teilweise innerhalb und teilweise außerhalb des Kapselungsmittels erstreckt (und insbesondere einen oder mehrere freiliegende Anschlussdrähte bildet) und elektrisch mit dem mindestens einen elektronischen Chip gekoppelt wird (beispielsweise durch Drahtbonden). Durch eine solche elektrisch leitfähige Kontaktstruktur kann der mindestens eine elektronische Chip mit einer elektronischen Umgebung der Packung gekoppelt werden. Zu diesem Zweck kann sich ein oder mehrere Beinchen der elektrisch leitfähigen Kontaktstruktur über das Kapselungsmittel hinaus erstrecken. Bei einem Leadframe kann es sich um eine Metallstruktur teilweise innerhalb einer Packung handeln, die zum Übertragen von Signalen vom elektronischen Chip nach außen und/oder umgekehrt ausgelegt ist. Der elektronische Chip innerhalb der Packung oder der elektronischen Komponente kann an dem Leadframe angebracht werden, und dann können Bonddrähte zum Anbringen von Pads des elektronischen Chips an Anschlüssen des Leadframe bereitgestellt werden. Nachfolgend kann der Leadframe in ein Kunststoffgehäuse oder ein anderes Kapselungsmittel eingegossen werden.
  • In einer Ausführungsform ist mindestens ein Teil der einer Oberfläche der elektrisch leitfähigen Kontaktstruktur innerhalb des Kapselungsmittels mikrogemustert. Somit ist es zusätzlich oder alternativ zur Aufrauhung von mindestens einem der wärmeabführenden Körper auch möglich, die elektrisch leitfähige Kontaktstruktur aufzurauen, beispielsweise zum Teil oder ganz, um die Haftung zu verbessern und die Delaminierung zu unterdrücken.
  • In einer bevorzugten Ausführungsform ist das Kapselungsmittel eine Vergussmasse. Der Grund dafür ist, dass die Delaminierungsneigung zwischen einem Kapselungsmittel von der Art einer Vergussmasse und einer metallischen, insbesondere kupfernen, Oberfläche eines Bestandteils (beispielsweise eines wärmeabführenden Körpers) einer Packung besonders stark ausgeprägt ist. Für das Kapseln durch Umgießen können ein Kunststoffmaterial oder ein Keramikmaterial verwendet werden. Das Kapselungsmittel kann ein Epoxidmaterial umfassen. Füllstoffpartikel (zum Beispiel SiO2, Al2O3, Si3N4, BN, AlN, Diamant usw.) können, zum Beispiel zum Verbessern der Wärmeleitfähigkeit, in einer Matrix auf Epoxidbasis des Kapselungsmittels eingebettet sein.
  • In einer Ausführungsform weist die aufgeraute Oberfläche Mikrostrukturen mit Abmessungen in einem Bereich zwischen 0,25 μm und 20 μm, insbesondere in einem Bereich zwischen 1 μm und 4 μm auf. Zum Beispiel kann eine solche Rauigkeit eine Ra-Rauigkeit der Oberfläche betreffen. Wenn die Abmessungen zu klein oder zu groß werden, kann die Auswirkung auf die verbesserte Haftung zu gering werden.
  • In einer Ausführungsform ist die mikrogemusterte Oberfläche für die Förderung der Haftung am Kapselungsmittel ausgelegt. Dies kann durch mikroskopische Verzahnung oder Verklammerung zwischen Mikrovorsprüngen der aufgerauten Oberfläche und Material des Kapselungsmittels, das während der Verkapselungsprozedur in Mikroeintiefungen der aufgerauten Oberfläche fließt, bewerkstelligt werden.
  • In einer Ausführungsform ist die mikrogemusterte Oberfläche eine Kupferoberfläche. Es hat sich gezeigt, dass die Mikromusterung einer Kupferoberfläche eine besonders wirksame Verbesserung der Haftung innerhalb der Packung ermöglicht, dadurch die Delaminierungsneigung verringert und gleichzeitig einen starken Beitrag zu sowohl einer elektrischen Leitfähigkeit als auch einer Wärmeleitfähigkeit leistet.
  • In einer Ausführungsform wird die Mikromusterungsprozedur ausgeführt, bevor der mindestens eine elektronische Chip auf einem Chipträger (insbesondere auf mindestens einem vom ersten wärmeabführenden Körper und vom zweiten wärmeabführenden Körper) montiert wird (insbesondere, bevor er durch mindestens eines von Löten, Schweißen und Drahtbonden daran befestigt wird). Durch diese Maßnahme kann sichergestellt werden, dass die Mikromusterungsprozedur (die eine chemische und/oder mechanische Prozedur sein kann) den empfindlichen elektronischen Chip bzw. die Chips verschlechtert oder beschädigt.
  • In einer alternativen Ausführungsform wird die Aufrauhung durchgeführt, nachdem der mindestens eine elektronische Chip auf einem Chipträger, insbesondere auf mindestens einem vom ersten wärmeabführenden Körper und vom zweiten wärmeabführenden Körper montiert worden ist, insbesondere, nachdem er durch mindestens eines von Löten, Schweißen und Drahtbonden daran befestigt worden ist. Wenn ein Chip implementiert wird, der keine anspruchsvollen Kombinationen aus metallischen Materialien an seiner Oberfläche beinhaltet, die dazu neigen können, nach der Aufrauhung des Chips eine Batteriewirkung zu erzeugen, kann es sogar von Vorteil sein, den Chip bereits vor dem Aufrauen zu montieren, so dass die Chip-Oberfläche ebenfalls aufgeraut wird. Dadurch werden die Hafteigenschaften weiter verbessert, da eine etwaige Delaminierung zwischen dem Chip und umgebendem Kapselungsmaterial durch diese Maßnahme verhindert werden kann.
  • In einer Ausführungsform wird die Mikromusterung durch Aufrauen der Oberfläche, insbesondere durch mindestens eines von chemischer Aufrauhung und mechanischer Aufrauhung der Oberfläche ausgeführt. Eine chemische Aufrauhung kann durch eine Ätzprozedur, insbesondere durch eine Kombination aus einer Abscheidungs- und einer Ätzprozedur bewerkstelligt werden. Mechanische Aufrauhungsprozeduren können sich ebenfalls auf eine aufzurauende Oberfläche auswirken. Ebenso können eine Laseraufrauhung oder eine Plasmaaufrauhung implementiert werden.
  • In einer Ausführungsform wird die Aufrauhung durch Oxidieren eines Teils einer Kupferoberfläche durch eine erste Ätzprozedur und durch anschließendes Entfernen von erzeugtem Kupferoxid durch eine zweite Ätzprozedur ausgeführt werden. Dies führt zu einer schmutzfreien und gut definierten Oberfläche, die gut an einem Vergussmassenmaterial haften kann.
  • In einer Ausführungsform wird die aufzurauende Oberfläche vor der Mikromusterung gereinigt. Dadurch können die Hafteigenschaften an der Grenzfläche der Metalloberfläche in Bezug auf das Kapselungsmittel weiter verbessert werden.
  • In einer Ausführungsform wird ein Haftvermittler auf die Oberfläche aufgetragen. Durch Auftragen eines zusätzlichen Haftvermittlers, beispielsweise einem Silan, kann die Haftung weiter verbessert werden und die Zuverlässigkeit der Packung kann weiter erhöht werden. Eine solche Kombination aus Aufrauhung und Bereitstellung eines Haftvermittlers ist im Hinblick auf die Unterdrückung einer Delaminierung sehr effizient.
  • In einer Ausführungsform werden nach der Mikromusterung Partikel von der mikrogemusterten Oberfläche entfernt, insbesondere durch Desoxidieren. Genauer kann Metalloxid, das während der Mikromusterungsprozedur produziert werden kann, vor der Verkapselung entfernt werden, wodurch die mechanische Robustheit des hergestellten Chip-Gehäuses weiter erhöht wird.
  • Eine Aufrauhungsprozedur kann durch ein Ausführungsbeispiel der Erfindung durchgeführt werden wie folgt: Eine Kupferoberfläche kann einer Ätzprozedur unter Verwendung einer Säure (beispielsweise H2SO4) mit einem Zusatz (beispielsweise einem organischen Zusatz), der als lokaler Ätzungshemmer fungiert (d. h. der das Ätzen der Kupferoberfläche lokal blockiert), unterzogen werden. Dies erzeugt ein Muster aus geätzten (Mikroausnehmungen erzeugenden) und ungeätzten (Mikrovorsprünge erzeugenden) Regionen. Es ist auch möglich, dass eine Ätzprozedur ausgeführt wird, die eine Ätzung vorwiegend an Kristallfehlern ermöglicht. Die Ätzung kann das Kupfer in Kupferoxid umwandeln, wodurch jedoch Kupferinseln oder -flecken ungeätzt bleiben. Das Kupferoxid kann (beispielsweise chemisch oder mechanisch) entfernt werden, was eine saubere aufgeraute Kupferoberfläche zum Ergebnis hat.
  • In einem Ausführungsbeispiel ist der elektronische Chip als ein Leistungshalbleiterchip konfiguriert. Somit kann der elektronische Chip (wie beispielsweise ein Halbleiterchip) für Leistungsanwendungen zum Beispiel im Automobilbereich verwendet werden und zum Beispiel mindestens einen Bipolartransistor mit isolierter Gate-Elektrode (IGBT) und/oder mindestens einen Transistor eines anderen Typs (wie beispielsweise einen MOSFET, einen JFET usw.) und/oder mindestens eine integrierte Diode aufweisen. Solche integrierten Schaltungselemente können zum Beispiel in Siliziumtechnologie oder auf Basis von Halbleitern mit breiter Bandlücke (wie beispielsweise Siliziumcarbid, Galliumnitrid oder Galliumnitrid auf Silizium) aufgebaut sein. Ein Leistungshalbleiterchip kann einen oder mehrere Feldeffekttransistoren, eine oder mehrere Dioden, Inverterschaltungen, Halbbrücken, Vollbrücken, Treiber, Logikschaltungen, weitere Vorrichtungen usw. umfassen.
  • In einer Ausführungsform erfährt der elektronische Chip einen vertikalen Stromfluss. Die Packungsarchitektur gemäß Ausführungsbeispielen der Erfindung ist besonders geeignet für Hochleistungsanwendungen, in denen ein vertikaler Stromfluss gewünscht wird, d. h. ein Stromfluss in einer Richtung senkrecht zu den zwei gegenüberliegenden Hauptoberflächen des elektronischen Chips, von denen eine zum Montieren des elektronischen Chips auf dem Träger verwendet wird.
  • In Ausführungsformen kann die elektronische Komponente als eine Halbbrücke, eine Kaskodenschaltung, eine Schaltung, die durch einen Feldeffekttransistor und einen Bipolartransistor gebildet ist, die parallel miteinander verbunden sind, oder eine Leistungshalbleiterschaltung gestaltet sein. Daher ist die Packungsarchitektur gemäß Ausführungsbeispielen mit den Anforderungen sehr unterschiedlicher Schaltungskonzepte kompatibel.
  • In einer Ausführungsform ist die elektronische Komponente als eine aus der Gruppe gestaltet, die aus Folgendem besteht: einem mit einem Leadframe verbundenen Leistungsmodul, einer elektronischen „Transistor Outline”-Komponente (TO-Komponente), einer elektronischen „Quad Flat No Leads Package”-Komponente (QFN-Komponente), einer elektronischen „Small Outline”-Komponente (SO-Komponente), einer elektronischen „Small Outline Transistor”-Komponente (SOT-Komponente) und einer elektronischen „Thin More Outline Package”-Komponente (TSOP-Komponente). Daher ist die Packung gemäß einem Ausführungsbeispiel vollständig mit Standard-Packungskonzepten kompatibel (insbesondere vollständig mit Standard-TO-Packungskonzepten kompatibel) und erscheint nach außen wie eine herkömmliche elektronische Komponente, was hoch benutzerfreundlich ist. In einer Ausführungsform ist die Packung als Leistungsmodul, z. B. ein geformtes Leistungsmodul, gestaltet. Zum Beispiel kann es sich bei einem Ausführungsbeispiel der elektronischen Komponente um ein intelligentes Leistungsmodul (IPM) handeln.
  • Als Substrat oder Wafer, das oder der die Basis des elektronischen Chips bildet, kann ein Halbleitersubstrat, vorzugsweise ein Siliziumsubstrat, verwendet werden. Alternativ dazu kann ein Siliziumoxid oder ein anderes Isolatorsubstrat bereitgestellt werden. Es ist auch möglich, ein Germaniumsubstrat oder ein III-V-Halbleiter-Material zu implementieren.
  • Zum Beispiel können Ausführungsbeispiele in der GaN- oder SiC-Technologie implementiert werden.
  • Des Weiteren können Ausführungsbeispiele Standard-Halbleiterbearbeitungstechnologien verwenden, wie beispielsweise geeignete Ätztechnologien (einschließlich isotroper und anisotroper Ätztechnologien, insbesondere Plasmaätzen, Trockenätzen, Nassätzen), Strukturierungstechnologien (die lithographische Masken einbeziehen können), Aufbringungstechniken (wie beispielsweise chemische Gasphasenabscheidung (chemical vapor deposition (CVD)), plasmaunterstützte chemische Gasphasenabscheidung (plasma enhanced chemical vapor deposition (PECVD)), Atomlagenabscheidung (atomic layer deposition (ALD)), Sputtern usw.).
  • Die vorstehenden und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden anhand der folgenden Beschreibung und der angehängten Ansprüche in Verbindung mit den begleitenden Zeichnungen ersichtlich, in denen gleiche Teile oder Elemente mit gleichen Bezugsziffern bezeichnet sind.
  • Kurze Beschreibung der Zeichnungen
  • Die begleitenden Zeichnungen, die eingeschlossen sind, um ein weitergehendes Verständnis von Ausführungsbeispielen bereitzustellen, und einen Anteil der Patentschrift darstellen, veranschaulichen Ausführungsbeispiele.
  • Die Zeichnungen:
  • 1 zeigt eine Querschnittsansicht einer doppelseitig gekühlten Packung gemäß einem Ausführungsbeispiel.
  • 2 zeigt eine Querschnittsansicht einer doppelseitig gekühlten Packung gemäß einem anderen Ausführungsbeispiel.
  • 3 bis 5 zeigen eine aufgeraute Kupferoberfläche eines Direct-Copper-Bonding-Substrats einer Packung gemäß einem Ausführungsbeispiel in drei unterschiedlichen Vergrößerungen.
  • 6 zeigt ein Bild eines Abschnitts einer Packung gemäß einem Ausführungsbeispiel, das einen Übergang zwischen einer aufgerauten Kupferoberfläche und einem angrenzenden Kapselungsmittel darstellt.
  • 7 zeigt eine Querschnittsansicht einer doppelseitig gekühlten Packung gemäß einem anderen Ausführungsbeispiel.
  • 8 zeigt eine schematische Ansicht eines Fahrzeugs mit einer Packung gemäß einem Ausführungsbeispiel.
  • Detaillierte Beschreibung von Ausführungsbeispielen
  • Die Veranschaulichung in der Zeichnung ist schematisch.
  • Vor der Beschreibung weiterer Ausführungsbeispiele in weiterer Detaillierung werden einige grundlegende Überlegungen der vorliegenden Erfinder zusammengefasst, auf deren Grundlage Ausführungsbeispiele entwickelt wurden, die ein effizientes Kühlen einer zuverlässigen Packung ermöglichen.
  • Gemäß einem Ausführungsbeispiel der Erfindung wird eine Haftvermittlerfunktion für eine Packung oder ein Modul durch Aufrauhung einer oder mehrerer oder aller Metallstrukturen vor dem Löten oder Drahtbonden eines oder mehrerer Chips, und insbesondere vor einer Verkapselung bereitgestellt. Durch diese Maßnahme wird eine Haftung zwischen einem Kapselungsmittel (beispielsweise einer Vergussmasse) einerseits und elektrisch leitfähigen Oberflächen (beispielsweise Kupferoberflächen) der Packung andererseits verbessert werden. Dadurch wird die Neigung zu einer thermisch induzierten Delaminierung zwischen Material des Kapselungsmittels und dem Substrat (beispielsweise eines Direct Copper Bonding-Substrats (CCB-Substrats), eines Leadframe usw.) unterdrückt.
  • Herkömmlicherweise kann eine DCB- und eine Leadframe-Oberfläche nach dem Löten eines Chips, Leadframes, Abstandhalters usw. gereinigt werden. Durch diese Maßnahme können organische Verunreinigungen von der Oberfläche entfernt werden und/oder in einem Ofenverfahren oxidiert werden, um die Haftung einer Vergussmasse zu verbessern. In diesem Zusammenhang können Haftvermittler der Vergussmasse auf Silanbasis einen Beitrag leisten. Durch die hohe mechanische Spannung, die in Chip-Gehäusen auftreten kann, die eine doppelseitige Kühlung (insbesondere in der vertikalen Richtung) implementieren, kommt es jedoch häufig vor, dass sich die Vergussmasse von der Metalloberfläche solch einer herkömmlich behandelten Packung ablöst. Insbesondere dann, wenn ein Spannungstest (beispielsweise ein TST-Test) ausgeführt wird, werden solche Delaminierungen leicht sichtbar.
  • Es ist aus dem Stand der Technik auch bekannt, Haftungsvermittlungsprozeduren anzuwenden, die eine Chemie implementieren. Jedoch sind solche Verfahren für eine Packung von Chips häufig nicht anwendbar, da die verwendete Chemie die elektrische Funktion des elektronischen Chips bzw. der Chips der Packung stören kann.
  • Um die oben beschriebenen Nachteile zu überwinden, wird in einem Ausführungsbeispiel der Erfindung eine Kupferoberfläche eines DCB und/oder eines Leadframe einer Packung (insbesondere einer Leistungspackung) auf solche Weise gereinigt und vorab aufgeraut, dass eine mikrogemusterte Oberfläche ausgebildet wird, die – optional zusätzlich zu chemischen Bindungen mit einem Haftvermittler einer Vergussmasse – einen guten mechanischen Formschluss oder eine Verzahnung zwischen Vergussmasse und der mikrogemusterten Kupferoberfläche des ICB und des Leadframe bereitstellt.
  • Durch diese Maßnahme kann ein zusätzlicher mechanischer Beitrag zur Haftung zwischen Vergussmasse und Kupferoberflächen eines DCB und eines Leadframe erhalten werden. Darüber hinaus kann durch eine solche Prozedur eine Verschlechterung des einen oder der mehreren elektronischen Chips einer solchen Packung sicher verhindert werden, da die Aufrauhung vor dem Chip-Löten ausgeführt werden kann. Ebenso ist die Implementierung einer Standard-Chip-Metallisierung mit einer solchen Prozedur kompatibel.
  • Gemäß einem Ausführungsbeispiel der Erfindung wird eine mikrogemusterte Oberfläche insbesondere auf einem DCB und/oder einem Leadframe eines doppelseitig gekühlten Moduls implementiert (auch wenn andere Ausführungsformen eine einseitige Kühlung betreffen). Von großem Vorteil ist, dass eine solche Aufrauhung oder Mikromusterung vor einer Chip-Lötung, einem Chip-Drahtbonden, einer Leadframe-Lötung, einer Leadframe-Schweißung usw. ausgeführt werden kann. Insbesondere hat sich das Aufrauen einer Kupferoberfläche eines wärmeabführenden Körpers und/oder eines Chipträgers einer Packung während dessen Herstellung als von großem Vorteil hinsichtlich der Verbesserung einer Haftung und der Verhinderung einer Delaminierung erwiesen. In diesem Zusammenhang sollte der Begriff „Aufrauen” breit aufgefasst werden und soll nicht nur ein mechanisches Aufrauen, sondern auch ein chemisches Aufrauen und andere Techniken abdecken, die zur Bildung einer mikrogemusterten Oberfläche führen. Vorteilhafterweise können lose Kupferpartikel, die nach der Aufrauhungsprozedur auf der aufgerauten Oberfläche liegen, vor der Verkapselung entfernt werden, um die Hafteigenschaften weiter zu verbessern.
  • Gemäß einem Ausführungsbeispiel der Erfindung kann ein chemisches Verfahren für eine Aufrauhung ausgeführt werden, durch das Korngrenzen der Kupferoberfläche geätzt werden können. Dies kann beispielsweise durch eine Chemie bewerkstelligt werden, die im Handel von Mc Dermid erhältlich ist (Multibond 100). Vor der Aufrauhung wird vorteilhafterweise eine Kupfersäuberungsprozedur ausgeführt, um Defekte aufgrund von Schatteneffekten (die durch einen Schmutzbelag oder dergleichen bewirkt werden können) zu verhindern. Zu diesem Zweck kann beispielsweise ein alkalisches Reinigungsmittel, gefolgt von einer Kupferoxidentfernungsprozedur (beispielsweise MSA) angewendet werden. Danach kann eine Desoxidierung (d. h. eine Entfernung von losen Kupferpartikel) bewerkstelligt werden, die beispielsweise durch eine geeignete Säure (wie H2SO4) ausgeführt werden kann. Davor ist es von Vorteil, eine mögliche Schmutzschicht zu entfernen, die von der Chemie und der Aufrauhungsprozedur bewirkt werden kann (beispielsweise BTA). Es ist auch möglich, eine vollintegrierte Prozedur (Vortauchen, Beschichtungslösung, Nachtauchen, usw.) auszuführen.
  • Abgesehen von den beschriebenen Prozeduren ist es möglich, eine mechanische Prozedur (beispielsweise mit einem Strahl von Glaskügelchen), galvanische Prozeduren (beispielsweise die Abscheidung von rohem Kupfer) oder andere Prozeduren, die in der Lage sind, Mikrostrukturen zu erzeugen, auszuführen.
  • Von großem Vorteil ist es, wenn das Chip-Löten erst dann ausgeführt wird, wenn die Aufrauhungsprozedur abgeschlossen wurde. Infolgedessen ist es möglich, Standard-Chips zu implementieren.
  • 1 zeigt eine Querschnittsansicht einer doppelseitig gekühlten Packung 100 gemäß einem Ausführungsbeispiel.
  • Die Packung 100 gemäß 1 umfasst zwei elektronischen Chips 102, die hier als Leistungshalbleiterchips ausgeführt sind. Der elektronische Chip 102, der auf der linken Seite von 1 gezeigt ist, kann ein Dioden-Chip sein, während der auf der rechten Seite von 1 gezeigte elektronische Chip 102 ein IGBT-Chip sein kann (IGBT: Bipolartransistor mit isolierter Gate-Elektrode).
  • Ein erster wärmeabführender Körper 104, der hier als Direct Copper Bonding-Substrat (DCB-Substrat) ausgeführt ist, ist thermisch und mechanisch mit einer ersten Hauptoberfläche der elektronischen Chips 102 gekoppelt und bildet einen Teil einer Außenfläche der Packung 100. Der erste wärmeabführende Körper 104 ist dafür ausgelegt, während des Betriebs der Packung 100 Wärmeenergie von den elektronischen Chips 102 zu einem außerhalb der Packung liegenden Kühlkörper und/oder einem Kühlfluid (nicht dargestellt) abzuführen. Der erste wärmeabführende Körper 104 umfasst eine zentrale elektrisch isolierende und wärmeleitende Schicht 110, die hier aus keramischem Material besteht, mit einer ersten Hauptoberfläche, die von einer ersten elektrisch leitfähigen Schicht 112 bedeckt ist, die hier als Kupferschicht ausgeführt ist, und mit einer entgegengesetzten zweiten Hauptoberfläche, die von einer zweiten elektrisch leitfähigen Schicht 114 bedeckt ist, die hier als weitere Kupferschicht ausgeführt ist. Die elektronischen Chips 102 sind am ersten wärmeabführenden Körper 104 montiert und angelötet und sind durch Bonddrahte 170 elektrisch mit der ersten elektrisch leitfähigen Schicht 112 verbunden. Somit dient der erste wärmeabführende Körper 104 als Chipträger und als Wärmesenke. Die zweite elektrisch leitfähige Schicht 114 des ersten wärmeabführenden Körpers 104 bildet einen Teil einer Außenfläche der Packung 100 und trägt dadurch erheblich zur Wärmeabführung aus den elektronischen Chips 102 während des Betriebs der Packung 100 bei.
  • Optionale Abstandhalterkörper 172, die als Kupferblöcke ausgeführt sein können, sind an obere Hauptoberflächen der elektronischen Chips 102 gelötet.
  • Darüber hinaus ist ein zweiter wärmeabführender Körper 106 über die Abstandhalterkörper 172 thermisch mit einer zweiten Hauptoberfläche der elektronischen Chips 102 gekoppelt. Ebenso umfasst der zweite wärmeabführende Körper 106 eine zentrale elektrisch isolierende und wärmeleitende Schicht 110, die aus Keramik bestehen kann, mit einer ersten Hauptoberfläche, die von einer ersten elektrisch leitfähigen Schicht 112 bedeckt ist, die hier als Kupferschicht ausgeführt ist, und mit einer entgegengesetzten zweiten Hauptoberfläche, die von einer zweiten elektrisch leitfähigen Schicht 114 bedeckt ist, die hier als weitere Kupferschicht ausgeführt ist. Die erste elektrisch leitfähige Schicht 112 des zweiten wärmeabführenden Körpers 106 ist auf die Abstandhalterkörper 172 gelötet. Die zweite elektrisch leitfähige Schicht 114 des zweiten wärmeabführenden Körpers 106 bildet einen Teil einer Außenfläche der Packung 100 und trägt dadurch erheblich zur Wärmeabführung aus den elektronischen Chips 102 während des Betriebs der Packung 100 bei. Insgesamt ist der zweite wärmeabführende Körper 106 als Wärmesenke zum Abführen von Wärmeenergie aus den elektronischen Chips 102 ausgelegt.
  • Eine elektrisch leitfähige Kontaktstruktur 118, die hier als Leadframe ausgeführt ist, erstreckt sich teilweise innerhalb und teilweise außerhalb des Kapselungsmittels 108 und ist über eine Lötverbindung mit der gemusterten ersten elektrisch leitfähigen Schicht 112 des ersten wärmeabführenden Körpers 104 und über die Bonddrähte 170 elektrisch mit den elektronischen Chips 102 verbunden.
  • Ferner umfasst die Packung 100 ein Kapselungsmittel 108 der Art einer Vergussmasse, das die elektronischen Chips 102, die Abstandhalterkörper 172, nur einen Teil der elektrisch leitfähigen Kontaktstruktur 118, nur einen Teil des ersten wärmeabführenden Körpers 104 und nur einen Teil des zweiten wärmeabführenden Körpers 106 verkapselt. Der Teil der elektrisch leitfähigen Kontaktstruktur 118, der vom Kapselungsmittel 108 verkapselt wird, dient der elektrischen Kontaktierung der elektronischen Chips 102, während ein anderer Teil der elektrisch leitfähigen Kontaktstruktur 118, der vom Kapselungsmittel 108 freigelassen wird, einen oder mehrere Leiterdrähte zur Verbindung mit einem elektronischen Peripheriegerät (nicht dargestellt) bereitstellt. Da sich die elektrisch leitfähige Kontaktstruktur 118 teilweise innerhalb und teilweise außerhalb des Kapselungsmittels 108 erstreckt und elektrisch mit den elektronischen Chips 102 gekoppelt ist, ist sie in der Lage, eine elektrische Kopplung zwischen dem Äußeren und dem Inneren der Packung 100 bereitzustellen.
  • Wie aus einem ersten Detail 174 ersichtlich ist, wird der Teil der Kupferoberfläche des ersten wärmeabführenden Körpers 104, der in direktem Kontakt mit dem Kapselungsmittel 108 steht, durch Mikromusterung aufgeraut, siehe die Mikrostrukturen 120. Wie aus einem zweiten Detail 176 ersichtlich ist, wird der Teil der Kupferoberfläche des zweiten wärmeabführenden Körpers 106, der in direktem Kontakt mit dem Kapselungsmittel 108 steht, durch Mikromusterung aufgeraut, siehe die Mikrostrukturen 120. Wie aus einem dritten Detail 178 ersichtlich ist, wird der Teil der Kupferoberfläche der elektrisch leitfähigen Kontaktstruktur 118, der in direktem Kontakt mit dem Kapselungsmittel 108 steht, ebenfalls durch Mikromusterung aufgeraut, siehe die Mikrostrukturen 120.
  • Vorzugsweise weisen die aufgerauten Kupferoberflächen Mikrostrukturen 120 mit Abmessungen in einem Bereich zwischen 1 μm und 4 μm, beispielsweise mit Abmessungen von etwa 2 μm auf. Was ein weiteres Detail 190 von 1 (das exemplarisch für die elektrisch leitfähige Kontaktstruktur 118 ist, das aber auch auf die wärmeabführenden Körper 104, 106 angewendet werden kann) betrifft, so bedeutet dies, dass ein Höhenunterschied zwischen oberen Positionen 192 und unteren Positionen 194 der Mikrostrukturen 120 in einem Bereich zwischen 1 μm und 4 μm liegen kann. Im Gegensatz dazu kann eine glatte Kupferoberfläche beispielsweise eine entsprechende Rauigkeit von 0,1 μm aufweisen.
  • Aufgrund der Bereitstellung des ersten wärmeabführenden Körpers 104 und des zweiten wärmeabführenden Körpers 106 ist die Packung 100 für eine doppelseitige Kühlung ausgelegt. Anders ausgedrückt werden die beiden elektronischen Chips 102 so mit den beiden wärmeabführenden Körpern 104, 106 verbunden, dass Wärmeenergie von zwei einander entgegengesetzten Oberflächen der Packung 100 abgeführt werden kann. Somit ist der Wirkungsgrad der Kühlung der Packung 100 sehr hoch. Jedoch wird durch die riesige Wärmemenge, die während des Betriebs der Packung 100 durch die Packung 100 erzeugt wird, und die Abführung einer solch großen Wärmemenge auch eine hohe thermische Belastung innerhalb der Packung 100 erzeugt. Dies führt im Stand der Technik zur Gefahr einer Delaminierung innerhalb der Packung 100. Aufgrund der Aufrauhung der verschiedenen Kupferoberflächen kann jedoch, wie oben beschrieben, die Haftung zwischen dem Kapselungsmittel 108 und den angrenzenden Kupferstrukturen (siehe Bezugszahlen 104, 106, 118) deutlich erhöht werden.
  • Von großem Vorteil ist, dass die Prozedur der Mikromusterung der genannten Kupferoberflächen – während der Herstellung der Packung 100 – ausgeführt werden kann, bevor die elektronischen Chips 102 an dem ersten wärmeabführenden Körper 104 angelötet oder drahtgebondet werden. Somit kann sichergestellt werden, dass die empfindlichen elektronischen Chips 102 von der Aufrauhungsprozedur nicht negativ beeinflusst werden. Die Aufrauhung kann durch Oxidieren eines Teils einer entsprechenden Kupferoberfläche durch eine erste Ätzprozedur und durch eine anschließende Behandlung der so erhaltenen Struktur mit einer zweiten Ätzprozedur, um eine bondfähige und/oder lötfähige und/oder sinterfähige Oberfläche zu erhalten, ausgeführt werden. Die Reproduzierbarkeit und die Qualität der Mikromusterung kann durch Säubern der aufzurauenden Oberfläche vor der Mikromusterung weiter verbessert werden. Um die Haftung zwischen den mikrogemusterten Kupferoberflächen und dem Kapselungsmittel 108 weiter zu verbessern, kann ein Haftvermittler 124 auf die Grenzfläche aufgetragen werden. Die letztgenannte Maßnahme ist nur für den ersten wärmeabführenden Körper 104 gezeigt, kann aber vice versa auch auf den zweiten wärmeabführenden Körper 106 und/oder die elektrisch leitfähige Kontaktstruktur 118 angewendet werden. Eine weitere Möglichkeit zur weiteren Verbesserung der Haftung ist die Entfernung von Partikel von der mikrogemusterten Oberfläche nach der Mikromusterung, insbesondere durch Desoxidierung. Zum Beispiel kann ein Kupferoxid oder ein anderes Oxid durch eine solche Prozedur entfernt werden. Es kann jedoch auch von Vorteil sein, wenn eine gewisse Kupfermenge auf der Oberfläche verbleibt.
  • Die Packung 100 kann wie folgt hergestellt werden: Die wärmeabführenden Körpers 104, 106 ebenso wie die elektrisch leitfähige Kontaktstruktur 118 können durch Ätzen aufgeraut werden. Danach können die elektronischen Chips 102 auf den ersten wärmeabführenden Körper 104 gelötet werden. Danach kann eine Verbindung der elektrisch leitfähigen Kontaktstruktur 118 mit dem ersten wärmeabführenden Körper 104 durch Löten, Drahtbonden usw. bewerkstelligt werden. Dann können die optionalen Abstandhalterkörper 172 oben auf die elektronischen Chips 102 gelötet werden. Daran kann sich ein Anlöten des zweiten wärmeabführenden Körpers 106 an den Abstandhalterkörpern 172 anschließen. Danach kann eine Verkapselung durch Gießen ausgeführt werden, so dass das Kapselungsmittel 108 die Lücken zwischen den genannten Bestandteilen füllt und Außenflächen der wärmeabführenden Körper 104, 106 unbedeckt lässt.
  • 2 zeigt eine Querschnittsansicht einer doppelseitig gekühlten Packung gemäß einem anderen Ausführungsbeispiel.
  • Die Ausführungsform gemäß 2 unterscheidet sich von der Ausführungsform gemäß 1 darin, dass die elektrisch leitfähige Kontaktstruktur 118, die als Leadframe ausgeführt ist, durch Schweißen und durch Bonddrähte 170 an beide ersten elektrisch leitfähigen Schichten 112 sowohl des ersten wärmeabführenden Körpers 104 als auch des zweiten wärmeabführenden Körpers 106 gekoppelt wird. Abstandhalterkörper 172 werden in der Ausführungsform von 2 weggelassen. Ferner koppelt die doppelseitige Kühlarchitektur gemäß 2 jeweils einen elektronischen Chip 102 mit jeweils nur einem von den wärmeabführenden Körpern 104, 106. Genauer wird der erste wärmeabführende Körper 104 nur mit einem von den elektronischen Chips 102 auf einer Unterseite der Packung 100 gekoppelt, während der zweite wärmeabführender Körper 106 nur dem anderen von den elektronischen Chips 102 auf einer Oberseite der Packung 100 gekoppelt wird. Beide elektrisch leitfähigen Schichten 112 werden gemäß 2 gemustert. Was die Ausbildung von Mikrostrukturen 120 in der Ausführungsform von 2 betrifft, so wird auf die entsprechende Beschreibung von 1 verwiesen.
  • 3, 4 und 5 zeigen eine aufgeraute Kupferoberfläche eines Direct-Copper-Bonding-Substrats als wärmeabführenden Körper 104, 106 einer Packung 100 gemäß einem Ausführungsbeispiel in drei unterschiedlichen Vergrößerungen. 3 bis 5 zeigen eine hohe Homogenität in der aufgerauten Kupferoberfläche. Die DCB-Mikrostruktur ist nach der Aufrauhung des Kupfers gezeigt.
  • 6 zeigt ein Bild eines Abschnitts einer Packung 100 gemäß einem Ausführungsbeispiel, das einen Übergang zwischen einer aufgerauten Kupferoberfläche und einem angrenzenden Kapselungsmittel 108 darstellt.
  • 7 zeigt eine Querschnittsansicht einer doppelseitig gekühlten Packung 100 gemäß einem anderen Ausführungsbeispiel. Gemäß 7, die 1 ähnelt, werden die Kupferoberflächen der wärmeabführenden Körper 104, 106, die mit dem Kapselungsmittel 108 in Kontakt stehen, mikrogemustert. Die Mikromusterung der elektrisch leitfähigen Kontaktstruktur 118 kann in dieser Ausführungsform weggelassen werden.
  • 8 zeigt eine schematische Ansicht eines Fahrzeugs 122 mit einer Packung 100 gemäß einem Ausführungsbeispiel.
  • Spezifischer kann die Leistungspackung 100 einen Anteil eines Steuerblocks 152 bilden, der einen Betrieb des Motor/Batterie-Blocks(oder Motor/Akku)-Blocks 154 steuert. Somit kann eine Packung 100 oder ein Leistungsmodul gemäß einem Ausführungsbeispiel der Erfindung für eine Automobilanwendung verwendet werden. Eine bevorzugte Anwendung solch einer Leistungspackung 100 stellt eine Implementierung als eine Inverterschaltung oder ein Wechselrichter für das Fahrzeug 122 dar, bei dem es sich um ein elektrisch angetriebenes Fahrzeug handeln kann oder bei dem es sich um ein Hybridfahrzeug handeln kann. Solch ein Inverter kann einen Gleichstrom (direct current (DC)) der Batterie/des Akkus in einen Wechselstrom (alternating current (AC)) zum Antreiben des Elektromotors des Fahrzeugs 122 umwandeln. Bei einem Hybridfahrzeug ist es zudem möglich, mechanische Energie mindestens teilweise zurückzugewinnen und sie, durch den Inverter, zurück in elektrische Energie umzuwandeln, um die Batterie wiederaufzuladen. In solch einer Inverteranwendung für Automobile werden während des Betriebs der Leistungspackung 100 extreme Wärmemengen erzeugt. Diese Wärme kann durch das oben beschriebene doppelseitige Kühlkonzept effizient abgeführt werden. Es sollte jedoch gesagt werden, dass in anderen Ausführungsformen auch einseitiges Kühlen ausreichend sein kann.
  • Es sollte beachtet werden, dass der Begriff „umfassend” andere Elemente oder Merkmale nicht ausschließt, und dass „ein” oder „eine” eine Mehrzahl nicht ausschließt. Es können auch Elemente kombiniert werden, die in Zusammenhang mit unterschiedlichen Ausführungsformen beschrieben werden. Es sollte ebenfalls beachtet werden, dass Bezugszeichen nicht als den Umfang der Ansprüche einschränkend zu betrachten sind. Darüber hinaus soll der Umfang der vorliegenden Anmeldung nicht auf die bestimmten, in der Patentschrift beschriebenen Ausführungsformen des Prozesses, der Maschine, Herstellungsweise, gegenständlichen Zusammensetzung, Mittel, Verfahren und Schritte beschränkt sein. Dementsprechend sollen die angehängten Ansprüche innerhalb ihres Umfangs solche Prozesse, Maschinen, Herstellungsweisen, gegenständlichen Zusammensetzungen, Mittel, Verfahren oder Schritte einschließen.

Claims (24)

  1. Packung (100), umfassend: • mindestens einen elektronischen Chip (102); • einen ersten wärmeabführenden Körper (104), der thermisch mit einer ersten Hauptoberfläche des mindestens einen elektronischen Chips (102) gekoppelt ist und dafür ausgelegt ist, Wärmeenergie von dem mindestens einen elektronischen Chip (102) abzuführen; • ein Kapselungsmittel (108), das mindestens einen Teil des mindestens einen elektronischen Chips (102) und einen Teil des ersten wärmeabführenden Körpers (104) verkapselt; • wobei mindestens ein Teil einer Oberfläche des ersten wärmeabführenden Körpers (104) aufgeraut ist.
  2. Packung (100) nach Anspruch 1, • einen zweiten wärmeabführenden Körper (106) umfassend, der thermisch mit einer zweiten Hauptoberfläche des mindestens einen elektronischen Chips (102) oder mindestens eines weiteren elektronischen Chips (102) gekoppelt ist und dafür ausgelegt ist, Wärmeenergie von dem mindestens einen elektronischen Chip (102) oder dem mindestens einen weiteren elektronischen Chip (102) abzuführen; • wobei das Kapselungsmittel (108) einen Teil des zweiten wärmeabführenden Körpers (106) verkapselt; und • wobei mindestens ein Teil einer Oberfläche des zweiten wärmeabführenden Körpers (106) aufgeraut ist.
  3. Packung (100) nach Anspruch 1 oder 2, einen Chipträger (104) umfassend, auf dem der mindestens eine elektronische Chip (102) montiert ist.
  4. Packung (100) nach Anspruch 3, wobei der erste wärmeabführende Körper (104) als der Chipträger (104) gestaltet ist.
  5. Packung (100) nach einem der Ansprüche 1 bis 4, wobei mindestens einer vom ersten wärmeabführenden Körper (104) und vom zweiten wärmeabführenden Körper (106) eine elektrisch isolierende Schicht (110) mit einer ersten Hauptoberfläche, die von einer ersten elektrisch leitfähigen Schicht (112) bedeckt ist, und mit einer zweiten Hauptoberfläche, die von einer zweiten elektrisch leitfähigen Schicht (114) bedeckt ist, umfasst.
  6. Packung (100) nach einem der Ansprüche 1 bis 5, wobei mindestens einer vom ersten wärmeabführenden Körper (104) und vom zweiten wärmeabführenden Körper (106) als mindestens einer aus der Gruppe, die aus einem Direct Copper Bonding-Substrat (DCB-Substrat) und einem Direct Aluminium Bonding-Substrat (DAB-Substrat) besteht, gestaltet ist.
  7. Packung (100) nach einem der Ansprüche 1 bis 6, wobei mindestens ein Teil einer elektrisch leitfähigen Oberfläche von mindestens einem vom ersten wärmeabführenden Körper (104) und vom zweiten wärmeabführenden Körper (106), die in direktem Kontakt mit dem Kapselungsmittel (108) steht, aufgeraut ist.
  8. Packung (100) nach einem der Ansprüche 1 bis 7, eine elektrisch leitfähige Kontaktstruktur (118) umfassend, insbesondere einen Leadframe, der sich teilweise innerhalb und teilweise außerhalb des Kapselungsmittels (108) erstreckt und der elektrisch mit dem mindestens einen elektronischen Chip (102) gekoppelt ist.
  9. Packung (100) nach Anspruch 8, wobei mindestens ein Teil einer Oberfläche der elektrisch leitfähigen Kontaktstruktur (118) innerhalb des Kapselungsmittels (108) aufgeraut ist.
  10. Packung (100) nach einem der Ansprüche 1 bis 9, wobei die aufgeraute Oberfläche Mikrostrukturen (120) mit Abmessungen in einem Bereich zwischen 0,25 μm und 20 μm, insbesondere in einem Bereich zwischen 1 μm und 4 μm, aufweist.
  11. Doppelseitig gekühlte Packung (100), umfassend: • mindestens einen elektronischen Chip (102), von dem Wärmeenergie über zwei einander entgegengesetzte Hauptoberflächen der Packung (100) abgeführt werden kann; • ein Kapselungsmittel (108), das mindestens einen Teil des mindestens einen elektronischen Chips (102) verkapselt; • eine elektrisch leitfähige Kontaktstruktur (118), die sich teilweise innerhalb und teilweise außerhalb des Kapselungsmittels (108) erstreckt und die elektrisch mit dem mindestens einen elektronischen Chip (102) gekoppelt ist; • wobei mindestens ein Teil einer Oberfläche der elektrisch leitfähigen Kontaktstruktur (118) innerhalb des Kapselungsmittels (108) aufgeraut ist.
  12. Packung (100) nach Anspruch 11, wärmeabführende Körper (104, 106) umfassend, die thermisch mit dem mindestens einen elektronischen Chip (102) gekoppelt sind und dafür ausgelegt sind, Wärmeenergie von dem mindestens einen elektronischen Chip (102) abzuführen.
  13. Packung (100) nach Anspruch 12, wobei mindestens einer von den wärmeabführenden Körpern (104, 106) eine mindestens zum Teil aufgeraute Oberfläche aus Metall, insbesondere aus Kupfer, insbesondere innerhalb des Kapselungsmittels (108), aufweist.
  14. Fahrzeug (122), eine Packung (100) nach einem der Ansprüche 1 bis 13 umfassend.
  15. Verfahren zum Herstellen einer Packung (100), wobei das Verfahren umfasst: • thermisches Koppeln eines ersten wärmeabführenden Körpers (104) mit einer ersten Hauptoberfläche von mindestens einem elektronischen Chip (102), um Wärmeenergie von dem mindestens einen elektronischen Chip (102) abzuführen; • thermisches Koppeln eines zweiten wärmeabführenden Körpers (106) mit einer zweiten Hauptoberfläche des mindestens einen elektronischen Chips (102) oder mindestens eines weiteren elektronischen Chips (102), um Wärmeenergie von dem mindestens einen elektronischen Chip (102) oder dem mindestens einen weiteren elektronischen Chip (102) abzuführen; • Verkapseln von mindestens einem Teil des mindestens einen elektronischen Chips (102), einem Teil des ersten wärmeabführenden Körpers (104) und einem Teil des zweiten wärmeabführenden Körpers (106) durch ein Kapselungsmittel (108); und • Aufrauen mindestens eines Teils einer verkapselten Oberfläche von mindestens einem des ersten wärmeabführenden Körpers (104) und des zweiten wärmeabführenden Körpers (106).
  16. Verfahren nach Anspruch 15, wobei die Aufrauhung ausgeführt wird, bevor der mindestens eine elektronische Chip (102) auf einem Chipträger (104), insbesondere auf mindestens einem vom ersten wärmeabführenden Körper (104) und vom zweiten wärmeabführenden Körper (106), montiert wird, insbesondere bevor der mindestens eine elektronische Chip (102) durch mindestens eines von Löten, Schweißen und Drahtbonden daran befestigt wird.
  17. Verfahren nach Anspruch 15, wobei die Aufrauhung ausgeführt wird, nachdem der mindestens eine elektronische Chip (102) auf einem Chipträger (104), insbesondere auf mindestens einem vom ersten wärmeabführenden Körper (104) und vom zweiten wärmeabführenden Körper (106), montiert worden ist, insbesondere, nachdem der mindestens eine elektronische Chip (102) durch mindestens eines von Löten, Schweißen und Drahtbonden daran befestigt worden ist.
  18. Verfahren nach einem der Ansprüche 15 bis 17, wobei das Aufrauen durch mindestens eines von chemischem Aufrauen und mechanischem Aufrauen der Oberfläche durchgeführt wird.
  19. Verfahren nach einem der Ansprüche 15 bis 18, wobei die Aufrauhung durch Oxidieren eines Teils einer Kupferoberfläche durch eine erste Ätzprozedur und durch eine anschließende Behandlung mit einer zweiten Ätzprozedur, um eine bondfähige und/oder lötfähige und/oder sinterfähige Oberfläche zu erhalten, ausgeführt wird.
  20. Verfahren nach einem der Ansprüche 15 bis 19, wobei die Oberfläche vor dem Aufrauen gereinigt wird.
  21. Verfahren nach einem der Ansprüche 15 bis 20, wobei ein Haftvermittler (124) auf die Oberfläche aufgetragen wird.
  22. Verfahren nach einem der Ansprüche 15 bis 21, wobei nach dem Aufrauen Partikel von der aufgerauten Oberfläche entfernt werden, insbesondere durch Desoxidieren.
  23. Verfahren zum Herstellen einer Packung (100), wobei das Verfahren umfasst: • Konfigurieren von mindestens einem elektronischen Chip (102) auf solche Weise, dass Wärmeenergie über mindestens eine Hauptoberfläche der Packung (100) von dem mindestens einen elektronischen Chip (102) abgeführt werden kann; • Verkapseln von mindestens einem Teil des mindestens einen elektronischen Chips (102) durch ein Kapselungsmittel (108); • Bereitstellen einer elektrisch leitfähigen Kontaktstruktur (118), die sich teilweise innerhalb und teilweise außerhalb des Kapselungsmittels (108) erstreckt, die eine Kupferoberfläche aufweist, und die elektrisch mit dem mindestens einen elektronischen Chip (102) gekoppelt ist; • Aufrauen von mindestens einem Teil der Kupferoberfläche der elektrisch leitfähigen Kontaktstruktur (118) innerhalb des Kapselungsmittels (108).
  24. Verfahren zum Verwenden einer Packung (100) nach einem der Ansprüche 1 bis 13 für eine Automobilanwendung, insbesondere als eine Inverterschaltung für ein mindestens teilweise elektrisch angetriebenes Fahrzeug (122).
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019108932A1 (de) * 2019-04-05 2020-10-08 Danfoss Silicon Power Gmbh Halbleitermodul und Verfahren zu seiner Herstellung

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9508664B1 (en) * 2015-12-16 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure comprising a plurality of metal oxide fibers and method for forming the same
JP6775597B2 (ja) * 2016-11-11 2020-10-28 三菱電機株式会社 半導体装置およびその製造方法ならびに無線通信機器
JP2018101664A (ja) * 2016-12-19 2018-06-28 トヨタ自動車株式会社 半導体装置の製造方法
KR102445515B1 (ko) * 2017-09-29 2022-09-21 현대자동차주식회사 차량용 전력모듈
JP7183551B2 (ja) * 2018-03-15 2022-12-06 富士電機株式会社 半導体装置
JP7163828B2 (ja) 2019-03-05 2022-11-01 株式会社デンソー 半導体モジュールとそれを備えた半導体装置
CN109887909B (zh) * 2019-03-13 2020-06-23 黄山学院 基于石墨烯的ipm混合模块封装结构及加工工艺
KR102200065B1 (ko) 2019-04-29 2021-01-08 주식회사 케이씨씨 세라믹 회로기판의 금속 표면 처리 방법
DE102019117534B4 (de) * 2019-06-28 2022-03-03 Infineon Technologies Ag Anorganisches Verkapselungsmittel für eine elektronische Komponente mit Haftvermittler
CN111041482A (zh) * 2019-12-25 2020-04-21 苏州涂冠镀膜科技有限公司 一种用于半导体封装模具内腔的复合涂层及其制备方法
KR20210103302A (ko) * 2020-02-13 2021-08-23 엘지마그나 이파워트레인 주식회사 전력 모듈
DE102020111071B4 (de) * 2020-04-23 2022-08-11 Infineon Technologies Ag Zwischenschicht einer Teilstruktur, welche Erhebungen hat, und einer weiteren Teilstruktur mit Füllpartikeln in Aussparungen zwischen den Erhebungen sowie Verfahren zu deren Herstellung
JP2022076308A (ja) 2020-11-09 2022-05-19 株式会社デンソー 電気機器
CN113809032A (zh) * 2021-08-09 2021-12-17 华为技术有限公司 一种功率模块、电源电路及芯片

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020047187A1 (en) 2000-08-31 2002-04-25 Nec Corporation Semiconductor device
US20040232534A1 (en) 2003-05-22 2004-11-25 Shinko Electric Industries, Co., Ltd. Packaging component and semiconductor package
US20040238945A1 (en) 2003-05-28 2004-12-02 Silicon Precision Industries Co., Ltd. Thermally enhanced semiconductor package and fabrication method thereof
DE102009000541A1 (de) 2009-02-02 2010-08-05 Infineon Technologies Ag Verfahren zur Reduzierung der Oberflächenrauigkeit einer metallischen Oberfläche
US20140168901A1 (en) 2011-09-26 2014-06-19 Hitachi Automotive Systems, Ltd. Power Module
DE112014001487T5 (de) 2013-10-03 2015-12-10 Fuji Electric Co., Ltd. Halbleitermodul

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3228789B2 (ja) 1992-07-11 2001-11-12 新光電気工業株式会社 樹脂用インサート部材の製造方法
US5554569A (en) 1994-06-06 1996-09-10 Motorola, Inc. Method and apparatus for improving interfacial adhesion between a polymer and a metal
US6670222B1 (en) 1997-06-14 2003-12-30 Jds Uniphase Corporation Texturing of a die pad surface for enhancing bonding strength in the surface attachment
US6281573B1 (en) * 1998-03-31 2001-08-28 International Business Machines Corporation Thermal enhancement approach using solder compositions in the liquid state
TW518733B (en) * 2000-04-08 2003-01-21 Advanced Semiconductor Eng Attaching method of heat sink for chip package
JP2002026198A (ja) 2000-07-04 2002-01-25 Nec Corp 半導体装置及びその製造方法
JP2002299538A (ja) 2001-03-30 2002-10-11 Dainippon Printing Co Ltd リードフレーム及びそれを用いた半導体パッケージ
US6491796B1 (en) * 2001-06-26 2002-12-10 Agi Corporation Synthesis of phthalocyanines by microwave irradiation
US20040012077A1 (en) 2002-07-22 2004-01-22 Ibrahim Mohd A. Semiconductor leadframes having dual surface finish for varied molding compound adhesion
US7031162B2 (en) * 2003-09-26 2006-04-18 International Business Machines Corporation Method and structure for cooling a dual chip module with one high power chip
JP4857594B2 (ja) * 2005-04-26 2012-01-18 大日本印刷株式会社 回路部材、及び回路部材の製造方法
US20090146280A1 (en) 2005-11-28 2009-06-11 Dai Nippon Printing Co., Ltd. Circuit member, manufacturing method of the circuit member, and semiconductor device including the circuit member
JP2008172172A (ja) 2007-01-15 2008-07-24 Denso Corp 電子制御装置及びその製造方法
JP4586087B2 (ja) 2008-06-30 2010-11-24 株式会社日立製作所 パワー半導体モジュール
JP2010103244A (ja) * 2008-10-22 2010-05-06 Sony Corp 半導体装置及びその製造方法
US7892950B2 (en) * 2009-04-29 2011-02-22 Freescale Semiconductor, Inc. Methodology for processing a panel during semiconductor device fabrication
JP5431793B2 (ja) * 2009-05-29 2014-03-05 新光電気工業株式会社 放熱部品、電子部品装置及び電子部品装置の製造方法
CN101908490B (zh) * 2009-06-04 2012-12-05 同欣电子工业股份有限公司 具有散热器的电路基板模组及其制造方法
US8537553B2 (en) * 2011-02-14 2013-09-17 Futurewei Technologies, Inc. Devices having anisotropic conductivity heatsinks, and methods of making thereof
JP5696843B2 (ja) * 2011-03-23 2015-04-08 株式会社リコー 電子写真用オーバーコート組成物の評価方法、並びに電子写真用オーバーコート組成物、電子写真形成方法、及び電子写真形成装置
JP5729126B2 (ja) 2011-05-18 2015-06-03 株式会社デンソー 半導体装置の製造方法
ITMI20111214A1 (it) * 2011-06-30 2012-12-31 St Microelectronics Srl Dispositivo di potenza a spessore ridotto
KR101388892B1 (ko) * 2012-08-20 2014-04-29 삼성전기주식회사 패키지 기판, 패키지 기판의 제조 방법 및 패키지 기판의 성형 금형
JP2014187209A (ja) 2013-03-22 2014-10-02 Toshiba Corp 半導体装置
DE102013207721A1 (de) 2013-04-26 2014-10-30 Infineon Technologies Ag Bondverbindung und Bondverfahren
US9420731B2 (en) * 2013-09-18 2016-08-16 Infineon Technologies Austria Ag Electronic power device and method of fabricating an electronic power device
US9196510B2 (en) * 2013-11-12 2015-11-24 Infineon Technologies Ag Semiconductor package comprising two semiconductor modules and laterally extending connectors
JP5795415B1 (ja) * 2014-08-29 2015-10-14 新光電気工業株式会社 配線基板及びその製造方法
CN106796923B (zh) * 2014-09-27 2020-05-05 英特尔公司 多芯片自调整冷却解决方案

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020047187A1 (en) 2000-08-31 2002-04-25 Nec Corporation Semiconductor device
US20040232534A1 (en) 2003-05-22 2004-11-25 Shinko Electric Industries, Co., Ltd. Packaging component and semiconductor package
US20040238945A1 (en) 2003-05-28 2004-12-02 Silicon Precision Industries Co., Ltd. Thermally enhanced semiconductor package and fabrication method thereof
DE102009000541A1 (de) 2009-02-02 2010-08-05 Infineon Technologies Ag Verfahren zur Reduzierung der Oberflächenrauigkeit einer metallischen Oberfläche
US20140168901A1 (en) 2011-09-26 2014-06-19 Hitachi Automotive Systems, Ltd. Power Module
DE112014001487T5 (de) 2013-10-03 2015-12-10 Fuji Electric Co., Ltd. Halbleitermodul

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019108932A1 (de) * 2019-04-05 2020-10-08 Danfoss Silicon Power Gmbh Halbleitermodul und Verfahren zu seiner Herstellung
DE102019108932B4 (de) 2019-04-05 2022-04-21 Danfoss Silicon Power Gmbh Halbleitermodul und Verfahren zu seiner Herstellung

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