DE102016105057A1 - Optoelektronik und CMOS-Integration auf GOI-Substrat - Google Patents

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Abstract

Ein Verfahren zum Bilden einer optoelektronischen Einheit und einer Siliciumeinheit auf einem einzelnen Chip. Das Verfahren kann umfassen: Bilden eines Siliciumsubstrats in einer ersten und zweiten Zone eines einzelnen Chips; Bilden einer Germaniumschicht über dem Substrat zumindest in der ersten Zone; Bilden der optoelektronischen Einheit auf der Germaniumschicht in der ersten Zone, wobei die optoelektronische Einheit eine obere Verkleidungsschicht, eine untere Verkleidungsschicht und eine aktive Zone aufweist, wobei sich die untere Verkleidungsschicht auf der Halbleiterschicht befindet, die aktive Zone in Nachbarschaft zu einem Wellenleiter und auf der unteren Verkleidungsschicht befindet und die obere Verkleidungsschicht auf der aktiven Zone befindet; und Bilden der Siliciumeinheit auf einer Siliciumschicht in der zweiten Zone.

Description

  • HINTERGRUND
  • Die vorliegende Erfindung betrifft allgemein die Herstellung von Halbleitereinheiten und insbesondere die Bildung und Integration einer optoelektronischen III-V-Halbleitereinheit und einer Silicium-Komplementär-Metall-Oxid-Halbleiter(Complementary Metal-Oxide-Semiconductor, CMOS)-Einheit auf einem einzelnen Chip.
  • Da mikroelektronische Systeme immer kleiner werden, müsste die resultierende Dichte elektrischer Verbindungen mit einer erhöhten Verlustleistung, einer erhöhten Signalverzögerung und einem erhöhten Nebensprechen zurechtkommen, während bei äußerst hohen Taktgeschwindigkeiten gearbeitet wird. Aktuelle Entwicklungen zeigen, dass in weniger als einem Jahrzehnt der von Verbindungen verbrauchte Strom der begrenzende Faktor bei der Bestimmung der Schaltgeschwindigkeiten in integrierten Schaltungen werden könnte. Um diese Probleme zu überwinden, wäre die Integration optischer Verbindungen und Systeme zusammen mit herkömmlichen mikroelektronischen Schaltungen auf Silicium(Si)-Basis ein großer Fortschritt. Eine Intra- und Inter-Chip-Kommunikation auf Lichtbasis würde die Latenzzeit merklich verringern und den Stromverbrauch durch Eliminieren des kapazitiven Verbindungsverlusts verringern. Eine verbesserte optoelektronische Integration kann auch dazu beitragen, die Geschwindigkeit von Sender/Empfänger-Schaltungen zu erhöhen, die in optischen Kommunikationssystemen benutzt werden, wodurch die Gesamt-Bandbreite erhöht wird.
  • KURZDARSTELLUNG
  • Gemäß einer Ausführungsform der vorliegenden Erfindung wird ein Verfahren bereitgestellt. Das Verfahren kann Bilden eines Halbleiter-auf-Isolator(SOI)-Substrats in einer ersten Zone und einer zweiten Zone, wobei das SOI-Substrat eine Halbleiterschicht auf einer ersten Isolatorschicht umfasst und sich die erste Isolatorschicht auf einem Substrat befindet; Entfernen der Halbleiterschicht und der Isolatorschicht von der zweiten Zone, wobei eine obere Fläche des Substrats freigelegt wird; Bilden einer zweiten Isolatorschicht auf der Halbleiterschicht in der ersten Zone; Bilden einer Substraterweiterungsschicht auf dem frei liegenden Substrat in der zweiten Zone; Bilden der Einheit auf der Substraterweiterungsschicht; Bilden einer Einheitsisolatorschicht, welche die Einheit in der zweiten Zone bedeckt; Bilden eines Wellenleiters in der zweiten Isolatorschicht und Bilden der optoelektronischen Einheit in der ersten Zone umfassen, wobei die optoelektronische Einheit eine untere Verkleidungsschicht, eine aktive Zone und eine obere Verkleidungsschicht aufweist, wobei sich die untere Verkleidungsschicht auf der Halbleiterschicht befindet, die aktive Zone auf der unteren Verkleidungsschicht befindet und die obere Verkleidungsschicht auf der aktiven Zone befindet.
  • Gemäß einer anderen Ausführungsform der vorliegenden Erfindung wird ein Verfahren bereitgestellt. Das Verfahren kann Bilden eines Stapels von Schichten auf einem Substrat in einer ersten Zone und in einer zweiten Zone, wobei der Stapel von Schichten eine Halbleiterschicht auf dem Substrat, eine erste Isolatorschicht auf der Halbleiterschicht, einen Wellenleiter auf der ersten Isolatorschicht, eine zweite Isolatorschicht auf dem Wellenleiter und eine Einheitsbasisschicht in der zweiten Zone umfasst; Bilden der Einheit auf der Einheitsbasisschicht in der zweiten Zone; Bilden einer Einheitsisolatorschicht auf der Einheit und auf der Einheitsbasisschicht in der zweiten Zone und Bilden der optoelektronischen Einheit in der ersten Zone umfassen, wobei die optoelektronische Einheit eine untere Verkleidungsschicht, eine aktive Zone und eine obere Verkleidungsschicht aufweist, wobei sich die untere Verkleidungsschicht auf der Halbleiterschicht befindet, die aktive Zone auf der unteren Verkleidungsschicht befindet und die obere Verkleidungsschicht auf der aktiven Zone befindet.
  • Gemäß einer Ausführungsform handelt es sich bei der Halbleiterschicht um Germanium. Gemäß einer Ausführungsform umfasst die optoelektronische Einheit einen III-V-Halbleiter. Gemäß einer Ausführungsform handelt es sich bei der oberen und unteren Verkleidungsschicht um AlGaAs und bei der aktiven Zone um GaAs. Gemäß einer Ausführungsform handelt es sich bei der Einheit um eine Silicium Komplementär-Metall-Oxid-Halbleiter(CMOS)-Einheit. Gemäß einer Ausführungsform wird die optoelektronische Einheit durch epitaxiales Anwachsen gebildet und die Halbleiterschicht wird als eine Keimschicht benutzt. Gemäß einer Ausführungsform erstreckt sich der Wellenleiter unterhalb der Einheit in der zweiten Zone.
  • Gemäß einer anderen Ausführungsform der vorliegenden Erfindung wird eine Struktur bereitgestellt. Die Struktur kann ein Siliciumsubstrat in einer ersten Zone und einer zweiten Zone eines einzelnen Chips; eine Germaniumschicht über dem Substrat in zumindest in der ersten Zone; die optoelektronische Einheit auf der Germaniumschicht in der ersten Zone, wobei die optoelektronische Einheit eine untere Verkleidungsschicht, eine aktive Zone in Nachbarschaft zu einem Wellenleiter und eine obere Verkleidungsschicht aufweist, wobei sich die untere Verkleidungsschicht auf der Germaniumschicht befindet, die aktive Zone auf der unteren Verkleidungsschicht befindet und die obere Verkleidungsschicht auf der aktiven Zone befindet; und die Siliciumeinheit auf einer Siliciumschicht in der zweiten Zone umfassen.
  • KURZBESCHREIBUNG DER VERSCHIEDENEN ANSICHTEN DER ZEICHNUNGEN
  • Die folgende detaillierte Beschreibung, die als ein Beispiel gegeben wird und die Erfindung nicht allein darauf beschränken soll, ist am besten zu verstehen in Verbindung mit den begleitenden Zeichnungen, in welchen:
  • 1 eine Querschnittsansicht einer Halbleiterstruktur gemäß einer beispielhaften Ausführungsform ist;
  • 2 eine Querschnittsansicht der Halbleiterstruktur ist und die Entfernung einer Halbleiterschicht und einer ersten Isolatorschicht von einer ersten Zone eines Halbleiter-auf-Isolator(SOI)-Substrats gemäß einer beispielhaften Ausführungsform veranschaulicht;
  • 3 eine Querschnittsansicht der Halbleiterstruktur ist und die Bildung einer Einheit in einer zweiten Zone des SOI-Substrats gemäß einer beispielhaften Ausführungsform veranschaulicht;
  • 4 eine Querschnittsansicht der Halbleiterstruktur ist und die Bildung eines Wellenleiters über der Halbleiterschicht in der ersten Zone gemäß einer beispielhaften Ausführungsform veranschaulicht;
  • 5 eine Querschnittsansicht der Halbleiterstruktur ist und die Bildung einer optoelektronischen Einheit in der ersten Zone gemäß einer beispielhaften Ausführungsform veranschaulicht;
  • 6 eine Querschnittsansicht der Halbleiterstruktur ist und die Bildung eines Kontakts einer optoelektronischen Einheit und eines Einheitskontakts gemäß einer beispielhaften Ausführungsform veranschaulicht;
  • 7 eine Querschnittsansicht der Halbleiterstruktur ist und eine Draufsicht auf die Halbleiterstruktur gemäß einer beispielhaften Ausführungsform veranschaulicht;
  • 8 eine Querschnittsansicht einer alternativen Halbleiterstruktur ist und die Bildung eines Stapels von Schichten auf einem Substrat gemäß einer beispielhaften Ausführungsform veranschaulicht;
  • 9 eine Querschnittsansicht der alternativen Halbleiterstruktur ist und die Bildung einer Einheit in einer zweiten Zone eines SOI-Substrats gemäß einer beispielhaften Ausführungsform veranschaulicht und
  • 10 eine Querschnittsansicht der alternativen Halbleiterstruktur ist und die Bildung einer optoelektronischen Einheit in einer ersten Zone eines SOI-Substrats gemäß einer beispielhaften Ausführungsform veranschaulicht.
  • Die Zeichnungen sind nicht notwendigerweise maßstabsgetreu. Die Zeichnungen sind lediglich schematische Darstellungen, die keine speziellen Parameter der Erfindung abbilden sollen. Die Zeichnungen sollen nur typische Ausführungsformen der Erfindung darstellen. In den Zeichnungen repräsentiert eine gleiche Nummerierung gleiche Elemente.
  • DETAILLIERTE BESCHREIBUNG
  • Hierin werden detaillierte Ausführungsformen der beanspruchten Strukturen und Verfahren offenbart; es versteht sich jedoch, dass die offenbarten Ausführungsformen lediglich die beanspruchten Strukturen und Verfahren veranschaulichen, die in verschiedenen Formen ausgeführt werden können. Die vorliegende Erfindung kann jedoch in vielen anderen Formen ausgeführt werden und sollte nicht als auf die hierin ausgeführten beispielhaften Ausführungsformen beschränkt ausgelegt werden. Stattdessen werden diese beispielhaften Ausführungsformen bereitgestellt, damit die vorliegende Offenbarung gründlich und vollständig ist und den Umfang der vorliegenden Erfindung dem Fachmann vollständig übermittelt. In der Beschreibung können Einzelheiten wohlbekannter Merkmale und Techniken weggelassen werden, um die dargestellten Ausführungsformen nicht unnötiger Weise unverständlich zu machen.
  • Bezugnahmen in der Beschreibung auf „eine Ausführungsform”, „eine beispielhafte Ausführungsform” usw. zeigen an, dass die beschriebene Ausführungsform ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Eigenschaft umfassen kann, aber nicht jede Ausführungsform notwendigerweise das bestimmte Merkmal, die bestimmte Struktur oder die bestimmte Eigenschaft umfassen muss. Außerdem beziehen sich solche Begriffe nicht notwendigerweise auf dieselbe Ausführungsform. Ferner wird, wenn ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Eigenschaft in Verbindung mit einer Ausführungsform beschrieben wird, behauptet, dass es zur Kenntnis des Fachmanns gehört, ein solches Merkmal, eine solche Struktur oder eine solche Eigenschaft in Verbindung mit anderen Ausführungsformen zu bewirken, ob ausdrücklich beschrieben oder nicht.
  • Für die Zwecke der Beschreibung sollen sich im Folgenden die Begriffe „obere”, „untere”, „rechts”, „links”, „vertikal”, „horizontal”, „Oberseite”, „Unterseite” und Ableitungen davon auf die offenbarten Strukturen und Verfahren beziehen, wie sie in den Zeichnungsfiguren orientiert sind. Die Begriffe „überlagern”, „auf”, „oben auf”, „angeordnet auf” oder „angeordnet oben auf” bedeuten, dass ein erstes Element, z. B. eine erste Struktur, auf einem zweiten Element, z. B. einer zweiten Struktur, vorliegt, wobei zwischen dem ersten Element und dem zweiten Element noch Zwischenelemente, z. B. eine Grenzflächenstruktur, vorhanden sein können. Der Begriff „direkter Kontakt” bedeutet, dass ein erstes Element, z. B. eine erste Struktur, und ein zweites Element, z. B. eine zweite Struktur, ohne dazwischen angeordnete leitende Schichten, isolierende Schichten oder Halbleiterschichten an der Grenzfläche der zwei Elemente verbunden sind.
  • Um die Darstellung der Ausführungsformen der vorliegenden Erfindung nicht unverständlich zu machen, können in der folgenden detaillierten Beschreibung einige Verarbeitungsschritte oder Operationen, die auf dem Fachgebiet bekannt sind, für die Darstellung und zu Veranschaulichungszwecken miteinander kombiniert und in einigen Fällen nicht detailliert beschrieben worden sein. In anderen Fällen werden möglicherweise einige Verarbeitungsschritte oder Operationen, die auf dem Fachgebiet bekannt sind, gar nicht beschrieben. Es versteht sich, dass die folgende Beschreibung stattdessen auf unterscheidende Merkmale oder Elemente verschiedener Ausführungsformen der vorliegenden Erfindung fokussiert ist.
  • Die vorliegende Erfindung betrifft allgemein die Herstellung von Halbleitereinheiten und insbesondere die Bildung und Integration einer optoelektronischen III-V-Halbleitereinheit und einer Silicium-Komplementär-Metall-Oxid-Halbleiter(CMOS)-Einheit auf einem einzelnen Chip. Idealerweise kann es wünschenswert sein, eine optoelektronische III-V-Halbleitereinheit und eine Silicium-CMOS-Einheit auf demselben Chip zu bilden, um neue Wege für optische Verbindungen zu erzeugen und die Produktionszeit und -kosten zu reduzieren. Ein Weg zur Herstellung einer optoelektronischen III-V-Halbleitereinheit und einer Silicium-CMOS-Einheit auf einem einzelnen Chip kann Bilden eines Siliciumsubstrats in einer ersten und zweiten Zone auf einem einzelnen Chip, Bilden einer Germaniumschicht in einer ersten Zone, Verwenden der Germaniumschicht als eine Keimschicht zum Bilden einer optoelektronischen III-V-Halbleitereinheit und Verwenden des Siliciums in der zweiten Zone als eine Keimschicht zum Bilden einer Silicium-CMOS-Einheit umfassen. Eine Ausführungsform, durch welche eine integrierte optoelektronische III-V-Halbleitereinheit und eine Silicium-CMOS-Einheit auf demselben Chip zu bilden ist, wird nachstehend detailliert unter Bezugnahme auf die begleitenden Zeichnungen 1 bis 10 beschrieben. Es sei angemerkt, dass eine optoelektronische Einheit zum Beispiel eine optoelektronische Sendeeinheit, z. B. einen Laser, oder eine optoelektronische Empfangseinheit, z. B. einen Detektor, umfassen kann, aber auch andere Einheiten verwendet werden können.
  • Bezug nehmend auf 1, wird dort eine Veranschaulichung einer Struktur 100 während eines Zwischenschritts eines Verfahrens zur Herstellung einer optoelektronischen III-V-Halbleitereinheit und einer Si-CMOS-Einheit auf einem einzelnen Chip gemäß einer Ausführungsform gegeben. Insbesondere kann das Verfahren mit dem Bereitstellen eines Halbleiter-auf-Isolator(SOI)-Substrats beginnen.
  • Das SOI-Substrat kann sich in einer ersten Zone 101 und in einer zweiten Zone 103 eines einzelnen Chips befinden. Das SOI-Substrat kann (von unten nach oben) ein Substrat 102, eine erste Isolatorschicht 104 und eine Halbleiterschicht 106 umfassen. Das SOI-Substrat kann unter Anwendung einer beliebigen Technik zur Herstellung eines SOI-Substrats gebildet werden, die auf dem Fachgebiet bekannt ist, zum Beispiel Trennung durch Ionenimplantation von Sauerstoff (Separation by Ion Implantation of Oxygen, SIMOX) oder Schichttransfer. Wenn ein Schichttransferverfahren angewendet wird, kann dem Verbinden zweier Halbleiter-Wafer miteinander ein optionaler Verdünnerungsschritt folgen. Durch den optionalen Verdünnerungsschritt kann die Dicke auf eine wünschenswerte Dicke verringert werden.
  • Das Substrat 102 kann ein massives Halbleitersubstrat, ein geschichtetes Halbleitersubstrat (z. B., Si/SiGe), ein Silicium-auf-Isolator-Substrat (SOI) oder ein SiGe-auf-Isolator-Substrat (SGOI) umfassen. Das Substrat 102 kann ein beliebiges Halbleitermaterial umfassen, das auf dem Fachgebiet bekannt ist, wie zum Beispiel Si, Ge, SiGe, SiC, SiGeC, Ga, GaAs, InAs, InP oder andere elementare oder Verbindungs-Halbleiter. In einer Ausführungsform ist das Substrat 102 ein massives Substrat. Das Substrat 102 kann zum Beispiel ein n-leitendes, p-leitendes oder undotiertes Halbleitermaterial umfassen und kann eine monokristalline, polykristalline oder amorphe Struktur aufweisen.
  • Die erste Isolatorschicht 104 kann unter Anwendung beliebiger Abscheidungstechniken auf dem Substrat 102 gebildet werden, die auf dem Fachgebiet bekannt sind, wie zum Beispiel Ionenimplantation, thermische Oxidation oder Plasmaoxidation oder Nitrierung, chemische Abscheidung aus der Gasphase und/oder physikalische Abscheidung aus der Gasphase. Bei der ersten Isolatorschicht 104 kann es sich um ein beliebiges Dielektrikumsmaterial handeln, das auf dem Fachgebiet bekannt ist, wie zum Beispiel Oxide, Nitride oder Oxynitride. Die erste Isolatorschicht 104 kann eine Dicke im Bereich von etwa 1 nm bis etwa 500 nm aufweisen, es können aber auch andere Dicken verwendet werden. In einer Ausführungsform handelt es sich bei der ersten Isolatorschicht 104 um SiO2 mit einer Dicke von etwa 200 nm. In einer anderen Ausführungsform kann die erste Isolatorschicht 104 mehrere Dielektrikumsschichten oder einen Stapel von Dielektrikumsschichten aufweisen, umfassend eine Sliciumoxidschicht und/oder eine Siliciumnitridschicht. Es sei angemerkt, dass die erste Isolatorschicht 104 auch als vergrabene Dielektrikumsschicht oder eine vergrabene Oxid(Buried Oxide, BOX)-Schicht bezeichnet werden kann.
  • Die Halbleiterschicht 106 kann auf der ersten Isolatorschicht 104 unter Anwendung einer beliebigen Abscheidungstechnik abgeschieden werden, die auf dem Fachgebiet bekannt ist, wie zum Beispiel chemische Abscheidung aus der Gasphase, plasmaunterstützte chemische Abscheidung aus der Gasphase, Atomschichtabscheidung oder physikalische Abscheidung aus der Gasphase. Bei der Halbleiterschicht 106 kann es sich um ein beliebiges Halbleitermaterial handeln, das auf dem Fachgebiet bekannt ist, wie zum Beispiel Si, Ge, SiGe, SiC, SiGeC, InAs, GaAs, InP oder andere Halbleiter. Die Halbleiterschicht 106 kann eine Dicke im Bereich von etwa 1 nm bis etwa 500 nm aufweisen, es können aber auch andere Dicken verwendet werden. In einer Ausführungsform handelt es sich bei der Halbleiterschicht 106 um Germanium und sie weist eine Dicke von etwa 100 nm auf.
  • In einer Ausführungsform kann anschließend eine III-V-Halbleiterschicht auf der Halbleiterschicht 106 gebildet werden (nachstehend weiter beschrieben). Die Gitterfehlanpassung ist zwischen Silicium und einem III-V-Halbleiter größer als zwischen Germanium und dem III-V-Halbleiter; deswegen kann für die anschließende Bildung einer optoelektronischen III-V-Halbleitereinheit Germanium ein besseres Material zur Verwendung als Halbleiterschicht 106 sein.
  • Bezug nehmend auf 2, wird dort eine Veranschaulichung der Struktur 100 während eines Zwischenschritts eines Verfahrens zur Herstellung einer optoelektronischen III-V-Halbleitereinheit und einer Si-CMOS-Einheit auf einem einzelnen Chip gemäß einer Ausführungsform bereitgestellt. Insbesondere kann das Verfahren Entfernen der Halbleiterschicht 106 und der ersten Isolatorschicht 104 von der zweiten Zone 103 und Bilden der zweiten Isolatorschicht 108 auf der Halbleiterschicht 106 umfassen.
  • Es sei angemerkt, dass Germanium ein gutes Material für das Anwachsen einer optoelektronischen III-V-Halbleitereinheit sein kann; jedoch kann Silicium besser geeignet sein für die Bildung anderer Einheiten, wie zum Beispiel einer CMOS-Einheit. Deswegen kann das Germanium von der zweiten Zone 103 entfernt werden, um eine anschließende Bildung von Siliciumeinheiten zu ermöglichen.
  • Die Halbleiterschicht 106 und die erste Isolatorschicht 104 können von der zweiten Zone 103 unter Anwendung einer beliebigen Ätztechnik entfernt werden, die auf dem Fachgebiet bekannt ist, wie zum Beispiel Photolithographie und/oder ein Reaktivionen-Ätzverfahren. In der zweiten Zone 103 kann eine obere Fläche des Substrats 102 freigelegt werden.
  • Die zweite Isolatorschicht 108 kann auf der Halbleiterschicht 106 unter Anwendung einer beliebigen Abscheidungstechnik abgeschieden werden, die auf dem Fachgebiet bekannt ist, wie zum Beispiel chemische Abscheidung aus der Gasphase, plasmaunterstützte chemische Abscheidung aus der Gasphase, Atomschichtabscheidung oder physikalische Abscheidung aus der Gasphase. In einer Ausführungsform wird die zweite Isolatorschicht 108 auf der Halbleiterschicht 106 gebildet, indem eine überdeckende Isolatorschicht über der Halbleiterschicht 106 in der ersten Zone 101 und dem Substrat 102 in der zweiten Zone 103 gebildet wird, gefolgt von einem Ätzverfahren, mit welchem die überdeckende Isolatorschicht von der zweiten Zone 103 entfernt wird. Die zweite Isolatorschicht 108 kann auf der Halbleiterschicht 106 und auf Seitenwänden der Halbleiterschicht 106 und der ersten Isolatorschicht 104 in Nachbarschaft zu der zweiten Zone 103 verbleiben. Bei der zweiten Isolatorschicht 108 kann es sich um ein beliebiges Dielektrikumsmaterial handeln, das auf dem Fachgebiet bekannt ist, wie zum Beispiel Oxide, Nitride oder Oxynitride. Die zweite Isolatorschicht 108 kann eine Dicke im Bereich von etwa 1 μm bis etwa 5 μm aufweisen, es können aber auch andere Dicken verwendet werden. In einer Ausführungsform handelt es sich bei der zweiten Isolatorschicht 108 um dasselbe Material wie bei der ersten Isolatorschicht (z. B. SiO2) und sie weist eine Dicke von etwa 2 μm über der Halbleiterschicht 106 auf.
  • Bezug nehmend auf 3, wird dort eine Veranschaulichung der Struktur 100 während eines Zwischenschritts eines Verfahrens zur Herstellung einer optoelektronischen III-V-Halbleitereinheit und einer Si-CMOS-Einheit auf einem einzelnen Chip gemäß einer Ausführungsform bereitgestellt. Insbesondere kann das Verfahren Bilden einer Einheit 112 auf einer Substraterweiterungsschicht 110 in der zweiten Zone 103 umfassen.
  • Die Substraterweiterungsschicht 110 kann auf dem Substrat 102 in der zweiten Zone 103 unter Anwendung einer beliebigen Abscheidungstechnik abgeschieden werden, die auf dem Fachgebiet bekannt ist, wie zum Beispiel epitaxiales Anwachsen, chemische Abscheidung aus der Gasphase, plasmaunterstützte chemische Abscheidung aus der Gasphase, Atomschichtabscheidung oder physikalische Abscheidung aus der Gasphase. Bei der Substraterweiterungsschicht 110 kann es sich um ein beliebiges Halbleitermaterial handeln, das auf dem Fachgebiet bekannt ist, wie zum Beispiel Si, Ge, SiGe, SiC, SiGeC, InAs, GaAs, InP oder andere Halbleiter. In einer Ausführungsform handelt es sich bei der Substraterweiterungsschicht 110 um dasselbe Material wie bei dem Substrat 102 (z. B. Si) und die Substraterweiterungsschicht 110 lässt man unter Anwendung eines Verfahrens des epitaxialen Anwachsens auf dem frei liegenden Substrat 102 in der zweiten Zone 103 anwachsen.
  • Die Einheit 112 kann auf der Substraterweiterungsschicht 110 unter Anwendung einer beliebigen Technik zur Bildung von Einheiten gebildet werden, die auf dem Fachgebiet bekannt ist, wie zum Beispiel eines Abscheidung-, Maskierungs- und Ätzverfahrens. Die Einheit 112 kann eine beliebige elektrische Einheit sein, die auf dem Fachgebiet bekannt ist, wie zum Beispiel eine Si-CMOS-Einheit, SiGe- oder III-V-Kanal-MOSFETs, Bipolartransistoren, oder beliebige andere Einheiten, die auf dem Fachgebiet verwendet werden. In einer Ausführungsform ist die Einheit 112 eine Si-CMOS-Einheit. Die Einheit 112 kann verwendet werden, um Signale an einen Laser oder Detektor zu senden, wie es auf dem Fachgebiet bekannt ist. In der dargestellten Ausführungsform werden auf der Substraterweiterungsschicht 110 zwei Gruppen von drei Einheiten 112 gebildet; es können jedoch auch andere Einheitskonfigurationen verwendet werden.
  • Eine Einheitsisolatorschicht 109 kann auf der Einheit 112 unter Anwendung einer beliebigen Abscheidungstechnik gebildet werden, die auf dem Fachgebiet bekannt ist, wie zum Beispiel chemische Abscheidung aus der Gasphase, plasmaunterstützte chemische Abscheidung aus der Gasphase, Atomschichtabscheidung oder physikalische Abscheidung aus der Gasphase. Bei der Einheitsisolatorschicht 109 kann es sich um ein beliebiges Dielektrikumsmaterial handeln, das auf dem Fachgebiet bekannt ist, wie zum Beispiel Oxide, Nitride oder Oxynitride. In einer Ausführungsform handelt es sich bei der Einheitsisolatorschicht 109 um dasselbe Material wie bei der ersten und zweiten Isolatorschicht 104, 108 (z. B. SiO2). Eine obere Fläche der zweiten Isolatorschicht 108 und der Einheitsisolatorschicht 109 kann unter Anwendung einer beliebigen Poliertechnik planarisiert werden, die auf dem Fachgebiet bekannt ist, wie zum Beispiel ein chemisch-mechanisches Polierverfahren.
  • Bezug nehmend auf 4, wird dort eine Veranschaulichung der Struktur 100 während eines Zwischenschritts eines Verfahrens zur Herstellung einer optoelektronischen III-V-Halbleitereinheit und einer Si-CMOS-Einheit auf einem einzelnen Chip gemäß einer Ausführungsform bereitgestellt. Insbesondere kann das Verfahren Bilden eines Wellenleiters 114 in der ersten Zone 101 umfassen.
  • Der Wellenleiter 114 kann in der ersten Zone 101 gebildet werden durch Ätzen eines Grabens in der zweiten Isolatorschicht 108, Bilden des Wellenleiters 114 in dem Graben und erneutes Bilden der zweiten Isolatorschicht 108 über dem Wellenleiter 114. Der Graben kann in der zweiten Isolatorschicht 108 unter Anwendung einer beliebigen Ätztechnik gebildet werden, die auf dem Fachgebiet bekannt ist, wie zum Beispiel ein Verfahren des Reaktivionenätzens. Ein Teil der zweiten Isolatorschicht 108 kann unterhalb des Grabens verbleiben. Der Teil der zweiten Isolatorschicht 108 der unterhalb des Grabens verbleibt, kann eine Dicke von etwa 1 μm aufweisen. Der Graben muss sich nicht in die zweite Zone 103 erstrecken (d. h., es kann einen Teil der zweiten Isolatorschicht 108 zwischen dem Graben und der zweiten Zone 103 geben).
  • Der Wellenleiter 114 kann in dem Graben unter Anwendung einer beliebigen Abscheidungstechnik abgeschieden werden, die auf dem Fachgebiet bekannt ist, wie zum Beispiel chemische Abscheidung aus der Gasphase, plasmaunterstützte chemische Abscheidung aus der Gasphase, Atomschichtabscheidung oder physikalische Abscheidung aus der Gasphase. Bei dem Wellenleiter 114 kann es sich um ein beliebiges Wellenleitermaterial handeln, das auf dem Fachgebiet bekannt ist, wie zum Beispiel Nitride, Oxide oder Oxynitride. In einer Ausführungsform handelt es sich bei dem Wellenleiter 114 um SiN.
  • Die zweite Isolatorschicht 108 kann auf dem Wellenleiter 114 unter Anwendung einer beliebigen Abscheidungstechnik neu gebildet werden, die auf dem Fachgebiet bekannt ist, wie zum Beispiel chemische Abscheidung aus der Gasphase, plasmaunterstützte chemische Abscheidung aus der Gasphase, Atomschichtabscheidung oder physikalische Abscheidung aus der Gasphase. Die obere Fläche der zweiten Isolatorschicht 108 kann unter Anwendung einer beliebigen Poliertechnik planarisiert werden, die auf dem Fachgebiet bekannt ist, wie zum Beispiel ein chemisch-mechanisches Polierverfahren. In einer Ausführungsform weist die zweite Isolatorschicht 108 eine Dicke von etwa 1 μm über einer oberen Fläche des Wellenleiters 114 auf.
  • Bezug nehmend auf 5, wird dort eine Veranschaulichung der Struktur 100 während eines Zwischenschritts eines Verfahrens zur Herstellung einer optoelektronischen III-V-Halbleitereinheit und einer Si-CMOS-Einheit auf einem einzelnen Chip gemäß einer Ausführungsform bereitgestellt. Insbesondere kann das Verfahren Bilden einer optoelektronischen Einheit 115 auf der Halbleiterschicht 106 in der ersten Zone 101 umfassen.
  • Für Halbleiter-Laser und Detektoren sind verschiedene Typen von Strukturen vorgeschlagen worden; eine typische Struktur ist die Doppelheterostruktur. Die Doppelheterostruktur ist eine Struktur, bei welcher bei Verwendung von zwei Typen verschiedener Verbindungshalbleiter der Verbindungshalbleiter mit einer kleineren Bandlücke zwischen den Verbindungshalbleitern mit größeren Bandlücken angeordnet ist.
  • Die optoelektronische Einheit 115 kann (von unten nach oben) eine untere Verkleidungsschicht 116, eine aktive Zone 118 und eine obere Verkleidungsschicht 117 (z. B. eine Doppelheterostruktur) umfassen. Die optoelektronische Einheit 115 kann eine Breite (w) im Bereich von etwa 1 μm bis etwa 10 μm und eine Länge im Bereich von etwa 100 μm bis etwa 500 μm aufweisen, es können jedoch auch andere Abmessungen verwendet werden.
  • Die optoelektronische Einheit 115 kann durch Ätzen eines Grabens in die zweite Isolatorschicht 108 unter Anwendung einer beliebigen Ätztechnik gebildet werden, die auf dem Fachgebiet bekannt ist, wie zum Beispiel Photolithographie und/oder ein Reaktivionen-Ätzverfahren. Der Graben kann in der ersten Zone 101 gebildet werden und kann eine obere Fläche der Halbleiterschicht 106 und eine Seitenwand des Wellenleiters 114 frei legen.
  • Die untere Verkleidungsschicht 116 kann in dem Graben und auf der Halbleiterschicht 106 unter Anwendung einer beliebigen Abscheidungstechnik gebildet werden, die auf dem Fachgebiet bekannt ist, wie zum Beispiel epitaxiales Anwachsen oder chemische Abscheidung aus der Gasphase. Die untere Verkleidungsschicht 116 kann ein beliebiges Halbleitermaterial umfassen, das auf dem Fachgebiet bekannt ist, wie zum Beispiel IV-Halbleiter und/oder III-V-Halbleiter. In einer Ausführungsform handelt es sich bei der unteren Verkleidungsschicht 116 um AlGaAs. Die untere Verkleidungsschicht 116 kann in situ dotiert werden und kann p-leitend oder n-leitend sein.
  • Die aktive Zone 118 kann auf der unteren Verkleidungsschicht 116 unter Anwendung einer beliebigen Abscheidungstechnik gebildet werden, die auf dem Fachgebiet bekannt ist, wie zum Beispiel epitaxiales Anwachsen oder chemische Abscheidung aus der Gasphase. Die aktive Zone 118 kann ein beliebiges Halbleitermaterial umfassen, das auf dem Fachgebiet bekannt ist, wie zum Beispiel IV-Halbleiter und/oder III-V-Halbleiter. In einer Ausführungsform handelt es sich bei der aktiven Zone 118 um GaAs, das durch epitaxiales Anwachsen gebildet wird. Die aktive Zone 118 kann dieselbe Gitterstruktur wie die untere Verkleidungsschicht 116 aufweisen, jedoch kann die aktive Zone 118 eine niedrigere Bandlücke aufweisen. Die aktive Zone 118 kann mit der Seitenwand des Wellenleiters 114 in Kontakt stehen, so dass Signale zwischen der aktiven Zone 118 und dem Wellenleiter 114 fließen können.
  • Die obere Verkleidungsschicht 117 kann auf der aktiven Zone 118 unter Anwendung einer beliebigen Abscheidungstechnik gebildet werden, die auf dem Fachgebiet bekannt ist, wie zum Beispiel epitaxiales Anwachsen oder chemische Abscheidung aus der Gasphase. Die obere Verkleidungsschicht 117 kann ein beliebiges Halbleitermaterial umfassen, das auf dem Fachgebiet bekannt ist, wie zum Beispiel IV-Halbleiter und/oder III-V-Halbleiter. Die obere Verkleidungsschicht 117 kann in situ dotiert werden und kann p-leitend oder n-leitend sein. In einer Ausführungsform handelt es sich bei der oberen Verkleidungsschicht 117 um dasselbe Material wie bei der unteren Verkleidungsschicht 116 (z. B. AlGaAs) und sie kann eine der unteren Verkleidungsschicht 116 entgegengesetzte Ladung aufweisen (z. B. eine p-leitende obere Verkleidungsschicht 117 und eine n-leitende untere Verkleidungsschicht 116). Die obere und untere Verkleidungsschicht 117, 116 können als eine Sperrschicht verwendet werden, welche Elektronen in der aktiven Zone 118 einsperren kann.
  • Bezug nehmend auf 6, wird dort eine Veranschaulichung der Struktur 100 während eines Zwischenschritts eines Verfahrens zur Herstellung einer optoelektronischen III-V-Halbleitereinheit und einer Si-CMOS-Einheit auf einem einzelnen Chip gemäß einer Ausführungsform bereitgestellt. Insbesondere kann das Verfahren Bilden eines Kontakts 122 einer optoelektronischen Einheit und eines Einheitskontakts 124 durch eine obere Isolatorschicht umfassen. Es sei angemerkt, dass die erste Isolatorschicht 104, die zweite Isolatorschicht 108, die Einheitsisolatorschicht 109 und die obere Isolatorschicht zu Veranschaulichungszwecken als ein kombinierter Isolator 111 dargestellt werden können.
  • Die obere Isolatorschicht kann auf der optoelektronischen Einheit 115, auf der zweiten Isolatorschicht 108 und auf der Einheitsisolatorschicht 109 unter Anwendung einer beliebigen Abscheidungstechnik gebildet werden, die auf dem Fachgebiet bekannt ist, wie zum Beispiel Ionenimplantation, thermische Oxidation oder Plasmaoxidation oder Nitrierung, chemische Abscheidung aus der Gasphase und/oder physikalische Abscheidung aus der Gasphase. Bei der oberen Isolatorschicht kann es sich um ein beliebiges Dielektrikumsmaterial handeln, das auf dem Fachgebiet bekannt ist, wie zum Beispiel Oxide, Nitride oder Oxynitride. In einer Ausführungsform handelt es sich bei der oberen Isolatorschicht um dasselbe Material wie bei der ersten Isolatorschicht 104, der zweiten Isolatorschicht 108 und der Einheitsisolatorschicht 109 (z. B. SiO2).
  • Ein Kontaktgraben der optoelektronischen Einheit und ein Einheitskontaktgraben können in dem kombinierten Isolator 111 unter Anwendung einer beliebigen Ätztechnik gebildet werden, die auf dem Fachgebiet bekannt ist, wie zum Beispiel Photolithographie und/oder ein Reaktivionen-Ätzverfahren. Der Kontaktgraben der optoelektronischen Einheit kann zwei Gräben umfassen (z. B. einen ersten Graben und einen zweiten Graben). Der erste Graben kann sich durch den kombinierten Isolator 111 erstrecken und eine obere Fläche der oberen Verkleidungsschicht 116 frei legen. Ein zweiter Graben kann sich durch den kombinierten Isolator 119 erstrecken und eine obere Fläche der unteren Verkleidungsschicht 117 frei legen. Der Einheitskontaktgraben kann eine Gruppe von Gräben entsprechend der Anzahl der verwendeten Einheiten umfassen. Der Einheitskontaktgraben kann sich durch den kombinierten Isolator 111 erstrecken und eine obere Fläche der Einheit 112 frei legen.
  • Der Kontakt 122 der optoelektronischen Einheit kann in dem Kontaktgraben der optoelektronischen Einheit unter Anwendung einer beliebigen Abscheidungstechnik gebildet werden, die auf dem Fachgebiet bekannt ist, wie zum Beispiel Atomschichtabscheidung, Molekularschichtabscheidung, chemische Abscheidung aus der Gasphase, radikalgestützte In-situ-Abscheidung, metallorganische chemische Abscheidung aus der Gasphase, Molekularstrahlepitaxie, physikalische Abscheidung aus der Gasphase, Sputtern, Plattieren, Verdampfen, Ionenstrahlabscheidung, Elektronenstrahlabscheidung, laserunterstützte Abscheidung, chemische Lösungsabscheidung oder eine beliebige Kombination davon. Bei dem Kontakt 122 der optoelektronischen Einheit kann es sich um ein beliebiges leitfähiges Material handeln, das auf dem Fachgebiet bekannt ist, wie zum Beispiel Wolfram, Aluminium, Silber, Gold, Legierungen davon oder ein beliebiges anderes leitfähiges Material. Der Boden des Kontakts 122 der optoelektronischen Einheit kann mit einer Silicidschicht 113 ausgekleidet sein.
  • Der Einheitskontakt 124 kann in dem Einheitskontaktgraben unter Anwendung einer beliebigen Abscheidungstechnik gebildet werden, die auf dem Fachgebiet bekannt ist, wie zum Beispiel Atomschichtabscheidung, Molekularschichtabscheidung, chemische Abscheidung aus der Gasphase, radikalgestützte In-situ-Abscheidung, metallorganische chemische Abscheidung aus der Gasphase, Molekularstrahlepitaxie, physikalische Abscheidung aus der Gasphase, Sputtern, Plattieren, Verdampfen, Ionenstrahlabscheidung, Elektronenstrahlabscheidung, laserunterstützte Abscheidung, chemische Lösungsabscheidung oder eine beliebige Kombination davon. Bei dem Einheitskontakt 124 kann es sich um ein beliebiges leitfähiges Material handeln, das auf dem Fachgebiet bekannt ist, wie zum Beispiel Wolfram, Aluminium, Silber, Gold, Legierungen davon oder ein beliebiges anderes leitfähiges Material. Der Boden des Einheitskontakts 124 kann mit einer Silicidschicht 119 ausgekleidet sein.
  • Bezug nehmend auf 7, wird dort eine Veranschaulichung der Struktur 100 während eines Zwischenschritts eines Verfahrens zur Herstellung einer optoelektronischen III-V-Halbleitereinheit und einer Si-CMOS-Einheit auf einem einzelnen Chip gemäß einer Ausführungsform bereitgestellt. Insbesondere kann die (oben beschriebene) optoelektronische Einheit 115 eine Gruppe von Lasern 115a und eine Gruppe von Detektoren 115b umfassen. Die Laser 115a können mit den Detektoren 115b (d. h. Intra-Chip-Verbindungen) oder mit separaten Detektoren (d. h. Inter-Chip-Verbindungen) verbinden. In einer Ausführungsform gibt es auch zwei erste Zonen 101, wobei eine Zone die Laser 115a aufweist und eine andere die Detektoren 115b aufweist, wobei sich die zweite Zone 103 zwischen den beiden ersten Zonen 101 befindet. Es sei angemerkt, dass 7 eine Draufsicht auf die Struktur 100 ist. Außerdem ist 7 eine beispielhafte Darstellung einer möglichen Konfiguration, es können jedoch auch andere Konfigurationen benutzt werden.
  • Bezug nehmend auf 8, wird dort eine Veranschaulichung einer Struktur 200 während eines Zwischenschritts eines Verfahrens zur Herstellung einer optoelektronischen III-V-Halbleitereinheit und einer Si-CMOS-Einheit auf einem einzelnen Chip gemäß einer Ausführungsform bereitgestellt. Insbesondere kann das Verfahren mit einem Stapel von Schichten beginnen, umfassend (von unten nach oben) das Substrat 102, eine Halbleiterschicht 206, eine erste Isolatorschicht 204, einen Wellenleiter 214, einen zweiten Isolator 208 und eine Einheitsbasisschicht 210. Es sei angemerkt, dass die Struktur 200 beispielhaft für eine Wellenleiter-zuerst-Ausführungsform ist (statt für eine Einheit-zuerst-Ausführungsform, wie in 1 bis 6 veranschaulicht).
  • Die Halbleiterschicht 206 kann auf dem Substrat 102 gebildet werden. Die Halbleiterschicht 206 kann ein ähnliches Material sein und über ein ähnliches Verfahren gebildet werden wie die Halbleiterschicht 106, die in 1 veranschaulicht ist. Die erste Isolatorschicht 204 kann auf der Halbleiterschicht 206 gebildet werden. Die erste Isolatorschicht 204 kann ein ähnliches Material sein und über ein ähnliches Verfahren gebildet werden wie die erste Isolatorschicht 104, die in 1 veranschaulicht ist. Der Wellenleiter 214 kann auf der ersten Isolatorschicht 104 gebildet werden. Der Wellenleiter 214 kann ein ähnliches Material sein und über ein ähnliches Verfahren gebildet werden wie der Wellenleiter 114, der in 4 veranschaulicht ist. Die zweite Isolatorschicht 208 kann auf dem Wellenleiter 214 gebildet werden. Der zweite Isolator 208 kann ein ähnliches Material sein und über ein ähnliches Verfahren gebildet werden wie die zweite Isolatorschicht 108, die in 2 veranschaulicht ist. Die Einheitsbasisschicht 210 kann auf der zweiten Isolatorschicht 208 gebildet werden. Die Einheitsbasisschicht 210 kann ein ähnliches Material sein und über elf ähnliches Verfahren gebildet werden wie die Substraterweiterungsschicht 110, die in 3 veranschaulicht ist.
  • Der Stapel von Schichten kann sich in der ersten Zone 101 und in der zweiten Zone 103 befinden. In einer Ausführungsform ist das Substrat 102 Silicium, die Halbleiterschicht 206 ist Germanium, die erste Isolatorschicht 204 ist SiO2, die zweite Isolatorschicht 208 ist SiO2, der Wellenleiter 214 ist SiN und die Einheitsbasisschicht 210 ist Silicium.
  • Bezug nehmend auf 9, wird dort eine Veranschaulichung der Struktur 200 während eines Zwischenschritts eines Verfahrens zur Herstellung einer optoelektronischen III-V-Halbleitereinheit und einer Si-CMOS-Einheit auf einem einzelnen Chip gemäß einer Ausführungsform bereitgestellt. Insbesondere kann das Verfahren Bilden einer Einheit 212 auf der Einheitsbasisschicht 210 in der zweiten Zone 103 umfassen. Die Einheit 212 kann ein ähnliches Material sein und über ein ähnliches Verfahren gebildet werden wie die Einheit 112, die in 3 veranschaulicht ist. Eine Einheitsisolatorschicht 209 kann auf der Einheit 212 und der Einheitsbasisschicht 210 gebildet werden. Die Einheitsisolatorschicht 209 kann ein ähnliches Material sein und über ein ähnliches Verfahren gebildet werden wie die Einheitsisolatorschicht 109, die in 3 veranschaulicht ist.
  • Bezug nehmend auf 10, wird dort eine Veranschaulichung der Struktur 200 während eines Zwischenschritts eines Verfahrens zur Herstellung einer optoelektronischen III-V-Halbleitereinheit und einer Si-CMOS-Einheit auf einem einzelnen Chip gemäß einer Ausführungsform bereitgestellt. Insbesondere kann das Verfahren Bilden einer optoelektronischen Einheit 215 in der ersten Zone 101 umfassen.
  • Bei der optoelektronischen Einheit 215 kann es sich um ähnliche Materialien handeln und sie kann über ein ähnliches Verfahren gebildet werden wie die optoelektronische Einheit 115, die in 5 veranschaulicht ist. Die optoelektronische Einheit 215 kann eine untere Verkleidungsschicht 216, eine aktive Zone 218 und eine obere Verkleidungsschicht 217 umfassen, die in einem Graben auf einer oberen Fläche der Halbleiterschicht 206 gebildet werden. Die Struktur 200 kann eine ähnliche sein wie die Struktur 100; jedoch kann sich der Wellenleiter 214 unterhalb der Einheit 212 erstrecken.
  • Ein Vorteil davon, dass ein Laser/Detektor auf demselben Chip gebildet wird wie eine Einheit, kann schnellere Verarbeitungszeiten und geringere Verarbeitungskosten umfassen. Als die Halbleiter-Keimschicht für den Laser/Detektor kann Germanium verwendet werden, weil eine ähnlichere Gitterstruktur zwischen Germanium und einem III-V-Halbleiter zu weniger Spannung und/oder Dislokationen durch Fehlanpassungen führen kann. Das Germanium kann man auf einem Siliciumsubstrat oder Oxid anwachsen lassen, so dass das Germanium die Lücke bei der Gitterfehlanpassung zwischen einem Siliciumsubstrat und einem III-V-Halbleiter-Laser/Detektor überbrücken kann.
  • Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Erfindung dienen der Veranschaulichung und sollen nicht erschöpfend oder auf die offenbarten Ausführungsformen beschränkt sein. Dem Fachmann werden viele Modifikationen und Variationen ersichtlich sein, ohne vom Umfang und von der Idee der Erfindung abzuweichen. Die hierin verwendete Terminologie wurde gewählt, um die Prinzipien der Erfindung, die praktische Anwendung oder die technische Verbesserung gegenüber marktüblichen Technologien bestmöglich zu erläutern oder anderen Fachleuten zu ermöglichen, die hierin offenbarten Ausführungsformen zu verstehen.

Claims (14)

  1. Verfahren zum Bilden einer optoelektronischen Einheit und einer Einheit auf einem einzelnen Chip, aufweisend: Bilden eines Halbleiter-auf-Isolator(SOI)-Substrats in einer ersten Zone und einer zweiten Zone, wobei das SOI-Substrat eine Halbleiterschicht auf einer ersten Isolatorschicht umfasst und sich die erste Isolatorschicht auf einem Substrat befindet; Entfernen der Halbleiterschicht und der Isolatorschicht von der zweiten Zone, wobei eine obere Fläche des Substrats freigelegt wird; Bilden einer zweiten Isolatorschicht auf der Halbleiterschicht in der ersten Zone; Bilden einer Substraterweiterungsschicht auf dem frei liegenden Substrat in der zweiten Zone; Bilden der Einheit auf der Substraterweiterungsschicht; Bilden einer Einheitsisolatorschicht, welche die Einheit in der zweiten Zone bedeckt; Bilden eines Wellenleiters in der zweiten Isolatorschicht; und Bilden der optoelektronischen Einheit in der ersten Zone, wobei die optoelektronische Einheit eine untere Verkleidungsschicht, eine aktive Zone und eine obere Verkleidungsschicht aufweist, wobei sich die untere Verkleidungsschicht auf der Halbleiterschicht befindet, die aktive Zone auf der unteren Verkleidungsschicht befindet und die obere Verkleidungsschicht auf der aktiven Zone befindet.
  2. Verfahren nach Anspruch 1, wobei die Halbleiterschicht Germanium ist.
  3. Verfahren nach Anspruch 1, wobei die optoelektronische Einheit einen III-V-Halbleiter umfasst.
  4. Verfahren nach Anspruch 1, wobei es sich bei der oberen und unteren Verkleidungsschicht um AlGaAs handelt und bei der aktiven Zone um GaAs.
  5. Verfahren nach Anspruch 1, wobei die Einheit eine Silicium-Komplementär-Metall-Oxid-Halbleiter(CMOS)-Einheit ist.
  6. Verfahren nach Anspruch 1, wobei die optoelektronische Einheit durch epitaxiales Anwachsen gebildet wird und die Halbleiterschicht als eine Keimschicht verwendet wird.
  7. Verfahren nach Anspruch 1, ferner aufweisend: Bilden eines ersten Kontakts, eines zweiten Kontakts und eines Einheitskontakts, wobei der erste Kontakt direkt mit der oberen Verkleidungsschicht verbunden ist, der zweite Kontakt direkt mit der unteren Verkleidungsschicht verbunden ist und der Einheitskontakt direkt mit der Einheit verbunden ist.
  8. Verfahren zum Bilden einer optoelektronischen Einheit und einer Einheit auf einem einzelnen Chip, aufweisend: Bilden eines Stapels von Schichten auf einem Substrat in einer ersten Zone und einer zweiten Zone, wobei der Stapel von Schichten eine Halbleiterschicht auf dem Substrat, eine erste Isolatorschicht auf der Halbleiterschicht, einen Wellenleiter auf der ersten Isolatorschicht, eine zweite Isolatorschicht auf dem Wellenleiter und eine Einheitsbasisschicht auf der zweiten Isolatorschicht umfasst; Bilden der Einheit auf der Einheitsbasisschicht in der zweiten Zone; Bilden einer Einheitsisolatorschicht auf der Einheit und auf der Einheitsbasisschicht in der zweiten Zone; und Bilden der optoelektronischen Einheit in der ersten Zone, wobei die optoelektronische Einheit eine untere Verkleidungsschicht, eine aktive Zone und eine obere Verkleidungsschicht aufweist, wobei sich die untere Verkleidungsschicht auf der Halbleiterschicht befindet, die aktive Zone auf der unteren Verkleidungsschicht befindet und die obere Verkleidungsschicht auf der aktiven Zone befindet.
  9. Verfahren nach Anspruch 8, ferner aufweisend: Bilden eines ersten Kontakts, eines zweiten Kontakts und eines Einheitskontakts, wobei der erste Kontakt direkt mit der oberen Verkleidungsschicht verbunden ist, der zweite Kontakt direkt mit der unteren Verkleidungsschicht verbunden ist und der Einheitskontakt direkt mit der Einheit verbunden ist.
  10. Struktur einer optoelektronischen Einheit und einer Siliciumeinheit auf einem einzelnen Chip, aufweisend: ein Siliciumsubstrat in einer ersten Zone und einer zweiten Zone eines einzelnen Chips; eine Germaniumschicht über dem Substrat zumindest in der ersten Zone; die optoelektronische Einheit auf der Germaniumschicht in der ersten Zone, wobei die optoelektronische Einheit eine untere Verkleidungsschicht, eine aktive Zone in Nachbarschaft zu einem Wellenleiter und eine obere Verkleidungsschicht aufweist, wobei sich die untere Verkleidungsschicht auf der Germaniumschicht befindet, die aktive Zone auf der unteren Verkleidungsschicht befindet und die obere Verkleidungsschicht auf der aktiven Zone befindet; und die Siliciumeinheit auf einer Siliciumschicht in der zweiten Zone.
  11. Struktur nach Anspruch 10, wobei die optoelektronische Einheit einen III-V-Halbleiter umfasst.
  12. Struktur nach Anspruch 10, wobei es sich bei der oberen und unteren Verkleidungsschicht um AlGaAs handelt und bei der aktiven Zone um GaAs.
  13. Struktur nach Anspruch 10, wobei die Siliciumeinheit eine Silicium-Komplementär-Metall-Oxid-Halbleiter(CMOS)-Einheit ist.
  14. Struktur nach Anspruch 10, wobei sich der Wellenleiter unterhalb der Siliciumeinheit in der zweiten Zone erstreckt.
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