DE102014119639B4 - Verfahren zum bilden einer vertikalen struktur - Google Patents

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Abstract

Verfahren (2200) zum Bilden einer vertikalen Struktur (710, 720), umfassend:Bereitstellen (2202) einer Trägerschicht (701);Bereitstellen (2204) der vertikalen Struktur (710, 720) mit einer Source (714), einem Kanal (713) und einem Drain (712) über der Trägerschicht (701);Verkleinern (2206) der Source (714) und des Kanals (713) durch Oxidation;Bilden (2208) einer Metallschicht über dem Drain der (712) vertikalen Struktur (710, 720); undAusheilen (2210) der Metallschicht, um ein Silizid (1804, 2004) über dem Drain (712) der vertikalen Struktur (710, 720) zu bilden,wobei das Bereitstellen der vertikalen Struktur (710, 720) mit der Source (714), dem Kanal (713) und dem Drain (712) über der Trägerschicht (701) des Weiteren ein Bereitstellen der vertikalen Struktur (710, 720) mit einer Hartmaske (715) über dem Drain (712) zum Schützen einer Oberseite (1802) des Drains (712) umfasst,wobei das Verkleinern der Source (714) und des Kanals (713) durch Oxidation des Weiteren umfasst:Bilden einer ersten Oxidschicht (802) über der vertikalen Struktur (710, 720);Bilden einer Nitridschicht (804) über der ersten Oxidschicht (802);Bilden einer zweiten Oxidschicht (806) über der Nitridschicht (804);Ausführen von CMP auf der ersten Oxidschicht (802) und der zweiten Oxidschicht (806) und Stoppen bei einem Abschnitt der Nitridschicht (804a);Ätzen der Nitridschicht (804) und der ersten Oxidschicht (802), um den Drain (712) freizulegen;Bilden eines Abstandhalters (1102), angrenzend an den Drain (712);Ätzen der ersten Oxidschicht (802), um den Kanal (713) und die Source (714) freizulegen;Verkleinern der Source (714) und des Kanals (713), im Wesentlichen ohne den Drain (712) zu verkleinern, der durch die Hartmaske (715) und den Abstandhalter (1102) abgedeckt ist;Entfernen des Abstandhalters (1102); undEntfernen von oxidierten Abschnitten (1302) der Source (714) und des Kanals (713).

Description

  • HINTERGRUND
  • Vertikale Halbleitervorrichtungen, wie vertikale Gate-all-Around-Transistoren, sind ein entstehendes Forschungsgebiet in der Halbleiterindustrie. In vertikalen Vorrichtungen jedoch vermindert der Kontaktwiderstand eines Source/Drain-Störwiderstands die Vorrichtungsleistung, besonders in Hochleistungsanwendungen. Deshalb gibt es einen Bedarf, den obigen Mangel zu verbessern.
  • Stand der Technik zum Gegenstand der Erfindung ist beispielsweise zu finden in US 2013 / 0 273 703 A1 , US 2012 / 0 319 201 A1 und US 2009 / 0 057 722 A1 .
  • Die Erfindung sieht ein Verfahren gemäß Anspruch 1 vor. Ausgestaltungen sind in den abhängigen Ansprüchen angegeben.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Erfindung werden am besten durch die folgende ausführliche Beschreibung verstanden, wenn diese mit den begleitenden Figuren gelesen wird. Es wird darauf hingewiesen, dass gemäß der üblichen Praxis in der Industrie verschiedene Merkmale nicht im Maßstab gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung willkürlich erhöht oder verringert sein.
    • 1-6 sind Schnittbilder, die eine beispielhafte Halbleitervorrichtung gemäß einigen Ausführungsformen veranschaulichen.
    • 7-18 sind Schnittbilder, die eine andere beispielhafte Halbleitervorrichtung gemäß einigen Ausführungsformen veranschaulichen.
    • 19-20 sind Schnittbilder, die eine andere beispielhafte Halbleitervorrichtung gemäß einigen Ausführungsformen veranschaulichen.
    • 21 ist ein Ablaufdiagramm für ein Verfahren zum Bilden einer vertikalen Struktur, gemäß einigen Ausführungsformen.
    • 22 ist ein Ablaufdiagramm für ein Verfahren zum Bilden einer vertikalen Struktur, gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Umsetzen verschiedener Merkmale des bereitgestellten Gegenstands bereit. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung, Ausführungsformen beinhalten, in welchen die ersten und zweiten Merkmale in direktem Kontakt gebildet sind und kann auch Ausführungsformen beinhalten, in welchen zusätzliche Merkmale zwischen den ersten und zweiten Merkmalen gebildet werden können, so dass die ersten und zweiten Merkmale nicht in direktem Kontakt sein könnten. Zusätzlich kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in verschiedenen Beispielen wiederholen. Diese Wiederholung ist zum Zweck der Vereinfachung und Klarheit und gibt keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können räumlich relative Ausdrücke, wie „unterhalb“, „unter“, „niedriger“, „über“, „ober“ und dergleichen hierin zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en), wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Ausdrücke sind angedacht, verschiedene Ausrichtungen der Vorrichtung in Verwendung oder Betrieb zu umfassen, zusätzlich zu der Ausrichtung, die in den Figuren dargestellt ist. Das Gerät kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hierin verwendeten räumlich relativen Beschreiber können ebenfalls entsprechend ausgelegt werden.
  • Die Offenbarung beschreibt ein Verfahren zum Bilden einer vertikalen Struktur mit einem Drain, einer Source und einem Kanal hat. Das Verfahren kann beinhalten: Entfernen eines Dielektrikums (z.B. SiN oder Oxid), angrenzend an eine Oberseite und einen Abschnitt einer Seitenwand des Drains, um den Drain vom Dielektrikum herausstehen zu lassen; Bilden einer Metallschicht über der Oberseite und eines Abschnitts der Seitenwand des Drains; und Ausheilen der Metallschicht, um ein Silizid über der Oberseite und dem Abschnitt der Seitenwand des Drains zu bilden. Das Verfahren stellt verglichen mit früheren Verfahren eine große Kontaktfläche zwischen dem Drain und dem Silizid bereit. Deshalb kann das Verfahren einen Kontaktwiderstand des Drain-Störwiderstands reduzieren, um die Vorrichtungsleistung zu verbessern, da der Kontaktwiderstand umgekehrt proportional zur Kontaktfläche zwischen dem Drain und dem Silizid ist. Aus unseren Simulationsergebnissen wurde beobachtet, dass ein Transistor, der durch Verwenden des Verfahrens gebildet wird, eine Verbesserung in Sättigungsstrom (+3,4%) und linearem Strom (+127%) verglichen mit früheren Verfahren hat.
  • Die Offenbarung beschreibt ein weiteres Verfahren zum Bilden einer vertikalen Struktur mit einem Drain, einer Source und einem Kanal. Das Verfahren kann beinhalten: Verkleinern der Source und des Kanals durch Oxidation, um die Weite des Drains größer als jene der Source und des Kanals zu machen; Bilden einer Metallschicht über dem Drain der vertikalen Struktur; und Ausheilen der Metallschicht, um ein Silizid über dem Drain der vertikalen Struktur zu bilden. In dem Verfahren hat jedes von der Source und dem Kanal ungefähr denselben Durchmesser oder dieselbe Weite von, zum Beispiel, ungefähr 4-10 Nanometer, während der Drain einen Durchmesser oder eine Weite von zum Beispiel 10-20 Nanometer hat. Der Drain mit der Weite, die größer als jene der Source und des Kanals ist, kann als „großer Kopf‟ bezeichnet werden und die Source und der Kanal können als „schlanker Körper“ bezeichnet werden. Das Verfahren stellt einen „Großkopf‟-Drain mit einer, verglichen mit früheren Verfahren, größeren Kontaktfläche zwischen dem Drain und dem Silizid bereit. Deshalb kann das Verfahren den Kontaktwiderstand des Drain-Störwiderstands verringern, um die Vorrichtungsleistung zu verbessern, da der Kontaktwiderstand umgekehrt proportional zur Kontaktfläche zwischen dem Drain und den Siliziden ist.
  • In der Ausführungsform hat jedes von dem Drain, der Source und dem Kanal ungefähr denselben Durchmesser oder dieselbe Weite von zum Beispiel ungefähr 4-10 Nanometer. Das Verfahren ist zumindest bei Si/SiGe/Ge/III-V vertikale Gate-all-Around-Vorrichtungen anwendbar. Zusätzlich kann sich das Material des Silizids für den Drain von jenem für die Source unterscheiden.
  • Außerdem kann sich der Drain auf einen Bereich beziehen, welcher als ein Drain behandelt wurde oder einen Bereich, welcher nicht als ein Drain behandelt wurde aber als solcher zu behandeln ist. Die Source kann sich auf einen Bereich beziehen, welcher als eine Source behandelt wurde oder einen Bereich, welcher nicht als eine Source behandelt wurde aber als solche zu behandeln ist. Der Kanal kann sich auf einen Bereich beziehen, welcher als ein Kanal behandelt wurde oder einen Bereich, welcher nicht als ein Kanal behandelt wurde aber als solcher zu behandeln ist.
  • 1 ist ein Schnittbild, das eine beispielhafte Halbleitervorrichtung gemäß einigen Ausführungsformen veranschaulicht. Wie in 1 gezeigt, wird eine Halbleitervorrichtung 100 bereitgestellt. In der Halbleitervorrichtung 100 sind eine erste vertikale Struktur 110 und eine zweite vertikale Struktur 120 über einer Trägerschicht 101 bereitgestellt. Die erste vertikale Struktur 110 und die zweite vertikale Struktur 120 können vertikale Gate-all-Around-Vorrichtungen sein, die durch flache Grabentrennung 102 elektrisch isoliert sind. Die erste vertikale Struktur 110 kann ein NMOS sein und kann eine p-Wanne 111, eine erste Source 114, einen ersten Kanal 113 und einen ersten Drain 112 beinhalten. Die zweite vertikale Struktur 120 kann ein PMOS sein und kann eine n-Wanne 121, eine zweite Source 124, einen zweiten Kanal 123 und einen zweiten Drain 122 beinhalten. Die Auswahl der ersten vertikalen Struktur 110 und zweiten vertikalen Struktur 120 als PMOS bzw. NMOS ist eine willkürliche Wahl, gemacht zu Zwecken der Veranschaulichung. Fachleute würden während des Lesens dieser Offenbarung erkennen, dass andere Möglichkeiten verfügbar sind.
  • Die erste Source 114 ist über der p-Wanne 111 angeordnet. Der erste Kanal 113 ist über der ersten Source 114 angeordnet. Der erste Drain 112 ist über dem ersten Kanal 113 angeordnet. Die zweite Source 124 ist über der n-Wanne 121 angeordnet. Der zweite Kanal 123 ist über der zweiten Source 124 angeordnet. Der zweite Drain 122 ist über dem zweiten Kanal 123 angeordnet. Die folgenden Vorgänge können an der ersten vertikalen Struktur 110 und der zweiten vertikalen Struktur 120 ausgeführt werden, also werden sie unten nur in Bezug auf die erste vertikale Struktur 110 erörtert. Außerdem werden Hartmasken 115, 125 zum Schutz über den Drains 112 bzw. 122 gebildet. In der Ausführungsform haben jedes der ersten Source 114, des ersten Kanals 113 und des ersten Drain 112 ungefähr denselben Durchmesser oder dieselbe Weite von zum Beispiel ungefähr 10-20 Nanometer.
  • In einer Ausführungsform beinhaltet die Trägerschicht 101 eine kristalline Siliziumträgerschicht. In einigen alternativen Ausführungsformen kann die Trägerschicht 101 aus einigen anderen passenden natürlichen Halbleitern bestehen, wie Diamant oder Germanium; einem passenden Verbindungshalbleiter, wie Galliumarsenid, Siliziumkarbid, Indiumarsenid oder Indiumphosphid; oder einem passenden Legierungshalbleiter, wie Siliziumgermaniumkarbid, Galliumarsenphosphid oder Galliumindiumphosphid. Weiter kann die Trägerschicht 101 eine epitaktische Schicht (epi-Schicht) beinhalten, kann zur Leistungssteigerung gespannt sein und/oder kann einen Silizium-auf-Isolator (SOI) Struktur beinhalten.
  • 2 ist ein Schnittbild, das die beispielhafte Halbleitervorrichtung gemäß einigen Ausführungsformen veranschaulicht. Wie in 2 gezeigt, wird ein Oxidationsprozess, zum Beispiel, wie ein In-situ-Dampferzeugungs- (ISSG) Prozess, auf der ersten Source 114, dem ersten Kanal 113 und dem ersten Drain 112 ausgeführt, um einen Oxidabschnitt 202 zu züchten.
  • 3 ist ein Schnittbild, das die beispielhafte Halbleitervorrichtung gemäß einigen Ausführungsformen veranschaulicht. Wie in 3 gezeigt, werden die Oxidabschnitte 202 über der ersten Source 114, dem ersten Kanal 113 und dem ersten Drain 112 durch Plasmaätzung entfernt. In der Ausführungsform hat jedes von der ersten Source 114, dem ersten Kanal 113 und dem ersten Drain 112 denselben Durchmesser oder dieselbe Weite von zum Beispiel ungefähr 4-10 Nanometer. Plasmaätzung bezieht sich auf das Entfernen von Material, typischerweise ein abgedecktes Muster von Halbleitermaterial, dadurch, dass das Material einem Ionenbeschuss ausgesetzt wird (üblicherweise ein Plasma von reaktionsfähigen Gasen, wie Fluorkohlenstoff, Sauerstoff, Chlor, Borontrichlorid; manchmal unter Zugabe von Stickstoff, Argon, Helium und anderen Gasen), welcher Abschnitte des Materials von der freigelegten Oberfläche entfernt.
  • 4 ist ein Schnittbild, das die beispielhafte Halbleitervorrichtung gemäß einigen Ausführungsformen veranschaulicht. Wie in 4 gezeigt, wird ein Silizid 402 über der ersten Source 114 gebildet. Ein erstes Zwischenschichtdielektrikum 404 wird über der ersten Source 114 gebildet. Eine Dielektrikumschicht mit hoher Dielektrizitätszahl 406 wird über dem ersten Kanal 113 gebildet. Eine Metall-Gate-Schicht 408 wird über der Dielektrikumschicht 406 gebildet. Ein zweites Zwischenschichtdielektrikum 410 wird über der Metall-Gate-Schicht 408 gebildet. Dielektrika mit hoher Dielektrizitätszahl können Metalloxide umfassen. Beispiele von Metalloxiden, die für Dielektrika mit hoher Dielektrizitätszahl verwendet werden, beinhalten Oxide von Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu und Mischungen davon.
  • 5 ist ein Schnittbild, das die beispielhafte Halbleitervorrichtung gemäß einigen Ausführungsformen veranschaulicht. Wie in 4 und 5 gezeigt, wird die Hartmaske 115 durch einen chemischen Polierprozess entfernt. Nach diesem wird eine Ätzstoppschicht 502 gebildet, um einen Abschnitt einer Seitenwand 504 des ersten Drains 112 abzudecken. Eine Ausführungsform zur Bildung der Ätzstoppschicht 502 beinhaltet: zuerst Abscheiden der Ätzstoppschicht 502; dann Zurückätzen der Ätzstoppschicht 502, um einen oberen Abschnitt des ersten Drain 112 freizulegen. Die Ätzstoppschicht 502 kann zum Beispiel aus SiN bestehen.
  • 6 ist ein Schnittbild, das die beispielhafte Halbleitervorrichtung gemäß einigen Ausführungsformen veranschaulicht. Wie in 6 gezeigt, wird ein Silizid 604 über einer Oberseite 602 und der Seitenwand 504 des ersten Drains 112 gebildet. Eine Ausführungsform für die Bildung des Silizids 604 beinhaltet: Bildung einer amorphe Siliziumschicht (nicht gezeigt) über der Ätzstoppschicht 502 und der Oberseite 602 und der Seitenwand 504 des ersten Drain 112; Abscheiden einer Metallschicht (nicht gezeigt) über der amorphen Siliziumschicht; Ausheilen der Metallschicht, um das Silizid 604 über der Oberseite 602 und der Seitenwand 504 des ersten Drains 112 zu bilden. In einigen Ausführungsformen wird die Metallschicht über einem oberen Abschnitt der Seitenwand 504 gebildet. Darüber hinaus wird das Silizid 604 über der STI 102 entfernt. In der Ausführungsform verbindet das Silizid 604 den ersten Drain 112 der ersten vertikalen Struktur 110 mit einem Drain der vertikalen Struktur zu seiner Linken.
  • Dieses Verfahren stellt, verglichen mit früheren Verfahren, eine größere Kontaktfläche zwischen dem ersten Drain 112 und dem Silizid 604 bereit. Deshalb kann das Verfahren den Kontaktwiderstand des Drain-Störwiderstands verringern, um die Vorrichtungsleistung zu verbessern, da der Kontaktwiderstand umgekehrt proportional zur Kontaktfläche zwischen dem ersten Drain 112 und dem Silizid 604 ist. Aus unseren Simulationsergebnissen wurde beobachtet, dass ein Transistor, der durch Verwenden des Verfahrens gebildet wird, eine Verbesserung beim Sättigungsstrom (+3,4%) und linearem Strom (127%) verglichen mit früheren Verfahren hat.
  • 7 ist ein Schnittbild, das die beispielhafte Halbleitervorrichtung gemäß einigen Ausführungsformen veranschaulicht. Wie in 7 gezeigt, wird eine Halbleitervorrichtung 700 bereitgestellt. In der Halbleitervorrichtung 700 sind eine erste vertikale Struktur 710 und eine zweite vertikale Struktur 720 über einer Trägerschicht 701 bereitgestellt. Die erste vertikale Struktur 710 und die zweite vertikale Struktur 720 können vertikale Gate-all-Around-Vorrichtungen, elektrisch isoliert durch flache Grabentrennung 702, sein. Die erste vertikale Struktur 710 kann ein NMOS sein und kann eine p-Wanne 711, eine erste Source 714, einen ersten Kanal 713 und einen ersten Drain 712 beinhalten. Die zweite vertikale Struktur 720 kann ein PMOS sein und kann eine n-Wanne 721, eine zweite Source 724, einen zweiten Kanal 723 und einen zweiten Drain 722 beinhalten. Die Auswahl der ersten vertikalen Struktur 710 und zweiten vertikalen Struktur 720 als PMOS bzw. NMOS ist eine willkürliche Wahl zu Zwecken der Veranschaulichung. Fachleute würden während des Lesens dieser Offenbarung erkennen, dass andere Möglichkeiten verfügbar sind.
  • Die erste Source 714 ist über der p-Wanne 711 angeordnet. Der erste Kanal 713 ist über der ersten Source 714 angeordnet. Der erste Drain 712 ist über dem ersten Kanal 713 angeordnet. Die zweite Source 724 ist über der n-Wanne 721 angeordnet. Der zweite Kanal 723 ist über der zweiten Source 724 angeordnet. Der zweite Drain 722 ist über dem zweiten Kanal 723 angeordnet. Die folgenden Vorgänge können an der ersten vertikalen Struktur 710 und der zweiten vertikalen Struktur 720 ausgeführt werden, also werden sie unten nur in Bezug auf die erste vertikale Struktur 710 erörtert. Außerdem werden Hartmasken 715, 725 zum Schutz über den Drains 712 bzw. 722. In der Ausführungsform haben jedes von der ersten Source 714, dem ersten Kanal 713 und dem ersten Drain 712 ungefähr denselben Durchmesser oder dieselbe Weite von zum Beispiel ungefähr 10-20 Nanometer.
  • 8 ist ein Schnittbild, das die beispielhafte Halbleitervorrichtung gemäß einigen Ausführungsformen veranschaulicht. Wie in 8 gezeigt, wird über der ersten vertikalen Struktur 710 eine erste Oxidschicht 802 gebildet. Eine Nitridschicht 804 wird über der ersten Oxidschicht 802 gebildet. Eine zweite Oxidschicht 806 wird über der Nitridschicht 804 gebildet. Die erste Oxidschicht 802, die Nitridschicht 804 und die zweite Oxidschicht 806 bilden eine dreischichtige Sandwichstruktur aus ONO (Oxid/Nitrid/Oxid-Schichten). Die erste Oxidschicht 802 kann zum Beispiel aus fließfähigem Oxid gebildet sein; die Nitridschicht 804 kann zum Beispiel aus SiN gebildet sein; und die zweite Oxidschicht 806 kann zum Beispiel aus plasmaverstärktem Oxid (PE Oxid) gebildet sein. Die Nitridschicht 804 kann eine Dicke von 50-100 Angström haben.
  • Darüber hinaus bezieht sich der Abschnitt 804b der Nitridschicht 804 auf einen oberen Abschnitt, welcher sich mit Hartmasken der vertikalen Strukturen deckt; der Abschnitt 804a der Nitridschicht 804 bezieht sich auf einen unteren Abschnitt, welcher sich mit darunterliegenden Flächen ohne die Hartmasken deckt. Allgemein sind die Flächen, abgedeckt mit den Hartmasken, weniger als 10% des gesamten Nacktchips, so dass der Abschnitt 804b der Nitridschicht 804 anfälliger für einen chemischen Polierprozess ist als der Abschnitt 804a der Nitridschicht 804.
  • 9 ist ein Schnittbild, das die beispielhafte Halbleitervorrichtung gemäß einigen Ausführungsformen veranschaulicht. Wie in 8 und 9 gezeigt, wird ein chemischer Polierprozess auf der ersten Oxidschicht 802, der Nitridschicht 804 und der zweiten Oxidschicht 806 ausgeführt und stoppt auf dem Abschnitt 804a der Nitridschicht 804.
  • 10 ist ein Schnittbild, das die beispielhafte Halbleitervorrichtung gemäß einigen Ausführungsformen veranschaulicht. Wie in 9 und 10 gezeigt, werden der Abschnitt 804a der Nitridschicht 804 und die erste Oxidschicht 802 geätzt, um den ersten Drain 712 und die Hartmaske 715 durch Verwendung von Plasmaätzung und einem Rückätzprozess freizulegen.
  • 11 ist ein Schnittbild, das die beispielhafte Halbleitervorrichtung gemäß einigen Ausführungsformen veranschaulicht. Wie in 11 gezeigt, wird eine Dielektrikumschicht 1102 gleichförmig über die erste Oxidschicht 802, die erste vertikale Struktur 710 durch Verwendung von zum Beispiel Atomlagenabscheidung (ALD) gebildet. Die gleichförmige Dielektrikumschicht 1102 ist eine dielektrische Materialschicht, welche ein dielektrisches Material, wie Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, ein dielektrisches Metalloxid, ein dielektrisches Metallnitrid, ein dielektrisches Oxynitrid oder eine Kombination davon beinhaltet. In einer Ausführungsform kann die gleichförmige Dielektrikumschicht 1102 dieselbe Dicke in vertikalen Abschnitten wie in horizontalen Abschnitten haben. Darüber hinaus wird die Dielektrikumschicht 1102 durch Verwendung von Plasmaätzung geätzt, um einen Abschnitt der ersten Oxidschicht 802 freizulegen. Die Dielektrikumschicht 1102 wird in einem anisotropen Ätzprozess anisotrop geätzt. Die Hartmaske 715 der ersten vertikalen Struktur 710 wird nach dem anisotropen Ätzen freigelegt. Die Dielektrikumschicht 1102, angrenzend an den ersten Drain 712, wird als ein Abstandhalter zum Schutz des ersten Drains 712 gebildet.
  • 12 ist ein Schnittbild, das eine beispielhafte Halbleitervorrichtung gemäß einigen Ausführungsformen veranschaulicht. Wie in 11 und 12 gezeigt, werden die ersten Oxidschichten 802 über der ersten Source 714 und dem ersten Kanal 713 durch Plasmaätzung entfernt.
  • 13 ist ein Schnittbild, das die beispielhafte Halbleitervorrichtung gemäß einigen Ausführungsformen veranschaulicht. Wie in 13 gezeigt, wird ein Oxidationsprozess, wie zum Beispiel ein In-situ-Dampferzeugungs- (ISSG) Prozess, auf der ersten Source 714 und dem ersten Kanal 713 ausgeführt, um einen Oxidabschnitt 1302 zu Züchten und die erste Source 714 und den ersten Kanal 713 zu verkleinern, im Wesentlichen ohne den ersten Drain 712, der durch die Hartmaske 715 abgedeckt ist, und den Abstandhalter 1102, zu verkleinern.
  • 14 ist ein Schnittbild, das die beispielhafte Halbleitervorrichtung gemäß einigen Ausführungsformen veranschaulicht. Wie in 13 und 14 gezeigt, wird der Abstandhalter 1102 über dem ersten Drain 712 durch Plasmaätzung mit Orthophosphorsäure entfernt.
  • 15 ist ein Schnittbild, das die beispielhafte Halbleitervorrichtung gemäß einigen Ausführungsformen veranschaulicht. Wie in 14 und 15 gezeigt, werden die Oxidabschnitte 1302 über der ersten Source 714 und dem ersten Kanal 713 durch Plasmaätzung entfernt. In der Ausführungsform hat jedes von der ersten Source 714 und dem ersten Kanal 713 ungefähr denselben Durchmesser oder dieselbe Weite von zum Beispiel ungefähr 4-10 Nanometer, während der erste Drain 712 einen Durchmesser oder eine Weite von zum Beispiel ungefähr 10-20 Nanometer hat. Der erste Drain 712, dessen Weite größer als jene der ersten Source 714 und des ersten Kanals 713 ist, kann als „Großkopf‟ bezeichnet werden, und die erste Source 714 und der erste Kanal 713 können als „schlanker Körper“ bezeichnet werden.
  • 16 ist ein Schnittbild, das die beispielhafte Halbleitervorrichtung gemäß einigen Ausführungsformen veranschaulicht. Wie in 16 gezeigt, wird ein Silizid 1602 über der ersten Source 714 gebildet. Ein erstes Zwischenschichtdielektrikum 1604 wird über der ersten Source 714 gebildet. Eine Dielektrikumschicht mit hoher Dielektrizitätszahl 1606 wird über dem ersten Kanal 713 gebildet. Eine Metall-Gate-Schicht 1608 wird über der Dielektrikumschicht mit hoher Dielektrizitätszahl 1606 gebildet. Ein zweites Zwischenschichtsdielektrikum 1610 wird über der Metall-Gate-Schicht 1608 gebildet. Dielektrika mit hoher Dielektrizitätszahl können Metalloxide umfassen. Beispiele von Metalloxiden, die für Dielektrika mit hoher Dielektrizitätszahl verwendet werden, beinhalten Oxide von Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu und Mischungen davon.
  • 17 ist ein Schnittbild, das die beispielhafte Halbleitervorrichtung gemäß einigen Ausführungsformen veranschaulicht. Wie in 16 und 17 gezeigt, wird die Hartmaske 715 durch einen chemischen Polierprozess entfernt. Danach wird eine Ätzstoppschicht 1702 gebildet, um eine Seitenwand 1704 des ersten Drains 712 abzudecken. Die Ätzstoppschicht 1702 kann zum Beispiel aus SiN bestehen.
  • 18 ist ein Schnittbild, das die beispielhafte Halbleitervorrichtung gemäß einigen Ausführungsformen veranschaulicht. Wie in 18 gezeigt, wird ein Silizid 1804 über einer Oberseite 1802 des ersten Drains 712 gebildet. Eine Ausführungsform für die Bildung des Silizids 1804 beinhaltet: Bildung einer amorphen Siliziumschicht (nicht gezeigt) über der Ätzstoppschicht 1702 und der Oberseite 1802 des ersten Drains 712; Abscheiden einer Metallschicht (nicht gezeigt) über der amorphen Siliziumschicht; Ausheilen der Metallschicht, um das Silizid 1804 über der Oberseite 1802 des ersten Drains 712 zu bilden. Darüber hinaus wird das Silizid 1804 über der STI 702 entfernt. In der Ausführungsform verbindet das Silizid 1804 den ersten Drain 712 der ersten vertikalen Struktur 710 mit einem Drain der vertikalen Struktur zu seiner Linken.
  • Das Verfahren stellt einen „Großkopf‟-Drain mit einer größeren Kontaktfläche, verglichen mit früheren Verfahren, zwischen dem ersten Drain 712 und dem Silizid 1804 bereit. Deshalb kann das Verfahren den Kontaktwiderstand des Drain-Störwiderstands verringern, um die Vorrichtungsleistung zu verbessern, da der Kontaktwiderstand umgekehrt proportional zur Kontaktfläche zwischen dem ersten Drain 712 und dem Silizid 1804 ist.
  • Es gibt eine andere Ausführungsform, die die Vorteile in der oben genannten Offenbarung kombiniert. 19 ist ein Schnittbild, das die andere beispielhafte Halbleitervorrichtung gemäß einigen Ausführungsformen veranschaulicht. Fortfahrend von 17, wie in 19 gezeigt, wird die Hartmaske 715 durch einen chemischen Polierprozess entfernt. Danach wird eine Ätzstoppschicht 1702 gebildet, um einen Abschnitt einer Seitenwand 1704 des ersten Drains 712 abzudecken. Eine Ausführungsform zur Bildung der Ätzstoppschicht 1702 beinhaltet: zuerst Abscheiden der Ätzstoppschicht 1702; dann Zurückätzen der Ätzstoppschicht 1702, um einen oberen Abschnitt des ersten Drains 712 freizulegen. Die Ätzstoppschicht 1702 kann zum Beispiel aus SiN bestehen.
  • 20 ist ein Schnittbild, das die beispielhafte Halbleitervorrichtung gemäß einigen Ausführungsformen veranschaulicht. Wie in 20 gezeigt, wird ein Silizid 2004 über einer Oberseite 2002 und die Seitenwand 1704 des ersten Drains 712 gebildet. Eine Ausführungsform zur Bildung des Silizids 2004 beinhaltet: Bildung einer amorphen Siliziumschicht (nicht gezeigt) über der Ätzstoppschicht 1702 und der Oberseite 2002 und der Seitenwand 1704 des ersten Drains 712; Abscheiden einer Metallschicht (nicht gezeigt) über der amorphen Siliziumschicht; Ausheilen der Metallschicht, um das Silizid 2004 über der Oberseite 2002 und der Seitenwand 1704 des ersten Drains 712 zu bilden. In einigen Ausführungsformen wird die Metallschicht über einem oberen Abschnitt der Seitenwand 1704 gebildet. Darüber hinaus wird das Silizid 2004 über der STI 702 entfernt. In der Ausführungsform verbindet das Silizid 2004 den ersten Drain 712 der ersten vertikalen Struktur 710 mit einem Drain der vertikalen Struktur zu seiner Linken.
  • Das Verfahren stellt, verglichen mit früheren Verfahren, eine größere Kontaktfläche zwischen dem ersten Drain 712 und dem Silizid 2004 bereit. Das Verfahren stellt auch einen „Großkopf‟-Drain mit einer größeren Kontaktfläche, verglichen mit früheren Verfahren, zwischen dem ersten Drain 712 und dem Silizid 2004 bereit. Deshalb kann das Verfahren den Kontaktwiderstand des Drain-Störwiderstands verringern, um die Vorrichtungsleistung zu verbessern, weil der Kontaktwiderstand umgekehrt proportional zur Kontaktfläche zwischen dem ersten Drain 712 und dem Silizid 2004 ist.
  • 21 ist ein Ablaufdiagramm für ein Verfahren zum Bilden einer vertikalen Struktur. Wie in 21 gezeigt, wird ein Verfahren 2100 bereitgestellt. Das Verfahren 2100 beinhaltet die folgenden Arbeitsschritte: Bereitstellen einer Trägerschicht (2102); Bereitstellen der vertikalen Struktur mit einem Drain über der Trägerschicht (2104); Bilden einer Metallschicht über einer Oberseite und einer Seitenwand des Drains der vertikalen Struktur (2106); und Ausheilen der Metallschicht, um Silizid über der Oberseite und der Seitenwand des Drains der vertikalen Struktur zu bilden (2108).
  • Der Arbeitsschritt 2104 kann weiter ein Bereitstellen der vertikalen Struktur mit einer Source, einem Kanal und dem Drain beinhalten. Das Verfahren 2100 kann weiter beinhalten: Verkleinern der Source, des Kanals und des Drains durch Oxidation; Entfernen oxidierter Abschnitte der Source, des Kanals und des Drains; Bilden von Silizid über der Source; Bilden eines ersten Zwischenschichtdielektrikums über der Source; Bilden einer Dielektrikumschicht mit hoher Dielektrizitätszahl über dem Kanal; Bilden einer Metall-Gate-Schicht über der Dielektrikumschicht mit hoher Dielektrizitätszahl; Bilden einer zweiten Dielektrikumzwischenschicht über der Metall-Gate-Schicht; und Bilden einer Ätzstoppschicht, um einen Abschnitt der Seitenwand des Drains abzudecken. Der Arbeitsschritt zum Bilden der Ätzstoppschicht, um den Abschnitt der Seitenwand des Drains abzudecken, kann weiter beinhalten: Bilden der Ätzstoppschicht über der Seitenwand des Drains; und Zurückätzen der Ätzstoppschicht, um einen Abschnitt der Seitenwand des Drains freizulegen.
  • Der Arbeitsschritt zum Verkleinern der Source, des Kanals und des Drains durch Oxidation kann weiter ein Verkleinern der Source, des Kanals und des Drain beinhalten, um eine selbe Weite von ungefähr 4-10 Nanometer zu haben. Der Arbeitsschritt zum Bilden der Metallschicht über der Oberseite und der Seitenwand des Drains der vertikalen Struktur beinhaltet weiter ein Bilden der Metallschicht über einem oberen Abschnitt der Seitenwand des Drains der vertikalen Struktur.
  • 22 ist ein Ablaufdiagramm für ein Verfahren zum Bilden einer vertikalen Struktur. Wie in 22 gezeigt, ist ein Verfahren 2200 bereitgestellt. Das Verfahren 2200 beinhaltet die folgenden Arbeitsschritte: Bereitstellen einer Trägerschicht (2202); Bereitstellen der vertikalen Struktur mit einer Source, einem Kanal und einem Drain über der Trägerschicht (2204); Verkleinern der Source und des Kanals durch Oxidation (2206); Bilden einer Metallschicht über dem Drain der vertikalen Struktur (2208); und Ausheilen der Metallschicht, um ein Silizid über dem Drain der vertikalen Struktur zu bilden (2210).
  • Der Arbeitsschritt 2204 kann weiter ein Bereitstellen der vertikalen Struktur beinhalten, die eine Hartmaske über dem Drain zum Schützen einer Oberseite des Drains aufweist. Der Arbeitsschritt zum Verkleinern der Source und des Kanals durch Oxidation kann weiter beinhalten: Bilden einer ersten Oxidschicht über der vertikalen Struktur; Bilden einer Nitridschicht über der ersten Oxidschicht; Bilden einer zweiten Oxidschicht über der Nitridschicht; Ausführen von CMP auf der ersten Oxidschicht und der zweiten Oxidschicht und Stoppen bei einem Abschnitt der Nitridschicht; Ätzen der Nitridschicht und der ersten Oxidschicht, um den Drain freizulegen; Bilden eines Abstandhalters, angrenzend an den Drain; Ätzen der ersten Oxidschicht, um den Kanal und die Source freizulegen; Verkleinern der Source und des Kanals, im Wesentlichen ohne Verkleinern des Drains, der durch die Hartmaske abgedeckt ist, und des Abstandhalters; Entfernen des Abstandhalters; und Entfernen oxidierter Abschnitte der Source und des Kanals.
  • Das Verfahren 2200 kann weiter beinhalten: Bilden von Silizid über der Source; Bilden eines ersten Zwischenschichtdielektrikums über der Source; Bilden einer Dielektrikumschicht mit hoher Dielektrizitätszahl über dem Kanal; Bilden einer Metall-Gate-Schicht über der Dielektrikumschicht mit hoher Dielektrizitätszahl; Bilden eines zweiten Zwischenschichtdielektrikums über der Metall-Gate-Schicht; und Bilden einer Ätzstoppschicht, um einen Abschnitt der Seitenwand des Drains abzudecken.
  • Der Arbeitsschritt 2204 kann weiter beinhalten Bereitstellen der Source, des Kanals und des Drains, so dass sie dieselbe Weite von ungefähr 10-20 Nanometer haben. Der Arbeitsschritt 2206 kann weiter ein Verkleinern der Source und des Kanals beinhalten, um dieselbe Weite von ungefähr 4-10 Nanometer zu haben. Der Arbeitsschritt 2208 kann weiter ein Bilden einer Metallschicht über einer Oberseite des Drains der vertikalen Struktur beinhalten. Der Arbeitsschritt 2210 kann weiter ein Ausheilen der Metallschicht beinhalten, um Silizid über der Oberseite des Drains der vertikalen Struktur zu bilden. Der Arbeitsschritt 2208 kann weiter ein Bilden einer Metallschicht über einer Oberseite und einer Seitenwand des Drains der vertikalen Struktur beinhalten. Der Arbeitsschritt 2210 kann weiter ein Ausheilen der Metallschicht beinhalten, um Silizid über der Oberseite und der Seitenwand des Drains der vertikalen Struktur zu bilden.

Claims (8)

  1. Verfahren (2200) zum Bilden einer vertikalen Struktur (710, 720), umfassend: Bereitstellen (2202) einer Trägerschicht (701); Bereitstellen (2204) der vertikalen Struktur (710, 720) mit einer Source (714), einem Kanal (713) und einem Drain (712) über der Trägerschicht (701); Verkleinern (2206) der Source (714) und des Kanals (713) durch Oxidation; Bilden (2208) einer Metallschicht über dem Drain der (712) vertikalen Struktur (710, 720); und Ausheilen (2210) der Metallschicht, um ein Silizid (1804, 2004) über dem Drain (712) der vertikalen Struktur (710, 720) zu bilden, wobei das Bereitstellen der vertikalen Struktur (710, 720) mit der Source (714), dem Kanal (713) und dem Drain (712) über der Trägerschicht (701) des Weiteren ein Bereitstellen der vertikalen Struktur (710, 720) mit einer Hartmaske (715) über dem Drain (712) zum Schützen einer Oberseite (1802) des Drains (712) umfasst, wobei das Verkleinern der Source (714) und des Kanals (713) durch Oxidation des Weiteren umfasst: Bilden einer ersten Oxidschicht (802) über der vertikalen Struktur (710, 720); Bilden einer Nitridschicht (804) über der ersten Oxidschicht (802); Bilden einer zweiten Oxidschicht (806) über der Nitridschicht (804); Ausführen von CMP auf der ersten Oxidschicht (802) und der zweiten Oxidschicht (806) und Stoppen bei einem Abschnitt der Nitridschicht (804a); Ätzen der Nitridschicht (804) und der ersten Oxidschicht (802), um den Drain (712) freizulegen; Bilden eines Abstandhalters (1102), angrenzend an den Drain (712); Ätzen der ersten Oxidschicht (802), um den Kanal (713) und die Source (714) freizulegen; Verkleinern der Source (714) und des Kanals (713), im Wesentlichen ohne den Drain (712) zu verkleinern, der durch die Hartmaske (715) und den Abstandhalter (1102) abgedeckt ist; Entfernen des Abstandhalters (1102); und Entfernen von oxidierten Abschnitten (1302) der Source (714) und des Kanals (713).
  2. Verfahren von Anspruch 1, des Weiteren umfassend: Bilden von Silizid über der Source (714); Bilden eines ersten Zwischenschichtdielektrikums über der Source (714); Bilden einer Dielektrikumschicht mit hoher Dielektrizitätszahl über dem Kanal (713); Bilden einer Metall-Gate-Schicht über der Dielektrikumschicht mit hoher Dielektrizitätszahl; Bilden eines zweiten Zwischenschichtdielektrikums über der Metall-Gate-Schicht; und Bilden einer Ätzstoppschicht, um einen Abschnitt der Seitenwand (1704) des Drains (712) abzudecken.
  3. Verfahren von Anspruch 1, wobei das Bereitstellen der vertikalen Struktur (710, 720) mit der Source (714), dem Kanal (713) und dem Drain (712) über der Trägerschicht (701) des Weiteren ein Bereitstellen der Source (714), des Kanals (713) und des Drains (712) umfasst, um dieselbe Weite von ungefähr 10-20 Nanometer zu haben.
  4. Verfahren von Anspruch 1, wobei das Verkleinern der Source (714) und des Kanals (713) durch Oxidation des Weiteren ein Verkleinern der Source (714) und des Kanals (713) umfasst, um dieselbe Weite von ungefähr 4-10 Nanometer zu haben.
  5. Verfahren von Anspruch 1, wobei das Bilden der Metallschicht über dem Drain (712) der vertikalen Struktur (710, 720) des Weiteren ein Bilden einer Metallschicht über einer Oberseite (2002) des Drains (712) der vertikalen Struktur (710, 720) umfasst.
  6. Verfahren von Anspruch 5, wobei das Ausheilen der Metallschicht, um Silizid über dem Drain (712) der vertikalen Struktur (710, 720) zu bilden, des Weiteren ein Ausheilen der Metallschicht umfasst, um Silizid über der Oberseite (2002) des Drains (712) der vertikalen Struktur (710, 720) zu bilden.
  7. Verfahren von Anspruch 1, wobei das Bilden der Metallschicht über dem Drain (712) der vertikalen Struktur (710, 720) des Weiteren ein Bilden einer Metallschicht über einer Oberseite (2002) und einer Seitenwand (1704) des Drains (712) der vertikalen Struktur (710, 720) umfasst.
  8. Verfahren von Anspruch 7, wobei das Ausheilen der Metallschicht, um Silizid über dem Drain (712) der vertikalen Struktur (710, 720) zu bilden, des Weiteren ein Ausheilen der Metallschicht umfasst, um Silizid über der Oberseite (2002) und der Seitenwand (1704) des Drains (712) der vertikalen Struktur (710, 720) zu bilden.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9755033B2 (en) 2014-06-13 2017-09-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming vertical structure
US9620607B2 (en) * 2014-12-04 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Gate all around device structure and Fin field effect transistor (FinFET) device structure
US9728466B1 (en) 2016-04-28 2017-08-08 International Business Machines Corporation Vertical field effect transistors with metallic source/drain regions
KR102422240B1 (ko) 2016-05-26 2022-07-18 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9799749B1 (en) * 2016-08-18 2017-10-24 International Business Machines Corporation Vertical transport FET devices with uniform bottom spacer
FR3060850B1 (fr) 2016-12-15 2019-05-24 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d’un transistor a nanocouches a canal vertical
KR20180098446A (ko) * 2017-02-24 2018-09-04 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10164057B1 (en) * 2017-06-02 2018-12-25 Samsung Electronics Co., Ltd. Vertical tunneling field effect transistor and method for manufacturing the same
US10833003B1 (en) * 2019-05-31 2020-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuits with backside power rails
US20230010438A1 (en) * 2021-07-08 2023-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020034855A1 (en) 2000-09-08 2002-03-21 Fumio Horiguchi Semiconductor memory device and its manufacturing method
US20020177265A1 (en) 2001-04-02 2002-11-28 Stmicroelectronics S.A. Method of fabricating a vertical insulated gate transistor with low overlap of the gate on the source and the drain, and an integrated circuit including this kind of transistor
US20050164454A1 (en) 2004-01-27 2005-07-28 Micron Technology, Inc. Selective epitaxy vertical integrated circuit components and methods
US20090057722A1 (en) 2007-05-30 2009-03-05 Unisantis Electronics (Japan) Ltd. Semiconductor device
US20120319201A1 (en) 2011-06-16 2012-12-20 Snu R & Db Foundation Semiconductor devices having vertical device and non-vertical device and methods of forming the same
US20130273703A1 (en) 2009-04-28 2013-10-17 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device including a mos transistor and production method therefor

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5001082A (en) * 1989-04-12 1991-03-19 Mcnc Self-aligned salicide process for forming semiconductor devices and devices formed thereby
KR100555573B1 (ko) * 2004-09-10 2006-03-03 삼성전자주식회사 Ｓｅｇ막에 의해 확장된 접합영역을 갖는 반도체 소자 및그의 제조방법
KR100660881B1 (ko) * 2005-10-12 2006-12-26 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조방법
KR100869742B1 (ko) * 2006-12-29 2008-11-21 동부일렉트로닉스 주식회사 반도체 소자의 소자 분리막 형성 방법
KR100908819B1 (ko) * 2007-11-02 2009-07-21 주식회사 하이닉스반도체 수직채널트랜지스터를 구비한 반도체소자 및 그 제조 방법
JP4372832B2 (ja) 2008-01-29 2009-11-25 日本ユニサンティスエレクトロニクス株式会社 半導体装置およびその製造方法
US8598650B2 (en) 2008-01-29 2013-12-03 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
KR100972864B1 (ko) 2008-05-21 2010-07-28 주식회사 하이닉스반도체 반도체 메모리 소자 및 반도체 메모리 소자의 캐패시터형성방법
US7910482B2 (en) * 2008-05-30 2011-03-22 Freescale Semiconductor, Inc. Method of forming a finFET and structure
KR101417764B1 (ko) * 2008-09-26 2014-07-09 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법
JP2010192598A (ja) * 2009-02-17 2010-09-02 Elpida Memory Inc 半導体装置および半導体装置の製造方法
JP2010267814A (ja) * 2009-05-14 2010-11-25 Elpida Memory Inc 半導体装置及びその製造方法
US8076717B2 (en) 2009-05-20 2011-12-13 Micron Technology, Inc. Vertically-oriented semiconductor selection device for cross-point array memory
JP2011054629A (ja) * 2009-08-31 2011-03-17 Elpida Memory Inc 半導体装置及びその製造方法
KR101116354B1 (ko) 2009-09-30 2012-03-09 주식회사 하이닉스반도체 단일측벽콘택에 연결된 매립비트라인을 갖는 반도체장치 및 그제조 방법
US8143121B2 (en) * 2009-10-01 2012-03-27 Nanya Technology Corp. DRAM cell with double-gate fin-FET, DRAM cell array and fabrication method thereof
JP5031809B2 (ja) * 2009-11-13 2012-09-26 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
JP5087655B2 (ja) * 2010-06-15 2012-12-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
US8207032B2 (en) * 2010-08-31 2012-06-26 Micron Technology, Inc. Methods of forming pluralities of vertical transistors, and methods of forming memory arrays
KR101154006B1 (ko) 2010-11-08 2012-06-07 에스케이하이닉스 주식회사 매몰 정션을 포함하는 수직형 트랜지스터 및 형성 방법
CN102832221B (zh) * 2011-06-16 2016-10-26 三星电子株式会社 具有竖直装置和非竖直装置的半导体装置及其形成方法
JP2013045901A (ja) 2011-08-24 2013-03-04 Toshiba Corp 半導体装置および半導体装置の製造方法
CN104137264B (zh) 2011-12-20 2018-01-09 英特尔公司 具有隔离的主体部分的半导体器件
KR20130142521A (ko) 2012-06-19 2013-12-30 에스케이하이닉스 주식회사 수직형 메모리 소자 및 그 제조 방법
US8890110B2 (en) 2012-06-19 2014-11-18 SK Hynix Inc. Vertical memory device and method of fabricating the same
US9257347B2 (en) * 2012-08-30 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for a field-effect transistor with a raised drain structure
KR20140078326A (ko) * 2012-12-17 2014-06-25 경북대학교 산학협력단 터널링 전계효과 트랜지스터 및 터널링 전계효과 트랜지스터의 제조 방법
US8716156B1 (en) 2013-02-01 2014-05-06 Globalfoundries Inc. Methods of forming fins for a FinFET semiconductor device using a mandrel oxidation process
US9755033B2 (en) * 2014-06-13 2017-09-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming vertical structure
US9911848B2 (en) * 2014-08-29 2018-03-06 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical transistor and method of manufacturing the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020034855A1 (en) 2000-09-08 2002-03-21 Fumio Horiguchi Semiconductor memory device and its manufacturing method
US20020177265A1 (en) 2001-04-02 2002-11-28 Stmicroelectronics S.A. Method of fabricating a vertical insulated gate transistor with low overlap of the gate on the source and the drain, and an integrated circuit including this kind of transistor
US20050164454A1 (en) 2004-01-27 2005-07-28 Micron Technology, Inc. Selective epitaxy vertical integrated circuit components and methods
US20090057722A1 (en) 2007-05-30 2009-03-05 Unisantis Electronics (Japan) Ltd. Semiconductor device
US20130273703A1 (en) 2009-04-28 2013-10-17 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device including a mos transistor and production method therefor
US20120319201A1 (en) 2011-06-16 2012-12-20 Snu R & Db Foundation Semiconductor devices having vertical device and non-vertical device and methods of forming the same

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