DE102014111225A1

DE102014111225A1 - Pixeltaktsignalgenerator, digitaler Fernseher mit demselben und Verfahren zum Erzeugen des Pixeltaktsignals

Info

Publication number: DE102014111225A1
Application number: DE102014111225.3A
Authority: DE
Inventors: c/o SAMSUNG ELECTRONICS CO. L Choo Kang-Yeop; c/o SAMSUNG ELECTRONICS CO. LT Kim Do-Hyung; c/o SAMSUNG ELECTRONICS CO. LTD. Kim Tae-Ik; c/o SAMSUNG ELECTRONICS CO. LT Moon Jong-Bin; c/o SAMSUNG ELECTRONICS CO. LT Jung Sang-Don
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2013-08-30
Filing date: 2014-08-07
Publication date: 2015-03-05
Also published as: KR102101835B1; US9215352B2; KR20150027359A; US20150062432A1; DE102014111225A8

Abstract

Es wird ein Pixeltaktsignalgenerator 8100) bereitgestellt. Der Pixeltaktsignalgenerator (100) umfasst eine Phasenregelkreis-(PLL)-Schaltung (110) die aus einem Schwingungssignal (SYN_OSC) mit einer ersten Frequenz mehrerer zehn MHz, ein Multiphasenschwingungssignal (MOUT1) einer zweiten Frequenz mehrerer GHz erzeugt, und eine Frequenz-/Anpassungsschaltung (120), die das Multiphasenschwingungssignal (MOUT1) mit einem horizontalen Syncsignal (HSYNC) synchronisiert, um ein erstes Schwingungssignal (MOUT2) zu erzeugen, und die das erste Schwingungssignal (MOUT2) frequenz-teilt, um ein zweites Schwingungssignal zu erzeugen und die eine Phase des zweiten Schwingungssignals anpasst, um das Pixeltaktsignal (PCLK) zu erzeugen.

Description

BEZUGNAHME AUF VERBUNDENE PATENTANMELDUNGEN
Diese Patentanmeldung beansprucht die Priorität der am 30. August 2013 angemeldeten koreanischen Patentanmeldung Nr. 10-2013-0104326 .
GRUNDLAGEN
Technisches Gebiet
Vorrichtungen, Systeme, Verfahren und Gegenstände in Übereinstimmung mit dem erfindungsgemäßen Konzept beziehen sich auf einen Pixeltaktgenerator, ein Fernsehsystem und ein Videosystem mit dem Pixeltaktgenerator.
Beschreibung vom Stand der Technik
Ein Pixeltaktgenerator ist ein Schaltungsblock der verwendet wird, wenn ein Videosignal auf einem Bildschirm in einem digitalen Fernsehsystem ausgegeben wird. Der Pixeltaktgenerator erzeugt ein Taktsignal, das zur Umwandlung eines analogen Signals in ein digitales Signal verwendet wird.
ZUSAMMENFASSUNG
Gemäß einem Aspekt einer beispielhaften Ausführungsform wird ein Pixeltaktgenerator bereitgestellt, der eine Phasenregelkreisschaltung umfasst, die geeignet ist, um von einem Schwingungssignal mit einer ersten Frequenz von mehreren zehn MHz, ein Multi-Phasenschwingungssignal mit einer zweiten Frequenz mit mehreren GHz zu erzeugen; und eine Frequenz-/Phasenanpassungsschaltung zum Synchronisieren des Multi-Phasenschwingungssignals mit einem horizontalen Sync-Signal um ein erstes Schwingungssignal zu erzeugen, das erste Schwingungssignalfrequenz-zu teilen, um ein zweites Schwingungssignal zu erzeugen, und die Phase des zweiten Signals anzupassen, um ein Pixeltaktsignal zu erzeugen.
Das zweite Schwingungssignal kann eine dritte Frequenz aufweisen, und die dritte Frequenz kann geeignet sein, um eine Analog/Digital-Wandlung in einem digitalen Fernseher der die PLL-Schaltung enthält zu steuern.
Die dritte Frequenz kann in dem Bereich zwischen 10 MHz bis etwa 200 MHz liegen.
Die Frequenz-/Phasenanpassungsschaltung kann eine Phasensynchronisierungsschaltung und eine Verzögerungssteuerschaltung enthalten.
Die Phasensynchronisierungsschaltung kann das Multi-Phasenschwingungssignal mit dem horizontalen Sync-Signal synchronisieren, um ein erstes Schwingungssignal zu erzeugen, und die Verzögerungssteuerschaltung kann das erste Oszillationssignal Frequenz-Teilen, um das zweite Schwingungssignal zu erzeugen, und die Phase des zweiten Schwingungssignals anpassen, um das Pixeltaktsignal zu erzeugen.
Der Pixeltaktgenerator kann ein Bit auswählen, das aus der Menge an Bits des Multi-Phasenschwingungssignals eine Phase aufweist, die am Nächsten zu dem horizontalen Sync-Signal liegt, um das Multi-Phasenschwingungssignal mit dem horizontalen Sync-Signal zu synchronisieren.
Das Multi-Phasenschwingungssignal kann eine Vielzahl an Bitsignalen enthalten, und die Phasensynchronisierungsschaltung kann ein D-Typ Flip-Flop enthalten, das geeignet ist, um das Multi-Phasenschwingungssignal in Antwort auf das horizontale Sync-Signal abzutasten, einen Decoder, geeignet um ein Ausgangssignal des D-Typ Flip-Flops zu dekodieren, und einen Multiplexer, geeignet um ein Bitsignal aus der Vielzahl an Bitsignalen, die von dem Decoder ausgegeben werden, auszuwählen, um das erste Schwingungssignal zu erzeugen.
Die Verzögerungssteuerschaltung kann eine Vielzahl an Einheitsverzögerungssteuerschaltungen enthalten, die kaskadenförmig miteinander verbunden sind, wobei jede der Einheitsverzögerungssteuerschaltungen ein D-Typ Flip-Flop enthält mit einem Taktanschluss an den ein Eingangssignal angeschlossen ist und einen Reset-Riegelanschluss an den das horizontale Sync-Signal angeschlossen ist, wobei der Eingangsanschluss und ein invertierter Ausgangsanschluss elektrisch miteinander verbunden sind; und ein Exclusive-OR-Gate mit einem ersten Eingangsanschluss der elektrisch mit dem invertierten Ausgangsanschluss des D-Typ Flip-Flops elektrisch verbunden ist, und einem zweiten Eingangsanschluss an den ein Bit eines Phasensteuersignals angeschlossen ist, und einen Ausgangsanschluss an dem ein Ausgangssignal der Einheitsverzögerungssteuerschaltung erzeugt wird.
Jede Einheitsverzögerungssteuerschaltung kann das Eingangssignal der Einheitsverzögerungssteuerschaltung durch zwei Frequenz-Teilen, um das Ausgangssignal der Einheitsverzögerungssteuerschaltung zu erzeugen.
Wenn das horizontale Sync-Signal aktiviert ist, haben alle Ausgangssignale der Einheitsverzögerungssteuerschaltung den logischen Level „1”.
Die PLL-Schaltung benötigt keinen Off-Chip-Kondensator.
Der Pixeltaktgenerator kann außerdem einen Sync-Slicer enthalten, der geeignet ist, um unter Verwendung eines analogen Videosignals ein horizontales Sync-Signal (HSYNC) zu erzeugen.
Gemäß einem weiteren Aspekt einer beispielhaften Ausführungsform wird ein Pixeltaktgenerator bereitgestellt, der eine Phasenregelkreisschaltung (PLL) enthält, die geeignet ist, um aus einem Schwingungssignal mit einer ersten Frequenz ein Multi-Phasenschwingungssignal mit einer zweiten Frequenz zu erzeugen; eine Phasensynchronisierungsschaltung, die geeignet ist, um das Multi-Phasenschwingungssignal mit einem horizontalen Sync-Signal zu synchronisieren um ein erstes Schwingungssignal zu erzeugen; und eine Verzögerungssteuerschaltung, die geeignet ist, um das erste Schwingungssignal Frequenz-zu teilen, um ein zweites Schwingungssignal zu erzeugen, und die Phase des zweiten Schwingungssignals anzupassen, um ein Pixeltaktsignal zu erzeugen.
Die erste Frequenz kann in den Bereich von 10 MHz bis 90 MHz liegen und die zweite Frequenz kann von 10 GHz bis 90 GHz reichen.
Die Verzögerungssteuerschaltung kann ein Phasensteuersignal empfangen, und Bits des Phasensteuersignals können angelegt werden, um eine Anfangsbedingung des Verzögerungssteuersignals anzupassen.
Die Zeit zwischen einem ersten Zyklus und einem zweiten Zyklus des Pixeltaktsignals kann entsprechend der Anfangsbedingung der Verzögerungssteuerschaltung geändert werden.
Die Verzögerungssteuerschaltung kann ein Phasensteuersignal empfangen, und Bits des Phasensteuersignals können angelegt werden, um eine Verzögerungszeit des Pixeltaktsignals anzupassen.
Die Verzögerungssteuerschaltung kann ein Phasensteuersignal empfangen, und Bits des Phasensteuersignals können angelegt werden, um die Phase des Pixeltaktsignals anzupassen.
Die PLL-Schaltung kann eine weite Bandbreite aufweisen.
Gemäß einem weiteren Aspekt einer beispielhaften Ausführungsform wird ein digitaler Fernseher bereitgestellt mit einem Pixeltaktgenerator, der geeignet ist, um ein Pixeltaktsignal zu erzeugen; und einem Bildsignalprozessor, geeignet, um eine Analog/Digital (A/D) Wandlung und eine Frequenzwandlung eines Bildsignals in Antwort auf das Pixeltaktsignal durchzuführen, wobei der Pixeltaktgenerator eine Straßenregelkreisschaltung (PLL) enthält, die geeignet ist, um aus einem Schwingungssignal mit einer ersten Frequenz von mehreren zehn MHz, ein Multi-Phasenschwingungssignal mit einer zweiten Frequenz mehrerer GHz zu erzeugen; und eine Frequenz-/Phasenanpassungsschaltung, die geeignet ist, um das Multi-Phasenschwingungssignal mit einem horizontalen Sync-Signal zu synchronisieren, um ein erstes Schwingungssignal zu erzeugen, das erste Schwingungssignal Frequenz-zu teilen, um ein zweites Schwingungssignal zu erzeugen, und die Phase des zweiten Schwingungssignals anzupassen, um ein Pixeltaktsignal zu erzeugen.
Gemäß einem weiteren Aspekt einer beispielhaften Ausführungsform wird ein Verfahren bereitgestellt, um ein Pixeltaktsignal zu erzeugen, wenn ein Videosignal auf einem Bildschirm ausgegeben wird, das Verfahren umfasst das Erzeugen eines Schwingungssignals mit einer ersten Frequenz von mehreren zehn MHz, eines Multi-Phasenschwingungssignals mit einer zweiten Frequenz von mehreren GHz; das Synchronisieren des Multi-Phasenschwingungssignals mit einem horizontalen Sync-Signal (HSYNC), um ein erstes Schwingungssignal zu erzeugen; Frequenz-Teilen des ersten Schwingungssignals, um ein zweites Schwingungssignal zu erzeugen; und die Phase eines zweiten Schwingungssignals anzupassen, um das Pixeltaktsignal zu erzeugen.
Das Anpassen der Phase des zweiten Schwingungssignals, um das Pixeltaktsignal zu erzeugen, kann das Empfangen eines Phasensteuersignals umfassen, und das Anlegen von Bits eines Phasensteuersignals, um eine Anfangsbedingung der Verzögerungssteuerschaltung anzupassen.
KURZE BESCHREIBUNG DER FIGUREN
Die vorangegangenen und/oder weitere Aspekte werden klarer von der detaillierteren Beschreibung beispielhafter Ausführungsformen, die in den folgenden Figuren dargestellt sind in denen gleiche Bezugszeichen sich in allen Ansichten auf die gleichen Teile beziehen. Die Figuren sind nicht notwendigerweise maßstabsgetreu dargestellt, sondern sollen im Wesentlichen die Prinzipien der erfindungsgemäßen Konzepte darstellen. In den Figuren ist:
1 ein Blockdiagramm, das einen Pixeltaktgenerator gemäß einer beispielhaften Ausführungsform darstellt;
2 ein Schaltungsdiagramm, das ein Beispiel einer Phasenregelkreisschaltung (PLL), wie sie in einem Pixeltaktgenerator gemäß 1 enthalten ist, darstellt;
3 ein Schaltungsdiagramm, das ein Beispiel einer Phasensynchronisierschaltung, wie sie in einem Pixeltaktgenerator aus 1 enthalten ist, darstellt;
4 ein Schaltungsdiagramm, das ein Beispiel einer Verzögerungssteuerschaltung, wie sie in einem Pixeltaktgenerator aus 1 enthalten ist, darstellt;
5 ein Diagramm, das ein Beispiel eines Prozesses zur Synchronisierung eines Multi-Phasenschwingungssignals, das von einer PLL-Schaltung aus 2 mit einem horizontalen Sync-Signal darstellt;
6 ein vereinfachtes Schaltungsdiagramm einer Verzögerungssteuerschaltung aus 4;
7 ein Taktdiagramm, das den Betrieb der Verzögerungssteuerschaltung aus 6 darstellt;
8 ein Diagramm, das ein Beispiel eines Prozesses zur Erzeugung eines Pixeltaktsignals unter Verwendung eines Multi-Phasenschwingungssignals gemäß einer beispielhaften Ausführungsform darstellt;
9 ein Diagramm, das eine Phasenänderung eines Pixeltaktsignals gemäß eines Phasensteuersignals in dem Verzögerungssteuersignal aus 4 darstellt;
10 zeigt ein Blockdiagramm, das einen Pixeltaktgenerator gemäß einer weiteren beispielhaften Ausführungsform darstellt;
11 ein Ablaufdiagramm, das ein Verfahren zum Erzeugen eines Pixeltaktsignals gemäß einer beispielhaften Ausführungsform darstellt; und
12 ein Blockdiagramm, das einen digitalen Fernseher mit einem Pixeltaktgenerator gemäß beispielhafter Ausführungsformen darstellt.
DETAILLIERTE BESCHREIBUNG
Verschiedene beispielhafte Ausführungsformen werden nun unter Bezugnahme auf die begleitenden Figuren detaillierter beschrieben in denen einige beispielhafte Ausführungsformen dargestellt sind. Die erfindungsgemäßen Konzepte können jedoch auch auf andere Arten ausgeführt werden und sind nicht auf die im Folgenden beschriebenen beispielhaften Ausführungsformen beschränkt. Vielmehr dienen diese beispielhaften Ausführungsformen dazu, die Erfindung sorgfältig und vollständig darzustellen, um das erfindungsgemäße Konzept für den Fachmann vollständig zu vermitteln. Für die bessere Klarheit können die Größen und relativen Größen von Schichten und Gebieten in den Figuren übertrieben dargestellt sein.
Es ist klar, dass, wenn ein Element oder eine Schicht als „auf”, „verbunden mit” oder „gekoppelt mit” einem anderen Element oder Schicht bezeichnet ist, es direkt auf, verbunden oder gekoppelt mit einem anderen Element oder einer Schicht sein kann oder aber Zwischenelemente oder Schichten vorhanden sein können. Im Gegensatz dazu, falls ein Element als „direkt auf”, „direkt verbunden mit” oder „direkt gekoppelt mit” einem anderen Element oder Schicht beschrieben wird, sind keine Zwischenelemente oder Schichten vorhanden. Gleiche Bezugszeichen beziehen sich immer auf gleiche Elemente. Der im Folgenden verwendete Ausdruck „und/oder” umfasst jede und alle Kombinationen von einem oder mehrerer der entsprechend aufgeführten Teile.
Es wird klargestellt, dass obwohl die Ausdrücke „erste”, „zweite”, „dritte”, usw. zur Beschreibung verschiedener Elemente, Komponenten, Gebiete, Schichten und/oder Abschnitten verwendet wird, diese Elemente, Komponenten, Gebiete, Schichten und/oder Abschnitte nicht auf diese Ausdrücke beschränkt sind. Diese Ausdrücke werden lediglich verwendet, um ein Element, Gebiet, Komponente, Schicht und/oder Abschnitt von einem anderen Gebiet, Schicht oder Abschnitt zu unterscheiden. Das heißt, ein „erstes” Element, Komponente, Gebiet, Schicht oder Abschnitt wie im Folgenden benannt, kann auch als „zweites” Element, Komponente, Gebiet, Schicht oder Abschnitt bezeichnet sein, ohne von der Lehre des vorliegenden erfindungsgemäßen Konzepts abzuweichen.
Die im Folgenden verwendeten Ausdrücke dienen der Beschreibung bestimmter beispielhafter Ausführungsformen und sollen das vorliegende erfindungsgemäße Konzept nicht beschränken. Die im Folgenden verwendeten Einzahlformen „ein”, „eines” und „der/die/das” sollen auch die Pluralformen verfassen, solange der Zusammenhang keine andere Bedeutung festlegt. Es ist außerdem klar, dass die Ausdrücke „umfasst” und/oder „umfassend”, wenn sie in dieser Beschreibung verwendet werden, das Vorhandensein der genannten Eigenschaften, Zahlen, Schritte, Abläufe, Elemente, und/oder Komponenten beschreiben, aber nicht das Vorhandensein oder die Ergänzung einer oder mehrerer anderer Eigenschaften, Zahlen, Schritte, Abläufe, Elemente, Komponente, und/oder Gruppen davon ausschließen.
Solange nicht anders definiert, haben alle Ausdrücke (inklusive der technischen und wissenschaftlichen Ausdrücke), die hier verwendet werden, die allgemeine Bedeutung wie sie von dem Fachmann auf dem Gebiet des erfindungsgemäßen Konzepts verstanden werden. Es ist außerdem klar, dass die Ausdrücke wie sie in Allgemein verwendeten Wörterbüchern verwendet werden zu interpretieren sind wie sie im Zusammenhang mit dem Stand der Technik verstanden werden können und sollen nicht idealisiert oder in einem überformalen Sinn verstanden werden, solange es nicht ausdrücklich im Folgenden definiert ist.
1 zeigt ein Blockdiagramm, das einen Pixeltaktgenerator gemäß einer beispielhaften Ausführungsform darstellt.
Bezugnehmend auf 1 umfasst der Pixeltaktgenerator 100 eine Phasenregelkreisschaltung (PLL) 110 und eine Frequenz-/Phasenanpassungsschaltung 120.
Die PLL-Schaltung 110 erzeugt aus einem oszillierenden Eingangssignal SIN_OSC mit einer ersten Frequenz der Größenordnung von mehreren zehn Megahertz (MHz) ein Multi-Phasenschwingungssignal MOUT1 mit einer zweiten Frequenz der Größenordnung mehrerer Gigahertz (GHz). Zum Beispiel kann das oszillierende Eingangssignal SIN_OSC eine erste Frequenz von etwa 10 MHz bis etwa 90 MHz aufweisen, und das Multi-Phasenoszillationssignal MOUT1 kann eine zweite Frequenz von etwa 1 GHz bis etwa 9 GHz aufweisen. Alternativ dazu kann die zweite Frequenz auch Größenordnungen von Zehnern von Gigahertz, beispielsweise von 10 GHz bis 90 GHz aufweisen. Die PLL-Schaltung 110 verwendet die erste Frequenz, um die zweite Frequenz zu erzeugen. Die Frequenz-/Phasenanpassungsschaltung 120 synchronisiert das Multi-Phasenschwingungssignal MOUT1 mit einem horizontalen Sync-Signal HSYNC, um ein erstes Schwingungssignal MOUT2 zu erzeugen, Frequenz-teilt das erste Ausgangssignal MOUT2, um ein zweites Ausgangssignal mit einer dritten Frequenz zu erzeugen, und passt die Phase des zweiten Schwingungssignals an, um ein Pixeltaktsignal PCLK zu erzeugen. Das oszillierende Eingangssignal SIN_OSC kann eine Frequenz aufweisen, die höher ist als eine Frequenz des horizontalen Sync-Signals (HSYNC).
Die Frequenz-/Phasenanpassungsschaltung 120 kann eine Phasensynchronisierungsschaltung 130 (PHASE SYNC) und eine Verzögerungssteuerschaltung 150 aufweisen. Die Phasensynchronisierungsschaltung 130 synchronisiert das Multi-Phasenschwingungssignal MOUT1 mit dem horizontalen Sync-Signal HSYNC, um das erste Schwingungssignal MOUT2 zu erzeugen. Die Verzögerungssteuerschaltung 150 Frequenz-teilt das erste Schwingungssignal MOUT2, um das zweite Schwingungssignal zu erzeugen, und passt die Phase des zweiten Schwingungssignals an, um das Pixeltaktsignal PCLK zu erzeugen. In der beispielhaften Ausführungsform aus 1, ist das Multi-Phasenschwingungssignal MOUT1 ein 16-Bit Signal. Das ist jedoch ein Beispiel, und die Anzahl an Bits des Multi-Phasenschwingungssignals MOUT1 kann auch größer oder kleiner als 16 Bits sein.
Die dritte Frequenz kann eine Frequenz sein, die geeignet ist, um eine Analog/Digital-Wandlung in einem digitalen TV, der die PLL-Schaltung enthält, zu steuern. Beispielsweise kann die dritte Frequenz in einem Bereich von etwa 10 MHz bis etwa 200 MHz liegen.
Bei einem Pixeltaktgenerator gemäß dem Stand der Technik erzeugt eine PLL-Schaltung ein Ausgangssignal mit mehreren zehn oder hundert MHz unter Verwendung eines horizontalen Sync-Signals HSYNC mit einer niedrigen Frequenz von Zehnern an KHz. Der entsprechende Stand der Technik Pixeltaktgenerator benötigte daher einen Off-Chipkondensator in der PLL-Schaltung mit einer großen Kapazität. Außerdem ist die Bandbreite der PLL-Schaltung gemäß dem Stand der Technik typischerweise als ein Zehntel (1/10) einer Eingangsfrequenz definiert. Das heißt in einer PLL-Schaltung, gemäß dem Stand der Technik, in dem HSYNC einen Frequenzbereich von 10–100 KHz aufweist, ist die Bandbreite sehr schmal.
Im Gegensatz dazu, erzeugt in dem Pixeltaktgenerator 100 aus 1 die PLL-Schaltung 110 ein Multi-Phasenschwingungssignal MOUT1 mit einer Frequenz von mehreren GHz unter Verwendung eines oszillierenden Eingangssignal SIN_OSC mit einer Frequenz von mehreren zehn MHz. Der Pixeltaktgenerator 100 gemäß einer beispielhaften Ausführungsform enthält eine PLL-Schaltung 110 mit einer breiten Bandbreite, ohne dass ein Off-Chipkondensator nötig ist. Das heißt der in der folgenden Beschreibung verwendete Ausdruck „breit” in Bezug auf Bandbreite, bezeichnet eine Frequenz größer als ein Zehntel einer Frequenz eines HSYNC gemäß dem Stand der Technik. Beispielsweise kann die PLL-Schaltung 110 ein Hochfrequenzeingangssignal der Größenordnung von beispielsweise 24 MHz aufweisen, und daher ist die Bandbreite der PLL-Schaltung 110 etwa 2,4 MHz was im Vergleich zur Bandbreite einer PLL-Schaltung, gemäß dem Stand der Technik, viel breiter ist. Außerdem kann der Pixeltaktgenerator 100 aus 1 eine Verzögerungssteuerschaltung 150 mit einfacher Schaltungsstruktur zum Anpassen der Phase des Ausgangssignals der PLL-Schaltung 110 verwenden. Die Verzögerungssteuerschaltung 150 ist eine Art Frequenzteiler, und kann eine Frequenz-Teilaufgabe und eine Verzögerungs-Anpassungsaufgabe erfüllen.
2 zeigt ein Schaltungsdiagramm eines Beispiels einer Phasenregelkreisschaltung (PLL) in einem Pixeltaktgenerator aus 1.
Bezugnehmend auf 2 umfasst die PLL-Schaltung 110 einen Phasen-/Frequenzdetektor (PFD) 112, eine Ladungspumpe 114, einen Loopfilter 115, einen spannungsgesteuerten Oszillator (VCO) 116 und einen Frequenzteiler 118.
Der PFD 112 zeugt ein Aufsignal UP und ein Runtersignal DN basierend auf einem Phasenunterschied und einem Frequenzunterschied zwischen einem oszillierenden Eingangssignal SIN_OSC und einem Feedback(Rückkoppel)-Signal SFEED. Die Ladungspumpe 114 erzeugt einen Ladestrom und einen Entladestrom entsprechend dem Aufsignal UP und dem Runtersignal DN. Der Loopfilter 115 verwendet einen Ladestrom und einen Entladestrom wie sie in der Ladungspumpe 114 auftreten. Der Loopfilter 115 kann einen in Reihe geschalteten Widerstand R und einen Kondensator C enthalten. Eine oszillierende Steuerspannung, die an den VCO 116 angelegt ist, kann ein integrierter Wert des Ausgangsstroms der Ladungspumpe 114 sein. Der VCO 116 erzeugt das Multi-Phasenschwingungssignal MOUT1, dessen Frequenz gemäß einer Größenordnung der oszillierenden Steuerspannung geändert wird. Der Frequenzteiler 118 teilt die Frequenz des Multi-Phasenschwingungssignals MOUT1 entsprechend einem bestimmten Wert.
Wie oben beschrieben, kann die PLL-Schaltung 110 ein Multi-Phasenschwingungssignal MOUT1 mit einer zweiten Frequenz mehrerer GHz unter Verwendung eines oszillierenden Eingangssignals SIN_OSC mit einer ersten Frequenz mehreren zehn MHz erzeugen.
3 zeigt ein Schaltungsdiagramm, das ein Beispiel einer Phasensynchronisierungsschaltung, wie sie in dem Pixeltaktgenerator 100 aus 1 enthalten ist, darstellt.
Bezugnehmend auf 3, umfasst die Phasensynchronisierungsschaltung 130 ein D-Typ Flip-Flop 132, das geeignet ist das Multi-Phasenschwingungssignal MOUT1 in Antwort auf das horizontale Sync-Signal HSYNC abzutasten, einen Decoder 134, geeignet um ein Ausgangssignal des D-Typ Flip-Flops 132 zu dekodieren, und einen Multiplexer 136, geeignet um das Multi-Phasenschwingungssignal MOUT1 auszuwählen, um das erste Schwingungssignal MOUT2 in Antwort auf das Ausgangssignal des Decoders 134 zu erzeugen.
In dem Beispiel aus 3, kann das Multi-Phasenschwingungssignal MOUT1 ein 16-Bit Signal sein und der Decoder 134 kann das 16-Bit Signal dekodieren, um ein 4-Bit Signal zu erzeugen. Dies ist jedoch nur ein Beispiel und die Anzahl an Bits des Multi-Phasenschwingungssignals MOUT1 kann größer oder kleiner als 16 Bits sein und die Anzahl der Bits des Signals, das von dem Decoder ausgegeben wird, kann größer oder kleiner als 4 Bits sein. Der Multiplexer 136 wählt wenigstens ein Bit aus dem Signalausgang des Decoders 134 als erstes Oszillationssignal MOUT2 aus.
4 zeigt ein Schaltungsdiagramm, das ein Beispiel einer Verzögerungssteuerschaltung, wie sie in dem Pixeltaktgenerator aus 1 enthalten ist, darstellt.
Die Verzögerungssteuerschaltung kann eine Vielzahl an Einheitsverzögerungssteuerschaltungen enthalten. Bezugnehmend auf 4 beispielsweise kann die Verzögerungssteuerschaltung 150 ein erstes D-Typ Flip-Flop 151, ein erstes Exclusive-OR-Gate (XOR Gate) 155, ein zweites D-Typ Flip-Flop 152, ein zweites Exclusive-OR-Gate 156, ein drittes D-Typ Flip-Flop 153, ein drittes Exclusive-OR-Gate 157, ein viertes D-Typ Flip-Flop 154 und ein viertes Exclusive-OR-Gate 158 enthalten. In diesem Fall enthält jede Einheitsverzögerungssteuerschaltung eines der D-Typ Flip-Flops und eines der Exclusive-OR-Gates. Als Beispiel kann die erste Einheitsverzögerungssteuerschaltung das erste D-Typ Flip-Flop 151 und das erste XOR-Gate 157, und eine zweite Einheitsverzögerungssteuerschaltung kann das zweite D-Typ Flip-Flop 152 und das zweite XOR-Gate 156 usw. enthalten.
Das erste D-Typ Flip-Flop 151 hat einen Taktanschluss CK an den das erste Schwingungssignal MOUT2 angeschlossen ist, und einen Reset-Riegelanschluss RB an den das horizontale Sync-Signal HSYNC angeschlossen ist. Ein Eingangsanschluss D und ein invertierter Ausgangsanschluss QB des ersten D-Typ Flip-Flops 151 sind elektrisch miteinander verbunden. Das erste Exclusive-OR-Gate 155 hat einen erste Eingangsanschluss, der mit dem invertierten Ausgangsanschluss QB des ersten D-Typ Flip-Flops 151 verbunden ist, und einen zweiten Eingangsanschluss an den ein erstes Bit CON_PH<0> des Phasensteuersignals angeschlossen ist. Das zweite D-Typ Flip-Flop 152 hat einen Taktanschluss CK an den ein Ausgangssignal des ersten Exclusive-OR-Gates 155 angeschlossen ist, und ein Reset-Riegelanschluss RB an den das horizontale Sync-Signal HSYNC angeschlossen ist. Ein Eingangsanschluss D und ein invertierter Ausgangsanschluss QB des zweiten D-Typ Flip-Flops 152 sind elektrisch miteinander verbunden. Das zweite Exclusive-OR-Gate 156 hat einen ersten Eingangsanschluss der mit dem invertierten Ausgangsanschluss QB des zweiten D-Typ Flip-Flops 152 verbunden ist, und einen zweiten Eingangsanschluss an den ein zweites Bit CON_PH<1> des Phasensteuersignals angeschlossen ist. Das dritte D-Typ Flip-Flop 153 hat einen Taktanschluss CK an den ein Ausgangssignal des zweiten Exclusive-OR-Gate 156 angeschlossen ist, und ein Reset-Riegelanschluss RB an den das horizontale Sync-Signal HSYNC angeschlossen ist. Ein Eingangsanschluss D und ein invertierter Ausgangsanschluss QB des dritten D-Typ Flip-Flops 153 sind elektrisch verbunden. Das dritte Exclusive-OR-Gate 157 hat einen ersten Eingangsanschluss der mit dem invertierten Ausgangsanschluss QB des dritten D-Typ Flip-Flops 153 verbunden ist, und einen zweiten Eingangsanschluss an den ein drittes Bit CON_PH<2> des Phasensteuersignals angeschlossen ist. Das vierte D-Typ Flip-Flop 154 hat einen Taktanschluss CK an den ein Ausgangssignal des dritten Exclusive-OR-Gate 157 angeschlossen ist, und ein Reset-Riegelanschluss RB an den das horizontale Sync-Signal HSYNC angeschlossen ist. Ein Eingangsanschluss D und ein invertierter Ausgangsanschluss QB des vierten D-Typ Flip-Flops 154 sind elektrisch verbunden. Das vierte Exclusive-OR-Gate 158 hat einen ersten Eingangsanschluss der mit dem invertierten Ausgangsanschluss QB des vierten D-Typ Flip-Flops 154 verbunden ist, einen zweiten Eingangsanschluss an den ein viertes Bit CON_PH<3> des Phasensteuersignals angeschlossen ist, und einen Ausgangsanschluss von dem das Pixeltaktsignal PCLK ausgegeben wird.
5 zeigt ein Diagramm das ein Beispiel eines Prozesses zum Synchronisieren eines Multi-Phasenschwingungssignals das von der PLL-Schaltung aus 1 ausgegeben wird mit dem horizontalen Sync-Signal.
Bezugnehmend auf 5 können die Bits des Multi-Phasenschwingungssignals MOUT1 fortlaufende Werte eines logischen Levels „1” oder „0” aufweisen. Das Multi-Phasenschwingungssignal MOUT1 kann mit dem horizontalen Sync-Signal HSYNC durch Auswählen eines Bits aus der Anzahl der Bits des Multi-Phasenschwingungssignals MOUT1 mit einer Phase die am Nächsten an einer steigenden Flanke des horizontalen Sync-Signals HSYNC liegt synchronisiert werden. Gemäß der beispielhaften Ausführungsform aus 5 kann MOUT1<0> bis MOUT1<8> aus der Anzahl der Bits des Multi-Phasensteuersignals MOUT1 einen Wert „1” und MOUT1<9> bis MOUT1<15> einen Wert von „0” aufweisen, wenn das horizontale Sync-Signal HSYNC abgetastet wird. Das heißt, wie in 5 gezeigt, zu einem Zeitpunkt an dem das horizontale Sync-Signal HSYNC von low zu high wechselt, MOUT1<0> bis MOUT1<8> einen Wert von „1” und MOUT1<9> bis MOUT1<15> einen Wert von „0” aufweisen. Die steigende Flanke von MOUT1<9> ist am Nächsten zu der steigenden Flanke des horizontalen Sync-Signals HSYNC. Das heißt in 5 ist ein Zeitunterschied A größer als ein Zeitunterschied B. Deshalb kann MOUT1<9> das erste Schwingungssignal MOUT2 sein, das von der Phasensynchronisierungsschaltung 130 ausgegeben wird.
6 zeigt ein vereinfachtes Schaltungsdiagramm der Verzögerungssteuerschaltung aus 4. Die vereinfachte Verzögerungssteuerschaltung 150a entspricht dem Schaltungsdiagramm aus 4 wobei die Exclusive-OR-(XOR)-Gates in 4 weggelassen wurden. 7 zeigt ein Taktdiagramm eines Beispiels für den Betrieb einer Verzögerungssteuerschaltung nach 6.
In Bezugnahme auf die vereinfachte Verzögerungsschaltung 150a, kann ein Eingangssignal an einen Taktanschluss CK angelegt werden, wenn ein Eingangsanschluss D und ein invertierter Ausgangsanschluss QB eines D-Typ Flip-Flops elektrisch miteinander verbunden sind, und ein Ausgangssignal wird von dem invertierten Ausgangsanschluss QB ausgegeben, dann teilt das D-Typ Flip-Flop die Frequenz des Eingangssignals durch zwei.
Beispielsweise wenn das horizontale Sync-Signal HSYNC aktiviert ist, haben alle Ausgangsspannungen V1 bis V4 des D-Typ Flip-Flops 151 bis 154 die logischen Levels „1”. Wenn das erste Schwingungssignal MOUT2 4 GHz hat, kann die Ausgangsspannung V1 des ersten D-Typ Flip-Flops 151 eine Frequenz von 2 GHz haben, die Ausgangsspannung V2 des zweiten D-Typ Flip-Flops 152 kann eine Frequenz von 1 GHz haben, die Ausgangsspannung V3 des dritten D-Typ Flip-Flops 153 kann eine Frequenz von 500 MHz haben und die Ausgangsspannung V4 des vierten D-Typ Flip-Flops 154 kann eine Frequenz von 250 MHz aufweisen. Das heißt, die Frequenz des Pixeltaktsignals PCLK kann 250 MHz aufweisen.
Bezugnehmend auf 7 sind Beispiele der Bits für V4, V3, V2 und V1 dargestellt und können Werte von 1111₍₂₎ bei t1, Werte von 1110₍₂₎ bei t2, Werte von 1000₍₂₎ bei t3, und Werte von 0000₍₂₎ bei t4 sein. Hier bezeichnet ₍₂₎, dass die Zahl mit Basis 2 dargestellt ist; d. h. 1110₍₂₎ bedeutet, dass V4 binär „1”, V3 binär „1”, V2 binär „1” und V1 binär „0” ist.
Wenn zurückgesetzt durch das horizontale Sync-Signal HSYNC, können in der Verzögerungssteuerschaltung 150a aus 6 in der auf die XOR-Gates verzichtet wurde, die Ausgangsspannungen V1 bis V4 der D-Typ Flip-Flops 151 bis 154 auf dem logischen Level „1” zurückgesetzt werden. In der Verzögerungssteuerschaltung 150 aus 4 in der die D-Typ Flip-Flop 151 bis 154 und XOR-Gates 155 bis 158 enthalten sind, kann eine Anfangsbedingung der D-Typ Flip-Flops 151 bis 154 gesetzt werden. Beispielsweise können Anfangswerte der Ausgangsspannungen V1 bis V4 der D-Typ Flip-Flops 151 bis 154 entsprechend der Werte der Bits CON_PH<0> bis CON_PH<3> des an die entsprechenden XOR-Gates 155 bis 158 angelegten Phasensteuersignals geändert werden.
Wieder Bezugnehmend auf 4, angenommen, dass die Anfangswerte der Ausgangsspannungen V1 bis V4 des D-Typ Flip-Flops 151 bis 154 Werte von 0110₍₂₎ haben. Die Zeit zum Ändern der Anfangswerte von 0110₍₂₎ auf 0000₍₂₎ kann kürzer sein als die Zeit zum Ändern von 1111₍₂₎ auf 0000₍₂₎. Das heißt, eine Verzögerungszeit zwischen der Erzeugung eines ersten Zyklus eines Pixeltaktsignals und der Erzeugung eines zweiten Zyklus eines Pixeltaktsignals können unterschiedlich sein.
Der in 1 beschriebene Pixeltaktgenerator 100 kann die Anfangswerte der Ausgangsspannungen V1 bis V4 des D-Typ Flip-Flops 151 bis 154 durch Steuern der entsprechenden Bits CON_PH<0> bis CON_PH<3> des an die Verzögerungssteuerschaltung 150 angelegten Phasensteuersignals anpassen. Als solches kann die Verzögerungszeit des Pixeltaktsignals PCLK angepasst werden. Die Phase des Pixeltaktsignals PCLK kann durch Steuern der Bits CON_PH<0> bis CON_PH<3> des an die Verzögerungssteuerschaltung 150 angelegten Phasensteuersignals angepasst werden.
In einem Pixeltaktgenerator gemäß dem Stand der Technik sollte eine Verzögerungsregelschleifenschaltung (DLL) enthalten sein, um eine Verzögerungszeit des Pixeltakt des PCLK anzupassen. Im Gegensatz dazu, steuert in den oben beschriebenen beispielhaften Ausführungsformen der Pixeltaktgenerator 100 die Phase des Pixeltaktsignals PCLK ohne die Verwendung einer DLL-Schaltung.
8 zeigt ein Diagramm, das ein Beispiel eines Prozesses zur Erzeugung eines Pixeltaktsignals unter Verwendung eines Multi-Phasenschwingungssignals gemäß einer beispielhaften Ausführungsform darstellt.
Bezugnehmend auf 8 wird das horizontale Sync-Signal HSYNC basierend auf einem analogen Videosignal erzeugt und eines der Bits des Multi-Phasenschwingungssignals MOUT1 wird unter Verwendung des horizontalen Sync-Signals HSYNC von der PLL-Schaltung 110 ausgewählt. Das Pixeltaktsignal PCLK wird in Antwort auf das ausgewählte Bit des Multi-Phasenschwingungssignals MOUT1 erzeugt. In 8 zeichnet PER_HSY die Periode eines horizontalen Sync-Signals HSYNC, SS bezeichnet ein ausgewähltes Bit eines Multi-Phasenschwingungssignals MOUT1, und 11 bezeichnet Bits des Multi-Phasenschwingungssignals MOUT1. In 8 sind aus Darstellungszwecken 8 Bits der 16 Bits des Multi-Phasenschwingungssignals MOUT1 dargestellt.
9 zeigt ein Diagramm, das einen Phasenwechsel eines Pixeltaktsignals gemäß eines Phasensteuersignals in dem Verzögerungssteuersignal aus 4 darstellt.
Bezugnehmend auf 9 kann die Phase oder die Verzögerungszeit des Ausgangssignals, das das Pixeltaktsignal ist gemäß der Werte des Phasensteuersignals CON_PH geändert werden.
10 zeigt ein Blockdiagramm, das einen Pixeltaktgenerator gemäß einer weiteren Ausführungsform darstellt.
Bezugnehmend auf 10 umfasst der Pixeltaktgenerator 200 eine Phasenregelschleifenschaltung (PLL) 110, eine Frequenz-/Phasenanpassungsschaltung 120 und einen Sync-Slicer 170. Der Sync-Slicer 170 erzeugt ein horizontales Sync-Signal (HSYNC) unter Verwendung eines analogen Videosignals. Der Pixeltaktgenerator 200 aus 10 hat eine ähnliche Struktur wie der Pixeltaktgenerator 100 aus 1 bis auf den Sync-Slicer 170, und arbeitet ähnlich dem aus 1.
11 zeigt ein Ablaufdiagramm, das ein Verfahren zur Erzeugung eines Pixeltakts gemäß einer beispielhaften Ausführungsform darstellt.
Bezugnehmend auf 11 wird ein Multi-Phasenschwingungssignal mit einer zweiten Frequenz von mehreren Gigahertz (GHz) aus einem Schwingungssignal mit einer ersten Frequenz von mehreren zehn Megahertz (MHz) (Schritt S1) erzeugt. Das Multi-Phasenschwingungssignal wird mit einem horizontalen Sync-Signal (HSYNC) synchronisiert, um ein erstes Schwingungssignal (Schritt S2) zu erzeugen. Das erste Schwingungssignal wird Frequenz-geteilt, um ein zweites Schwingungssignal mit einer dritten Frequenz (Schritt S3) zu erzeugen und eine Phase des zweiten Schwingungssignals wird angepasst, um ein Pixeltaktsignal zu erzeugen (Schritt S4).
In dem Verfahren zur Erzeugung eines Pixeltaktsignals aus 11, ist die dritte Frequenz geeignet zum Steuern der Analog/Digital-Wandlung in einem digitalen Fernseher der eine PLL-Schaltung enthält. Außerdem kann das Verfahren zum Anpassen einer Phase des zweiten Schwingungssignals zur Erzeugung des Pixeltaktsignals das Steuern von Bits des Phasensteuersignals enthalten, um Anfangsbedingungen einer Verzögerungssteuerschaltung anzupassen.
12 zeigt ein Blockdiagramm eines digitalen Fernsehers mit einem Pixeltaktgenerator gemäß beispielhafter Ausführungsformen.
Bezugnehmend auf 12 umfasst ein digitaler Fernseher 1000 einen Digitalblock 1100 und einen Analogblock 1200. Der Digitalblock 1100 stimmt ab und demoduliert einen digitalen Übertragungskanal, und separiert das demodulierte Signal in Video/Audio/Daten, und dekodiert die Video/Audio/Daten in einem MPEG-Modus und gibt ein Bildsignal DRGB/DCVBS und ein Tonsignal DRL in analoger Form aus. Der Analogblock 1200 teilt ein analoges Übertragungssignal und ein digitales Übertragungssignal von einem Grund-Wellenhochfrequenzsignal und stimmt ab und demoduliert einen analogen Kanal eines analogen Übertragungssignals, oder demoduliert ein externes Videosignal. Außerdem empfängt der Analogblock 1200 das Bildsignal DRGB/DCVBS und das Tonsignal DRL von dem Digitalblock 1100 und zeigt ein Bildsignal auf dem Bildschirm (CPT) und gibt ein Tonsignal an einen Lautsprecher aus.
Der Digitalblock 1100 kann ein Front-End 1110, eine zentrale Recheneinheit (CPU) 1120 und einen MPEG/GRAPHIC-Prozessor 1130 enthalten. Das Front-End 1110 erfasst einen digitalen Kanal des analogen Übertragungssignals das von dem Analogblock 1200 aufgespalten wurde, demoduliert das erfasste Signal, und gibt das Signal als einen Transportstrom TS aus. Die CPU 1120 führt ein Demultiplexen auf dem Transportstrom TS durch, um den Transportstrom TS in Video/Audio/Daten zu teilen, und empfängt ein Remote-Control-Signal von dem Analogblock 1200 und sendet das Remote-Control-Signal zu dem MPEG/GRAPHIC-Prozessor 1130. In einigen beispielhaften Ausführungsformen verarbeitet die CPU 1120 das Remote-Control-Signal vor dem Aussenden des Remote-Control-Signals zu dem MPEG/GRAPHIC-Prozessor 1130. Der MPEG/GRAPHIC-Prozessor 1130 dekodiert die Video/Audio/Daten in einen MPEG-Modus, und gibt das Bildsignal DRGB/DCVBS und das Tonsignal DRL in analoger Form an den Analogblock 1200 aus. Außerdem verarbeitet der MPEG/GRAPHIC-Prozessor 1130 in einem Nutzerschnittstellenmodus (User-Interface-UI-Modus) das Remote-Control-Signal von dem Analogblock 1200 und gibt das UI durch Laden des UI in das Bildsignal DRGB/DCVBS aus.
Der Analogblock 1200 umfasst einen RF-Splitter 1210, einen Analogtuner 1220, einen Videosignalprozessor 1230, einen Pixeltaktgenerator 1235, einen Microcomputer (MICOM) 1240, einen externen Eingang 1250, einen Tonsignalprozessor 1260 und einen Verstärker 1270.
Der RF-Splitter 1210 teilt das analoge Übertragungssignal und das digitale Übertragungssignal von einem Grund-Wellenhochfrequenzsignal. Der Analogtuner 1220 erfasst einen analogen Kanal des von dem RF-Splitter 1210 abgetrennten analogen Übertragungssignals und demoduliert das erfasste Signal, um ein Bildsignal ACVBS und ein Tonsignal ARL auszugeben. Der externe Eingang 1250 demoduliert ein externes Videosignal, um ein Bildsignal AVCVBS und ein Tonsignal AVRL auszugeben. Der Videosignalprozessor 1230 führt eine Videoverarbeitung auf dem Bildsignal ACVBS des Analogtuners 1220, des Bildsignals AVCVBS des externen Eingangs 1250 und/oder des Bildsignals DRGB/DCVBS das von dem Digitalblock 1100 empfangen wurde, um ein Bild auf dem Bildschirm CPT darzustellen. Der Videosignalprozessor 1230 umfasst einen Analog-Digital(A/D)-Wandler 1232. Der Pixeltaktgenerator 1235 kann gemäß beispielhafter Ausführungsformen den Pixeltaktgenerator enthalten. Der Tonsignalprozessor 1260 verarbeitet Tonsignale gemäß dem Tonsignal ARL des Analogtuners 1220, des Tonsignals AVRL der externen Eingangseinheit 1250 und/oder dem Tonsignal DRL, das von dem Digitalblock 1100 empfangen wird. Der Verstärker 1270 verstärkt ein Ausgangssignal des Tonsignalprozessors 1260 und gibt ein Tonsignal an einen Lautsprecher aus. Der Microcomputer (MICOM) 1240 empfängt ein Eingangssignal von einem Remote-Control und gibt ein Remote-Control-Signal für ein UI-Display in einem Digitalempfangsmodus an die CPU 1120 des Digitalblocks 1100 aus und gibt ein Ausgangssignal OSDRGB für das UI an die Videosignalverarbeitungseinheit 1230 in einem Analogempfangsmodus aus.
Oben ist hauptsächlich der in einem Digitalfernseher verwendete Pixeltaktgenerator beschrieben, aber der Pixeltaktgenerator gemäß der beispielhaften Ausführungsformen kann auch in einem Bildsignalverarbeitungssystem, das einen Digitalfernseher enthält, verwendet werden.
Beispielhafte Ausführungsformen des erfindungsgemäßen Konzepts beziehen sich auf einen Pixeltaktgenerator, und/oder ein Fernsehsystem und/oder ein Videosystem mit einem Pixeltaktgenerator.
Der Pixeltaktgenerator gemäß beispielhafter Ausführungsformen erzeugt ein Hochfrequenzsignal unter Verwendung eines Schwingungssignals mit einer Frequenz von mehreren zehn MHz, die größer ist als eine Frequenz des horizontalen Sync-Signals (HSYNC), und passt eine Phase des Hochfrequenzsignals an, um ein Pixeltaktsignal zu erzeugen. Der Pixeltaktgenerator benötigt daher keinen Off-Chip-Kondensator. Außerdem weist der Pixeltaktgenerator gemäß der beispielhaften Ausführungsform eine einfache Schaltungskonfiguration auf, eine geringe Chipgröße, geringen Stromverbrauch und ein geringes Flackerrauschen, da der Pixeltaktgenerator die Phase eines Pixeltaktsignals unter Verwendung einer Frequenz-/Phasenanpassungsschaltung mit D-Typ Flip-Flops und Exlusive-OR-Gates, die mit den D-Typ Flip-Flops verbunden sind, verwendet.
Das vorangegangene ist beispielhaft für beispielhafte Ausführungsformen und soll diese nicht beschränken. Obwohl einige beispielhafte Ausführungsformen beschrieben wurden, ist es für den Fachmann klar, dass viele Modifikationen der beispielhaften Ausführungsformen möglich sind, ohne wesentlich von dem durch die Patentansprüche definierten Schutzbereich abzuweichen.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

KR 10-2013-0104326 [0001]

Claims

Ein Pixeltaktgenerator umfassend: eine Phasenregelkreis-(PLL)-Schaltung (110), geeignet um aus einem Schwingungssignal (SIN_OSC) mit einer ersten Frequenz ein Multi-Phasenschwingungssignal (MOUT1) mit einer zweiten Frequenz zu erzeugen; und einer Frequenz/Phasenanpassungsschaltung (120), geeignet um das Multi-Phasenschwingungssignal (MOUT1) mit einem horizontalen Syncsignal (HSYNC) zu synchronisieren, um ein erstes Schwingungssignal (MOUT2) zu erzeugen, das erste Schwingungssignal (MOUT2) frequenz-zu-teilen, um ein zweites Schwingungssignal zu erzeugen und die Phase des zweiten Schwingungssignals anzupassen, um das Pixeltaktsignal (PCLK) zu erzeugen.
Pixeltaktgenerator nach Anspruch 1, wobei das zweite Schwingungssignal eine dritte Frequenz aufweist, und die dritte Frequenz einer Frequenz entspricht, die geeignet ist, um eine Analog/Digital-Wandlung in einem Digitalfernseher mit der PLL-Schaltung (110) zu steuern.
Pixeltaktgenerator nach Anspruch 1 oder 2, wobei die dritte Frequenz in einem Bereich von etwa 10 MHz bis etwa 200 MHz liegt.
Pixeltaktgenerator nach einem der Ansprüche 1 bis 3, wobei die Frequenz/Phasenanpassungsschaltung umfasst: eine Phasensynchronisierungsschaltung (130) geeignet, um das Multi-Phasenschwingungssignal (MOUT1) mit dem horizontalen Syncsignal (HSYNC) zu synchronisieren, um das erste Schwingungssignal (MOUT2) zu erzeugen; und eine Verzögerungssteuerschaltung (150; 150a) geeignet, um das erste Schwingungssignal (MOUT2) frequenz-zu-teilen, um das zweite Schwingungssignal zu erzeugen, und die Phase des zweiten Schwingungssignals anzupassen, um das Pixeltaktsignal (PCLK) zu erzeugen.
Pixeltaktgenerator nach Anspruch 4, wobei ein Bit aus einer Vielzahl von Bits des Multi-Phasenschwingungssignals (MOUT1) mit einer Phase, die am nächsten zu dem horizontalen Syncsignal (HSYNC) liegt, ausgewählt wird, um das Multi-Phasenschwingungssignal (MOUT1) mit dem horizontalen Syncsignal (HSYNC) zu synchronisieren.
Pixeltaktgenerator nach Anspruch 4, wobei das Multi-Phasenschwingungssignal (MOUT1) eine Vielzahl an Bitsignalen umfasst, und die Phasensynchronisierungsschaltung (130) umfasst: ein D-Typ Flip-Flop (132), geeignet um das Multiphasenschwingungssignal (MOUT1) in Antwort auf das horizontale Syncsignal (HSYNC) abzutasten; einen Decoder (134), geeignet um ein Ausgangssignal des D-Typ Flip-Flops (132) zu decodieren und einen Multiplexer (136), geeignet um ein Bitsignal aus der Vielzahl an Bitsignalen, die von dem Decoder (134) ausgegeben werden, auszuwählen, um das erste Schwingungssignal (MOUT2) zu erzeugen.
Pixeltaktgenerator nach Anspruch 4, wobei die Verzögerungssteuerschaltung (150) eine Vielzahl an Einheitsverzögerungssteuerschaltungen aufweist, die kaskadenförmig miteinander verbunden sind, wobei jede der Einheitsverzögerungssteuerschaltungen umfasst: ein D-Typ Flip-Flop (151 bis 154) mit einem Taktanschluss (CK), an dem ein Eingangssignal angelegt ist und einen Reset-Riegelanschluss (RB), an den das horizontale Syncsignal (HSYNC) angelegt ist, wobei ein Eingangsanschluss (D) und ein invertierter Ausgangsanschluss (QB) des D-Typ Flip-Flops (151 bis 154) elektrisch miteinander verbunden sind; und einem Exklusiv-OR-Gate (155–158) mit einem ersten Eingangsanschluss der elektrisch mit dem invertierten Ausgangsanschluss (QB) des D-Typ Flip-Flops (151 bis 154) verbunden ist, einem zweiten Eingangsanschluss, an dem ein Bit des Phasensteuersignals (CON_PH<0>–CON_PH<3>) angelegt ist, und einen Ausgangsanschluss, von dem ein Ausgangssignal der Einheitsverzögerungssteuerschaltung erzeugt wird.
Pixeltaktgenerator nach Anspruch 7, wobei jede Einheitsverzögerungssteuerschaltung geeignet ist, um das Eingangssignal der Einheitsverzögerungssteuerschaltung durch zwei frequenz-zu-teilen, um das Ausgangssignal der Einheitsverzögerungssteuerschaltung zu erzeugen.
Pixeltaktgenerator nach Anspruch 7, wobei alle der Einheitsverzögerungssteuerschaltungen geeignet sind, um das Ausgangssignal mit einem logischem Level ”1” auszugeben, wenn das horizontale Syncsignal (HSYNC) aktiviert ist.
Pixeltaktgenerator nach Anspruch 4, wobei die Verzögerungssteuerschaltung (150) umfasst: ein erstes D-Typ Flip-Flop (151) mit einem Taktsignalanschluss (CK) an den das erste Steuerungssignal (MOUT2) angelegt ist und einem Reset-Riegelanschluss (RB), an dem das horizontale Syncsignal (HSYNC) angelegt ist, wobei ein Eingangsanschluss (D) und ein invertierter Ausgangsanschluss (QB) des ersten D-Typ Flip-Flops (151) elektrisch miteinander verbunden sind; ein erstes exklusives OR-Gate (155) mit einem ersten Eingangsanschluss der mit dem invertierten Ausgangsanschluss (QB) des ersten D-Typs Flip-Flops (151) verbunden ist und einen zweiten Eingangsanschluss, an dem ein erstes Bit eines Phasensteuersignals (CON_PH<0>) angelegt ist; einem zweiten D-Typ Flip-Flop (152) mit einem Taktanschluss (CK), an den ein Ausgangssignal des ersten Exklusiv-OR-Gates (145) angelegt ist, und einem Reset-Riegelanschluss (RB), an dem das horizontale Syncsignal (HSYNC) angelegt ist, wobei ein Eingangsanschluss (D) und ein invertierter Ausganganschluss (QB) des zweiten D-Typ Flip-Flops (152) elektrisch miteinander verbunden sind; einem zweiten Exklusiv-OR-Gate (156) mit einem ersten Eingangsanschluss verbunden mit dem invertierten Ausgangsanschluss (QB) des zweiten D-Typ Flip-Flops (152) und einem zweiten Eingangsanschluss, an den ein zweites Bit des Phasensteuersignals (CON_PH<1>) angelegt ist; ein drittes D-Typ Flip-Flop (153) mit einem Taktanschluss (CK), an den ein Ausgangssignal des zweiten Exklusiv-OR-Gates (156) angelegt ist und einem Reset-Riegelanschluss (RB), an den ein horizontales Syncsignal (HSYNC) angelegt ist, wobei ein Eingangsanschluss (D) und ein invertierter Ausgangsanschluss (QB) des dritten D-Typ Flip-Flops (153) elektrisch miteinander verbunden sind; ein drittes exklusive OR-Gate mit einem ersten Eingangsanschluss verbunden mit dem invertierten Ausgangsanschluss (QB) des dritten D-Typ Flip-Flops (153) und einem zweiten Eingangsanschluss, an den ein drittes Bit des Phasensteuersignals (CON_PH_<2>) angelegt ist; ein viertes D-Typ Flip-Flop (154) mit einem Taktanschluss (CK), an den ein Ausgangssignal des dritten Exklusiv-OR-Gate (157) angelegt ist, und mit einem Reset-Riegelanschluss (RB), an den ein horizontales Syncsignal (HSYNC) angelegt ist, wobei ein Eingangsanschluss (D) und ein invertierter Ausgangsanschluss (QB) des vierten D-Typ Flip-Flops (154) elektrisch miteinander verbunden sind; und einem vierten Exklusiv-OR-Gate (158) mit einem ersten Eingangsanschluss der mit dem invertierten Ausgangsanschluss (QB) des vierten D-Typ Flip-Flops (154) verbunden ist, einem zweiten Eingangsanschluss, an den ein viertes Bit des Phasensteuersignals (CON_PH<3>) angelegt ist, und einem Ausgangsanschluss, von dem das Pixeltaktsignal (PCLK) ausgegeben wird.
Pixeltaktgenerator nach einem der Ansprüche 1 bis 10, wobei die PLL-Schaltung (110) keinen Off-Chip-Kondensator enthält.
Pixeltaktgenerator gemäß einem der Ansprüche 1 bis 11, weiterhin aufweisend: einen Syncslicer (170), geeignet um das horizontale Syncsignal (HSYNC) unter Verwendung eines analogen Videosignals zu erzeugen.
Pixeltaktgenerator gemäß einem der Ansprüche 1 bis 12, wobei die erste Frequenz mehreren zehn MHz entspricht, und die zweite Frequenz mehrere GHz beträgt.
Pixeltaktgenerator gemäß Anspruch 4, wobei ein Phasensteuersignal (CON_PH) von der Verzögerungssteuerschaltung (150) empfangen wird und Bits des Phasensteuersignals (CON_PH<0> bis CON_PH<3>) angelegt werden, um eine Anfangsbedingung der Verzögerungssteuerschaltung (150) einzustellen.
Pixeltaktgenerator gemäß Anspruch 14, wobei die Zeit zwischen einem ersten Zyklus und einem zweiten Zyklus des Pixeltaktsignals (PCLK) gemäß einer Anfangsbedingung der Verzögerungssteuerschaltung (150) geändert wird.
Pixeltaktgenerator gemäß Anspruch 4, wobei ein Phasensteuersignal (CON_PH) von der Verzögerungssteuerschaltung empfangen wird und Bits des Phasensteuersignals (CON_PH<0> bis CON_PH<3> angelegt werden, um eine Verzögerungszeit des Pixeltaktsignals (PCLK) einzustellen.
Pixeltaktgenerator gemäß Anspruche 4, wobei ein Phasensteuersignal (CON_PH) von der Verzögerungssteuerschaltung (150) empfangen wird, und Bits des Phasensteuersignals (CON_PH<0> bis CON_PH<3>) angelegt werden, um eine Phase des Pixeltaktsignals (PCLK) einzustellen.
Pixeltaktgenerator gemäß Anspruch 4, wobei die PLL-Schaltung eine große Bandbreite aufweist.
Ein Digitalfernseher umfassend: einen Pixeltaktgenerator (100; 200) gemäß einem der Ansprüche 1 bis 18; und einen Videosignalprozessor (1230), geeignet um in Antwort auf das Pixeltaktsignal (PCLK) eine Analog/Digital(A/D)-Umwandlung und eine Frequenzumwandlung an einem Bildsignal durchzuführen.
Ein Verfahren zum Erzeugen eines Pixeltaktsignals (PCLK), das verwendet wird, um ein Videosignal auf einem Bildschirm (CPT) auszugeben, umfassend: Erzeugen eines Multi-Phasenschwingungssignals (MOUT1) mit einer zweiten Frequenz mehrerer GHz aus einem Schwingungssignal (SIN_OSC) mit einer ersten Frequenz mehrerer zehn MHz; Synchronisieren des Multi-Phasenschwingungssignals (MOUT1) mit einem horizontalen Syncsignal (HSYNC), um ein erstes Schwingungssignal (MOUT2) zu erzeugen; Frequenz-Teilen des ersten Schwingungssignals (MOUT2), um ein zweites Schwingungssignal zu erzeugen; und Anpassen einer Phase des zweiten Schwingungssignals um das Pixeltaktsignal (PCLK) zu erzeugen.
Verfahren nach Anspruch 20, wobei das zweite Schwingungssignal eine dritte Frequenz aufweist, und diese dritte Frequenz einer Frequenz entspricht, die geeignet ist, um die Analog/Digital-Wandlung in einem Digitalfernseher der eine PLL-Schaltung (110) enthält zu steuern.
Verfahren nach Anspruch 20, wobei das Anpassen der Phase des zweiten Schwingungssignals zur Erzeugung des Pixeltaktsignals (PCLK) umfasst: Empfangen eines Phasensteuersignals (CON_PH), und Anlegen der Bits des Phasensteuersignals (CON_PH<0> bis CON_PH<3>), um eine Anfangsbedingung der Verzögerungssteuerschaltung (150) einzustellen.