DE102014019632A1 - Verfahren zum Verkapseln und Zertrennen von halbleiterbauelementen und Strukturen davon - Google Patents

Verfahren zum Verkapseln und Zertrennen von halbleiterbauelementen und Strukturen davon Download PDF

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Abstract

Es werden Verfahren zum Verkapseln und Zertrennen von Halbleiterbauelementen und verkapselte Halbleiterbauelemente offenbart. In einigen Ausführungsformen enthält ein Verfahren zum Verkapseln und Zertrennen von Halbleiterbauelementen einen ersten Trennprozess, der an einem Wafer ausgeführt wird, um eine Nut zu bilden, die durch eine Passivierungsschicht und eine Interconnect-Struktur auf einer Skribierlinienregion und einen Abschnitt eines Halbleitersubstrats auf der Skribierlinienregion verläuft. Als Nächstes wird eine Vergussmassenschicht auf einer Vorderseite des Wafers gebildet, um die Nut auszufüllen. Nach dem Ausführen eines Schleifprozesses auf einer Rückseite des Wafers, um das Halbleitersubstrat zu dünnen, wird ein zweiter Trennprozess an dem Wafer ausgeführt, um die einzelnen Chips zu trennen. Der zweite Trennprozess durchschneidet die Vergussmassenschicht in der Nut und das Halbleitersubstrat unter der Nut.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung mit der Seriennummer 61/931,425, eingereicht am 24. Januar 2014, mit dem Titel „Dicing in Two Mask Wafer Level Die Scale Package”, die hiermit durch Bezugnahme in den vorliegenden Text aufgenommen wird.
  • HINTERGRUND
  • Moderne integrierte Schaltkreise bestehen aus buchstäblich Millionen aktiven Bauelementen, wie zum Beispiel Transistoren und Kondensatoren. Diese Bauelemente sind zunächst voneinander isoliert, werden aber später zu funktionalen Schaltkreisen miteinander verbunden. Typische Interconnect-Strukturen enthalten seitliche Interconnect-Verbindungen, wie zum Beispiel Metallleitungen (Verdrahtungen) und vertikale Interconnect-Verbindungen, wie zum Beispiel Durchkontakte und Kontakte. Interconnect-Verbindungen bestimmen in zunehmendem Maße die Grenzen für die Leistung und die Dichte moderner integrierter Schaltkreise. Auf den Interconnect-Strukturen werden Bondinseln ausgebildet und auf der Oberfläche des jeweiligen Chips frei gelegt. Elektrische Verbindungen werden durch Bondinseln hergestellt, um den Chip mit einem Package-Substrat oder einem anderen Chip zu verbinden. Bondinseln können zur Drahtbondung oder Flipchip-Bondung verwendet werden. Beim Flipchip-Packaging werden Kontakthöcker verwendet, um einen elektrischen Kontakt zwischen den Eingang/Ausgang(E/A)-Kontaktinseln des Chips und dem Substrat oder dem Leiterrahmen des Package herzustellen. Strukturell bezieht sich eine Kontakthöckerstruktur gewöhnlich auf einen Kontakthöcker und eine „Under-Bump-Metallurgy” (UBM), die sich zwischen dem Kontakthöcker und einer E/A-Kontaktinsel befindet. „Wafer Level Die Scale Packaging” (WLCSP) wird derzeit weithin wegen seiner geringen Kosten und relativ einfachen Prozesse verwendet, und in der WLCSP-Technologie wird ein Nagelkopfanordnungs- oder Nagelkopfauftropfprozess verwendet.
  • Halbleiterbauelemente werden in einer Vielzahl verschiedener elektronischer Anwendungen verwendet, wie zum Beispiel Personalcomputer, Mobiltelefone, Digitalkameras und andere elektronische Ausrüstungen. Halbleiterbauelemente fertigt man in der Regel durch sequenzielles Abscheiden isolierender oder dielektrischer Schichten, leitfähiger Schichten und halbleitender Schichten aus Material über einem Halbleitersubstrat und Strukturieren der verschiedenen Materialschichten mittels Lithografie, um Schaltkreiskomponenten und -elemente darauf zu bilden. Dutzende oder Hunderte integrierter Schaltkreise werden auf einem einzelnen Halbleiterwafer hergestellt. Die einzelnen Chips werden in der Regel durch Sägen der integrierten Schaltkreise entlang einer Skribierlinie vereinzelt. Die einzelnen Chips werden dann separat beispielsweise in Mehrchip-Modulen oder in anderen Arten von Packages verkapselt.
  • Die Halbleiterindustrie verbessert ständig die Integrationsdichte verschiedener elektronischer Komponenten (zum Beispiel Transistoren, Dioden, Widerstände, Kondensatoren usw.) durch unablässige Reduzierungen der kleinsten Strukturelementgröße, wodurch mehr Komponenten auf einer bestimmten Fläche integriert werden können. Diese kleineren elektronischen Komponenten, wie zum Beispiel integrierte Schaltkreis-Chips, erfordern auch kleinere Packages, die in einigen Anwendungen weniger Fläche benötigen als Packages in der Vergangenheit. Wafer Level Die Scale-Packages (WLCSP) sind eine Art von kleineren Packaging-Bauelementen für Halbleiterbauelemente, wobei Chips verkapselt werden, während sie noch Wafer-Form haben, und dann vereinzelt werden.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie zusammen mit dem begleitenden Figuren gelesen werden. Es ist anzumerken, dass, gemäß der gängigen Praxis in der Industrie, verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Merkmale können vielmehr beliebig vergrößert oder verkleinert werden, um die Besprechung zu verdeutlichen.
  • 1 ist eine Draufsicht eines Halbleiterwafers gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • 2 bis 5 sind Querschnittansichten entlang der in 1 gezeigten Linie A-A zum Veranschaulichen eines Verfahrens zum Verkapseln und Zertrennen eines Halbleiterbauelements auf verschiedenen Stufen gemäß einigen Ausführungsformen.
  • 6 bis 7 sind optische Mikrografien eines Abschnitts eines verkapselten Halbleiterbauelements gemäß einigen Ausführungsformen.
  • 8 ist ein Flussdiagramm eines Verfahrens zum Verkapseln und Zertrennen eines Halbleiterbauelements gemäß einigen Ausführungsformen.
  • 9 bis 11 sind Querschnittansichten, die ein Verfahren zum Verkapseln und Zertrennen eines Halbleiterbauelements auf verschiedenen Stufen gemäß einigen Ausführungsformen veranschaulichen.
  • 12 bis 13 sind Querschnittansichten, die ein Verfahren zum Verkapseln und Zertrennen eines Halbleiterbauelements auf verschiedenen Stufen gemäß einigen Ausführungsformen veranschaulichen.
  • 14 bis 15 sind Querschnittansichten, die ein Verfahren zum Verkapseln und Zertrennen eines Halbleiterbauelements auf verschiedenen Stufen gemäß einigen Ausführungsformen veranschaulichen.
  • 16 bis 17 sind Querschnittansichten, die ein Verfahren zum Verkapseln und Zertrennen eines Halbleiterbauelements auf verschiedenen Stufen gemäß einigen Ausführungsformen veranschaulichen.
  • 18 zeigt Bilder von Seitenwänden eines Halbleiterbauelements nach dem in 17 gezeigten Verkapselungs- und Zertrennungsprozess gemäß einigen Ausführungsformen.
  • 19 ist ein Flussdiagramm eines Verfahrens zum Verkapseln und Zertrennen eines Halbleiterbauelements gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des hier besprochenen Gegenstands der Erfindung bereit. Konkrete Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind natürlich lediglich Beispiele, und sie sollen nicht einschränkend sein. Zum Beispiel kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Merkmale in direktem Kontakt ausgebildet werden, und können auch Ausführungsformen enthalten, bei denen weitere Merkmale zwischen den ersten und zweiten Merkmalen ausgebildet sein können, so dass die ersten und zweiten Merkmale möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugszahlen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und sieht nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen vor.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb”, „unter”, „unterer”, „oberhalb”, „oberer” und dergleichen im vorliegenden Text zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen verschiedene Ausrichtungen des Bauelements im Gebrauch oder Betrieb neben der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann auch anders ausgerichtet sein (um 90 Grad gedreht, oder sonstige Ausrichtungen), und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können ebenfalls entsprechend interpretiert werden.
  • Ausführungsformen der vorliegenden Offenbarung stellen neuartige Verfahren zum Verkapseln und Zertrennen von Halbleiterbauelementen und Strukturen davon bereit, wobei ein Laser verwendet wird, um mindestens einen Abschnitt eines Chips zu zertrennen. In einigen Ausführungsformen wird ein über dem Chip angeordnetes Verkapselungsmaterial ebenfalls unter Verwendung des Lasers zerteilt. Der neuartige Laserzertrennungsprozess führt dazu, dass nur noch sehr wenige oder gar keine Risse und Materialtrümmmer entstehen, und vermeidet Ablösen und Delaminierung von Materialschichten des Chips.
  • Wir wenden uns zuerst 1 zu, wo eine Draufsicht eines Halbleiterwafers 100, auf dem mehrere integrierte Schaltkreis-Chips 10A und 10B ausgebildet sind, gemäß einigen Ausführungsformen der vorliegenden Offenbarung gezeigt ist. Auf dem Halbleiterwafer 100 sind eine Gruppierung von Chips 10A und 10B durch zwei Sätze von sich überschneidenden Skribierlinienregionen 12 voneinander getrennt. Ein Satz Skribierlinienregionen 12 erstreckt sich entlang einer ersten Richtung, und ein weiterer Satz Skribierlinienregionen 12 erstreckt sich entlang einer zweiten Richtung senkrecht zur ersten Richtung. Gemäß einer Ausführungsform haben die Chips 10A und 10B eine im Wesentlichen identische Struktur.
  • 2 bis 5 sind Querschnittansichten entlang der in 1 gezeigten Linie A-A zum Veranschaulichen eines Verfahrens zum Verkapseln und Zertrennen eines Halbleiterbauelements auf verschiedenen Stufen gemäß einigen Ausführungsformen.
  • Wir wenden uns 2 zu. Die Querschnittsansicht veranschaulicht den ersten Chip 10A, der auf einer ersten Chip-Region I ausgebildet ist, und den zweiten Chip 10B, der auf einer zweiten Chip-Region II ausgebildet ist, und die Chip-Regionen I und II sind durch die Skribierlinienregionen 12 getrennt. Bei der Herstellung eines jeden Chips 10A und 10B auf den Chip-Regionen I und II werden Halbleiterprozesse auf einem Halbleitersubstrat 14 ausgeführt, um elektrische Schaltungsaufbauten 16, eine Interconnect-Struktur 18, Kontaktinseln 20, eine Passivierungsschicht 22, eine Schutzschicht 24, Nach-Passivierungs-Interconnect(PPI)-Strukturen 26 und Kontakthöcker 28 zu bilden. In mindestens einer Ausführungsform werden die Interconnect-Struktur 18 und die Schichten 20 und 22 auch so ausgebildet, dass sie sich auf die Skribierlinienregionen 12 erstrecken.
  • Das Halbleitersubstrat 14 kann zum Beispiel Volumensilizium, dotiert oder undotiert, oder eine aktive Schicht eines Halbleiter-auf-Isolator(SOI)-Substrats enthalten. Andere Substrate, wie zum Beispiel ein mehrschichtiges oder ein Verlaufssubstrat, können ebenfalls verwendet werden. Die elektrischen Schaltungsaufbauten 16, die in dem Halbleitersubstrat 14 ausgebildet sind, können eine beliebige Art von Schaltungen sein, die für eine bestimmte Anwendung geeignet sind. In einigen Ausführungsformen enthalten die elektrischen Schaltungen 16 elektrische Bauelemente, die eine oder mehrere dielektrische Schichten über den elektrischen Bauelementen aufweisen. Metallschichten können zwischen dielektrischen Schichten ausgebildet sein, um elektrische Signale zwischen den elektrischen Bauelementen zu routen. Elektrische Bauelemente können ebenfalls in einer oder mehreren dielektrischen Schichten ausgebildet sein. Zum Beispiel können die elektrischen Schaltungen verschiedene N-Typ-Metalloxidhalbleiter(NMOS)- und/oder P-Typ-Metalloxidhalbleiter(PMOS)-Bauelemente enthalten, wie zum Beispiel Transistoren, Kondensatoren, Widerstände, Dioden, Fotodioden, Sicherungen und dergleichen, die miteinander verbunden sind, um eine oder mehrere Funktionen auszuführen. Die Funktionen können Speicherstrukturen, Verarbeitungsstrukturen, Sensoren, Verstärker, Energieverteilung, Eingabe/Ausgabe-Schaltungen oder dergleichen enthalten. Die obigen Beispiele dienen allein veranschaulichenden Zwecken, um Anwendungen einiger veranschaulichender Ausführungsformen näher zu erläutern. Für eine bestimmte Anwendung können nach Bedarf auch andere Schaltungen verwendet werden.
  • Die Interconnect-Struktur 18 enthält mehrere dielektrische Schichten 18L und Metallleitungen 18M und/oder Metall-Durchkontakte 18V, die in den dielektrischen Schichten 18L ausgebildet sind, um eine elektrische Verbindung zu den Schaltungen 16 bereitzustellen, die in dem Halbleitersubstrat 14 ausgebildet sind. Die dielektrische Schicht 18L kann zum Beispiel aus einem dielektrischen Material mit niedriger Dielektrizitätskonstante (niedrigem k-Wert), wie zum Beispiel Phosphosilikatglas (PSG), Borphosphosilikatglas (BPSG), fluoriertes Silikatglas (FSG), SiOxCy, Aufschleuder-Glas, Aufschleuder-Polymere, Siliziumkohlenstoffmaterial, Verbindungen davon, Verbundwerkstoffe davon, Kombinationen davon oder dergleichen, durch jedes geeignete Verfahren, wie zum Beispiel Aufschleudern, chemische Aufdampfung (CVD) und/oder Plasma-verstärkte CVD (PECVD) gebildet werden. In einigen Ausführungsformen können Metallleitungen und/oder Durchkontakte (nicht gezeigt) im Inneren der dielektrischen Schicht 16 gebildet werden, um eine elektrische Verbindung zu den elektrischen Schaltungen bereitzustellen, die in dem Halbleitersubstrat 14 ausgebildet sind. In einigen Ausführungsformen wird die oberste dielektrische Schicht aus einem dielektrischen Material gebildet, wie zum Beispiel Siliziumnitrid, Siliziumoxid, undotiertes Silizium Glas und dergleichen.
  • Die Kontaktinseln 20 werden auf der obersten dielektrischen Schicht der Interconnect-Struktur 18 ausgebildet, um die Metallleitungen 18M oder Metall-Durchkontakte 18V im Inneren der dielektrischen Schichten 18L elektrisch zu verbinden. In einigen Ausführungsformen werden die Kontaktinseln 20 aus Aluminium, Aluminium-Kupfer, Aluminiumlegierungen, Kupfer, Kupferlegierungen oder dergleichen gebildet. Eine oder mehrere Passivierungsschichten 24 werden auf der obersten dielektrischen Schicht der Interconnect-Struktur 18 ausgebildet und strukturiert, um Öffnungen zu bilden, die jeweilige Abschnitte der Kontaktinseln 20 frei legen. In einigen Ausführungsformen wird die Passivierungsschicht 22 aus einem dielektrischen Material, wie zum Beispiel undotiertem Silikatglas (USG), Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder einem nicht-porösen Material, durch jedes geeignete Verfahren, wie zum Beispiel CVD, PVD oder dergleichen, gebildet. In einer Ausführungsform wird die Passivierungsschicht 22 ausgebildet, um einen peripheren Abschnitt jeder Kontaktinsel 20 zu bedecken und einen mittigen Abschnitt jeder Kontaktinsel 20 durch die Öffnung in der Passivierungsschicht 22 frei zu legen. Die Schutzschicht 24 wird über der Passivierungsschicht 22 gebildet und strukturiert, um jeweilige Abschnitte der Kontaktinseln 20 frei zu legen. In einigen Ausführungsformen ist die Schutzschicht 24 eine Polymerschicht, die strukturiert wird, um Öffnungen zu bilden, durch die die Kontaktinseln 20 frei gelegt werden. In einigen Ausführungsformen wird die Polymerschicht aus einem Polymermaterial gebildet, wie zum Beispiel einem Epoxid, Polyimid, Benzocyclobuten (BCB), Polybenzoxazol (PBO) oder dergleichen, obgleich auch andere, relativ weiche, oft organische, dielektrische Materialien verwendet werden können. Zu den Ausbildungsverfahren gehören Aufschleudern oder andere Verfahren.
  • Die PPI-Strukturen 26 werden auf der Schutzschicht 24 gebildet und jeweils elektrisch mit den Kontaktinseln 20 durch die Öffnungen in der Schutzschicht 24 verbunden. Die PPI-Strukturen 26 können als Zwischenverbindungsschichten, Stromleitungen, Umverteilungsleitungen (RDL), Induktionsspulen, Kondensatoren oder beliebigen passiven Komponenten fungieren. In einigen Ausführungsformen werden die PPI-Strukturen 26 durch Abscheiden einer Metallisierungsschicht auf der Schutzschicht 24 und Ausfüllen der Öffnungen in der Schutzschicht 24 und anschließendes Strukturieren der Metallisierungsschicht mittels Lithografie- und Ätzprozessen gebildet. Zum Beispiel wird die Metallisierungsschicht aus Kupfer, Aluminium, Kupferlegierungen, Aluminiumlegierungen oder anderen mobilen leitfähigen Materialien mittels Plattierung, chemischer Plattierung, Sputtern, chemischer Aufdampfung mit Fotoresistmaske oder anderer geeigneter Verfahren gebildet. In einer Ausführungsform werden die PPI-Strukturen 26 auf den Chip-Regionen 10I und 10II gebildet, ohne sich zu den Skribierlinienregionen 12 hin zu erstrecken. In einigen Ausführungsformen können sich die PPI-Strukturen 26 gemäß den Schaltungsdesigns und Prozesssteuerungen zu den Skribierlinienregionen 12 erstrecken.
  • Die Kontakthöcker 28 werden auf den PPI-Strukturen 26 gebildet. Der Kontakthöcker 28 kann ein kugelförmiger Kontakthöcker oder ein säulenförmiger Kontakthöcker sein, der aus einem leitfähigen Material gebildet wird, der mindestens eines von Lot, Cu, Ni oder Au enthält. In einer Ausführungsform ist der Kontakthöcker 28 ein Lot-Kontakthöcker, der gebildet wird, indem man eine Lotperle an den PPI-Strukturen 26 anbringt und dann das Lotmaterial thermisch wiederaufschmelzen lässt. In einer Ausführungsform wird der Lot-Kontakthöcker durch Plattieren einer Lotschicht mittels Fotolithografietechnologien mit anschließenden Wiederaufschmelzprozessen gebildet. In einer Ausführungsform hat der Lot-Kontakthöcker einen Durchmesser von mehr als etwa 200 μm. In einigen Ausführungsformen enthält der Lot-Kontakthöcker eine bleifreie Vor-Lötschicht, SnAg oder ein Lotmaterial, das Legierungen von TiN, Blei, Silber, Kupfer, Nickel, Wismut oder Kombinationen davon enthält.
  • Wir wenden uns 3 zu, wo ein erster Trennprozess 29 auf dem Halbleiterwafer 100 ausgeführt wird, um Nuten 30 auf den Skribierlinienregionen 12 zu bilden. In einer Ausführungsform wird der erste Trennprozess 29 auch als ein Vortrennprozess 29 bezeichnet, der Materialien innerhalb der Skribierlinienregionen 12 entfernt, einschließlich Abschnitte der Schutzschicht 24, der Passivierungsschicht 22, der dielektrischen Schichten 18L in der Interconnect-Struktur 18, der Metallleitungen 18M in der Interconnect-Struktur 18 und des Halbleitersubstrats 14, was zur Seitenwänden S24, S22 der Schichten 24, 22 und den Seitenwänden S18 und S14A der Interconnect-Struktur 18 und des Halbleitersubstrats 14 führt. Die Seitenwände S24, S22, S18 und S14A werden durchgehend als ein Seitenwandabschnitt 30S der Nut 30 ausgebildet. Der Vortrennprozess 29 durchdringt nicht das Halbleitersubstrat 14, und der Bodenabschnitt 30b der Nut 30 erreicht eine Tiefe D1 des Halbleitersubstrats 14. In einer Ausführungsform beträgt die Tiefe D1 mindestens etwa 10 μm. Zum Beispiel beträgt D1 etwa 10 μm–15 μm.
  • Gemäß einer Ausführungsform können die Nuten 30 auf dem Wafer 100 durchgängig auf den Skribierlinienregionen 12 ausgebildet werden, dergestalt, dass das planare Layout der Nuten 30 im Wesentlichen den der sich überschneidenden Skribierlinienregionen 12 ähnelt. In einigen Ausführungsformen können die Nuten 30 auf dem Wafer 100 diskontinuierlich in den Skribierlinienregionen 12 ausgebildet und durch eine Distanz voneinander getrennt werden. Der Vortrennprozess 29 kann Laserschneiden, Lasermikrostrahlschneiden, Schrägschneiden, Blattsägen oder dergleichen verwenden. Der Seitenwandabschnitt 30S der Nut 30 kann mit gekrümmten oder vertikalen Seitenwänden gebildet werden, und der Seitenwandabschnitt 30S kann je nach dem im Vortrennprozess 29 verwendeten Schneidverfahren glatte oder raue Flächen haben. In einer Ausführungsform werden die Nuten 30 durch ein Laserschneidenverfahren gebildet, das einen Laserstrahl verwendet, um die Skribierlinienregionen 12 zu bestrahlen, und der Seitenwandabschnitt 30S der Nut 30 ist eine gekrümmte Seitenwand mit einer rauen Oberfläche.
  • Als Nächstes wird, wie in 4 gezeigt, eine Vergussmassenschicht 32 auf die in 3 gezeigte resultierende Struktur aufgebracht, um die PPI-Strukturen 26 und die Schutzschicht 24 zu bedecken und die Nuten 30 auszufüllen, wobei jeder Kontakthöcker 28 teilweise in der Vergussmassenschicht 32 vergraben ist. In einer Ausführungsform enthält jeder Kontakthöcker 28 einen unteren Abschnitt 28L und einen oberen Abschnitt 28U, und die Vergussmassenschicht 32 steht in physischem Kontakt mit einem unteren Abschnitt 28L des Kontakthöckers 28, während der obere Abschnitt 28U des Kontakthöckers 28 frei liegt und von einer Oberseite 32A der Vergussmassenschicht 32 hervorsteht. In einigen Ausführungsformen beträgt die Dicke der Vergussmassenschicht 32 zwischen etwa ¼ bis ¾ der Höhe des Kontakthöckers 28. In einer Ausführungsform wird die Vergussmassenschicht 32 durch Aufbringen einer flüssigen Vergussmasse und Ausführen eines Aushärtungsprozesses zum Aushärten und Verfestigen der flüssigen Vergussmasse gebildet. In einigen Ausführungsformen kann ein Trennfilm oder ein weiches Material auf die flüssige Vergussmasse gelegt werden. Auf den Trennfilm auf der flüssigen Vergussmasse wird Druck ausgeübt, so dass Abschnitte der Kontakthöcker 28 in dem Trennfilm hineingedrückt werden. Des Weiteren kann der auf den Trennfilm ausgeübte Druck etwas von der flüssigen Vergussmasse abwärts drücken. Während der Druck auf den Trennfilm ausgeübt wird und gegen die Kontakthöcker und die flüssige Vergussmasse drückt, kann ein Aushärten ausgeführt werden, um die flüssige Vergussmasse auszuhärten und zu verfestigen. Danach wird der Trennfilm von der Vergussmassenschicht 32 abgelöst. In einigen Ausführungsformen wird nach dem Ausbilden der Vergussmassenschicht 32 ein Plasmareinigungsprozess ausgeführt. Der Plasmareinigungsprozess wird ausgeführt, um sicherzustellen, dass die Kontakthöcker 28 beispielsweise für einen anschließenden Bondungsprozess sauber und frei von Vergussmassenmaterial sind. In einigen Ausführungsformen wird kein Plasmareinigungsprozess ausgeführt.
  • Als Nächstes wird ein Schleifprozess 34 auf der Rückseite des Wafers 100 ausgeführt, um die Dicke des Halbleitersubstrats 14 zu dünnen, und dann wird ein zweiter Trennprozess 36 (auch als ein Chipvereinzelungsprozess 36 bezeichnet) auf den Skribierlinienregionen 12 ausgeführt, um die einzelnen verkapselten Halbleiterbauelemente 200 von dem Wafer 100 zu trennen, wie in 5 gezeigt. In einer Ausführungsform wird der Wafer 100 kopfüber positioniert und an einem Band angebracht, gefolgt vom Ausführen des Schleifprozesses 34 auf der Rückseite des Halbleitersubstrats 14, um die Dicke des Halbleitersubstrats 14 zu dünnen. Der Schleifprozess 34 legt nicht den Boden 30b der Nut 30 frei, und darum hat das gedünnte Substrat 14'' eine Dicke, die größer als die Tiefe D1 der Nut 30 ist. Der Chipvereinzelungsprozess 36 wird dann auf den Skribierlinienregionen 12 ausgeführt, um die Vergussmassenschicht 32 innerhalb der Nuten 30 zu entfernen, um eine Seitenwand 32S zu bilden. Der Chipvereinzelungsprozess 36 wird außerdem ausgeführt, um das gedünnte Substrat 14'' zu entfernen, das unter den Nuten 30 liegt, um eine Seitenwand S14B neben der Rückseite 14b des gedünnten Substrats 14'' zu bilden. In einer Ausführungsform ist die Seitenwand S14B im Wesentlichen auf die Seitenwand 32S ausgerichtet, und die Seitenwand S14B ist physisch mit der Seitenwand S14A neben der Vorderseite 14a des Halbleitersubstrats 14 verbunden, die durch den Vortrennprozess 29 gebildet wird. Ein beispielhaftes einzelnes Package-Bauelement 200 enthält die Vergussmassenschicht 32, die den unteren Abschnitt 28L des Kontakthöckers 28, die Flächen der PPI-Struktur 26 und der Schutzschicht 24 bedeckt, und die Seitenwände S24, S22, S18 und S14A, während die Seitenwand S14B frei liegt. Der Chipvereinzelungsprozess 36 kann einen mechanischen Sägeprozess, einen Lasertrennprozess, einen Lasermikrostrahl-Trennprozess oder dergleichen verwenden. In einer Ausführungsform werden der Wafer 100 und die Vergussmassenschicht 32 vollständig unter Verwendung eines mechanischen Sägeprozesses vereinzelt, zum Beispiel eines Blattsägeprozesses an den Skribierlinienregionen 12 des Wafers 100. Das Blatt schneidet in einigen Ausführungsformen an im Wesentlichen derselben Position, die der Vortrennprozess 29 zuvor zerschnitten hatte.
  • 6 ist eine optische Mikrografie eines Abschnitts eines verkapselten Halbleiterbauelements 200 gemäß einigen Ausführungsformen. Das Halbleitersubstrat 14 hat die Seitenwand S14A, die durch den Vortrennprozess 29 gebildet wurde, und die Seitenwand S14B, die durch den Chipvereinzelungsprozess 36 gebildet wurde. In einer Ausführungsform, wenn ein Lasertrennprozess in dem Vortrennprozess 29 verwendet wird, wird die Seitenwand S14A aus einer gekrümmten Seitenwand mit einer rauen Oberfläche gebildet, zum Beispiel einer Zickzack-Makroschritt-Oberfläche. Gleichermaßen werden die Seitenwände S24, S22 und S18 aus gekrümmten Seitenwänden mit rauen Oberflächen gebildet, wenn ein Lasertrennprozess in dem Vortrennprozess 29 verwendet wird. In einigen Ausführungsformen, wenn ein mechanischer Sägeprozess in dem Chipvereinzelungsprozess 36 verwendet wird, wird die Seitenwand S14B aus einer im Wesentlichen vertikalen Seitenwand mit einer flachen Oberfläche gebildet.
  • 7 ist eine optische Mikrografie eines Abschnitts eines verkapselten Halbleiterbauelements 200 gemäß einigen Ausführungsformen. In einer Ausführungsform des Verwendens eines Lasermikrostrahl-Trennprozesses in dem Vortrennprozess 29 und/oder dem Chipvereinzelungsprozess 36 wird das Laserschneiden mit Wasserstrahl verwendet, und mehrere Wellungen 202 können auf der Siliziumoberfläche der Seitenwand S14B und/oder S14A beobachtet werden. Die Verteilung der Wellungen 202 beträgt etwa 20% bis etwa 95% der Siliziumoberfläche, und die Wellungen 202 können in einigen Ausführungsformen zum Beispiel Belastungskonzentrationen vermeiden. Die mehreren Wellungen 202 haben eine Länge d1, die in einigen Ausführungsformen etwa 30 μm bis etwa 230 μm beträgt. Zum Beispiel beträgt d1 etwa 150 μm.
  • 8 ist ein Flussdiagramm 300 eines Verfahrens zum Verkapseln und Zertrennen eines Halbleiterbauelements gemäß einigen Ausführungsformen. In Schritt 302 wird ein Kontakthöckerbildungsprozess auf einem empfangenen Wafer ausgeführt (siehe auch 1 und 2). In Schritt 304 wird ein erster Trennprozess auf der Wafervorderseite ausgeführt, um Nuten auf den Skribierlinienregionen des Wafers zu bilden (siehe auch 3). Der erste Trennprozess ist ein Vortrennprozess, der einen Lasertrennprozess, einen Lasermikrostrahl-Trennprozess, einen mechanischen Sägeprozess, einen Blattsägeprozess oder dergleichen verwenden kann. In Schritt 306 wird eine Vergussmasse auf der Wafervorderseite gebildet, um die Nuten auszufüllen (siehe auch 4). In Schritt 308 wird ein Schleifprozess auf der Waferrückseite ausgeführt. In Schritt 310 wird ein zweiter Trennprozess ausgeführt, um einzelne verkapselte Halbleiterbauelemente von dem vergossenen Wafer zu trennen (auch siehe 5). Der zweite Trennprozess ist ein Chipvereinzelungsprozess, der einen Lasertrennprozess, einen Lasermikrostrahl-Trennprozess, einen mechanischen Sägeprozess, einen Blattsägeprozess oder dergleichen verwenden kann.
  • Das Verkapselungs- und Zertrennverfahren verwendet den Vortrennprozess mit einer Riefelungsfunktion, die Mikrorisse und ein potenzielles Bruchrisiko vermeiden kann und Risse und Ablösen zwischen dem Chip und dem Vergussmassenmaterial vermeiden kann. Der Ecken-Kontakthöckerschutz wird verstärkt, und Mikrorisse an Seitenwänden werden vermieden, was ein Ablösen unter dem Chip und der Chipgrenzfläche nach Temperaturwechselbeanspruchungen auslösen kann. Das Verkapselungs- und Zertrennverfahren kann die Prozessfenster erweitern und die Zuverlässigkeitsdauer für WLCSPs verlängern. Es wird eine Reduzierung der Wärmeeinflusszonen erreicht, was zu einer Reduzierung der Ausbeuteverluste führt. In einigen Ausführungsformen enthält der Chip auf dem Wafer Materialien mit niedriger Dielektrizitätskonstante, deren Dielektrizitätskonstante kleiner als die von Siliziumdioxid ist; darunter können relativ fragile oder poröses Materialien fallen, die schadens- oder delaminierungsanfällig sind. Vorteilhafterweise können in Ausführungsformen des Verwendens des Lasers zum Ausführen des Vortrennprozesses Schäden an den Materialien mit niedriger Dielektrizitätskonstante während des Vereinzelungsprozess verhindert oder reduziert werden. Der Laser entfernt gleichzeitig die Materialien mit niedriger Dielektrizitätskonstante des Chips und verringert das Entstehen von Wärmeeinflusszonen und Rissen. In einigen Ausführungsformen kann der Laser als ein Riefelungswerkzeug vor einem mechanischen Sägeverfahren für WLCSPs verwendet werden. Das Riefeln des Chips vor dem Abscheiden des Vergussmassenmaterials führt zu einem verbesserten Prozessfenster für Temperaturwechselbeanspruchungstests. Zum Beispiel haben Testergebnisse gezeigt, dass in einigen Ausführungsformen die Prozessfenster von Temperaturwechselbeanspruchungstests um etwa 50% verbessert wurden.
  • 9 bis 11 sind Querschnittansichten, die ein Verfahren zum Verkapseln und Zertrennen eines Halbleiterbauelements auf verschiedenen Stufen gemäß einigen Ausführungsformen veranschaulichen. Sofern nicht anders angegeben, stellen die Bezugszahlen in diesen Ausführungsformen die gleichen Elemente wie in den Ausführungsformen dar, die in den 1–5 veranschaulicht wurden.
  • Mit Bezug auf 9 werden bei der Herstellung eines jeden Chips 10A und 10B auf den Chip-Regionen I und II die Interconnect-Struktur 18 und die Schichten 22 so ausgebildet, dass sie sich zu den Skribierlinienregionen 12 erstrecken, während die PPI-Strukturen 26 und die Schutzschicht 24 nicht auf den Skribierlinienregionen 12 ausgebildet werden. In dem folgenden Vortrennprozess 29, wie in 10 gezeigt, enthalten die entfernten Materialien innerhalb der Skribierlinienregionen 12 Abschnitte der Passivierungsschicht 22, der Interconnect-Struktur 18 und des Halbleitersubstrats 14, um durchgängig Seitenwände S22, S18 und S14A zu bilden, wodurch der Seitenwandabschnitt 30S der Nut 30 entsteht. Darum ist die Seitenwand S24 der Schutzschicht 24 nicht auf die Seitenwand S22 der Passivierungsschicht 22 ausgerichtet.
  • Mit Bezug auf 11 wird nach dem Ausbilden der Vergussmassenschicht 32 auf der in 10 gezeigten resultierenden Struktur der Chipvereinzelungsprozess 36 auf den Skribierlinienregionen 12 ausgeführt, um die einzelnen verkapselten Halbleiterbauelemente 200 von dem Wafer 100 zu trennen. Gemäß einigen Ausführungsformen können vor dem Chipvereinzelungsprozess 36 ein Plasmareinigungsprozess und ein Waferrückseitenschleifprozess ausgeführt werden. In dem verkapselten Halbleiterbauelement 200 bedeckt die Vergussmassenschicht 32 die PPI-Struktur 26 und die Schutzschicht 24 und bedeckt auch die Seitenwände S24, S22, S18 und S14A, während die Seitenwand S14B frei liegt.
  • 12 bis 13 sind Querschnittansichten, die ein Verfahren zum Verkapseln und Zertrennen eines Halbleiterbauelements auf verschiedenen Stufen gemäß einigen Ausführungsformen veranschaulichen. Sofern nicht anders angegeben, stellen die Bezugszahlen in diesen Ausführungsformen die gleichen Elemente wie in den Ausführungsformen dar, die in den 1–5 veranschaulicht wurden.
  • Mit Bezug auf 12 wird der Vortrennprozess 29 auf dem Halbleiterwafer 100 ausgeführt, um Nuten 30 auf den Skribierlinienregionen 12 zu bilden. In einer Ausführungsform ist der Vortrennprozess 29 ein mechanischer Sägeprozess, der das Blatt dafür verwendet, Materialien innerhalb der Skribierlinienregionen 12 zu entfernen, einschließlich Abschnitte der Passivierungsschicht 22, der Interconnect-Struktur 18 und des Halbleitersubstrats 14, um durchgängig Seitenwände S22, S20, S18 und S14A zu bilden, wodurch der Seitenwandabschnitt 30S der Nut 30 entsteht. Der Boden 30b der Nut 30 erreicht eine Tiefe D1 des Halbleitersubstrats 14, ohne das Halbleitersubstrat 14 zu durchdringen. In einer Ausführungsform ist der Seitenwandabschnitt 30S der Nut 30 im Wesentlichen vertikal und hat glatte Oberflächen. In einigen Ausführungsformen ist der Bodenabschnitt 30b der Nut 30 im Wesentlichen planar und hat eine glatte Oberfläche.
  • Mit Bezug auf 13 wird die Vergussmassenschicht 32 auf die in 12 gezeigte Struktur aufgebracht, um die PPI-Strukturen 26 und die Schutzschicht 24 zu bedecken und die Nuten 30 auszufüllen, wobei jeder Kontakthöcker 28 teilweise in der Vergussmassenschicht 32 vergraben ist. In einigen Ausführungsformen wird nach dem Ausbilden der Vergussmassenschicht 32 ein Plasmareinigungsprozess ausgeführt. Nachdem ein Schleifprozess 34 auf der Rückseite des Wafers 100 ausgeführt wurde, wird der Chipvereinzelungsprozess 36 auf den Skribierlinienregionen 12 ausgeführt, um die einzelnen verkapselten Halbleiterbauelemente 200 von dem Wafer 100 zu trennen. Der Chipvereinzelungsprozess 36 entfernt die Vergussmassenschicht 32 innerhalb der Nuten 30, um eine Seitenwand 32S der Vergussmassenschicht 32 zu bilden. Der Chipvereinzelungsprozess 36 entfernt auch das gedünnte Halbleitersubstrat 14 unter den Nuten 30, um eine Seitenwand S14B des gedünnten Halbleitersubstrats 14'' zu bilden. In einer Ausführungsform verwendet der Chipvereinzelungsprozess 36 einen mechanischen Sägeprozess auf den Skribierlinienregionen 12 des Wafers 100, und darum ist die Seitenwandfläche 32S im Wesentlichen auf die Seitenwand S14B ausgerichtet und physisch mit ihr verbunden, und die Seitenwand S14B wird aus einer im Wesentlichen vertikalen Seitenwand mit einer flachen Oberfläche gebildet.
  • 14 bis 15 sind Querschnittansichten, die ein Verfahren zum Verkapseln und Zertrennen eines Halbleiterbauelements auf verschiedenen Stufen gemäß einigen Ausführungsformen veranschaulichen. Sofern nicht anders angegeben, stellen die Bezugszahlen in diesen Ausführungsformen die gleichen Elemente wie in den Ausführungsformen dar, die in den 12–13 veranschaulicht wurden. Das Verfahren zum Verkapseln und Zertrennen eines Halbleiterbauelements wird auf eine gebildete Struktur angewendet, auf der die PPI-Strukturen 26 und die Schutzschicht 24 nicht auf den Skribierlinienregionen 12 ausgebildet sind, und somit ist die Seitenwand S24 der Schutzschicht 24 nicht auf die Seitenwand S22 der Passivierungsschicht 22 ausgerichtet. In einer Ausführungsform des Verwendens des mechanischen Sägeprozesses in dem Vortrennprozess 29 und dem Chipvereinzelungsprozess 36 verläuft der Seitenwandabschnitt 30S der Nut 30 im Wesentlichen vertikal zu der glatten Oberfläche, und die Seitenwand S14B verläuft im Wesentlichen vertikal zu einer flachen Oberfläche. In dem verkapselten Halbleiterbauelement 200 bedeckt die Vergussmassenschicht 32 die PPI-Struktur 26 und die Schutzschicht 24 und bedeckt auch die Seitenwände S24, S22, S18 und S14A, während die Seitenwand S14B frei liegt.
  • 16–17 sind Querschnittansichten, die ein Verfahren zum Verkapseln und Zertrennen eines Halbleiterbauelements auf verschiedenen Stufen gemäß einigen Ausführungsformen veranschaulichen. Sofern nicht anders angegeben, stellen die Bezugszahlen in diesen Ausführungsformen die gleichen Elemente wie in den Ausführungsformen dar, die in den 1–5 veranschaulicht wurden.
  • Mit Bezug auf 16 werden bei der Herstellung eines jeden Chips 10A und 10B auf den Chip-Regionen I und II Halbleiterprozesse auf dem Halbleitersubstrat 14 ausgeführt, um die elektrischen Schaltungsaufbauten 16, die Interconnect-Struktur 18, die Kontaktinseln 20, die Passivierungsschicht 22, die Schutzschicht 24, die PPI-Strukturen 26 und die Kontakthöcker 28 zu bilden. In mindestens einer Ausführungsform werden die Interconnect-Struktur 18 und die Schichten 22 und 24 so ausgebildet, dass sie sich auf die Skribierlinienregionen 12 erstrecken, während die PPI-Strukturen 26 nicht auf den Skribierlinienregionen 12 ausgebildet werden. Die Vergussmassenschicht 32 wird aufgebracht, um die PPI-Strukturen 26, die Schutzschicht 24 und die Passivierungsschicht 22 zu bedecken, wobei jeder Kontakthöcker 28 teilweise in der Vergussmassenschicht 32 vergraben ist. In einigen Ausführungsformen wird nach dem Ausbilden der Vergussmassenschicht 32 ein Plasmareinigungsprozess ausgeführt.
  • Als Nächstes wird, wie in 17 gezeigt, nach dem Ausführen eines Schleifprozesses 34 auf der Rückseite des Wafers 100 ein Chipvereinzelungsprozess 38 auf den Skribierlinienregionen 12 ausgeführt, um die einzelnen verkapselten Halbleiterbauelemente 200 von dem Wafer 100 zu trennen. Der Chipvereinzelungsprozess 38 entfernt die Vergussmassenschicht 32 innerhalb der Skribierlinienregionen 12, um eine Seitenwand 32S der Vergussmassenschicht 32 zu bilden. Der Chipvereinzelungsprozess 38 entfernt auch die Schichten 24, 22 und 18 in den Skribierlinienregionen 12, um die Seitenwände S24, S22 und S18 zu bilden. Der Chipvereinzelungsprozess 38 entfernt auch das Halbleitersubstrat 14 in den Skribierlinienregionen 12, um eine Seitenwand S14C zu bilden. In dem verkapselten Halbleiterbauelement 200 ist die Seitenwand 32S der Vergussmassenschicht 32 im Wesentlichen auf die Seitenwände S24, S22, S18 und S14C ausgerichtet.
  • Der Chipvereinzelungsprozess 38 kann einen mechanischen Sägeprozess, einen Lasertrennprozess, einen Lasermikrostrahl-Trennprozess oder dergleichen verwenden. In einer Ausführungsform werden der Wafer 100 und die Vergussmassenschicht 32 vollständig unter Verwendung eines Lasertrennprozesses zertrennt. Der Lasertrennprozess sendet einen Laserstrahl aus, um einen vollständigen Laserschnitt durch die Materialien in den Skribierregionen 12 auszuführen. In einigen Ausführungsformen verwendet der Lasertrennprozess ein Lasermikrostrahlschneidverfahren.
  • 18 zeigt Bilder von Seitenwänden der Vergussmassenschicht 32 und des Siliziumsubstrats 14 nach dem in 17 gezeigten Verkapselungs- und Zertrennungsprozess gemäß einigen Ausführungsformen. In einer Ausführungsform des Verwendens des Lasertrennprozesses enthalten die Seitenwände 32S und S14C verschiedene Formen, die eine Klippenstruktur zur Folge haben, die Belastungskonzentrationen mit vernachlässigbarer mechanischer Kraft beseitigt. Die Seitenwand 32S der Vergussmassenschicht 32 enthält eine nach innen gerichtete Kurve mit Bezug auf die Seitenwand 32S. Ein Winkel θ der Kurve der Seitenwand 32S beträgt zum Beispiel etwa 10 Grad bis etwa 90 Grad, was in einigen Ausführungsformen vorteilhaft ist, indem Belastungskonzentrationen vermieden werden. In einer Ausführungsform des Verwendens des Lasertrennprozesses mit Wasserstrahltechnik kann man mehrere Wellungen 202 auf der Siliziumoberfläche der Seitenwand S14C nach dem Chipvereinzelungsprozess 38 beobachten. Die Verteilung der mehreren Wellungen 202 beträgt in einigen Ausführungsformen zum Beispiel etwa 20 bis etwa 95 der Siliziumoberfläche. Die mehreren Wellungen 202 haben eine Länge d1, die in einigen Ausführungsformen etwa 30 μm bis etwa 230 μm beträgt. Zum Beispiel beträgt d1 etwa 150 μm.
  • 19 ist ein Flussdiagramm 400 eines Verfahrens zum Verkapseln und Zertrennen eines Halbleiterbauelements gemäß einigen Ausführungsformen. In Schritt 402 wird ein Kontakthöckerbildungsprozess auf einem empfangenen Wafer ausgeführt (siehe auch 16). In Schritt 404 wird eine Vergussmasse auf der Wafervorderseite gebildet (siehe auch 16). In Schritt 406 wird ein Schleifprozess auf der Waferrückseite ausgeführt. In Schritt 408 wird ein Chipvereinzelungsprozess ausgeführt, um einzelne verkapselte Halbleiterbauelemente von dem vergossenen Wafer zu trennen (auch siehe 17).
  • Das Verkapselungs- und Zertrennverfahren verwendet den Lasertrennprozess für einen durchgängigen Schnitt in dem Zertrennungsprozess, um – in einer Querschnittsansicht – aufgrund der unterschiedlichen Form des Entfernens der Vergussmassenschicht 32 und des Halbleitersubstrats 14 eine Klippenstruktur zu bilden, was aufgrund von Unterschieden bei den Materialeigenschaften eintritt. Die Klippenstruktur mindert Schäden an der Chip-Seitenwand, die durch mechanische Sägeblätter entstehen können, und es wird keine Stufenstruktur gebildet, wodurch Schwachpunkte in den Seitenwänden beseitigt werden. Die Klippenstruktur beseitigt auch Belastungskonzentrationen mit vernachlässigbarer mechanischer Kraft. Experimentelle Ergebnisse haben zeigt, dass das Verwenden eines Lasers für einen durchgehenden Schnitt von WLCSPs weder Materialtrümmer noch Risse an der Grenzfläche des Chips und der Vergussmassenschicht erzeugte. Ausführungsformen der vorliegenden Offenbarung führen zu weniger oder gar keinen Materialtrümmern und Rissen durch den Zertrennungsprozess. Die Verwendung des Lasers für ein vollständiges Zertrennen des WLCSPs vermindert oder verhindert das Ablösen der Vergussmassenschicht von dem Chip während Temperaturwechselbeanspruchungen, weil während des Zertrennungsprozesses weniger mechanische Belastungen entstehen. Die Verfahren und Strukturen erfordern keine Präventiv- oder Schutzschichten für eine Laserriefelung, was Kosten spart. Das Ergebnis sind ein höherer Produktionsausstoß und eine höhere Qualität des Zertrennens. Des Weiteren können die im vorliegenden Text beschriebenen neuartigen Verkapselungs- und Zertrennungsverfahren und -strukturen problemlos bei Herstellungs- und Verkapselungsprozessflüssen implementiert werden.
  • In einigen Ausführungsformen enthält ein Verfahren zum Ausbilden eines verkapselten Halbleiterbauelements die folgenden Schritte. Zuerst wird ein Wafer empfangen, der eine erste Chip-Region, eine zweite Chip-Region und eine Skribierlinienregion zwischen der ersten Chip-Region und der zweiten Chip-Region aufweist. In einer Ausführungsform enthält der Wafer eine Interconnect-Struktur auf einem Halbleitersubstrat, mehrere Kontaktinseln auf der Interconnect-Struktur, eine Passivierungsschicht auf dem Halbleitersubstrat und über den mehreren Kontaktinseln, eine Schutzschicht auf der Passivierungsschicht, mehrere Nach-Passivierungs-Interconnect(PPI)-Strukturen auf der Schutzschicht, die elektrisch mit den mehreren Kontaktinseln verbunden sind, und mindestens einen Kontakthöcker, der mindestens eine der mehreren PPI-Strukturen physisch berührt. Dann wird ein erster Trennprozess an dem Wafer ausgeführt, um eine Nut zu bilden, die durch die Passivierungsschicht und die Interconnect-Struktur auf der Skribierlinienregion und einem Abschnitt des Halbleitersubstrats auf der Skribierlinienregion verläuft. Als Nächstes wird eine Vergussmassenschicht auf einer Vorderseite des Wafers gebildet, um die Schutzschicht und die PPI-Strukturen zu bedecken und die Nut auszufüllen und die Kontakthöcker zu umgeben. Nach dem Ausführen eines Schleifprozesses auf einer Rückseite des Wafers zum Dünnen des Halbleitersubstrats wird ein zweiter Trennprozess an dem Wafer ausgeführt, um die erste Chip-Region von der zweiten Chip-Region zu trennen. Der zweite Trennprozess durchschneidet die Vergussmassenschicht in der Nut und das Halbleitersubstrat unter der Nut.
  • In einigen Ausführungsformen enthält ein Verfahren zum Ausbilden eines verkapselten Halbleiterbauelements die folgenden Schritte an einem empfangenen Wafer. In einer Ausführungsform enthält der Wafer eine erste Chip-Region, eine zweite Chip-Region und eine Skribierlinienregion zwischen der ersten Chip-Region und der zweiten Chip-Region. Der Wafer enthält eine Interconnect-Struktur auf einem Halbleitersubstrat, mehrere Kontaktinseln auf der Interconnect-Struktur, eine Passivierungsschicht auf dem Halbleitersubstrat und über den mehreren Kontaktinseln, eine Schutzschicht auf der Passivierungsschicht, mehrere Nach-Passivierungs-Interconnect(PPI)-Strukturen auf der Schutzschicht, die elektrisch mit den mehreren Kontaktinseln verbunden sind, und mindestens einen Kontakthöcker, der mindestens eine der mehreren PPI-Strukturen physisch berührt. Zuerst wird eine Vergussmassenschicht auf einer Vorderseite des Wafers gebildet, um die Schutzschicht und die PPI-Strukturen zu bedecken und die Kontakthöcker zu umgeben. Dann wird ein Schleifprozess auf einer Rückseite des Wafers ausgeführt, um das Halbleitersubstrat zu dünnen. Als Nächstes wird ein Chipvereinzelungsprozess an dem Wafer ausgeführt, um die erste Chip-Region von der zweiten Chip-Region zu trennen. Der Chipvereinzelungsprozess durchschneidet die Vergussmassenschicht, die Passivierungsschicht, die Interconnect-Struktur und das Halbleitersubstrat auf der Skribierlinienregion.
  • In anderen Ausführungsformen enthält ein verkapseltes Halbleiterbauelement ein Halbleitersubstrat mit einer ersten Seitenwand neben einer Vorderseite des Halbleitersubstrats und einer zweiten Seitenwand neben einer Rückseite des Halbleitersubstrats; eine Interconnect-Struktur auf dem Halbleitersubstrat, die eine Seitenwand neben der ersten Seitenwand des Halbleitersubstrats enthält; eine Kontaktinsel auf der Interconnect-Struktur; eine Passivierungsschicht auf der Interconnect-Struktur, die einen Abschnitt der Kontaktinsel bedeckt und eine Seitenwand neben der Seitenwand der Interconnect-Struktur enthält; eine Polymerschicht auf der Passivierungsschicht mit einer Öffnung, welche die Kontaktinsel frei legt; eine Nach-Passivierungs-Interconnect(PPI)-Struktur auf der Polymerschicht, die elektrisch mit der Kontaktinsel durch die Öffnung der Polymerschicht verbunden ist; einen Kontakthöcker, der die PPI-Struktur physisch berührt; und eine Vergussmassenschicht auf der PPI-Struktur, die einen unteren Abschnitt des Kontakthöckers umgibt. Die Vergussmassenschicht bedeckt die erste Seitenwand des Halbleitersubstrats, die Seitenwand der Interconnect-Struktur und die Seitenwand der Passivierungsschicht.
  • Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen zu erreichen. Dem Fachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen, und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren zum Ausbilden eines verkapselten Halbleiterbauelements, das Folgendes umfasst: Empfangen eines Wafers, der eine erste Chip-Region, eine zweite Chip-Region und eine Skribierlinienregion zwischen der ersten Chip-Region und der zweiten Chip-Region umfasst, wobei der Wafer Folgendes umfasst: eine Interconnect-Struktur auf einem Halbleitersubstrat, mehrere Kontaktinseln auf der Interconnect-Struktur, eine Passivierungsschicht auf der Interconnect-Struktur und über den mehreren Kontaktinseln, eine Schutzschicht auf der Passivierungsschicht, mehrere Nach-Passivierungs-Interconnect(PPI)-Strukturen auf der Schutzschicht, die elektrisch mit den mehreren Kontaktinseln verbunden sind, und mindestens einen Kontakthöcker, der mindestens eine der mehreren PPI-Strukturen physisch berührt; Ausführen eines ersten Trennprozesses auf dem Wafer, um eine Nut zu bilden, die durch die Passivierungsschicht, die Interconnect-Struktur und einen Abschnitt des Halbleitersubstrats auf der Skribierlinienregion verläuft; Ausbilden einer Vergussmassenschicht auf einer Vorderseite des Wafers, um die Schutzschicht und die PPI-Strukturen zu bedecken und die Nut auszufüllen und den mindestens einen Kontakthöcker zu umgeben; Ausführen eines Schleifprozesses auf einer Rückseite des Wafers, um das Halbleitersubstrat zu dünnen; und Ausführen eines zweiten Trennprozesses an dem Wafer, um die erste Chip-Region von der zweiten Chip-Region zu trennen, wobei der zweite Trennprozess die Vergussmassenschicht in der Nut und das Halbleitersubstrat unter der Nut durchschneidet.
  2. Verfahren nach Anspruch 1, wobei der erste Trennprozess einen Lasertrennprozess umfasst und der zweite Trennprozess einen mechanischen Sägeprozess umfasst.
  3. Verfahren nach Anspruch 2, wobei der erste Trennprozess die Nut mit einem gekrümmten Seitenwandabschnitt ausbildet.
  4. Verfahren nach Anspruch 3, wobei der gekrümmte Seitenwandabschnitt eine raue Oberfläche umfasst.
  5. Verfahren nach Anspruch 2, wobei der zweite Trennprozess das Halbleitersubstrat unter der Nut durchschneidet, um eine im Wesentlichen vertikale Seitenwand zu bilden.
  6. Verfahren nach Anspruch 1, wobei der erste Trennprozess einen Blattsägeprozess umfasst und der zweite Trennprozess einen Blattsägeprozess umfasst.
  7. Verfahren nach Anspruch 6, wobei der erste Trennprozess die Nut mit einem im Wesentlichen vertikalen Seitenwandabschnitt ausbildet.
  8. Verfahren nach Anspruch 6, wobei der zweite Trennprozess das Halbleitersubstrat unter der Nut durchschneidet, um eine im Wesentlichen vertikale Seitenwand zu bilden.
  9. Verfahren nach Anspruch 1, wobei der erste Trennprozess die Schutzschicht durchschneidet, die auf der Skribierlinienregion ausgebildet ist.
  10. Verfahren nach Anspruch 1, wobei die Interconnect-Struktur eine dielektrische Schicht mit niedrigem k-Wert und eine Metallleitung umfasst, und der erste Trennprozess die dielektrische Schicht mit niedrigem k-Wert und die Metallleitung auf der Skribierlinienregion durchschneidet.
  11. Verfahren zum Ausbilden eines verkapselten Halbleiterbauelements, das Folgendes umfasst: Empfangen eines Wafers, der eine erste Chip-Region, eine zweite Chip-Region und eine Skribierlinienregion zwischen der ersten Chip-Region und der zweiten Chip-Region umfasst, wobei der Wafer Folgendes umfasst: eine Interconnect-Struktur auf einem Halbleitersubstrat, mehrere Kontaktinseln auf der Interconnect-Struktur, eine Passivierungsschicht auf dem Interconnect-Substrat und über den mehreren Kontaktinseln, eine Schutzschicht auf der Passivierungsschicht, mehrere Nach-Passivierungs-Interconnect(PPI)-Strukturen auf der Schutzschicht, die elektrisch mit den mehreren Kontaktinseln verbunden sind, und mindestens einen Kontakthöcker, der mindestens eine der mehreren PPI-Strukturen physisch berührt; Ausbilden einer Vergussmassenschicht auf einer Vorderseite des Wafers, um die Schutzschicht und die PPI-Strukturen zu bedecken und die Kontakthöcker zu umgeben; Ausführen eines Schleifprozesses auf einer Rückseite des Wafers, um das Halbleitersubstrat zu dünnen; und Ausführen eines Chipvereinzelungsprozesses an dem Wafer, um die erste Chip-Region von der zweiten Chip-Region zu trennen, wobei der Chipvereinzelungsprozess die Vergussmassenschicht, die Passivierungsschicht, die Interconnect-Struktur und das Halbleitersubstrat auf der Skribierlinienregion durchschneidet.
  12. Verfahren nach Anspruch 11, wobei der Chipvereinzelungsprozess einen Lasertrennprozess umfasst.
  13. Verfahren nach Anspruch 12, wobei der Chipvereinzelungsprozess die Vergussmassenschicht durchschneidet, um eine Seitenwand mit einer nach innen gerichteten Kurve zu bilden.
  14. Verfahren nach Anspruch 11, wobei der Chipvereinzelungsprozess einen Lasermikrostrahl-Trennprozess umfasst.
  15. Verfahren nach Anspruch 14, wobei der Chipvereinzelungsprozess das Halbleitersubstrat durchschneidet, um eine Seitenwand und mehrere Wellungen auf der Seitenwand zu bilden.
  16. Verkapseltes Halbleiterbauelement, das Folgendes umfasst: ein Halbleitersubstrat, das eine erste Seitenwand neben einer Vorderseite des Halbleitersubstrats und eine zweite Seitenwand neben einer Rückseite des Halbleitersubstrats umfasst; eine Interconnect-Struktur auf dem Halbleitersubstrat, die eine Seitenwand neben der ersten Seitenwand des Halbleitersubstrats umfasst; eine Kontaktinsel auf der Interconnect-Struktur; eine Passivierungsschicht auf der Interconnect-Struktur, die einen Abschnitt der Kontaktinsel bedeckt und eine Seitenwand neben der Seitenwand der Interconnect-Struktur umfasst; eine Polymerschicht auf der Passivierungsschicht mit einer Öffnung, welche die Kontaktinsel frei legt; eine Nach-Passivierungs-Interconnect(PPI)-Struktur auf der Polymerschicht, die elektrisch mit der Kontaktinsel durch die Öffnung der Polymerschicht verbunden ist; einen Kontakthöcker, der die PPI-Struktur physisch berührt; und eine Vergussmassenschicht auf der PPI-Struktur, die einen unteren Abschnitt des Kontakthöckers umgibt; wobei die Vergussmassenschicht die erste Seitenwand des Halbleitersubstrats, die Seitenwand der Interconnect-Struktur und die Seitenwand der Passivierungsschicht bedeckt.
  17. Verkapseltes Halbleiterbauelemente nach Anspruch 16, wobei die Vergussmassenschicht eine Seitenwand umfasst, die auf die zweite Seitenwand des Halbleitersubstrats ausgerichtet ist.
  18. Verkapseltes Halbleiterbauelemente nach Anspruch 16, wobei die erste Seitenwand des Halbleitersubstrats, die Seitenwand der Interconnect-Struktur und die Seitenwand der Passivierungsschicht gekrümmte Seitenwände sind, die durchgängig ausgebildet sind.
  19. Verkapseltes Halbleiterbauelemente nach Anspruch 16, wobei die zweite Seitewand des Halbleitersubstrats eine im Wesentlichen vertikale Seitenwand ist.
  20. Verkapseltes Halbleiterbauelemente nach Anspruch 16, wobei die erste Seitenwand des Halbleitersubstrats eine raue Oberfläche umfasst.
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