DE102013200332A1 - Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung - Google Patents

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Hideki Hayashi
Takeyoshi Masuda
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Sumitomo Electric Industries Ltd
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Abstract

Es wird eine erste Schicht (5) gefertigt, die eine erste Fläche (F1) einer Siliziumkarbid-Schicht (10) bildet und eine erste Leitfähigkeit hat. Ein innerer Graben (IT) wird an einer der ersten Fläche (F1) der ersten Schicht (5) gegenüberliegenden Seite ausgebildet. Fremdstoffe werden so implantiert, dass der Leitfähigkeitstyp der ersten Schicht (5) an der Seitenwand (SD) des inneren Grabens (IT) umgekehrt wird. Durch die Implantation von Fremdstoffen werden aus der ersten Schicht (5) ein Implantationsbereich (14), der sich an der Seitenwand (SD) des inneren Grabens (IT) befindet und einen zweiten Leitfähigkeitstyp hat, und ein Nicht-Implantationsbereich (11a) des ersten Leitfähigkeitstyps ausgebildet. Es wird eine zweite Schicht (11b) des ersten Leitfähigkeitstyps ausgebildet, die den inneren Graben (IT) füllt und zusammen mit dem Nicht-Implantationsbereich (11a) den ersten Bereich (11) bildet.

Description

  • Hintergrund der Erfindung
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung und insbesondere ein Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung mit einer Gate-Elektrode.
  • Beschreibung des technischen Hintergrundes
  • Es ist bekannt, dass es im Allgemeinen einen Widerspruch zwischen dem sogenannten EIN-Widerstand und der Durchschlagsspannung in einer elektrischen Halbleitervorrichtung gibt. In jüngster Zeit ist eine Halbleitervorrichtung vorgeschlagen worden, die über eine Ladungskompensationsstruktur, wie beispielsweise eine sogenannte Super-Junction-Struktur, verfügt, um die Durchschlagspannung zu verbessern und gleichzeitig den EIN-Widerstand zu verringern. Beispielsweise offenbart die japanische Patentoffenlegungsschrift Nr. 2004-342660 einen Leistungs-MOSFET (Metal Oxide Semiconductor Field Effect Transistor) mit einer Ladungskompensationsstruktur.
  • Bei der Technik in der erwähnten Veröffentlichung wird eine p+-Basisschicht, die als ein Kanal wirkt, auf einer p-Säulenschicht (Ladungskompensationsstruktur) ausgebildet. Daher beeinflussen die Fremdstoffe die Kanal-Eigenschaft.
  • Zusammenfassung der Erfindung
  • Die vorliegende Erfindung zielt darauf ab, das oben aufgeführte Problem zu lösen. Eine Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung zu schaffen, deren Durchschlagspannung verbessert werden kann, während gleichzeitig der Einfluss auf die Kanal-Eigenschaft umgangen wird und der EIN-Widerstand verringert wird.
  • Ein Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung der vorliegenden Ausführungsform zielt auf eine Siliziumkarbid-Halbleitervorrichtung ab, die eine Siliziumkarbid-Schicht enthält, die eine erste Fläche und eine zweite Fläche aufweist, die einander in einer Dickenrichtung gegenüberliegen, und es schließt die im Folgenden aufgeführten Schritte ein. Es wird eine erste Schicht gefertigt, die die erste Fläche bildet und einen ersten Leitfähigkeitstyp hat. Ein innerer Graben mit einem Boden und einer Seitenwand wird an einer der ersten Fläche der ersten Schicht gegenüberliegenden Seite ausgebildet. Fremdstoffe werden in die Seitenwand des inneren Grabens so implantiert, dass der Leitfähigkeitstyp der ersten Schicht an der Seitenwand des inneren Grabens umgekehrt wird. Indem Fremdstoffe implantiert werden, werden aus der ersten Schicht ein Implantationsbereich, der sich an der Seitenwand des inneren Grabens befindet und einen zweiten Leitfähigkeitstyp hat, der sich von dem ersten Leitfähigkeitstyp unterscheidet, sowie ein Nicht-Implantationsbereich des ersten Leitfähigkeitstyps ausgebildet. Eine zweite Schicht des ersten Leitfähigkeitstyps wird ausgebildet, die den inneren Graben füllt und zusammen mit dem Nicht-Implantationsbereich einen ersten Bereich bildet. Durch Ausbilden der zweiten Schicht wird der Implantationsbereich in den ersten Bereich eingebettet. An dem ersten Bereich werden ein zweiter Bereich des zweiten Leitfähigkeitstyps und ein dritter Bereich des ersten Leitfähigkeitstyps ausgebildet, der an dem zweiten Bereich, durch den zweiten Bereich gegenüber dem ersten Bereich isoliert, vorhanden ist und wenigstens einen Abschnitt der zweiten Fläche bildet. Ein Gate-Isolierfilm wird an dem zweiten Bereich ausgebildet, um den ersten Bereich mit dem dritten Bereich zu verbinden. Eine Gate-Elektrode wird an dem Gate-Isolierfilm ausgebildet. Eine erste Elektrode wird an dem ersten Bereich ausgebildet. Eine zweite Elektrode wird an dem dritten Bereich ausgebildet.
  • Bei der mit dem vorliegenden Herstellungsverfahren erzeugten Siliziumkarbid-Halbleitervorrichtung wird wenigstens ein Teil des elektrischen Feldes in der Dickenrichtung, das durch die unbewegliche Ladung der positiven oder negativen Polarität, die durch Verarmung des ersten Bereiches erzeugt wird, durch die unbewegliche Ladung der anderen Polarität ausgeglichen, die durch Verarmung des Implantationsbereiches erzeugt wird. Das heißt, es wird eine Ladungskompensationsstruktur geschaffen. Dementsprechend wird der maximale Wert der elektrischen Feldstärke in der Dickenrichtung verringert. Daher kann die Durchschlagspannung der Siliziumkarbid-Halbleitervorrichtung verbessert werden. Gemäß dem vorliegenden Herstellungsverfahren ist der Implantationsbereich von dem zweiten Bereich entfernt angeordnet. So kann Beeinflussung des zweiten Bereiches, der als ein Kanal wirkt, durch Fremdstoffe in dem Implantationsbereich vermieden werden.
  • Vorzugsweise schließt der Schritt des Ausbildens eines Implantationsbereiches den Schritt des Bestrahlens der Seitenwand des inneren Grabens mit einem Fremdionenstrahl in einer Richtung geneigt zu der ersten Fläche ein. Dementsprechend kann der Fremdionenstrahl effektiv an der Seitenwand zugeführt werden.
  • Vorzugsweise wird beim Schritt des Bestrahlens mit einem Fremdionenstrahl die Neigungsrichtung so ausgewählt, dass sich wenigstens ein Teil des Bodens des inneren Grabens in einem Schatten der Seitenwand befindet. Dementsprechend wird wenigstens ein Teil des Bodens des inneren Grabens kein Implantationsbereich. Wenigstens ein Teil des Bodens des inneren Grabens behält den ersten Leitfähigkeitstyp bei. Daher kann ein Stromweg des ersten Leitfähigkeitstyps geschaffen werden, der durch den inneren Graben verläuft. So kann der EIN-Widerstand der Siliziumkarbid-Halbleitervorrichtung reduziert werden.
  • Vorzugsweise wird der Schritt des Ausbildens eines inneren Grabens mittels Ätzen ausgeführt, das eine physikalische Ätzwirkung aufweist. Dementsprechend kann das Ätzen zum Ausbilden eines inneren Grabens stärker senkrecht ausgeführt werden. Daher kann eine Seitenfläche SD des Implantationsbereiches, die die Innenfläche des inneren Grabens bildet, in der Dickenrichtung eingerichtet werden. So kann Ladungskompensation des Implantationsbereiches umfassender ausgeführt werden.
  • Vorzugsweise wird bei dem oben dargelegten Herstellungsverfahren ein Gate-Graben mit einer Seitenwand an der zweiten Fläche ausgebildet, der durch den dritten Bereich und den zweiten Bereich bis zu dem ersten Bereich verläuft und von dem Implantationsbereich entfernt angeordnet ist. Der Gate-Graben wird mittels thermischem Ätzen ausgebildet. Dementsprechend kann die Ebenenorientierung bzw. -ausrichtung der Seitenwand des Gate-Grabens so eingerichtet werden, dass sie eine spezielle Kristallografie aufweist.
  • In der oben stehenden Beschreibung kann, wenn es heißt, dass ”eine erste Elektrode an bzw. auf dem ersten Bereich ausgebildet wird” dies bedeuten, dass eine erste Elektrode ”direkt an bzw. auf” und/oder ”indirekt an bzw. auf” dem ersten Bereich ausgebildet wird.
  • Die genannten und weitere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden ausführlichen Beschreibung der vorliegenden Erfindung in Verbindung mit den beigefügten Zeichnungen besser ersichtlich.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist eine Teilschnittansicht, die schematisch einen Aufbau einer Siliziumkarbid-Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung darstellt.
  • 2 ist eine Teilschnittansicht entlang der Linie II-II in 3–5, die schematisch einen Aufbau einer Siliziumkarbid-Schicht in der Siliziumkarbid-Halbleitervorrichtung in 1 darstellt.
  • 3 und 4 sind eine Teilperspektivansicht bzw. eine Teildraufsicht, die schematisch einen Aufbau der Siliziumkarbid-Schicht in 2 darstellen.
  • 5 ist eine Teildraufsicht, die einen Aufbau der Siliziumkarbid-Schicht in 4 detaillierter zeigt.
  • 6 ist eine Teilschnittansicht, die schematisch einen ersten Schritt bei einem Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt.
  • 7 ist eine Teildraufsicht, die schematisch einen zweiten Schritt bei dem Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt.
  • 8 ist eine schematische Teilschnittansicht entlang der Linie VIII-VIII in 7.
  • 9–12 sind Teilschnittansichten, die schematisch jeweils einen dritten bis sechsten Schritt bei dem Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellen.
  • 13 ist eine Teildraufsicht, die schematisch einen siebten Schritt bei dem Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt.
  • 14 ist eine schematische Teilschnittansicht entlang der Linie XIV-XIV in 13,
  • 15 ist eine Teilschnittansicht, die schematisch einen achten Schritt bei dem Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt.
  • 16 ist eine Teildraufsicht, die schematisch einen neunten Schritt bei dem Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt.
  • 17 ist eine Teilschnittansicht entlang der Linie XVII-XVII in 16.
  • 18–22 sind Teilschnittansichten, die schematisch jeweils einen zehnten bis vierzehnten Schritt bei dem Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellen.
  • 23 ist eine Teilschnittansicht, die schematisch einen Aufbau einer Siliziumkarbid-Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung darstellt.
  • 24 ist eine Teilschnittansicht, die schematisch einen Aufbau einer Siliziumkarbid-Schicht in der Siliziumkarbid-Halbleitervorrichtung in 23 darstellt.
  • 25 und 26 sind Teilschnittansichten, die schematisch einen ersten bzw. einen zweiten Schritt bei dem Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung darstellen.
  • Beschreibung der bevorzugten Ausführungsformen
  • Ausführungsformen der vorliegenden Erfindung werden anhand der Zeichnungen beschrieben. In den im Folgenden beschriebenen Zeichnungen sind den gleichen oder entsprechenden Elementen die gleichen Bezugszeichen zugewiesen, und Beschreibung derselben wird nicht wiederholt. Was die kristallografische Bezeichnung in der vorliegenden Patentbeschreibung angeht, so wird eine spezifische Ebene durch () repräsentiert, während eine Gruppe äquivalenter Ebenen durch {} repräsentiert wird. Bei einem negativen Index wird üblicherweise ein (–) über einem numerischen Wert bezüglich des kristallografischen Aspektes hinzugefügt. In der vorliegenden Patentbeschreibung jedoch wird ein negatives Vorzeichen vor den numerischen Wert gesetzt.
  • Erste Ausführungsform
  • Zunächst wird eine Struktur eines MOSFET 100 (Siliziumkarbid-Halbleitervorrichtung) gemäß der vorliegenden Ausführungsform unter Bezugnahme auf 1–5 beschrieben.
  • MOSFET 100 enthält, wie in 1 gezeigt, ein Einkristall-Substrat 1, eine SiC-Schicht 10 (Siliziumkarbid-Schicht), eine Drain-Elektrode 31 (erste Elektrode), eine Source-Elektrode 32 (zweite Elektrode), einen Gate-Oxidfilm 21 (Gate-Isolierfilm), einen Zwischenschicht-Isolierfilm 22, eine Gate-Elektrode 30 und eine Source-Verbindungsschicht 33.
  • Einkristall-Substrat 1 besteht aus Siliziumkarbid vom n-Typ (erster Leitfähigkeitstyp). Beispielsweise besteht Einkristall-Substrat 1 aus Siliziumkarbid mit einer Einkristall-Struktur entweder des hexagonalen Systems oder des kubischen Systems. Vorzugsweise ist eine Hauptfläche (in der Zeichnung die obere Fläche) mit einem Abweichwinkel innerhalb von 5° gegenüber der Bezugsebene an Einkristall-Substrat 1 vorhanden. Die Bezugsebene ist bei dem hexagonalen System die {000-1}-Ebene, noch besser die (000-1)-Ebene. Bei dem kubischen System ist die Bezugsebene die {111}-Ebene. Vorzugsweise beträgt der Abweichwinkel 0,5° oder mehr.
  • SiC-Schicht 10 hat, wie des Weiteren unter Bezugnahme auf 2–5 zu sehen ist, eine untere Seite F1 (erste Fläche) sowie eine obere Seite F2 (zweite Fläche), die einander in der Dickenrichtung DD (2) gegenüberliegen. Die untere Fläche F1 und die obere Fläche F2 sind im Wesentlichen parallel zueinander. SiC-Schicht 10 enthält des Weiteren eine untere Schicht 5 (erste Schicht), eine obere Schicht 11b (zweite Schicht), einen p-Bereich 12 (zweiter Bereich), einen n-Bereich 13 (dritter Bereich) und einen p+-Kontaktbereich 15.
  • Die untere Schicht 5 enthält einen Nicht-Implantationsbereich 11a und einen Ladungskompensationsbereich 14 (Implantationsbereich). Nicht-Implantationsbereich 11a ist von einem n-Typ (erster Leitfähigkeitstyp). Nicht-Implantationsbereich 11a bildet eine untere Seite bzw. Fläche F1 von SiC-Schicht 10. An der der unteren Fläche F1 der unteren Schicht 5 gegenüberliegenden Seite ist ein innerer Graben IT mit einem Boden BI und einer Seitenwand SD vorhanden. Eine Teilung PT (2) des inneren Grabens IT ist vorzugsweise identisch mit der Teilung des Gate-Grabens GT, der weiter unten beschrieben wird.
  • Ladungskompensationsbereich 14 befindet sich an Nicht-Implantationsbereich 11a und an Seitenwand SD des inneren Grabens IT. Ladungskompensationsbereich 14 ist vom p-Typ (zweiter Leitfähigkeitstyp, der sich von dem ersten Leitfähigkeitstyp unterscheidet).
  • Die obere Schicht 11b füllt den inneren Graben IT aus. Die obere Schicht 11b ist vom n-Typ (erster Leitfähigkeitstyp). Die obere Schicht 11b bildet zusammen mit Nicht-Implantationsbereich 11a n–-Driftbereich 11 (erster Bereich). Ladungskompensationsbereich 14 ist in den ersten Bereich 11 eingebettet. Nicht-Implantationsbereich 11a und die obere Schicht 11b können aus dem gleichen Material mit der gleichen Fremdstoffkonzentration bestehen. Die Fremdstoffkonzentration von n–-Driftbereich 11 beträgt vorzugsweise 5 × 1015 cm–3 oder mehr und 5 × 1017 cm–3 oder weniger und noch besser 5 × 1015 cm–3 oder mehr und 5 × 1016 cm–3 oder weniger.
  • Ladungskompensationsbereich 14 ist von der unteren Fläche F1 und p-Bereich 12 entfernt angeordnet. Das heißt, Ladungskompensationsbereich 14 ist gegenüber der unteren Fläche F1 durch Nicht-Implantationsbereich 11a von n–-Drift-Bereich 11 isoliert und gegenüber p-Bereich 12 durch die obere Schicht 11b von n–-Drift-Bereich 11 isoliert. Ladungskompensationsbereich 14 hat eine Dicke TH (2) von mehr als 5 μm in Dickenrichtung DD.
  • Vorzugsweise ist die Fremdstoffkonzentration von Ladungskompensationsbereich 14 höher als die Fremdstoffkonzentration von n–-Drift-Bereich 11. Dies ist darauf zurückzuführen, dass die Breite von Ladungskompensations-Bereich 14 (die horizontale Abmessung in 2) kleiner ist als die Breite von n–-Drift-Bereich 11 (die Summe der Breite von Nicht-Implantationsbereich 11a und der Breite der oberen Schicht 11b) an der Höhenposition, an der Ladungskompensationsbereich 14 vorhanden ist (die Position in der vertikalen Richtung in 2).
  • Die Fremdstoffkonzentration von Ladungskompensationsbereich 14 beträgt vorzugsweise 1 × 1016 cm–3 oder mehr und 2 × 1018 cm–3 oder weniger und noch besser 1 × 1016 cm–3 oder mehr und 2 × 1017 cm–3 oder weniger.
  • p-Bereich 12 ist an der oberen Schicht 11b von n–-Driftbereich 11 vorhanden und ist vom p-Typ (zweiter Leitfähigkeitstyp, der sich von dem ersten Leitfähigkeitstyp unterscheidet). n-Bereich 13 ist, gegenüber n–-Drift-Bereich 11 isoliert, durch p-Bereich 12 auf p-Bereich 12 vorhanden und ist vom n-Typ (erster Leitfähigkeitstyp).
  • An der oberen Seite bzw. Fläche F2 ist ein Gate-Graben GT mit einem Boden BT und einer Seitenwand SS vorhanden, der durch n-Bereich 13 und p-Bereich 12 bis zu n–-Drift-Bereich 11 verläuft. Gate-Graben GT ist von Ladungskompensationsbereich 14 entfernt angeordnet. Seitenwand SS schließt jeden Abschnitt von n–-Drift-Bereich 11, p-Bereich 12 und n-Bereich 13 ein.
  • P+-Kontakt-Bereich 15 ist direkt auf einem Abschnitt von p-Bereich 12 vorhanden und bildet einen Abschnitt der oberen Fläche F2 von SiC-Schicht 10.
  • Gate-Oxidfilm 21 befindet sich an p-Bereich 12 und verbindet n–-Drift-Bereich 11 mit n-Bereich 13. Das heißt, Gate-Oxidfilm 21 deckt p-Bereich 12 von SiC-Schicht 10 an Seitenwand SS ab. Gate-Elektrode 30 ist auf Gate-Oxidfilm 21 vorhanden. Dementsprechend befindet sich Gate-Elektrode 30 an p-Bereich 12 von SiC-Schicht 10, wobei Gate-Oxidfilm 21 dazwischen angeordnet ist.
  • Drain-Elektrode 31 ist eine Ohmsche Elektrode, die auf Nicht-Implantationsbereich 11a von n–-Drift-Bereich 11 von SiC-Schicht 10 vorhanden ist, wobei sich Einkristall-Substrat 1 dazwischen befindet. Source-Elektrode 32 ist eine Ohmsche Elektrode, die direkt auf n-Bereich 13 und p+-Kontaktbereich 15 von SiC-Schicht 10 vorhanden ist.
  • Vorzugsweise ist Seitenwand SS von Gate-Graben GT um genau einen Winkel AF (2), der größer ist als 0° und kleiner als 90°, relativ zu der oberen Fläche F2 von SiC-Schicht 10 geneigt. Noch besser ist der Winkel einer Seitenfläche SD (2) des inneren Grabens IT relativ zu Dickenrichtung DD kleiner ist als ein Winkel AD (2) von Seitenwand SS von Gate-Graben GT relativ zu Dickenrichtung DD. Das heißt, der Winkel von Seitenfläche SD (2) von Ladungskompensationsbereich 14 relativ zu Dickenrichtung DD ist kleiner als Winkel AD (2) von Gate-Graben GT relativ zu Dickenrichtung DD.
  • SiC-Schicht 10 kann eine Kristallstruktur des hexagonalen Systems aufweisen. In diesem Fall schließt Seitenwand SS von Gate-Graben GT von SiC-Schicht 10 vorzugsweise einen Bereich ein, der durch eine {0-33-8}-Ebene oder/und eine {0-11-4}-Ebene gebildet wird. SiC-Schicht 10 kann eine Kristallstruktur des kubischen Systems haben. In diesem Fall schließt Seitenwand SS von Gate-Graben GT von SiC-Schicht 10 vorzugsweise einen Bereich ein, der durch die {100}-Ebene gebildet wird.
  • Ein Verfahren zum Herstellen von MOSFET 100 wird im Folgenden beschrieben.
  • Es wird, wie in 6 gezeigt, epitaxiales Aufwachsen von n-leitendem Siliziumkarbid auf Einkristall-Substrat 1 ausgeführt. Dementsprechend wird die untere Schicht 5 (erste Schicht) ausgebildet, die die untere Fläche F1 aufweist, die Einkristall-Substrat 1 zugewandt ist. Das epitaxiale Aufwachsen von Siliziumkarbid kann mittels chemischer Aufdampfung (chemical vapor deposition – CVD) unter Verwendung eines Mischgases aus Silan (SiH4) und Propan (C3H8) als das Ausgangsgas und Wasserstoffgas (H2) als das Trägergas ausgeführt werden. Siliziumkarbid kann beispielsweise unter Verwendung von Stickstoff (N) oder Phosphor (P) als die Fremdstoffe n-leitend dotiert werden.
  • Eine Maskenschicht 70 wird, wie in 7 und 8 gezeigt, auf der unteren Schicht 5 ausgebildet. Maskenschicht 70 hat eine Öffnung, die der Position des inneren Grabens IT (2) entspricht. Maskenschicht 70 wird beispielsweise unter Verwendung von Siliziumoxid (SiO2) ausgebildet.
  • Der innere Graben IT, der einen Boden BI und eine Seitenwand SD hat, wird, wie in 9 gezeigt, an der der unteren Fläche F1 der unteren Schicht 5 gegenüberliegenden Seite durch Ätzen von Maskenschicht 70 ausgebildet. Dieses Ätzen wird vorzugsweise mittels Ätzen unter Verwendung einer physikalischen Ätzwirkung ausgeführt. Als derartige Ätzverfahren sind beispielsweise reaktives Ionenätzen (reactive ion etching – RIE) oder Ionenstrahlätzen (ion beam etching – IBE) anzuführen. Es kann dazu reaktives Ionenätzen mit induktiv gekoppeltem Plasma (inductive coupling plasma – ICP) als reaktives Ionenätzen eingesetzt werden. Das heißt, es kann sogenanntes ICP-RIE unter Verwendung von SF6 oder Mischgas aus SF6 und O2 als das Reaktionsgas eingesetzt werden.
  • Fremdstoffe werden, wie in 10 gezeigt, in Seitenwand SD des inneren Grabens IT so implantiert, dass der Leitfähigkeitstyp der unteren Schicht 5 an Seitenwand SD des inneren Grabens IT umgekehrt wird. Durch das Implantieren von Fremdstoffen werden Ladungskompensationsbereich 14 (Implantationsbereich), der sich an Seitenwand SD des inneren Grabens IT befindet und vom zweiten Leitfähigkeitstyp ist, der sich von dem ersten Leitfähigkeitstyp unterscheidet, sowie ein Nicht-Implantationsbereich 11a des ersten Leitfähigkeitstyp aus der unteren Schicht 5 ausgebildet. Das heißt, die Seitenwand des inneren Grabens IT wird mit einem Fremdionenstrahl IB in einer Richtung schräg zu der unteren Fläche F1 bestrahlt. Diese schräge Richtung wird so gewählt, dass sich wenigstens ein Teil von Boden BI des inneren Grabens IT in einem Schatten von Seitenwand SD befindet. Wenn die Richtung von Fremdionenstrahl IB senkrecht zu Bodenfläche F1 ist, wird Boden BI vollständig mit Fremdionenstrahl IB bestrahlt. Wenn die Richtung von Fremdionenstrahl IB stärker zur senkrechten Richtung relativ zur unteren Fläche F1 (in der Zeichnung die vertikale Richtung) als Bezug geneigt wird, wird der Einfluss von Boden BI, der sich im Schatten von Seitenwand SD befindet, stärker. Wenn die Richtung des Fremdionenstrahls IB ausreichend schräg zu der senkrechten Richtung relativ zur unteren Fläche F1 (in der Zeichnung die vertikale Richtung) als Bezug geneigt ist, wird im Wesentlichen wenigstens ein Abschnitt von Boden BI nicht der Fremdstoff-Implantation ausgesetzt. Bei Bestrahlung mit Fremdionenstrahl IB wird Einkristall-Substrat 1, wie mit Pfeil RT in der Zeichnung angedeutet, in der Ebene gedreht. Dementsprechend können Fremdstoffe mit verschiedenen Richtungen in Seitenwand SD implantiert werden. Statt Einkristall-Substrat 1 zu drehen, kann die Richtung von Fremdionenstrahl IB gedreht werden.
  • Bei Bestrahlung mit Fremdionenstrahl IB ist die Fläche der unteren Schicht 5, die der unteren Fläche F1 gegenüberliegt, durch Maskenschicht 70 gegenüber Fremdionenstrahl IB abgeschirmt. Nach Bestrahlung mit Fremdionenstrahl IB wird Maskenschicht 70 entfernt.
  • Es wird, wie in 11 gezeigt, die obere Schicht 11b (zweite Schicht) mit n-Leitfähigkeit ausgebildet, die den die innere Graben IT füllt und zusammen mit Nicht-Implantationsbereich 11a den ersten Bereich 11 bildet. Durch die Ausbildung der oberen Schicht 11b wird Ladungskompensationsbereich 14 in den ersten Bereich 11 eingebettet. Die Ausbildung der oberen Schicht 11b (zweite Schicht) wird mit einem ähnlichen Verfahren wie dem epitaxialen Aufwachsen der unteren Schicht 5 ausgeführt.
  • p-Bereich 12 und n-Bereich 13, die die obere Fläche F2 bilden, werden, wie in 12 gezeigt, auf der oberen Schicht 11b von n–-Drift-Bereich 11 ausgebildet. Das heißt, durch Ionenimplantation in Richtung der Schicht der oberen Fläche der oberen Schicht 11b von n–-Drift-Bereich 11 werden p-Bereich 12 und n-Bereich 13 ausgebildet, und der keiner Ionenimplantation unterzogene Abschnitt verbleibt als obere Schicht 11b. Indem die Beschleunigungsenergie der zu implantierenden Ionen angepasst wird, kann der Bereich angepasst werden, in dem p-Bereich 12 ausgebildet wird. Bei der Fremdstoff-Ionenimplantation für p-leitendes Dotieren wird beispielsweise Aluminium (Al) als der Fremdstoff eingesetzt. Bei Fremdstoff-Ionenimplantation für n-leitendes Dotieren wird beispielsweise Phosphor (P) als der Fremdstoff eingesetzt. p-Bereich 12 oder/und n-Bereich 13 können statt mittels Ionenimplantation durch epitaxiales Aufwachsen ausgebildet werden.
  • So wird SiC-Schicht 10 auf Einkristall-Substrat 1 ausgebildet. SiC-Schicht 10 hat eine untere Fläche F1 und eine obere Fläche F2, die einander in der Dickenrichtung gegenüberliegen (die vertikale Richtung in der Zeichnung). Die untere Fläche F1 ist Einkristall-Substrat 1 zugewandt. Die obere Fläche F2 besteht aus n-Bereich 13.
  • Maskenschicht 71 ist, wie in 13 und 14 gezeigt, an der oberen Fläche F2 von SiC-Schicht 10 ausgebildet. Maskenschicht 71 enthält eine Öffnung, die der Stelle entspricht, an der Gate-Graben GT (1) ausgebildet werden soll. Maskenschicht 71 besteht beispielsweise aus Siliziumoxid (SiO2).
  • Durch Ätzen unter Verwendung von Maskenschicht 71 wird, wie in 15 gezeigt, eine Vertiefung an der oberen Fläche F2 von SiC-Schicht 10 an der Öffnung von Maskenschicht 71 ausgebildet. Vorzugsweise wird dieses Ätzen über Ätzen mit einer physikalischen Ätzwirkung ausgeführt.
  • Gate-Graben GT wird, wie in 16 und 17 gezeigt, an der oberen Fläche F2 durch thermisches Ätzen von SiC-Schicht 10 unter Verwendung von Maskenschicht 71 ausgebildet. Die Details des thermischen Ätzens werden weiter unten beschrieben. Dann wird Maskenschicht 71 entfernt (18).
  • p+-Kontaktbereich 15 wird, wie in 19 gezeigt, durch Fremdionenimplantation ausgebildet. Dann wird Aktivierungsglühen (activation annealing) ausgeführt, um die mittels Ionenimplantation implantierten Fremdstoffe zu aktivieren. Beispielsweise wird Erhitzen bei einer Temperatur von 1700°C über 30 Minuten ausgeführt.
  • Die freiliegende Fläche von SiC-Schicht 10 wird, wie in 20 gezeigt, thermischer Oxidation unterzogen, um Gate-Oxidfilm 21 auszubilden. Da die innere Fläche von Gate-Graben GT bei diesem Schritt ebenfalls thermischer Oxidation unterzogen wird, deckt Gate-Oxidfilm 21 p-Bereich 12 von SiC-Schicht 10 an Seitenwand SS ab. Das heißt, Gate-Oxidfilm 21 wird an p-Bereich 12 ausgebildet, um n–-Drift-Schicht 11 mit n-Bereich 13 zu verbinden.
  • Gate-Elektrode 30 ist, wie in 21 gezeigt, an Gate-Oxidfilm 21 in Gate-Graben GT ausgebildet. Gate-Elektrode 30 ist so ausgebildet, dass sich ein Abschnitt an p-Bereich 12 von SiC-Schicht 10 befindet und Gate-Oxidfilm 21 dazwischen angeordnet ist.
  • Zwischenschicht-Isolierfilm 22 wird, wie unter Bezugnahme auf 22 zu sehen ist, an dem freiliegenden Gate-Isolierfilm 21 und Gate-Elektrode 30 (21) ausgebildet. Dann werden Gate-Oxidfilm 21 und Zwischenschicht-Isolierfilm 22 Strukturierung unterzogen, um eine Öffnung auszubilden, über die p+-Kontaktbereich 15 und ein Abschnitt von n-Bereich 13 freigelegt werden. Anschließend wird Source-Elektrode 32 in dieser Öffnung ausgebildet. So wird die in 22 gezeigte Struktur hergestellt.
  • Wie unter erneuter Bezugnahme auf 1 zu sehen ist, ist Source-Verbindungsschicht 33 auf Zwischenschicht-Isolierfilm 22 und Source-Elektrode 32 ausgebildet. Des Weiteren ist Drain-Elektrode 31 an n–-Drift-Bereich 11, d. h. an der unteren Fläche F1 von SiC-Schicht 10, ausgebildet, wobei sich Einkristall-Substrat 1 dazwischen befindet. So wird MOSFET 100 hergestellt.
  • Im Folgenden wird thermisches Ätzen erläutert, das bei dem oben beschriebenen Herstellungsverfahren eingesetzt wird. Thermisches Ätzen basiert auf einer chemischen Reaktion, die stattfindet, wenn Prozessgas, das reaktives Gas enthält, einem Ätz-Target zugeführt wird, das auf eine vorgegebene Wärmebehandlungstemperatur erwärmt ist.
  • Als das reaktive Gas in dem Prozessgas wird Gas, das Chloratome enthält, vorzugsweise Gas auf Chlor-Basis oder noch besser Chlorgas, eingesetzt. Thermisches Ätzen wird vorzugsweise in einer Atmosphäre ausgeführt, in der der Teildruck des Gases auf Chlor-Basis 50% oder weniger beträgt. Dieses Prozessgas enthält vorzugsweise Sauerstoffatome, beispielsweise Sauerstoffgas. Wenn Chlorgas und Sauerstoffgas zusammen eingesetzt werden, beträgt das Verhältnis der Strömungsgeschwindigkeit von Sauerstoffgas zu der Strömungsgeschwindigkeit von Chlorgas beim Zuführen von Prozessgas vorzugsweise 0,1 oder mehr und 2,0 oder weniger, und noch besser beträgt die Untergrenze dieses Verhältnisses 0,25. Des Weiteren kann das Prozessgas Trägergas enthalten. Als das Trägergas kann beispielsweise Stickstoffgas, Argongas, Heliumgas oder dergleichen eingesetzt werden. Thermisches Ätzen wird vorzugsweise bei reduziertem Druck ausgeführt, und noch besser beträgt der Druck 1/10 oder weniger des Drucks der Atmosphäre.
  • Die Temperatur bei der Wärmebehandlung beträgt vorzugsweise 700°C oder mehr, noch besser 800°C oder mehr und am besten 900°C oder mehr. Dementsprechend kann die Ätzrate erhöht werden. Weiterhin beträgt die Wärmebehandlungstemperatur vorzugsweise 1200°C oder weniger, noch besser 1100°C oder weniger und am besten 1000°C oder weniger. Dementsprechend kann die zum thermischen Ätzen eingesetzte Vorrichtung einfacher sein. Beispielsweise kann eine Vorrichtung eingesetzt werden, bei der ein Quarzelement verwendet wird.
  • Maskenschicht 71 zum thermischen Ätzen (17) besteht vorzugsweise aus Siliziumoxid. Dementsprechend kann die Aufzehrung der Maske beim Ätzen verringert werden.
  • Mit dem oben erläuterten thermischen Ätzen kann eine Kristallebene, die hohe chemische Stabilität und eine spezifische Kristallographie aufweist, durch selbständige Ausbildung (seif-formation) als Seitenwand SS (2) von Gate-Graben GT geschaffen werden. Die ausgebildete Kristallebene kann eine {0-33-8}-Ebene oder/und eine {0-11-4}-Ebene enthalten, wenn die Kristallstruktur von SiC-Schicht 10 dem hexagonalen System entspricht. Wenn ihre Kristallstruktur dem kubischen System entspricht, kann die Kristallebene die {100}-Ebene enthalten.
  • Das Verfahren, bei dem MOSFET 100 (1) und der funktionale Effekt der vorliegenden Ausführungsform eingesetzt werden, wird im Folgenden beschrieben.
  • MOSFET 100 wird als ein Schaltelement zum Umschalten des Stromweges zwischen Drain-Elektrode 31 und Source-Verbindungsschicht 33 eingesetzt. Eine positive Spannung relativ zu Source-Verbindungsschicht 33 wird an Drain-Elektrode 31 angelegt. Wenn eine positive Spannung, die größer ist als oder genauso groß wie die Schwellenspannung, an Gate-Elektrode 30 angelegt wird, ist eine Inversionsschicht an p-Bereich 12 an Seitenwand SS von Gate-Graben GT, d. h. an dem Kanalbereich, vorhanden. Daher ist n–-Drift-Bereich 11 elektrisch mit n-Bereich 13 verbunden, so dass ein EIN-Zustand von MOSFET 100 vorliegt.
  • Wenn Anlegung einer Spannung, die größer ist als oder genauso groß wie die Schwellenspannung, an Gate-Elektrode 30 unterbrochen wird, wird die oben erwähnte Inversionsschicht aufgehoben. Daher wird Trägerzufuhr von Source-Verbindungsschicht 33 zu n–-Drift-Bereich 11 unterbrochen. Dadurch schreitet Verarmung von der pn-Übergangsebene über n–-Drift-Bereich 11 und p-Bereich 12 in Richtung von Drain-Elektrode 31 fort. So werden n–-Drift-Bereich 11 und Ladungskompensationsbereich 14 verarmt.
  • Die positive unbewegliche Ladung des verarmten n–-Drift-Bereiches 11 wird zu einem Faktor bei der Erhöhung der elektrischen Feldstärke in der Dickenrichtung der pn-Übergangsebene. Der verarmte Ladungskompensationsbereich 14 hat eine negative unbewegliche Ladung, die wenigstens einen Teil der oben erwähnten elektrischen Feldstärke aufhebt. Das heißt, Ladungskompensationsbereich 14 wirkt als Ladungskompensationsstruktur. Dementsprechend wird der Maximalwert der elektrischen Feldstärke in der Dickenrichtung verringert. So kann die Durchschlagspannung von MOSFET 100 verbessert werden.
  • Ladungskompensationsbereich 14 (2) hat eine Dicke TH, die vorzugsweise in Dickenrichtung DD mehr als 5 μm beträgt. Dementsprechend ist die Ladungskompensationsstruktur über einen größeren Bereich in Dickenrichtung DD vorhanden. So kann die Durchschlagspannung von MOSFET 100 weiter verbessert werden.
  • Ladungskompensationsbereich 14 (1) ist entfernt von p-Bereich 12 angeordnet. Daher kann verhindert werden, dass die Fremdstoffe in Ladungskompensationsbereich 14 die Funktion von p-Bereich 12 als ein Kanal beeinflussen.
  • Ladungskompensationsbereich 14 wird ausgebildet, indem Seitenwand SD des inneren Grabens IT in einer Richtung schräg zu der unteren Fläche F1 (10) mit Fremdionenstrahl IB (10) bestrahlt wird. So kann Fremdionenstrahl IB wirksam auf Seitenwand SD gerichtet werden. Diese Neigungsrichtung wird so ausgewählt, dass sich wenigstens ein Abschnitt von Boden BI des inneren Grabens IT in einem Schatten von Seitenwand SD befindet. Dementsprechend wird wenigstens ein Teil von Boden BI des inneren Grabens IT nicht zu Ladungskompensationsbereich 14. Daher wird wenigstens ein Teil von Boden BI des inneren Grabens IT n-leitfähig gehalten. So kann ein n-leitender Stromweg, der durch den inneren Graben IT verläuft, geschaffen werden. Damit kann der EIN-Widerstand von MOSFET 100 reduziert werden.
  • Bei der Ausbildung des inneren Grabens IT (9) wird Ätzen über ein Ätzverfahren ausgeführt, das eine physikalische Ätzwirkung aufweist. Dementsprechend kann das Ätzen zum Ausbilden des inneren Grabens IT stärker senkrecht ausgeführt werden. So kann die Seitenfläche SD von Ladungskompensationsbereich 14 (2) einschließlich Seitenwand SD des inneren Grabens IT, in der Dickenrichtung DD angeordnet werden. Damit kann Ladungskompensation durch Ladungskompensationsbereich 14 wirkungsvoller ausgeführt werden.
  • Bei der vorliegenden Ausführungsform wird thermisches Ätzen beim Ausbilden von Gate-Graben GT eingesetzt. Dementsprechend kann die Ebenen-Orientierung von Seitenwand SS von Gate-Graben GT durch selbständige Ausbildung mit spezifischer Kristallografie hergestellt werden. Vorzugsweise ist Seitenwand SS von Gate-Graben GT um genau einen Winkel AF (2), der größer ist als 0° und kleiner als 90°, relativ zu der oberen Fläche F2 von SiC-Schicht 10 geneigt. Dementsprechend kann eine Kanal-Ebene, die eine Ebenen-Orientierung schräg zu der oberen Fläche F2 hat, an Seitenwand SS von Gate-Graben GT geschaffen werden. Noch besser ist der Winkel von Seitenfläche SD (2) von Ladungskompensationsbereich 14 relativ zu Dickenrichtung DD kleiner als Winkel AD von Seitenwand SS von Gate-Graben GT relativ zu Dickenrichtung DD. Dementsprechend kann die Ladungskompensation durch Ladungskompensationsbereich 14 wirkungsvoller ausgeführt werden.
  • SiC-Schicht 10 kann eine Kristallstruktur des hexagonalen Systems haben. In diesem Fall enthält Seitenwand SS von Gate-Graben GT von SiC-Schicht 10 vorzugsweise einen Bereich, der durch die {0-33-8}-Ebene oder/und {0-11-4}-Ebene gebildet wird. Dementsprechend kann die Trägerbeweglichkeit an Seitenwand SS erhöht werden. Dadurch kann der EIN-Widerstand von MOSFET 100 verringert werden.
  • SiC-Schicht 10 kann eine Kristallstruktur des kubischen Systems haben. In diesem Fall enthält Seitenwand SS von Gate-Graben GT von SiC-Schicht 10 vorzugsweise einen Bereich, der aus der {100}-Ebene besteht. Dementsprechend kann die Trägerbeweglichkeit an Seitenwand SS erhöht werden. Dadurch kann der EIN-Widerstand von MOSFET 100 verringert werden.
  • In der vorliegenden Ausführungsform ist der Querschnitt von Gate-Graben GT (2) trapez-förmig, wobei er jedoch nicht darauf beschränkt ist. Er kann beispielsweise eine V-Form haben. Das heißt, der Boden des Gate-Grabens muss nicht notwendigerweise eine plane Ebene haben.
  • Weiterhin kann Gate-Graben GT außer mit thermischem Ätzen mittels Trockenätzen ausgebildet werden. Beispielsweise kann Gate-Graben GT mittels RIE oder IBE ausgebildet werden. Des Weiteren kann Gate-Graben GT mit einem anderen Ätzverfahren als Trockenätzen ausgebildet werden, so beispielsweise mittels Nassätzen. Die Seitenwände des Gate-Grabens, die einander zugewandt sind, müssen sich nicht notwendigerweise in einer nicht parallelen Positionsbeziehung befinden, wie sie in 1 dargestellt ist. Die Seitenwände können eine parallele Beziehung zueinander haben.
  • In der oben erläuterten Ausführungsform hat der Bereich der oberen Fläche F2, der von Seitenwand SS von Gate-Graben GT umgeben ist, wie in 4 gezeigt, eine sechseckige Form. Die Form dieses Bereiches ist nicht auf ein Sechseck beschränkt, und kann beispielsweise rechteckig (einschließlich quadratisch) sein. Bei dieser Form wird ein Sechseck, bei dem jede Ecke einen Winkel von ungefähr 60° hat, bevorzugt, wenn die Kristallstruktur von SiC-Schicht 10 hexagonal ist. Wenn die Kristallstruktur kubisch ist, wird ein Rechteck bevorzugt.
  • Zweite Ausführungsform
  • Ein MOSFET 100D enthält, wie in 23 gezeigt, ein Einkristall-Substrat 1, eine SiC-Schicht 10D, eine Drain-Elektrode 31, eine Source-Elektrode 32, einen Gate-Oxidfilm 21D, einen Zwischenschicht-Isolierfilm 22D, eine Gate-Elektrode 30D und eine Source-Verbindungsschicht 33.
  • SiC-Schicht 10D hat, wie unter Bezugnahme auf 24 zu sehen ist, eine untere Seite F1 (erste Fläche) sowie eine obere Seite F2 (zweite Fläche), die einander in der Dickenrichtung gegenüberliegen (vertikale Richtung in der Zeichnung). SiC-Schicht 10D enthält einen n–-Drift-Bereich 11 (erster Bereich), einen p-Bereich 12D (zweiter Bereich), einen n-Bereich 13D (dritter Bereich), einen Ladungskompensationsbereich 14 (Implantationsbereich) sowie einen p+-Kontaktbereich 15D. P-Bereich 12D ist an der oberen Schicht 11b von n–-Drift-Bereich 11 vorhanden und ist p-leitend (zweiter Leitfähigkeitstyp, der sich von dem ersten Leitfähigkeitstyp unterscheidet). n-Bereich 13D ist, durch p-Bereich 12D gegenüber n–-Drift-Bereich 11 isoliert, auf p-Bereich 12D ausgebildet und ist n-leitend (erster Leitfähigkeitstyp). P+-Kontaktbereich 15D ist direkt auf einem Abschnitt von p-Bereich 12D vorhanden und bildet einen Teil der oberen Seite bzw. Fläche F2 von SiC-Schicht 10D.
  • P-Bereich 12D ist von Ladungskompensationsbereich 14 entfernt angeordnet. Das heißt, p-Bereich 12D ist durch die obere Schicht 11b von n–-Drift-Bereich 11 gegenüber Ladungskompensationsbereich 14 isoliert.
  • Gate-Oxidfilm 21D ist an der oberen Fläche F2 von SiC-Schicht 10D oberhalb von p-Bereich 12D vorhanden und verbindet n–-Drift-Bereich 11 mit n-Bereich 13D. Das heißt, Gate-Oxidfilm 21D deckt p-Bereich 12D an der oberen Schicht F2 von SiC-Schicht 10D ab. Gate-Elektrode 30D ist auf Gate-Oxidfilm 21D vorhanden. Dementsprechend befindet sich Gate-Elektrode 30D auf p-Bereich 12D von SiC-Schicht 10D, wobei Gate-Oxidfilm 21D dazwischen angeordnet ist.
  • Source-Elektrode 32 ist direkt auf n-Bereich 13D und p+-Kontaktbereich 15D von SiC-Schicht 10D vorhanden.
  • SiC-Schicht 10D kann eine Kristallstruktur des hexagonalen Systems haben. In diesem Fall enthält die Seite bzw. obere Fläche F2 von SiC-Schicht 10D vorzugsweise einen Bereich, der durch die {0-33-8}-Ebene oder/und die {0-11-4}-Ebene gebildet wird. SiC-Schicht 10D kann eine Kristallstruktur des kubischen Systems haben. In diesem Fall enthält die obere Fläche F2 von SiC-Schicht 10D vorzugsweise einen Bereich, der aus der {100}-Ebene besteht.
  • Andere Elemente der Struktur als die oben erläuterten sind im Wesentlichen identisch mit denen der weiter oben erläuterten ersten Ausführungsform. Gleichen oder entsprechenden Elemente sind die gleichen Bezugszeichen zugeordnet, und ihre Beschreibung wird nicht wiederholt.
  • Ein Verfahren zum Herstellen von MOSFET 100D wird im Folgenden beschrieben. Zunächst werden Schritte, die denen der in 6–11 dargestellten der ersten Ausführungsform gleichen, ausgeführt.
  • p-Bereich 12D, n-Bereich 13D und p+-Kontaktbereich 15D werden, wie in 25 gezeigt, durch Fremdstoff-Ionentransplantation an der oberen Schicht 11b von n–-Drift-Bereich 11 ausgebildet. Dann wird Aktivierungsglühen ausgeführt, um die mittels Ionenimplantation implantierten Fremdstoffe zu aktivieren. Beispielsweise wird Erhitzen bei einer Temperatur von 1700°C über 30 Minuten ausgeführt. Dadurch wird SiC-Schicht 10D auf Einkristall-Substrat 1 ausgebildet.
  • Gate-Oxidfilm 21D wird, wie unter Bezugnahme auf 26 zu sehen ist, mittels thermischer Oxidation an der Seite bzw. oberen Fläche F2 von SiC-Schicht 10D ausgebildet. Dementsprechend wird p-Bereich 12D mit Gate-Oxidfilm 21D abgedeckt. Gate-Elektrode 30D wird auf Gate-Oxidfilm 21D ausgebildet. Gate-Elektrode 30D wird so ausgebildet, dass sie einen Abschnitt hat, der sich oberhalb von p-Bereich 12D von SiC-Schicht 10D befindet, wobei sich Gate-Oxidfilm 21D dazwischen befindet. Zwischenschicht-Isolierfilm 22D wird auf dem freiliegenden Gate-Oxidfilm 21D und Gate-Elektrode 30D ausgebildet. Gate-Oxidfilm 21D und Zwischenschicht-Isolierfilm 22D werden Strukturierung ausgesetzt, wodurch eine Öffnung ausgebildet wird, die p+-Kontaktbereich 15D und einen Teil von n-Bereich 13D freilegt. Dann wird Source-Elektrode 32 in dieser Öffnung ausgebildet. So wird der in 26 gezeigte Aufbau hergestellt.
  • Source-Verbindungsschicht 33 wird, wie unter erneuter Bezugnahme auf 23 zu sehen ist, an Zwischenschicht-Isolierfilm 22D und Source-Elektrode 32 ausgebildet. Des Weiteren wird Drain-Elektrode 31 an n–-Drift-Bereich 11, d. h. an der unteren Fläche F1 von SiC-Schicht, ausgebildet, wobei sich Einkristall-Substrat 1 dazwischen befindet. So wird MOSFET 100D erzeugt.
  • Bei dem Verfahren zum Herstellen von MOSFET 100 (1) oder MOSFET 100D (23) in den oben dargestellten Ausführungsformen kann vor Ausbildung von Drain-Elektrode 31 ein Schritt zum Entfernen von Einkristall-Substrat 1 ausgeführt werden. In diesem Fall weist MOSFET 100 (1) kein Einkristall-Substrat 1 auf, und Drain-Elektrode 31 ist direkt auf n–-Drift-Bereich 11, d. h. an der unteren Fläche F1, vorhanden.
  • Der erste Leitfähigkeitstyp ist auf die n-Leitfähigkeit beschränkt und kann die p-Leitfähigkeit sein. Der MOSFET ist vom n-Kanal-Typ, wenn der erste Leitfähigkeitstyp die n-Leitfähigkeit ist, und ist vom p-Kanal-Typ, wenn der erste Leitfähigkeitstyp die p-Leitfähigkeit ist.
  • Des Weiteren ist die Siliziumkarbid-Halbleitervorrichtung nicht auf einen MOSFET beschränkt, und es kann sich außer um einen MOSFET um einen MISFET (Metal Insulator Semiconductor Field Effect Transistor) handeln.
  • Obwohl die vorliegende Erfindung ausführlich beschrieben und dargestellt worden ist, ist klar, dass dies lediglich als Veranschaulichung und Beispiel dient und nicht einschränkend zu verstehen ist und sich der Schutzumfang der vorliegenden Erfindung aus dem Wortlaut der beigefügten Ansprüche ergibt.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2004-342660 [0002]

Claims (5)

  1. Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung (100, 100D), die eine Siliziumkarbid-Schicht (10) mit einer ersten Fläche (F1) und einer zweiten Fläche (F2) enthält, die einander in einer Dickenrichtung gegenüberliegen, wobei das Verfahren die folgenden Schritte umfasst: Fertigen einer ersten Schicht (5), die die erste Fläche bildet und einen ersten Leitfähigkeitstyp hat, Ausbilden eines inneren Grabens (IT) mit einem Boden (BI) und einer Seitenwand (SD) an einer der ersten Fläche der ersten Schicht gegenüberliegenden Seite, Implantieren von Fremdstoffen an der Seitenwand des inneren Grabens, so dass der Leitfähigkeitstyp der ersten Schicht an der Seitenwand des inneren Grabens umgekehrt wird, wobei mit dem Schritt des Implantierens von Fremdstoffen ein Implantationsbereich (14), der sich an der Seitenwand des inneren Grabens befindet und einen zweiten Leitfähigkeitstyp hat, der sich von dem ersten Leitfähigkeitstyp unterscheidet, sowie ein Nicht-Implantationsbereich (11a) des ersten Leitfähigkeitstyps aus der ersten Schicht ausgebildet werden, Ausbilden einer zweiten Schicht (11b) des ersten Leitfähigkeitstyps, die den inneren Graben füllt und zusammen mit dem Nicht-Implantationsbereich einen ersten Bereich (11) bildet, wobei der Implantationsbereich über den Schritt des Ausbildens einer zweiten Schicht in den ersten Bereich eingebettet wird, Ausbilden eines zweiten Bereiches (12) des zweiten Leitfähigkeitstyps an dem ersten Bereich und eines dritten Bereiches (13) des ersten Leitfähigkeitstyps, der an dem zweiten Bereich, durch den zweiten Bereich gegenüber dem ersten Bereich isoliert, vorhanden ist und wenigstens einen Abschnitt der zweiten Fläche bildet, und Ausbilden eines Gate-Isolierfilms (21) an dem zweiten Bereich, um den ersten Bereich mit dem dritten Bereich zu verbinden, Ausbilden einer Gate-Elektrode (30) an dem Gate-Isolierfilm, Ausbilden einer ersten Elektrode (31) an dem ersten Bereich, und Ausbilden einer zweiten Elektrode (32) an dem dritten Bereich.
  2. Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung nach Anspruch 1, wobei der Schritt des Ausbildens eines Implantationsbereiches den Schritt einschließt, in dem die Seitenwand des inneren Grabens in einer Richtung geneigt zu der ersten Fläche mit einem Fremdionenstrahl (IB) bestrahlt wird.
  3. Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung nach Anspruch 2, wobei in dem Schritt des Bestrahlens mit einem Fremdionenstrahl die Neigungsrichtung so ausgewählt wird, dass sich wenigstens ein Teil des Bodens des inneren Grabens in einem Schatten der Seitenwand befindet.
  4. Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 1–3, wobei der Schritt des Ausbildens eines inneren Grabens mittels Ätzen ausgeführt wird, das eine physikalische Ätzwirkung aufweist.
  5. Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 1–4, das des Weiteren den Schritt umfasst, in dem ein Gate-Graben (GT) mit einer Seitenwand (SS) an der zweiten Fläche ausgebildet wird, der durch den dritten Bereich und den zweiten Bereich bis zu dem ersten Bereich verläuft und von dem Implantationsbereich entfernt angeordnet ist, wobei der Schritt des Ausbildens eines Gate-Grabens mittels thermischem Ätzen ausgeführt wird.
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