DE102013108698A1 - III-Nitrid-Vorrichtung mit hoher Durchbruchspannung - Google Patents
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- 230000015556 catabolic process Effects 0.000 title description 12
- 239000004065 semiconductor Substances 0.000 claims abstract description 186
- 150000001875 compounds Chemical class 0.000 claims abstract description 99
- 239000000463 material Substances 0.000 claims abstract description 89
- 239000000758 substrate Substances 0.000 claims abstract description 67
- 238000002955 isolation Methods 0.000 claims abstract description 46
- 239000011810 insulating material Substances 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 24
- 229910045601 alloy Inorganic materials 0.000 claims description 9
- 239000000956 alloy Substances 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 8
- 230000005533 two-dimensional electron gas Effects 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 238000009413 insulation Methods 0.000 abstract description 4
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 27
- 229910002601 GaN Inorganic materials 0.000 description 26
- 230000004888 barrier function Effects 0.000 description 7
- 238000002161 passivation Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910003460 diamond Inorganic materials 0.000 description 5
- 239000010432 diamond Substances 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 230000002411 adverse Effects 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 230000036961 partial effect Effects 0.000 description 4
- 230000002829 reductive effect Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000010276 construction Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910002704 AlGaN Inorganic materials 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000004047 hole gas Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000010287 polarization Effects 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- -1 InAlN Inorganic materials 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005056 compaction Methods 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
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- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
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- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
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- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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Abstract
Eine Halbleitervorrichtung umfasst einen Halbleiterkörper, der ein Verbindungshalbleitermaterial auf einem Substrat aufweist. Das Verbindungshalbleitermaterial weist einen Kanalbereich auf. Ein Source-Bereich erstreckt sich zu dem Verbindungshalbleitermaterial. Ein Drain-Bereich erstreckt sich ebenfalls zu dem Verbindungshalbleitermaterial und ist durch den Kanalbereich von dem Source-Bereich beabstandet. Ein Isolationsbereich ist in einem aktiven Bereich der Halbleitervorrichtung zwischen dem Verbindungshalbleitermaterial und dem Substrat in den Halbleiterkörper eingebettet. Der aktive Bereich umfasst die Source, die Drain und den Kanalbereich der Vorrichtung. Der Isolationsbereich ist über eine Länge des Kanalbereichs zwischen dem Source-Bereich und dem Drain-Bereich diskontinuierlich.
Description
- TECHNISCHES GEBIET
- Die vorliegende Erfindung betrifft III-Nitrid-Vorrichtungen und genauer III-Nitrid-Vorrichtungen mit hoher Durchbruchspannung.
- ALLGEMEINER STAND DER TECHNIK
- Auf Galliumnitrid (GaN) beruhende Transistoren mit hoher Elektronenbeweglichkeit (HEMTs) sind aufgrund einer großen Bandenergielücke von 3,4 eV bei GaN gut als Vorrichtungen mit hoher Durchbruchspannung geeignet. Das bedeutet, dass kleinere Vorrichtungslängen vergleichsweise größeren Sperrspannungen widerstehen können, was zu einem niedrigeren Einschalt-Widerstand und einer niedrigeren Kapazität führt. Aufgrund der epitaktischen Herstellung, die verbreitet zur Herstellung von mehrschichtigen HEMT-Aufbauten verwendet wird, sind die meisten herkömmlichen HEMTs Vorrichtungen mit lateralem Source-Drain mit einem optionalen leitfähigem Plug, der sich durch den III-Nitrid-Epitaxiestapel erstreckt, um eine quasivertikale Vorrichtung bereitzustellen. Die Dicke des III-Nitrid-Epitaxiestapels eines derartigen Aufbaus muss der gleichen Sperrspannung wie die laterale Sperrspannung der Source-Drain-Strecke widerstehen.
- Die Spannungsklasse einer herkömmlichen HEMT-Vorrichtung kann durch Verändern der Epitaxiedicke eingestellt werden. Diese Verfahren erfordern eine lange und teure Abscheidung von GaN-Schichten, was während der Hochtemperaturbearbeitung eine deutliche Waferdurchbiegung verursacht. Daher kann bei jeder post-epitaktischen Bearbeitung nur ein begrenzter Temperaturhaushalt angewendet werden, wodurch die Möglichkeit für eine Implantierung/Aktivierung des Source/Drain-Bereichs mit n+ möglicherweise beseitigt wird.
- Das Substrat unter dem lateralen GaN-HEMT kann entfernt werden, um die Durchbruchspannungsfestigkeit der Vorrichtung zu erhöhen. Doch das Entfernen des Substrats ist bei Vorrichtungen mit großer Leistung aufgrund einer endgültigen Vorrichtungsdicke von nur wenigen Mikrometern eher schwer zu erreichen. Zusätzlich wird eine im Allgemeinen flache Vorrichtungsrückseite bevorzugt, um eine gute Wärmeanbindung mit dem Leiterrahmen bereitzustellen, was die Verwendung von tiefen Gräben unter dem Driftgebiet verhindert.
- KURZDARSTELLUNG DER ERFINDUNG
- Nach den hier beschriebenen Ausführungsformen wird die Epitaxiedicke einer III-Nitrid-Vorrichtung ohne nachteilige Auswirkung auf die Durchbruchspannung der Vorrichtung verringert, indem ein Teil der Epi-Schicht und/oder des darunterliegenden Substrats durch einen Isolationsbereich ersetzt wird.
- Nach einer Ausführungsform einer Halbleitervorrichtung umfasst die Halbleitervorrichtung einen Halbleiterkörper, der ein Verbindungshalbleitermaterial auf einem Substrat umfasst. Das Verbindungshalbleitermaterial weist einen Kanalbereich auf. Ein Source-Bereich erstreckt sich zu dem Verbindungshalbleitermaterial. Ein Drain-Bereich erstreckt sich ebenfalls zu dem Verbindungshalbleitermaterial und ist durch den Kanalbereich von dem Source-Bereich beabstandet. Ein Isolationsbereich ist in einem aktiven Bereich der Halbleitervorrichtung zwischen dem Verbindungshalbleitermaterial und dem Substrat in den Halbleiterkörper eingebettet. Der aktive Bereich umfasst die Source, die Drain und den Kanalbereich der Vorrichtung. Der Isolationsbereich ist über eine Länge des Kanalbereichs zwischen dem Source-Bereich und dem Drain-Bereich diskontinuierlich.
- Nach einer anderen Ausführungsform einer Halbleitervorrichtung umfasst die Halbleitervorrichtung ein Halbleitersubstrat und ein epitaktisches Verbindungshalbleitermaterial, das auf dem Halbleitersubstrat abgeschieden ist. Das epitaktische Verbindungshalbleitermaterial weist einen Kanalbereich und eine höhere Energiebandlücke als das Halbleitersubstrat auf. Ein erster dotierter Bereich erstreckt sich zu dem epitaktischen Verbindungshalbleitermaterial. Ein zweiter dotierter Bereich erstreckt sich ebenfalls zu dem epitaktischen Verbindungshalbleitermaterial und ist durch den Kanalbereich von dem ersten dotierten Bereich beabstandet. Ein Isolationsbereich ist unter dem Kanalbereich zwischen dem epitaktischen Verbindungshalbleitermaterial und dem Substrat angeordnet und erstreckt sich seitlich in eine Richtung, die parallel zu einer Hauptoberfläche des Halbleitersubstrats verläuft. Der Isolationsbereich ist über eine Länge des Kanalbereichs zwischen dem ersten und dem zweiten dotierten Bereich diskontinuierlich.
- Nach einer Ausführungsform eines Verfahrens zur Herstellung einer Halbleitervorrichtung umfasst die Halbleitervorrichtung das Bilden eines Halbleiterkörpers, der ein Verbindungshalbleitermaterial umfasst, auf einem Substrat, wobei das Verbindungshalbleitermaterial einen Kanalbereich aufweist; das Bilden eines Source-Bereichs, der sich zu dem Verbindungshalbleiterbereich erstreckt; das Bilden eines Drain-Bereichs, der sich zu dem Verbindungshalbleiterbereich erstreckt und durch den Kanalbereich von dem Source-Bereich beabstandet ist; und das Bilden eines Isolationsbereichs, der in einem aktiven Bereich der Halbleitervorrichtung zwischen dem Verbindungshalbleitermaterial und dem Substrat in den Halbleiterkörper eingebettet ist, wobei der aktive Bereich die Source, die Drain und den Kanalbereich umfasst. Der Isolationsbereich ist über eine Länge des Kanalbereichs zwischen dem Source-Bereich und dem Drain-Bereich diskontinuierlich.
- Fachleute werden beim Lesen der folgenden ausführlichen Beschreibung und beim Betrachten der beiliegenden Zeichnungen zusätzliche Merkmale und Vorteile erkennen.
- KURZE BESCHREIBUNG DER ZEICHNUNGEN
- Die Bestandteile in den Figuren sind nicht notwendigerweise maßstabgetreu; stattdessen wird die Betonung auf die Erläuterung der Grundsätze der Erfindung gelegt. Überdies bezeichnen in den Figuren gleiche Bezugszeichen entsprechende Teile. In den Zeichnungen:
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1 veranschaulicht eine Ansicht einer Verbindungshalbleitervorrichtung mit hoher Durchbruchspannung von oben nach unten, wobei verschiedene Schichten in verschiedenen Teilen der Vorrichtung entfernt sind. -
2 und3 veranschaulichen Querschnittsansichten der Verbindungshalbleitervorrichtung entlang der mit "A-A" bezeichneten Linie nach verschiedenen Ausführungsformen. -
4 veranschaulicht eine Querschnittsansicht der Verbindungshalbleitervorrichtung entlang der mit "B-B" bezeichneten Linie nach einer Ausführungsform. -
5 veranschaulicht eine Querschnittsansicht der Verbindungshalbleitervorrichtung entlang der mit "C-C" bezeichneten Linie nach einer Ausführungsform. -
6 veranschaulicht eine Querschnittsansicht einer anderen Ausführungsform einer Verbindungshalbleitervorrichtung mit hoher Durchbruchspannung. -
7 veranschaulicht eine Querschnittsansicht noch einer anderen Verbindungshalbleitervorrichtung mit hoher Durchbruchspannung. -
8A bis8E veranschaulichen Querschnittsansichten eines Halbleiterkörpers während verschiedener Phasen eines Herstellungsprozesses. -
9 veranschaulicht eine Querschnittansicht eines Halbleiterkörpers während eines anderen Herstellungsprozesses. - AUSFÜHRLICHE BESCHREIBUNG
- Als nächstes werden Ausführungsformen einer Verbindungshalbleitervorrichtung wie etwa eines Heterostruktur-Feldeffekttransistors (HFET) mit einer verringerten Epitaxiedicke, die die Durchbruchspannung der Vorrichtung nicht nachteilig beeinflusst, beschrieben. Der Ausdruck HFET wird gewöhnlich auch als HEMT (Transistor mit hoher Elektronenbeweglichkeit), MODFET (modulationsdotierter FET) oder MESFET (Metallhalbleiter-Feldeffekttransistor) bezeichnet. Die Ausdrücke "Verbindungshalbleitervorrichtung", "HFET", "HEMT", "MESFET" und "MODFET" werden hier austauschbar verwendet, um auf eine Vorrichtung zu verweisen, die einen Übergang zwischen zwei Materialien mit unterschiedlichen Bandlücken (d.h. einen Heteroübergang) als Kanal aufweist. Zum Beispiel kann GaAs mit AlGaAs kombiniert werden, kann GaN mit AlGaN kombiniert werden, kann InGaAs mit InAlAs kombiniert werden, kann GaN mit InGaN kombiniert werden usw. Außerdem können Transistoren Sperr-/Abstands-/Pufferschicht-Aufbauten aus AlInN/AlN/GaN aufweisen. Der hier verwendete Ausdruck "Verbindungshalbleitervorrichtung" kann sich auch auf einen Transistor beziehen, der unter Verwendung eines einzelnen epitaktischen Verbindungshalbleiters wie epitaktischem SiC hergestellt wurde.
- In jedem Fall ist die Epitaxiedicke der Verbindungshalbleitervorrichtung verringert, ohne die Durchbruchspannung der Vorrichtung nachteilig zu beeinflussen, indem ein Teil der epitaktischen Schicht (kurz "Epi-Schicht") und/oder des darunterliegenden Substrats durch einen Isolationsbereich ersetzt ist. Dies verringert die Gesamtkosten der Vorrichtung und verringert die Komplexität der Hochtemperaturprozesse infolge einer Waferdurchbiegung, die durch eine dicke Epi-Schicht erzeugt werden kann. Für quasivertikale Vorrichtungsaufbauten kann ein stark leitfähiges Substrat verwendet werden, das typischerweise eine vergleichsweise dickere Epi-Schicht benötigen würde, um der gleichen Sperrspannung wie bei einer lateralen Ausgestaltung zu widerstehen. Die hier beschriebenen Techniken minimieren aufgrund der Verwendung eines Low-k-Materials (in Bezug auf die Dielektrizitätskonstante der Epi-Schicht) wie Siliziumoxid, Siliziumnitrid, Diamant usw. auch parasitäre Kapazitäten.
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1 veranschaulicht eine Ansicht einer Verbindungshalbleitervorrichtung von oben nach unten, wobei verschiedene Schichten in verschiedenen Teilen der Vorrichtung entfernt sind.2 und3 veranschaulichen Querschnittsansichten von alternativen Ausführungsformen der Halbleitervorrichtung entlang der mit "A-A" bezeichneten Linie in1 in einem aktiven Bereich100 der Vorrichtung.4 veranschaulicht eine Querschnittsansicht der Halbleitervorrichtung entlang der mit "B-B" bezeichneten Linie in1 in dem aktiven Bereich100 der Vorrichtung.5 veranschaulicht eine Querschnittsansicht der Halbleitervorrichtung entlang der mit "C-C" bezeichneten Linie in1 in einem inaktiven Bereich102 der Vorrichtung, z.B. dem Vorrichtungs-rand oder zwischen sogenannten Fingern (parallelen aktiven Bereichen) der Vorrichtung. - Die Halbleitervorrichtung umfasst einen Halbleiterkörper
104 , der ein Verbindungshalbleitermaterial106 wie etwa eine epitaktische (kurz Epi-)Schicht oder einen Stapel aus Epi-Schichten umfasst, die auf einem Substrat108 aufgewachsen ist bzw. sind. Das Verbindungshalbleitermaterial ist in2 bis5 als Stapel von epitaktischen III-Nitrid-Schichten, z.B. einer GaN-Pufferschicht112 auf einer oder mehreren Übergangsschichten110 und einer GaN-Legierungs-Sperrschicht114 wie AlGaN, InAlN, AlN oder InAlGaN auf der GaN-Puffer-schicht112 , gezeigt. Doch das Verbindungshalbleitermaterial106 kann eine einzelne epitaktische Schicht wie etwa SiC sein. In jedem Fall kann das Substrat108 ein dotierter oder undotierter Silizium- oder Verbindungshalbleiterwafer sein; und auf dem Halbleiterkörper104 kann eine Passivierungsschicht116 bereitgestellt sein. Bei der GaN-Technologie bildet sich in dem Verbindungshalbleitermaterial106 z.B. in der GaN-Pufferschicht112 in der Nähe der Grenzfläche zu der darüberliegenden GaN-Legierungs-Sperrschicht114 ein Kanalbereich118 aus. - Bei der GaN-Technologie führt das Vorhandensein von Polarisationsladungen und des Spannungseffekts zu der Ausführung eines zweidimensionalen Ladungsträgergases, das eine zweidimensionale Elektronen- oder Lochinversionsschicht ist, die durch eine sehr hohe Trägerdichte und Trägerbeweglichkeit gekennzeichnet ist. Ein derartiges zwei-dimensionales Ladungsträgergas wie 2DEG (zweidimensionales Elektronengas) oder 2DHG (zweidimensionales Löchergas) bildet den Kanalbereich
118 der Vorrichtung. Zwischen der GaN-Pufferschicht112 und der GaN-Legierungs-Sperrschicht114 kann eine dünne, z.B. 1 bis 2 nm dicke, AlN-Schicht vorgesehen sein, um eine Streuung an der Legierung zu minimieren und die Beweglichkeit des 2DEG zu verbessern. Andere Verbindungshalb-leitertechnologien, die ein zweidimensionales Elektronengas oder Lochgas aufweisen, können ebenfalls verwendet werden. In jedem Fall führen Polarisationsladungen zu der Bildung des Kanalbereichs118 der Vorrichtung. Andere Kombinationen von III-V-Halbleitermaterialien können verwendet werden, um in dem Verbindungshalbleitermaterial106 einen 2DEG- oder 2DHG-Kanalbereich118 zu bilden, wie in der Technik wohlbekannt ist. Im Allgemeinen kann jede beliebige Heterostruktur verwendet werden, bei der eine Banddiskontinuität für das Konzept der Vorrichtung verantwortlich ist. Zum Beispiel liegt bei einem AlGaAs-System kein piezoelektrischer Effekt vor, doch ist ein Confinement-Konzept, das das Anordnen von Quantentöpfen für ein Confinement des Kanalbereichs118 vorsieht, möglich. - Die Verbindungshalbleitervorrichtung umfasst ferner an einem Ende einen Source-Bereich (S), der sich zu dem Verbindungshalbleitermaterial
106 erstreckt und mit dem Kanalbereich118 in Kontakt steht. Ein Drain-Bereich (D) erstreckt sich von dem anderen Ende zu dem Verbindungshalb-leitermaterial106 und steht mit dem Kanalbereich118 in Kontakt und ist durch den Kanalbereich118 von dem Source-Bereich beabstandet. Die Source und die Drain können durch Dotieren definierter Bereiche des Verbindungshalbleitermaterials106 gebildet werden. Ein Gate (G) ist an oder in dem Verbindungshalbleitermaterial106 ausgebildet, um den Kanalbereich118 zu steuern. - Die Vorrichtung kann eine laterale Vorrichtung sein, bei der die Source, die Drain und das Gate auf der gleichen Oberfläche des Halbleiterkörpers
104 kontaktiert werden, wie z.B. in2 gezeigt ist, und Strom zwischen der Source und der Drain im Allgemeinen in einer lateralen Richtung fließt. Alternativ kann die Vorrichtung eine quasivertikale Vorrichtung sein, bei der die Source und die Drain an entgegengesetzten Oberflächen des Halbleiterkörpers kontaktiert werden und Strom zwischen der Source und der Drain teilweise in einer lateralen Richtung und teilweise in einer vertikalen Richtung fließt. Zum Beispiel kann sich, wie in3 gezeigt, ein leitfähiger Plug120 von der Drain durch das Verbindungshalbleitermaterial106 zu einer Fläche109 des Substrats108 , die von dem Verbindungshalbleitermaterial106 weg gerichtet ist, erstrecken. Alternativ kann der leitende Plug120 auf der Sourceseite vorgesehen sein. In jedem Fall kann die Vorrichtung eine normalerweise Ein-Vorrichtung oder eine normalerweise Aus-Vorrichtung sein, was aus dem Stand der Technik wohlbekannt ist. - Die Verbindungshalbleitervorrichtung umfasst auch einen Isolationsbereich
122 , der in dem aktiven Bereich der Vorrichtung100 und/oder in dem inaktiven Bereich102 (der aktive Bereich umfasst die Source, die Drain und den Kanalbereich118 ) zwischen dem Verbindungshalbleitermaterial106 und dem Substrat108 in den Halbleiterkörper104 eingebettet ist. Bei GaN-basierten Technologien ist der Isolationsbereich122 , wie in den2 bis5 gezeigt, unter der GaN-Legierungs-Sperrschicht114 angeordnet. Im Allgemeinen ist der Isolationsbereich122 unter dem Kanalbereich118 angeordnet. Der Isolationsbereich122 kann an der Sourceseite der Vorrichtung oder an der Drainseite angeordnet sein. Er erstreckt sich aber nicht fortlaufend von einer Seite zu der anderen Seite. Das heißt, der Isolationsbereich122 ist über die Länge (L_Kanal) des Kanals zwischen der Source und der Drain diskontinuierlich. Somit ist das Verbindungshalbleitermaterial106 bei Ausführungsformen, bei denen der Isolationsbereich122 , wie z.B. in2 gezeigt, teilweise in dem Verbindungshalbleitermaterial106 angeordnet ist, über dem Isolationsbereich122 dünner und an anderen Stellen dicker. Andernfalls kann das Verbindungshalbleitermaterial106 über den gesamten Isolationsbereich122 und an anderen Stellen die gleiche Dicke aufweisen, wenn der Isolationsbereich122 , z.B. wie in6 , die später ausführlicher beschrieben werden wird, gezeigt, zur Gänze in dem darunter liegenden Material108 angeordnet ist. Der Isolationsbereich122 erstreckt sich seitlich in eine Richtung, die parallel zu einer Hauptoberfläche109 des Halbleitersubstrats108 verläuft. - In jedem Fall kann die Dicke des Verbindungshalbleitermaterials
106 verringert werden, ohne die Durchbruchspannung der Vorrichtung nachteilig zu beeinflussen, indem ein Teil des Verbindungshalbleitermaterials106 und/oder des darunterliegenden Substrats108 durch den Isolationsbereich122 ersetzt wird. Dies erhöht die Durchbruchspannungsfestigkeit der Vorrichtung im Vergleich zu herkömmlichen Vorrichtungen mit der gleichen Epi-Schicht-Dicke oder gewährleistet die gleiche Durchbruchspannungsfestigkeit wie herkömmliche Vorrichtungen mit einer dickeren Epi-Schicht. - In einer Ausführungsform umfasst der Isolationsbereich
122 einen Hohlraum124 , der mit einem Isoliermaterial126 wie etwa Siliziumoxid, Siliziumnitrid, Diamant oder jedem beliebigen anderen geeigneten Isoliermaterial, das eine niedrigere Dielektrizitätskonstante als die des umgebenden Halbleitermaterials aufweist, gefüllt ist. Der Hohlraum124 weist eine Höhe (h) auf, die durch den zur Bildung des Hohlraums124 eingesetzten Ätzprozess bestimmt wird. Das in dem Hohlraum124 angeordnete Isoliermaterial126 kann ein einzelner homogener Aufbau sein oder einen Stapel unterschiedlicher Materialen umfassen. Der Hohlraum124 kann, wie in2 bis5 gezeigt, teilweise in dem Verbindungshalbleitermaterial106 und teilweise in dem Substrat108 ausgebildet sein. Alternativ kann der Hohlraum124 , wie in6 gezeigt, zur Gänze in dem Substrat108 unter dem Verbindungshalbleitermaterial106 ausgebildet sein. - In jedem Fall kann in dem inaktiven Bereich
102 der Vorrichtung ein Graben128 gebildet werden, der sich von einer Hauptoberfläche107 des Verbindungshalbleitermaterials106 bis zu einer Tiefe (d) erstreckt, die der Tiefe entspricht, wo anschließend die Oberkante des Hohlraums124 gebildet werden soll. Der Graben128 wird verwendet, um den später gebildeten Hohlraum124 mit einem Isoliermaterial126 zu füllen, um den Isolationsbereich122 zu bilden, der, wie in1 und5 gezeigt, in dem aktiven Bereich100 der Vorrichtung zwischen dem Verbindungshalbleitermaterial106 und dem Substrat108 in den Halbleiterkörper104 eingebettet ist. Dieser Graben128 erstreckt sich senkrecht zu der Source und der Drain über eine Länge (L) des Isolationsbereichs122 , so dass der Hohlraum124 vollständig mit dem Isoliermaterial126 gefüllt werden kann. Wie in1 und4 gezeigt, kann in dem aktiven Bereich100 auch ein zusätzlicher Graben130 ausgebildet werden. Nach diesen Ausführungsformen weisen die Gräben128 ,130 jeweils eine Breite (w) auf, die ausreicht, um gemeinsam sicherzustellen, dass der Hohlraum124 vollständig mit dem Isoliermaterial126 gefüllt wird. Zum Beispiel kann die Breite (w) zumindest des Grabens128 in dem inaktiven Bereich102 etwa die gleiche Breite wie die Füllhöhe (h) des darunterliegenden Hohlraums124 betragen. Dadurch kann ein Füllprozess unter Verwendung eines standardmäßigen LPCVD(chemische Gasphasenabscheidung unter Niederdruck)-Prozesses mit Aspektverhältnissen bis zu20 ein angemessenes Verfüllen des Hohlraums ohne bedeutende Nachteile in Bezug auf die Fläche ergeben. - Bei der GaN-Technologie wird der Graben bzw. werden die Gräben
128 ,130 verwendet, um selektiv Teile der GaN-Legierungs-Sperrschicht114 und/oder der GaN-Pufferschicht112 durch Trocken- und Nassätzen bis unter den Kanalbereich118 zu beseitigen. Der sich ergebene Hohlraum124 kann mit einem dielektrischen Low-k-Material126 wie etwa Siliziumoxid, Siliziumnitrid, Diamant usw., das durch ALD (Atomlagenabscheidung) oder LPCVD abgeschieden wird, gefüllt werden. Der entstehende Isolationsbereich122 verringert den Sperrabstand zwischen der Source und der Drain durch ein anderes Material als das Verbindungshalbleitermaterial106 . Die Dicke oder Höhe (h) des Isolationsbereichs122 kann auf die Spannungsklasse der Vorrichtung abgestimmt werden. Die maximale Tiefe der Unterätzung unter den Kanalbereich118 hängt von der maximalen Vorrichtungsspannung im Vergleich zu der Sperrfähigkeit des GaN-Puffers112 ohne den Isolationsbereich122 ab. Zusätzlich ist die Tiefe des Isolationsbereichs122 durch die Stabilität des Materials, das unter dem Isolationsbereich122 verbleibt, beschränkt. Der Isolationsbereich122 verringert die Source-Drain-Kapazität und die Gate-Drain-Kapazität der Vorrichtung und verbessert daher die Leistungsfähigkeit der Vorrichtung. -
7 veranschaulicht eine Querschnittsansicht einer anderen Ausführungsform der Verbindungshalbleitervorrichtung, bei der der Hohlraum124 nicht vollständig mit dem Isoliermaterial126 gefüllt ist. Bei dieser Ausführungsform ist der Graben130 in dem aktiven Bereich100 der Vorrichtung, der zur Bildung des Hohlraums124 verwendet wird, nicht breit genug, um sicherzustellen, dass der Hohlraum124 z.B. während einer ALD oder LPCVD vollständig mit dem Isoliermaterial126 gefüllt wird. Stattdessen wird der Hohlraum mit dem Isoliermaterial126 ausgekleidet und füllt sich der Graben130 über dem Hohlraum124 mit dem Isoliermaterial126 , um den Hohlraum124 zu verschließen. Der Rest des Hohlraums124 ist hohl und mit einem Gas wie etwa SF6 gefüllt, um den Isolierbereich122 zu vervollständigen. Der Isolationsbereich122 mit dem hohlen Bereich127 nach dieser Ausführungsform weist eine sogar noch niedrigere Dielektrizitätskonstante k auf, wodurch die parasitäre Kapazität des Substratkontakts weiter verringert wird. Wenn eine Lichtbogenbildung kein Problem darstellt, kann Luft anstelle von SF6 verwendet werden, um den hohlen Bereich127 zu füllen. Der Hohlraum124 mit dem hohlen Bereich127 kann wie in7 gezeigt teilweise in dem Verbindungshalbleitermaterial106 und teilweise in dem Substrat108 oder zur Gänze in dem Substrat108 unter dem Verbindungshalbleitermaterial106 gebildet sein. - Sowohl bei vollständig als auch bei teilweise ausgefüllten Hohlräumen
124 kann die Ausführung des Low-k-Pufferaufbaus eine standardmäßige Siliziumtechnologiebearbeitung verwenden und nach einem beliebigen Hochtemperaturprozess wie etwa der Aktivierung von implantiertem Si und der Gateoxidverdichtung durchgeführt werden. Die Abscheidung des Isoliermaterials126 in dem Hohlraum124 kann vor jedweder Pufferisolierung durchgeführt werden, wenn eine Implantation verwendet wird, um den Wärmehaushalt nach der Schadensimplantation zu verringern. -
8A bis8E veranschaulichen Querschnittsansichten des Halbleiterkörpers104 während verschiedener Prozessschritte nach einer Ausführungsform.8A zeigt den Halbleiterkörper104 , nachdem ein Graben200 in einer vertikalen Richtung senkrecht zu einer ersten Hauptoberfläche107 des Halbleiterkörpers104 in den Halbleiterkörper104 geätzt wurde. Der Graben200 erstreckt sich nach dieser Ausführungsform durch das Verbindungshalbleitermaterial106 zu dem Substrat108 . -
8B zeigt den Halbleiterkörper104 , nachdem ein oberer Teil der Grabenseitenwände zum Beispiel durch eine teilweise Seitenwandpassivierung202 geschützt wurde. Die teilweise Seitenwandpassivierung202 schützt den oberen Teil des GaN-Puffers112 während des anschließenden Ätzens. Die teilweise Seitenwandpassivierung202 kann durch Oxidieren einer vorab abgeschiedenen Siliziumschicht gebildet werden. Eine Oxidation des unteren Teils der Grabenseitenwände kann verhindert werden, indem der untere Teil des Grabens200 vor dem Oxidationsprozess mit SiN gefüllt wird, wobei das SiN nach der Oxidation beseitigt wird. -
8C zeigt den Halbleiterkörper104 , nachdem ein Ätzmittel in dem Graben200 angeordnet wurde, um einen oberen Teil204 eines Hohlraums124 in einer seitlichen Richtung, die parallel zu der ersten Hauptoberfläche107 des Halbleiterkörpers104 verläuft, in den Halbleiterkörper104 zu ätzen. Der obere passivierte Teil der Grabenseitenwände ist vor dem Ätzmittel geschützt, so dass der obere Teil204 des Hohlraums124 unter dem geschützten Teil der Grabenseitenwände in dem GaN-Puffer112 und jeglichen Übergangsschichten110 , die vorhanden sein können, gebildet wird. Falls heiße Phosphorsäure verwendet wird, um III-Nitrid-Schichten zu ätzen, ist die seitliche Ätzgeschwindigkeit viel schneller als die senkrechte Ätzgeschwindigkeit, die die Schicht112 angreifen würde. Heiße Phosphorsäure greift die (senkrechte) c-Ebene des GaN-Puffers112 nicht an, was eine genaue Steuerung der Ätzung des III-Nitrid-Puffers gestattet. -
8D zeigt den Halbleiterkörper104 , nachdem ein unterer Teil206 des Hohlraums124 in dem Substrat108 ausgebildet wurde. Der untere Teil206 des Hohlraums124 kann durch selektives Ätzen des Substrats108 gebildet werden. Das Verbindungshalbleitermaterial106 kann durch eine stabile Passivierungsschicht wie etwa Siliziumoxid oder Siliziumnitrid geschützt werden. Im Anschluss an diesen Schritt kann das Substrat108 chemisch nassgeätzt werden, um die endgültige Dicke oder Höhe (h) des Isolationsbereichs zu erzielen. Dieser Schritt kann auch ohne ein vorhergehendes selektives Ätzen des oberen GaN-Stapels112 erzielt werden. Der Hohlraum124 ist nach dieser Ausführungsform teilweise in dem Verbindungshalbleitermaterial106 und teilweise in dem Substrat108 ausgebildet. - Alternativ kann der Hohlraum
124 wie in6 gezeigt zur Gänze in dem Substrat108 gebildet sein. Bei einer Ausführungsform kann der Hohlraum124 zur Gänze in dem Substrat108 gebildet werden, indem ein Graben200 , der sich durch das Verbindungshalbleitermaterial106 zu dem Substrat108 erstreckt, gebildet wird. Dann wird in dem Graben200 ein Ätzmittel angeordnet, wobei das Ätzmittel so gewählt ist, dass es nur das Substrat108 angreift, so dass der Hohlraum124 zur Gänze in dem Substrat108 gebildet wird. In diesem Fall ist keine teilweise Passivierung der Grabenseitenwände nötig, wenn die Ätzlösung so gewählt wird, dass sie das Verbindungshalbleitermaterial106 nicht angreift. -
8E zeigt den Halbleiterkörper104 , nachdem der Hohlraum124 mit einem Isoliermaterial126 wie etwa Siliziumoxid, Siliziumnitrid, Diamant usw. gefüllt wurde. Das Isoliermaterial126 kann durch ALD oder LPCVD abgeschieden werden. Alternativ kann der Hohlraum124 durch eine CVD-Diamant-Bearbeitung gefüllt werden, was zu einer besseren Wärmeleitung und einer höheren Durchbruchsfestigkeit des GaN-Puffers112 führt. In jedem Fall wird zum Füllen des Hohlraums124 mit einem Isoliermaterial126 , wie vorher beschrieben wurde, ein Graben200 in dem inaktiven Bereich102 und/oder in dem aktiven Bereich100 der Vorrichtung gebildet. Zum Beispiel erstreckt sich der Graben200 senkrecht zu der Source und der Drain über eine Länge des Isolierbereichs122 , die sich parallel zu der Source und der Drain erstreckt. - Wie hier vorher beschrieben wurde, kann statt dessen ein kleinerer Graben
200 verwendet werden, um den Hohlraum124 zu bilden, der sich während der Abscheidung des Isoliermaterials126 verschließt, bevor der gesamte Hohlraum124 mit dem Isoliermaterial126 gefüllt ist. Nach dieser alternativen Ausführungsform ist der Hohlraum124 mit dem Isoliermaterial126 ausgekleidet und bleibt ein hohler Bereich127 zurück, der mit einem Gas wie etwa Luft oder SF6 gefüllt ist, wie hier vorher beschrieben und in7 gezeigt wurde. In jedem Fall wird das Isoliermaterial126 durch Trockenätzen und/oder CMP (chemisch-mechanisches Polieren) von der Oberseite107 des Halbleiterkörpers104 oder der Passivierungsschicht116 , falls eine solche vorhanden ist, entfernt. -
9 veranschaulicht eine Querschnittsansicht des Halbleiterkörpers104 während eines anderen Prozesses nach einer anderen Ausführungsform. Der Graben bzw. die Gräben300 , der verwendet wird bzw. die verwendet werden, um den Hohlraum124 in dem Halbleiterkörper104 zu bilden, wird bzw. werden nach dieser Ausführungsform von einer Seite109 des Substrats108 , die von dem Verbindungshalbleitermaterial106 weg gerichtet ist, in das Substrat108 geätzt. Die Seitenwände des in dem Substrat108 gebildeten Grabens300 werden zum Schutz vor einem Ätzmittel, das in dem Graben300 angeordnet wird, passiviert302 . Das Ätzmittel beseitigt einen Teil des Substrats108 , um den Hohlraum124 zur Gänze in dem Substrat108 zu bilden. Der Hohlraum124 wird dann, wie vorher beschrieben wurde, teilweise oder vollständig mit einem Isoliermaterial126 gefüllt, um den Isolationsbereich122 zwischen dem Verbindungshalbleitermaterial106 und dem Substrat108 an der Sourceseite oder der Drainseite der Vorrichtung zu bilden. - Ausdrücke, die sich auf den Raum beziehen, wie "unten", "unter", "niedriger", "über", "ober" und dergleichen werden zur Erleichterung der Beschreibung verwendet, um die Positionierung eines Elements in Bezug auf ein zweites Element zu erklären. Diese Ausdrücke sollen neben anderen Ausrichtungen als den in den Figuren dargestellten verschiedene Ausrichtungen der Vorrichtung umfassen. Ferner werden auch Ausdrücke wie "erst", "zweit" und dergleichen verwendet, um verschiedene Elemente, Bereiche, Abschnitte usw. zu beschreiben und sollen diese ebenfalls keine Beschränkung darstellen. Gleiche Ausdrücke beziehen sich über die Beschreibung hinweg auf gleiche Elemente.
- Die hier benutzten Ausdrücke "haben", "enthalten", "beinhalten", "umfassen" und dergleichen sind unbestimmte Ausdrücke, die das Vorhandensein von angegebenen Elementen oder Merkmalen anzeigen, aber zusätzliche Elemente oder Merkmale nicht ausschließen. Sofern aus dem Kontext nicht etwas eindeutig Anderes hervorgeht, sollen die Artikel "ein", "eine", "der/die/das" die Einzahl- wie auch die Mehrzahlform umfassen.
- In Anbetracht der obigen Bandbreite von Veränderungen und Anwendungen sollte sich verstehen, dass die vorliegende Erfindung nicht durch die obige Beschreibung eingeschränkt wird und auch nicht durch die beiliegenden Zeichnungen eingeschränkt wird. Stattdessen wird die vorliegende Erfindung nur durch die folgenden Ansprüche und ihre rechtlichen Äquivalente eingeschränkt.
Claims (24)
- Halbleitervorrichtung, umfassend: – einen Halbleiterkörper, der ein Verbindungshalbleitermaterial auf einem Substrat umfasst, wobei das Verbindungshalbleitermaterial einen Kanalbereich aufweist; – einen Source-Bereich, der sich zu dem Verbindungshalbleitermaterial erstreckt; – einen Drain-Bereich, der sich zu dem Verbindungshalbleitermaterial erstreckt und durch den Kanalbereich von dem Source-Bereich beabstandet ist; und – einen Isolationsbereich, der in einem aktiven Bereich der Halbleitervorrichtung zwischen dem Verbindungshalbleitermaterial und dem Substrat in den Halbleiterkörper eingebettet ist, wobei der aktive Bereich die Source, die Drain und den Kanalbereich umfasst, wobei der Isolationsbereich über eine Länge des Kanalbereichs zwischen dem Source-Bereich und dem Drain-Bereich diskontinuierlich ist.
- Halbleitervorrichtung nach Anspruch 1, wobei der Isolationsbereich einen hohlen Hohlraum umfasst, der mit einem Isoliermaterial ausgekleidet ist.
- Halbleitervorrichtung nach Anspruch 2, wobei der hohle Hohlraum teilweise in dem Verbindungshalbleitermaterial und teilweise in dem Substrat ausgebildet ist.
- Halbleitervorrichtung nach Anspruch 2, wobei der hohle Hohlraum zur Gänze in dem Substrat unter dem Verbindungshalbleitermaterial ausgebildet ist.
- Halbleitervorrichtung nach einem der Ansprüche 2 bis 4, wobei der hohle Hohlraum mit einem Gas gefüllt ist.
- Halbleitervorrichtung nach einem der Ansprüche 2 bis 4, wobei der Isolationsbereich einen Hohlraum umfasst, der mit einem Isoliermaterial gefüllt ist.
- Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, wobei das Verbindungshalbleitermaterial eine GaN-Legierungs-Schicht auf einer GaN-Schicht umfasst, der Kanalbereich ein zweidimensionales Elektronengas ist, das in der GaN-Schicht in der Nähe einer Grenzfläche zu der GaN-Legierungs-Schicht angeordnet ist, und der Isolationsbereich unter der GaN-Legierungs-Schicht und dem zweidimensionalen Elektronengas angeordnet ist.
- Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, ferner umfassend: – einen Graben, der sich in einem Bereich des Halbleiterkörpers außerhalb des aktiven Bereichs von einer Hauptoberfläche des Verbindungshalbleitermaterials zu dem Isolationsbereich erstreckt; und – ein Isoliermaterial, das in dem Graben angeordnet ist.
- Halbleitervorrichtung nach Anspruch 8, wobei sich der Graben senkrecht zu der Source und dem Drain über eine Länge des Isolationsbereichs erstreckt.
- Halbleitervorrichtung nach einem der Ansprüche 1 bis 9, ferner umfassend einen leitfähigen Plug, der sich von dem Drain- oder dem Source-Bereich durch das Verbindungshalbleitermaterial zu einer Seite des Substrats erstreckt, die von dem Verbindungshalbleitermaterial weg gerichtet ist.
- Halbleitervorrichtung, umfassend: – ein Halbleitersubstrat; – ein epitaktisches Verbindungshalbleitermaterial, das auf dem Halbleitersubstrat aufgewachsen ist, wobei das epitaktische Verbindungshalbleitermaterial einen Kanalbereich und eine grössere Energiebandlücke als das Halbleitersubstrat aufweist; – einen ersten dotierten Bereich, der sich zu dem epitaktischen Verbindungshalbleitermaterial erstreckt; – einen zweiten dotierten Bereich, der sich zu dem epitaktischen Verbindungshalbleitermaterial erstreckt und durch den Kanalbereich von dem ersten dotierten Bereich beabstandet ist; und – einen Isolationsbereich, der unter dem Kanalbereich zwischen dem epitaktischen Verbindungshalbleitermaterial und dem Substrat angeordnet ist und sich seitlich in eine Richtung erstreckt, die parallel zu einer Hauptoberfläche des epitaktischen Halbleiterverbindungsmaterials verläuft, wobei der Isolationsbereich über eine Länge des Kanalbereichs zwischen dem ersten und dem zweiten dotierten Bereich diskontinuierlich ist.
- Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend: – Bilden eines Halbleiterkörpers, der ein Verbindungshalbleitermaterial umfasst, auf einem Substrat, wobei das Verbindungshalbleitermaterial einen Kanalbereich aufweist; – Bilden eines Source-Bereichs, der sich zu dem Verbindungshalbleitermaterial erstreckt; – Bilden eines Drain-Bereichs, der sich zu dem Verbindungshalbleitermaterial erstreckt und durch den Kanalbereich von dem Source-Bereich beabstandet ist; und – Bilden eines Isolationsbereichs, der in einem aktiven Bereich der Halbleitervorrichtung zwischen dem Verbindungshalbleitermaterial und dem Substrat in den Halbleiterkörper eingebettet ist, wobei der aktive Bereich die Source, die Drain und den Kanalbereich umfasst, wobei der Isolationsbereich über eine Länge des Kanalbereichs zwischen dem Source-Bereich und dem Drain-Bereich diskontinuierlich ist.
- Verfahren nach Anspruch 12, wobei das Bilden des Isolationsbereichs Folgendes umfasst: – Bilden eines Hohlraums in dem Halbleiterkörper unter dem Kanalbereich; und – derartiges Auskleiden des Hohlraums mit einem Isoliermaterial, dass der Hohlraum einen hohlen Bereich aufweist.
- Verfahren nach Anspruch 13, ferner umfassend das Füllen des hohlen Bereichs des Hohlraums mit einem Gas.
- Verfahren nach Anspruch 13 oder 14, wobei das Bilden eines Hohlraums in dem Halbleiterkörper und das derartige Auskleiden des Hohlraums mit einem Isoliermaterial, dass der Hohlraum einen hohlen Bereich aufweist, Folgendes umfasst: – Ätzen eines Grabens, der sich in einer vertikalen Richtung senkrecht zu einer ersten Hauptoberfläche des Halbleiterkörpers erstreckt, in den Halbleiterkörper, wobei der Graben Seitenwände und einen Boden aufweist; – Anordnen des Ätzmittels in dem Graben, um den Hohlraum in einer seitlichen Richtung, die parallel zu der ersten Hauptoberfläche des Halbleiterkörpers verläuft, in den Halbleiterkörper zu ätzen; und – Auskleiden des Hohlraums mit einem Isoliermaterial, das den Graben verschließt, bevor der Hohlraum vollständig mit dem Isoliermaterial gefüllt ist.
- Verfahren nach Anspruch 15, wobei sich der Graben durch das Verbindungshalbleitermaterial zu dem Substrat erstreckt, wobei das Verfahren ferner das Schützen eines oberen Teils der Grabenseitenwände vor dem Ätzmittel umfasst, so dass der Hohlraum unter dem geschützten oberen Teil der Grabenseitenwände teilweise in dem Verbindungshalbleitermaterial und teilweise in dem Substrat gebildet wird.
- Verfahren nach Anspruch 15, wobei sich der Graben durch das Verbindungshalbleitermaterial zu dem Substrat erstreckt und das Ätzmittel so gewählt wird, dass es nur das Substrat angreift, so dass der Hohlraum zur Gänze in dem Substrat unter dem Verbindungshalbleitermaterial gebildet wird.
- Verfahren nach Anspruch 12, wobei das Bilden des Isolationsbereichs Folgendes umfasst: – Bilden eines Hohlraums in dem Halbleiterkörper unter dem Kanalbereich; und – Füllen des Hohlraums mit einem Isoliermaterial.
- Verfahren nach Anspruch 18, wobei das Bilden eines Hohlraums in dem Halbleiterkörper und das Füllen des Hohlraums mit einem Isoliermaterial Folgendes umfasst: – Ätzen eines Grabens, der sich in einer vertikalen Richtung senkrecht zu einer ersten Hauptoberfläche des Halbleiterkörpers erstreckt, in den Halbleiterkörper, wobei der Graben Seitenwände und einen Boden aufweist; – Anordnen des Ätzmittels in dem Graben, um den Hohlraum in einer seitlichen Richtung, die parallel zu der ersten Hauptoberfläche des Halbleiterkörpers verläuft, in den Halbleiterkörper zu ätzen; und – Füllen des gesamten Hohlraums mit dem Isoliermaterial, bevor der Hohlraum durch das Isoliermaterial verschlossen wird.
- Verfahren nach Anspruch 19, wobei sich der Graben durch das Verbindungshalbleitermaterial zu dem Substrat erstreckt, wobei das Verfahren ferner das Schützen eines oberen Teils der Grabenseitenwände vor dem Ätzmittel umfasst, so dass der Hohlraum unter dem geschützten oberen Teil der Grabenseitenwände teilweise in dem Verbindungshalbleitermaterial und teilweise in dem Substrat gebildet wird.
- Verfahren nach Anspruch 19, wobei sich der Graben durch das Verbindungshalbleitermaterial zu dem Substrat erstreckt und das Ätzmittel so gewählt wird, dass es nur das Substrat angreift, so dass der Hohlraum zur Gänze in dem Substrat unter dem Verbindungshalbleitermaterial gebildet wird.
- Verfahren nach Anspruch 12, ferner umfassend: – Bilden eines Grabens, der sich von einer ersten Hauptoberfläche des Halbleiterkörpers in den Halbleiterkörper erstreckt, in einem Bereich des Halbleiterkörpers außerhalb des aktiven Bereichs; und – Füllen des Grabens mit einem Isoliermaterial.
- Verfahren nach Anspruch 22, wobei das Bilden des Grabens das derartige Ätzen des Grabens in den Halbleiterkörper umfasst, dass sich der Graben senkrecht zu der Source und der Drain über eine Länge des Isolationsbereichs erstreckt, die sich parallel zu der Source und der Drain erstreckt.
- Verfahren nach Anspruch 23, wobei der Graben von einer Seite des Substrats, die von dem Verbindungshalbleitermaterial weg gerichtet ist, in das Substrat geätzt wird.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/584,442 US9076763B2 (en) | 2012-08-13 | 2012-08-13 | High breakdown voltage III-nitride device |
US13/584,442 | 2012-08-13 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102013108698A1 true DE102013108698A1 (de) | 2014-02-13 |
DE102013108698B4 DE102013108698B4 (de) | 2021-07-08 |
Family
ID=49999335
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102013108698.5A Active DE102013108698B4 (de) | 2012-08-13 | 2013-08-12 | III-Nitrid-Vorrichtung mit hoher Durchbruchspannung und Verfahren |
Country Status (3)
Country | Link |
---|---|
US (3) | US9076763B2 (de) |
CN (1) | CN103594507B (de) |
DE (1) | DE102013108698B4 (de) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9076763B2 (en) * | 2012-08-13 | 2015-07-07 | Infineon Technologies Austria Ag | High breakdown voltage III-nitride device |
US9590087B2 (en) * | 2014-11-13 | 2017-03-07 | Infineon Technologies Austria Ag | Compound gated semiconductor device having semiconductor field plate |
US9559161B2 (en) | 2014-11-13 | 2017-01-31 | Infineon Technologies Austria Ag | Patterned back-barrier for III-nitride semiconductor devices |
DE102017101672B4 (de) | 2017-01-27 | 2021-02-25 | Infineon Technologies Austria Ag | Verfahren zum Herstellen einer Isolationsstruktur mit einer gasgefüllten Kavität und Halbleiterbauelement |
US10256149B2 (en) | 2017-02-28 | 2019-04-09 | Infineon Technologies Austria Ag | Semiconductor wafer dicing crack prevention using chip peripheral trenches |
US10680069B2 (en) | 2018-08-03 | 2020-06-09 | Infineon Technologies Austria Ag | System and method for a GaN-based start-up circuit |
JP7151620B2 (ja) * | 2019-05-15 | 2022-10-12 | 株式会社デンソー | 半導体装置の製造方法 |
CN111613669B (zh) * | 2020-06-02 | 2022-05-31 | 华南师范大学 | 具有高击穿电压的AlGaN高电子迁移率晶体管及其制备方法 |
US20230122090A1 (en) * | 2021-10-18 | 2023-04-20 | Analog Devices, Inc. | Electric field management in semiconductor devices |
Family Cites Families (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05291307A (ja) * | 1991-12-05 | 1993-11-05 | Samsung Electron Co Ltd | 化合物半導体装置及びその製造方法 |
US6075259A (en) * | 1994-11-14 | 2000-06-13 | North Carolina State University | Power semiconductor devices that utilize buried insulating regions to achieve higher than parallel-plane breakdown voltages |
US6620663B1 (en) * | 2001-05-18 | 2003-09-16 | Episil Technologies, Inc. | Self-aligned copper plating/CMP process for RF lateral MOS device |
US6555873B2 (en) * | 2001-09-07 | 2003-04-29 | Power Integrations, Inc. | High-voltage lateral transistor with a multi-layered extended drain structure |
JP3783156B2 (ja) * | 2001-10-17 | 2006-06-07 | 株式会社日立製作所 | 半導体装置 |
TW588461B (en) * | 2003-06-25 | 2004-05-21 | Nat Kaohsiung Normal Universit | Pseudomorphic high electron mobility field effect transistor with high device linearity |
US7075150B2 (en) * | 2003-12-02 | 2006-07-11 | International Business Machines Corporation | Ultra-thin Si channel MOSFET using a self-aligned oxygen implant and damascene technique |
JP4398780B2 (ja) * | 2004-04-30 | 2010-01-13 | 古河電気工業株式会社 | GaN系半導体装置 |
US7432142B2 (en) * | 2004-05-20 | 2008-10-07 | Cree, Inc. | Methods of fabricating nitride-based transistors having regrown ohmic contact regions |
JP2006086398A (ja) * | 2004-09-17 | 2006-03-30 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
WO2007053686A2 (en) * | 2005-11-01 | 2007-05-10 | Massachusetts Institute Of Technology | Monolithically integrated semiconductor materials and devices |
US7419892B2 (en) * | 2005-12-13 | 2008-09-02 | Cree, Inc. | Semiconductor devices including implanted regions and protective layers and methods of forming the same |
JP2008034411A (ja) * | 2006-07-26 | 2008-02-14 | Toshiba Corp | 窒化物半導体素子 |
US7902606B2 (en) * | 2008-01-11 | 2011-03-08 | International Business Machines Corporation | Double gate depletion mode MOSFET |
US8519438B2 (en) * | 2008-04-23 | 2013-08-27 | Transphorm Inc. | Enhancement mode III-N HEMTs |
DE102009018054B4 (de) * | 2009-04-21 | 2018-11-29 | Infineon Technologies Austria Ag | Lateraler HEMT und Verfahren zur Herstellung eines lateralen HEMT |
DE102009051521B4 (de) | 2009-10-31 | 2012-04-26 | X-Fab Semiconductor Foundries Ag | Herstellung von Siliziumhalbleiterscheiben mit III-V-Schichtstrukturen für High Electron Mobility Transistoren (HEMT) und eine entsprechende Halbleiterschichtanordnung |
KR20120004159A (ko) * | 2010-07-06 | 2012-01-12 | 삼성전자주식회사 | 기판구조체 및 그 제조방법 |
US8502273B2 (en) * | 2010-10-20 | 2013-08-06 | National Semiconductor Corporation | Group III-nitride HEMT having a well region formed on the surface of substrate and contacted the buffer layer to increase breakdown voltage and the method for forming the same |
CN102479709B (zh) * | 2010-11-24 | 2015-03-11 | 中芯国际集成电路制造(北京)有限公司 | 晶体管及其制作方法 |
US9396997B2 (en) * | 2010-12-10 | 2016-07-19 | Infineon Technologies Ag | Method for producing a semiconductor component with insulated semiconductor mesas |
US8742460B2 (en) * | 2010-12-15 | 2014-06-03 | Transphorm Inc. | Transistors with isolation regions |
KR20130035024A (ko) * | 2011-09-29 | 2013-04-08 | 삼성전자주식회사 | 고 전자 이동도 트랜지스터 및 그 제조방법 |
US8614447B2 (en) * | 2012-01-30 | 2013-12-24 | International Business Machines Corporation | Semiconductor substrates using bandgap material between III-V channel material and insulator layer |
US20130240951A1 (en) * | 2012-03-13 | 2013-09-19 | International Business Machines Corporation | Gallium nitride superjunction devices |
US9076763B2 (en) * | 2012-08-13 | 2015-07-07 | Infineon Technologies Austria Ag | High breakdown voltage III-nitride device |
-
2012
- 2012-08-13 US US13/584,442 patent/US9076763B2/en active Active
-
2013
- 2013-08-12 DE DE102013108698.5A patent/DE102013108698B4/de active Active
- 2013-08-13 CN CN201310350393.4A patent/CN103594507B/zh active Active
-
2015
- 2015-06-04 US US14/730,536 patent/US9263545B2/en active Active
-
2016
- 2016-01-21 US US15/002,820 patent/US20160155834A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US9076763B2 (en) | 2015-07-07 |
DE102013108698B4 (de) | 2021-07-08 |
US20160155834A1 (en) | 2016-06-02 |
CN103594507A (zh) | 2014-02-19 |
US9263545B2 (en) | 2016-02-16 |
CN103594507B (zh) | 2016-08-17 |
US20140042448A1 (en) | 2014-02-13 |
US20150311312A1 (en) | 2015-10-29 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R016 | Response to examination communication | ||
R082 | Change of representative |
Representative=s name: WESTPHAL, MUSSGNUG & PARTNER PATENTANWAELTE MI, DE |
|
R082 | Change of representative |
Representative=s name: WESTPHAL, MUSSGNUG & PARTNER PATENTANWAELTE MI, DE |
|
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final | ||
R082 | Change of representative |