DE102013108698A1 - III-nitride device with high breakdown voltage - Google Patents

III-nitride device with high breakdown voltage Download PDF

Info

Publication number
DE102013108698A1
DE102013108698A1 DE102013108698.5A DE102013108698A DE102013108698A1 DE 102013108698 A1 DE102013108698 A1 DE 102013108698A1 DE 102013108698 A DE102013108698 A DE 102013108698A DE 102013108698 A1 DE102013108698 A1 DE 102013108698A1
Authority
DE
Germany
Prior art keywords
region
compound semiconductor
cavity
substrate
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102013108698.5A
Other languages
German (de)
Other versions
DE102013108698B4 (en
Inventor
Oliver Häberlen
Clemens Ostermaier
Gerhard Prechtl
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Austria AG filed Critical Infineon Technologies Austria AG
Publication of DE102013108698A1 publication Critical patent/DE102013108698A1/en
Application granted granted Critical
Publication of DE102013108698B4 publication Critical patent/DE102013108698B4/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/7605—Making of isolation regions between components between components manufactured in an active substrate comprising AIII BV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Eine Halbleitervorrichtung umfasst einen Halbleiterkörper, der ein Verbindungshalbleitermaterial auf einem Substrat aufweist. Das Verbindungshalbleitermaterial weist einen Kanalbereich auf. Ein Source-Bereich erstreckt sich zu dem Verbindungshalbleitermaterial. Ein Drain-Bereich erstreckt sich ebenfalls zu dem Verbindungshalbleitermaterial und ist durch den Kanalbereich von dem Source-Bereich beabstandet. Ein Isolationsbereich ist in einem aktiven Bereich der Halbleitervorrichtung zwischen dem Verbindungshalbleitermaterial und dem Substrat in den Halbleiterkörper eingebettet. Der aktive Bereich umfasst die Source, die Drain und den Kanalbereich der Vorrichtung. Der Isolationsbereich ist über eine Länge des Kanalbereichs zwischen dem Source-Bereich und dem Drain-Bereich diskontinuierlich.A semiconductor device includes a semiconductor body having a compound semiconductor material on a substrate. The compound semiconductor material has a channel region. A source region extends to the compound semiconductor material. A drain region also extends to the compound semiconductor material and is spaced apart from the source region by the channel region. An insulation region is embedded in an active region of the semiconductor device between the compound semiconductor material and the substrate in the semiconductor body. The active area includes the source, drain and channel area of the device. The isolation region is discontinuous over a length of the channel region between the source region and the drain region.

Description

TECHNISCHES GEBIET TECHNICAL AREA

Die vorliegende Erfindung betrifft III-Nitrid-Vorrichtungen und genauer III-Nitrid-Vorrichtungen mit hoher Durchbruchspannung.  The present invention relates to III-nitride devices, and more particularly to high-breakdown voltage III-nitride devices.

ALLGEMEINER STAND DER TECHNIK GENERAL PRIOR ART

Auf Galliumnitrid (GaN) beruhende Transistoren mit hoher Elektronenbeweglichkeit (HEMTs) sind aufgrund einer großen Bandenergielücke von 3,4 eV bei GaN gut als Vorrichtungen mit hoher Durchbruchspannung geeignet. Das bedeutet, dass kleinere Vorrichtungslängen vergleichsweise größeren Sperrspannungen widerstehen können, was zu einem niedrigeren Einschalt-Widerstand und einer niedrigeren Kapazität führt. Aufgrund der epitaktischen Herstellung, die verbreitet zur Herstellung von mehrschichtigen HEMT-Aufbauten verwendet wird, sind die meisten herkömmlichen HEMTs Vorrichtungen mit lateralem Source-Drain mit einem optionalen leitfähigem Plug, der sich durch den III-Nitrid-Epitaxiestapel erstreckt, um eine quasivertikale Vorrichtung bereitzustellen. Die Dicke des III-Nitrid-Epitaxiestapels eines derartigen Aufbaus muss der gleichen Sperrspannung wie die laterale Sperrspannung der Source-Drain-Strecke widerstehen.  Gallium nitride (GaN) based high electron mobility transistors (HEMTs) are well suited as high breakdown voltage devices due to a large bandgap of 3.4 eV for GaN. This means that smaller device lengths can withstand comparatively larger blocking voltages, resulting in lower turn-on resistance and lower capacitance. Due to the epitaxial fabrication commonly used to fabricate multi-layered HEMT structures, most conventional HEMTs are lateral source-drain devices with an optional conductive plug extending through the III-nitride epitaxial stack to provide a quasi-vertical device , The thickness of the III-nitride epitaxial stack of such a structure must withstand the same blocking voltage as the lateral blocking voltage of the source-drain path.

Die Spannungsklasse einer herkömmlichen HEMT-Vorrichtung kann durch Verändern der Epitaxiedicke eingestellt werden. Diese Verfahren erfordern eine lange und teure Abscheidung von GaN-Schichten, was während der Hochtemperaturbearbeitung eine deutliche Waferdurchbiegung verursacht. Daher kann bei jeder post-epitaktischen Bearbeitung nur ein begrenzter Temperaturhaushalt angewendet werden, wodurch die Möglichkeit für eine Implantierung/Aktivierung des Source/Drain-Bereichs mit n+ möglicherweise beseitigt wird.  The voltage class of a conventional HEMT device can be adjusted by changing the epitaxial thickness. These methods require a long and expensive deposition of GaN layers, causing significant wafer deflection during high temperature processing. Therefore, only a limited temperature budget can be applied to each post-epitaxial processing, potentially eliminating the possibility of implanting / activating the source / drain region with n +.

Das Substrat unter dem lateralen GaN-HEMT kann entfernt werden, um die Durchbruchspannungsfestigkeit der Vorrichtung zu erhöhen. Doch das Entfernen des Substrats ist bei Vorrichtungen mit großer Leistung aufgrund einer endgültigen Vorrichtungsdicke von nur wenigen Mikrometern eher schwer zu erreichen. Zusätzlich wird eine im Allgemeinen flache Vorrichtungsrückseite bevorzugt, um eine gute Wärmeanbindung mit dem Leiterrahmen bereitzustellen, was die Verwendung von tiefen Gräben unter dem Driftgebiet verhindert.  The substrate under the lateral GaN HEMT can be removed to increase the breakdown withstand voltage of the device. However, removal of the substrate is rather difficult to achieve with high power devices due to a final device thickness of only a few microns. Additionally, a generally flat device back is preferred to provide good thermal bonding to the lead frame, which prevents the use of deep trenches below the drift region.

KURZDARSTELLUNG DER ERFINDUNG BRIEF SUMMARY OF THE INVENTION

Nach den hier beschriebenen Ausführungsformen wird die Epitaxiedicke einer III-Nitrid-Vorrichtung ohne nachteilige Auswirkung auf die Durchbruchspannung der Vorrichtung verringert, indem ein Teil der Epi-Schicht und/oder des darunterliegenden Substrats durch einen Isolationsbereich ersetzt wird.  According to the embodiments described herein, the epitaxial thickness of a III-nitride device is reduced without adversely affecting the breakdown voltage of the device by replacing a portion of the epi-layer and / or the underlying substrate with an isolation region.

Nach einer Ausführungsform einer Halbleitervorrichtung umfasst die Halbleitervorrichtung einen Halbleiterkörper, der ein Verbindungshalbleitermaterial auf einem Substrat umfasst. Das Verbindungshalbleitermaterial weist einen Kanalbereich auf. Ein Source-Bereich erstreckt sich zu dem Verbindungshalbleitermaterial. Ein Drain-Bereich erstreckt sich ebenfalls zu dem Verbindungshalbleitermaterial und ist durch den Kanalbereich von dem Source-Bereich beabstandet. Ein Isolationsbereich ist in einem aktiven Bereich der Halbleitervorrichtung zwischen dem Verbindungshalbleitermaterial und dem Substrat in den Halbleiterkörper eingebettet. Der aktive Bereich umfasst die Source, die Drain und den Kanalbereich der Vorrichtung. Der Isolationsbereich ist über eine Länge des Kanalbereichs zwischen dem Source-Bereich und dem Drain-Bereich diskontinuierlich.  According to an embodiment of a semiconductor device, the semiconductor device comprises a semiconductor body comprising a compound semiconductor material on a substrate. The compound semiconductor material has a channel region. A source region extends to the compound semiconductor material. A drain region also extends to the compound semiconductor material and is spaced from the source region by the channel region. An isolation region is embedded in the semiconductor body between the compound semiconductor material and the substrate in an active region of the semiconductor device. The active region includes the source, drain and channel region of the device. The isolation region is discontinuous over a length of the channel region between the source region and the drain region.

Nach einer anderen Ausführungsform einer Halbleitervorrichtung umfasst die Halbleitervorrichtung ein Halbleitersubstrat und ein epitaktisches Verbindungshalbleitermaterial, das auf dem Halbleitersubstrat abgeschieden ist. Das epitaktische Verbindungshalbleitermaterial weist einen Kanalbereich und eine höhere Energiebandlücke als das Halbleitersubstrat auf. Ein erster dotierter Bereich erstreckt sich zu dem epitaktischen Verbindungshalbleitermaterial. Ein zweiter dotierter Bereich erstreckt sich ebenfalls zu dem epitaktischen Verbindungshalbleitermaterial und ist durch den Kanalbereich von dem ersten dotierten Bereich beabstandet. Ein Isolationsbereich ist unter dem Kanalbereich zwischen dem epitaktischen Verbindungshalbleitermaterial und dem Substrat angeordnet und erstreckt sich seitlich in eine Richtung, die parallel zu einer Hauptoberfläche des Halbleitersubstrats verläuft. Der Isolationsbereich ist über eine Länge des Kanalbereichs zwischen dem ersten und dem zweiten dotierten Bereich diskontinuierlich.  According to another embodiment of a semiconductor device, the semiconductor device includes a semiconductor substrate and an epitaxial compound semiconductor material deposited on the semiconductor substrate. The epitaxial compound semiconductor material has a channel region and a higher energy band gap than the semiconductor substrate. A first doped region extends to the epitaxial compound semiconductor material. A second doped region also extends to the epitaxial compound semiconductor material and is spaced from the first doped region by the channel region. An isolation region is disposed below the channel region between the epitaxial compound semiconductor material and the substrate, and extends laterally in a direction parallel to a major surface of the semiconductor substrate. The isolation region is discontinuous over a length of the channel region between the first and second doped regions.

Nach einer Ausführungsform eines Verfahrens zur Herstellung einer Halbleitervorrichtung umfasst die Halbleitervorrichtung das Bilden eines Halbleiterkörpers, der ein Verbindungshalbleitermaterial umfasst, auf einem Substrat, wobei das Verbindungshalbleitermaterial einen Kanalbereich aufweist; das Bilden eines Source-Bereichs, der sich zu dem Verbindungshalbleiterbereich erstreckt; das Bilden eines Drain-Bereichs, der sich zu dem Verbindungshalbleiterbereich erstreckt und durch den Kanalbereich von dem Source-Bereich beabstandet ist; und das Bilden eines Isolationsbereichs, der in einem aktiven Bereich der Halbleitervorrichtung zwischen dem Verbindungshalbleitermaterial und dem Substrat in den Halbleiterkörper eingebettet ist, wobei der aktive Bereich die Source, die Drain und den Kanalbereich umfasst. Der Isolationsbereich ist über eine Länge des Kanalbereichs zwischen dem Source-Bereich und dem Drain-Bereich diskontinuierlich. According to one embodiment of a method of manufacturing a semiconductor device, the semiconductor device comprises forming on a substrate a semiconductor body comprising a compound semiconductor material, the compound semiconductor material having a channel region; forming a source region extending to the compound semiconductor region; forming a drain region extending to the compound semiconductor region and spaced from the source region by the channel region; and forming an isolation region embedded in the semiconductor body between the compound semiconductor material and the substrate in an active region of the semiconductor device, the active region including the source, the drain and the drain Channel area includes. The isolation region is discontinuous over a length of the channel region between the source region and the drain region.

Fachleute werden beim Lesen der folgenden ausführlichen Beschreibung und beim Betrachten der beiliegenden Zeichnungen zusätzliche Merkmale und Vorteile erkennen.  Those skilled in the art will recognize additional features and advantages upon reading the following detailed description and upon viewing the accompanying drawings.

KURZE BESCHREIBUNG DER ZEICHNUNGEN BRIEF DESCRIPTION OF THE DRAWINGS

Die Bestandteile in den Figuren sind nicht notwendigerweise maßstabgetreu; stattdessen wird die Betonung auf die Erläuterung der Grundsätze der Erfindung gelegt. Überdies bezeichnen in den Figuren gleiche Bezugszeichen entsprechende Teile. In den Zeichnungen:  The components in the figures are not necessarily to scale; instead, emphasis is placed on explaining the principles of the invention. Moreover, like reference characters designate corresponding parts throughout the figures. In the drawings:

1 veranschaulicht eine Ansicht einer Verbindungshalbleitervorrichtung mit hoher Durchbruchspannung von oben nach unten, wobei verschiedene Schichten in verschiedenen Teilen der Vorrichtung entfernt sind. 1 Figure 11 illustrates a top down view of a high breakdown voltage compound semiconductor device with various layers removed in different parts of the device.

2 und 3 veranschaulichen Querschnittsansichten der Verbindungshalbleitervorrichtung entlang der mit "A-A" bezeichneten Linie nach verschiedenen Ausführungsformen. 2 and 3 illustrate cross-sectional views of the compound semiconductor device along the line labeled "AA" according to various embodiments.

4 veranschaulicht eine Querschnittsansicht der Verbindungshalbleitervorrichtung entlang der mit "B-B" bezeichneten Linie nach einer Ausführungsform. 4 FIG. 12 illustrates a cross-sectional view of the compound semiconductor device along the line labeled "BB" according to one embodiment. FIG.

5 veranschaulicht eine Querschnittsansicht der Verbindungshalbleitervorrichtung entlang der mit "C-C" bezeichneten Linie nach einer Ausführungsform. 5 FIG. 12 illustrates a cross-sectional view of the compound semiconductor device along the line labeled "CC" according to one embodiment. FIG.

6 veranschaulicht eine Querschnittsansicht einer anderen Ausführungsform einer Verbindungshalbleitervorrichtung mit hoher Durchbruchspannung. 6 FIG. 12 illustrates a cross-sectional view of another embodiment of a high breakdown voltage compound semiconductor device. FIG.

7 veranschaulicht eine Querschnittsansicht noch einer anderen Verbindungshalbleitervorrichtung mit hoher Durchbruchspannung. 7 FIG. 12 illustrates a cross-sectional view of yet another high breakdown voltage compound semiconductor device. FIG.

8A bis 8E veranschaulichen Querschnittsansichten eines Halbleiterkörpers während verschiedener Phasen eines Herstellungsprozesses. 8A to 8E illustrate cross-sectional views of a semiconductor body during various phases of a fabrication process.

9 veranschaulicht eine Querschnittansicht eines Halbleiterkörpers während eines anderen Herstellungsprozesses. 9 illustrates a cross-sectional view of a semiconductor body during another manufacturing process.

AUSFÜHRLICHE BESCHREIBUNG DETAILED DESCRIPTION

Als nächstes werden Ausführungsformen einer Verbindungshalbleitervorrichtung wie etwa eines Heterostruktur-Feldeffekttransistors (HFET) mit einer verringerten Epitaxiedicke, die die Durchbruchspannung der Vorrichtung nicht nachteilig beeinflusst, beschrieben. Der Ausdruck HFET wird gewöhnlich auch als HEMT (Transistor mit hoher Elektronenbeweglichkeit), MODFET (modulationsdotierter FET) oder MESFET (Metallhalbleiter-Feldeffekttransistor) bezeichnet. Die Ausdrücke "Verbindungshalbleitervorrichtung", "HFET", "HEMT", "MESFET" und "MODFET" werden hier austauschbar verwendet, um auf eine Vorrichtung zu verweisen, die einen Übergang zwischen zwei Materialien mit unterschiedlichen Bandlücken (d.h. einen Heteroübergang) als Kanal aufweist. Zum Beispiel kann GaAs mit AlGaAs kombiniert werden, kann GaN mit AlGaN kombiniert werden, kann InGaAs mit InAlAs kombiniert werden, kann GaN mit InGaN kombiniert werden usw. Außerdem können Transistoren Sperr-/Abstands-/Pufferschicht-Aufbauten aus AlInN/AlN/GaN aufweisen. Der hier verwendete Ausdruck "Verbindungshalbleitervorrichtung" kann sich auch auf einen Transistor beziehen, der unter Verwendung eines einzelnen epitaktischen Verbindungshalbleiters wie epitaktischem SiC hergestellt wurde.  Next, embodiments of a compound semiconductor device such as a heterostructure field effect transistor (HFET) having a reduced epitaxial thickness that does not adversely affect the breakdown voltage of the device will be described. The term HFET is commonly referred to as HEMT (High Electron Mobility Transistor), MODFET (Modulation-doped FET), or MESFET (Metal Semiconductor Field Effect Transistor). The terms "compound semiconductor device", "HFET", "HEMT", "MESFET" and "MODFET" are used interchangeably herein to refer to a device having a junction between two materials having different bandgaps (ie, a heterojunction) as a channel , For example, GaAs can be combined with AlGaAs, GaN can be combined with AlGaN, InGaAs can be combined with InAlAs, GaN can be combined with InGaN, etc. In addition, transistors can have AlInN / AlN / GaN barrier / spacer / buffer layer constructions , The term "compound semiconductor device" as used herein may also refer to a transistor made using a single epitaxial compound semiconductor such as epitaxial SiC.

In jedem Fall ist die Epitaxiedicke der Verbindungshalbleitervorrichtung verringert, ohne die Durchbruchspannung der Vorrichtung nachteilig zu beeinflussen, indem ein Teil der epitaktischen Schicht (kurz "Epi-Schicht") und/oder des darunterliegenden Substrats durch einen Isolationsbereich ersetzt ist. Dies verringert die Gesamtkosten der Vorrichtung und verringert die Komplexität der Hochtemperaturprozesse infolge einer Waferdurchbiegung, die durch eine dicke Epi-Schicht erzeugt werden kann. Für quasivertikale Vorrichtungsaufbauten kann ein stark leitfähiges Substrat verwendet werden, das typischerweise eine vergleichsweise dickere Epi-Schicht benötigen würde, um der gleichen Sperrspannung wie bei einer lateralen Ausgestaltung zu widerstehen. Die hier beschriebenen Techniken minimieren aufgrund der Verwendung eines Low-k-Materials (in Bezug auf die Dielektrizitätskonstante der Epi-Schicht) wie Siliziumoxid, Siliziumnitrid, Diamant usw. auch parasitäre Kapazitäten.  In either case, the epitaxial thickness of the compound semiconductor device is reduced without adversely affecting the breakdown voltage of the device by replacing a portion of the epitaxial layer ("epi-layer") and / or the underlying substrate with an isolation region. This reduces the overall cost of the device and reduces the complexity of high temperature processes due to wafer sag that can be created by a thick Epi layer. For quasi-vertical device constructions, a highly conductive substrate may be used, which would typically require a relatively thicker epi-layer to withstand the same reverse bias as in a lateral configuration. The techniques described herein also minimize parasitic capacitances due to the use of a low-k material (in terms of the dielectric constant of the epi-layer) such as silicon oxide, silicon nitride, diamond, etc.

1 veranschaulicht eine Ansicht einer Verbindungshalbleitervorrichtung von oben nach unten, wobei verschiedene Schichten in verschiedenen Teilen der Vorrichtung entfernt sind. 2 und 3 veranschaulichen Querschnittsansichten von alternativen Ausführungsformen der Halbleitervorrichtung entlang der mit "A-A" bezeichneten Linie in 1 in einem aktiven Bereich 100 der Vorrichtung. 4 veranschaulicht eine Querschnittsansicht der Halbleitervorrichtung entlang der mit "B-B" bezeichneten Linie in 1 in dem aktiven Bereich 100 der Vorrichtung. 5 veranschaulicht eine Querschnittsansicht der Halbleitervorrichtung entlang der mit "C-C" bezeichneten Linie in 1 in einem inaktiven Bereich 102 der Vorrichtung, z.B. dem Vorrichtungs-rand oder zwischen sogenannten Fingern (parallelen aktiven Bereichen) der Vorrichtung. 1 Figure 11 illustrates a top-down view of a compound semiconductor device with various layers removed in different parts of the device. 2 and 3 13 illustrate cross-sectional views of alternative embodiments of the semiconductor device along the line labeled "AA" in FIG 1 in an active area 100 the device. 4 FIG. 12 illustrates a cross-sectional view of the semiconductor device along the line labeled "BB" in FIG 1 in the active area 100 the device. 5 FIG. 12 illustrates a cross-sectional view of the semiconductor device along the line labeled "CC" in FIG 1 in an inactive Area 102 the device, eg the device edge or between so-called fingers (parallel active areas) of the device.

Die Halbleitervorrichtung umfasst einen Halbleiterkörper 104, der ein Verbindungshalbleitermaterial 106 wie etwa eine epitaktische (kurz Epi-)Schicht oder einen Stapel aus Epi-Schichten umfasst, die auf einem Substrat 108 aufgewachsen ist bzw. sind. Das Verbindungshalbleitermaterial ist in 2 bis 5 als Stapel von epitaktischen III-Nitrid-Schichten, z.B. einer GaN-Pufferschicht 112 auf einer oder mehreren Übergangsschichten 110 und einer GaN-Legierungs-Sperrschicht 114 wie AlGaN, InAlN, AlN oder InAlGaN auf der GaN-Puffer-schicht 112, gezeigt. Doch das Verbindungshalbleitermaterial 106 kann eine einzelne epitaktische Schicht wie etwa SiC sein. In jedem Fall kann das Substrat 108 ein dotierter oder undotierter Silizium- oder Verbindungshalbleiterwafer sein; und auf dem Halbleiterkörper 104 kann eine Passivierungsschicht 116 bereitgestellt sein. Bei der GaN-Technologie bildet sich in dem Verbindungshalbleitermaterial 106 z.B. in der GaN-Pufferschicht 112 in der Nähe der Grenzfläche zu der darüberliegenden GaN-Legierungs-Sperrschicht 114 ein Kanalbereich 118 aus. The semiconductor device comprises a semiconductor body 104 which is a compound semiconductor material 106 such as an epitaxial (short epi) layer or stack of epi layers deposited on a substrate 108 has grown up. The compound semiconductor material is in 2 to 5 as a stack of epitaxial III-nitride layers, eg a GaN buffer layer 112 on one or more transitional layers 110 and a GaN alloy barrier layer 114 such as AlGaN, InAlN, AlN or InAlGaN on the GaN buffer layer 112 , shown. But the compound semiconductor material 106 may be a single epitaxial layer such as SiC. In any case, the substrate can 108 a doped or undoped silicon or compound semiconductor wafer; and on the semiconductor body 104 can be a passivation layer 116 be provided. GaN technology forms in the compound semiconductor material 106 eg in the GaN buffer layer 112 near the interface with the overlying GaN alloy barrier layer 114 a channel area 118 out.

Bei der GaN-Technologie führt das Vorhandensein von Polarisationsladungen und des Spannungseffekts zu der Ausführung eines zweidimensionalen Ladungsträgergases, das eine zweidimensionale Elektronen- oder Lochinversionsschicht ist, die durch eine sehr hohe Trägerdichte und Trägerbeweglichkeit gekennzeichnet ist. Ein derartiges zwei-dimensionales Ladungsträgergas wie 2DEG (zweidimensionales Elektronengas) oder 2DHG (zweidimensionales Löchergas) bildet den Kanalbereich 118 der Vorrichtung. Zwischen der GaN-Pufferschicht 112 und der GaN-Legierungs-Sperrschicht 114 kann eine dünne, z.B. 1 bis 2 nm dicke, AlN-Schicht vorgesehen sein, um eine Streuung an der Legierung zu minimieren und die Beweglichkeit des 2DEG zu verbessern. Andere Verbindungshalb-leitertechnologien, die ein zweidimensionales Elektronengas oder Lochgas aufweisen, können ebenfalls verwendet werden. In jedem Fall führen Polarisationsladungen zu der Bildung des Kanalbereichs 118 der Vorrichtung. Andere Kombinationen von III-V-Halbleitermaterialien können verwendet werden, um in dem Verbindungshalbleitermaterial 106 einen 2DEG- oder 2DHG-Kanalbereich 118 zu bilden, wie in der Technik wohlbekannt ist. Im Allgemeinen kann jede beliebige Heterostruktur verwendet werden, bei der eine Banddiskontinuität für das Konzept der Vorrichtung verantwortlich ist. Zum Beispiel liegt bei einem AlGaAs-System kein piezoelektrischer Effekt vor, doch ist ein Confinement-Konzept, das das Anordnen von Quantentöpfen für ein Confinement des Kanalbereichs 118 vorsieht, möglich. In the GaN technology, the presence of polarization charges and the voltage effect results in the realization of a two-dimensional charge carrier gas, which is a two-dimensional electron or hole inversion layer characterized by very high carrier density and carrier mobility. Such a two-dimensional charge carrier gas as 2DEG (two-dimensional electron gas) or 2DHG (two-dimensional hole gas) forms the channel region 118 the device. Between the GaN buffer layer 112 and the GaN alloy barrier layer 114 For example, a thin, eg 1 to 2 nm thick, AlN layer can be provided to minimize scattering of the alloy and improve the mobility of the 2DEG. Other compound semiconductor technologies that include two-dimensional electron gas or hole gas may also be used. In any case, polarization charges lead to the formation of the channel region 118 the device. Other combinations of III-V semiconductor materials may be used to form in the compound semiconductor material 106 a 2DEG or 2DHG channel area 118 as is well known in the art. In general, any heterostructure may be used in which band discontinuity is responsible for the concept of the device. For example, in an AlGaAs system there is no piezoelectric effect, but a confinement concept is the placement of quantum wells for confinement of the channel region 118 provides, possible.

Die Verbindungshalbleitervorrichtung umfasst ferner an einem Ende einen Source-Bereich (S), der sich zu dem Verbindungshalbleitermaterial 106 erstreckt und mit dem Kanalbereich 118 in Kontakt steht. Ein Drain-Bereich (D) erstreckt sich von dem anderen Ende zu dem Verbindungshalb-leitermaterial 106 und steht mit dem Kanalbereich 118 in Kontakt und ist durch den Kanalbereich 118 von dem Source-Bereich beabstandet. Die Source und die Drain können durch Dotieren definierter Bereiche des Verbindungshalbleitermaterials 106 gebildet werden. Ein Gate (G) ist an oder in dem Verbindungshalbleitermaterial 106 ausgebildet, um den Kanalbereich 118 zu steuern. The compound semiconductor device further includes at one end a source region (S) that joins the compound semiconductor material 106 extends and with the channel area 118 in contact. A drain region (D) extends from the other end to the compound semiconductor material 106 and stands with the channel area 118 in contact and is through the channel area 118 spaced from the source region. The source and the drain may be formed by doping defined regions of the compound semiconductor material 106 be formed. A gate (G) is on or in the compound semiconductor material 106 trained to the channel area 118 to control.

Die Vorrichtung kann eine laterale Vorrichtung sein, bei der die Source, die Drain und das Gate auf der gleichen Oberfläche des Halbleiterkörpers 104 kontaktiert werden, wie z.B. in 2 gezeigt ist, und Strom zwischen der Source und der Drain im Allgemeinen in einer lateralen Richtung fließt. Alternativ kann die Vorrichtung eine quasivertikale Vorrichtung sein, bei der die Source und die Drain an entgegengesetzten Oberflächen des Halbleiterkörpers kontaktiert werden und Strom zwischen der Source und der Drain teilweise in einer lateralen Richtung und teilweise in einer vertikalen Richtung fließt. Zum Beispiel kann sich, wie in 3 gezeigt, ein leitfähiger Plug 120 von der Drain durch das Verbindungshalbleitermaterial 106 zu einer Fläche 109 des Substrats 108, die von dem Verbindungshalbleitermaterial 106 weg gerichtet ist, erstrecken. Alternativ kann der leitende Plug 120 auf der Sourceseite vorgesehen sein. In jedem Fall kann die Vorrichtung eine normalerweise Ein-Vorrichtung oder eine normalerweise Aus-Vorrichtung sein, was aus dem Stand der Technik wohlbekannt ist. The device may be a lateral device in which the source, drain and gate are on the same surface of the semiconductor body 104 be contacted, such as in 2 and current flows between the source and the drain generally in a lateral direction. Alternatively, the device may be a quasi-vertical device in which the source and the drain are contacted at opposite surfaces of the semiconductor body and current flows between the source and the drain partially in a lateral direction and partially in a vertical direction. For example, as in 3 shown a conductive plug 120 from the drain through the compound semiconductor material 106 to a surface 109 of the substrate 108 derived from the compound semiconductor material 106 away, extend. Alternatively, the conductive plug 120 be provided on the source side. In any case, the device may be a normally on device or a normally off device, which is well known in the art.

Die Verbindungshalbleitervorrichtung umfasst auch einen Isolationsbereich 122, der in dem aktiven Bereich der Vorrichtung 100 und/oder in dem inaktiven Bereich 102 (der aktive Bereich umfasst die Source, die Drain und den Kanalbereich 118) zwischen dem Verbindungshalbleitermaterial 106 und dem Substrat 108 in den Halbleiterkörper 104 eingebettet ist. Bei GaN-basierten Technologien ist der Isolationsbereich 122, wie in den 2 bis 5 gezeigt, unter der GaN-Legierungs-Sperrschicht 114 angeordnet. Im Allgemeinen ist der Isolationsbereich 122 unter dem Kanalbereich 118 angeordnet. Der Isolationsbereich 122 kann an der Sourceseite der Vorrichtung oder an der Drainseite angeordnet sein. Er erstreckt sich aber nicht fortlaufend von einer Seite zu der anderen Seite. Das heißt, der Isolationsbereich 122 ist über die Länge (L_Kanal) des Kanals zwischen der Source und der Drain diskontinuierlich. Somit ist das Verbindungshalbleitermaterial 106 bei Ausführungsformen, bei denen der Isolationsbereich 122, wie z.B. in 2 gezeigt, teilweise in dem Verbindungshalbleitermaterial 106 angeordnet ist, über dem Isolationsbereich 122 dünner und an anderen Stellen dicker. Andernfalls kann das Verbindungshalbleitermaterial 106 über den gesamten Isolationsbereich 122 und an anderen Stellen die gleiche Dicke aufweisen, wenn der Isolationsbereich 122, z.B. wie in 6, die später ausführlicher beschrieben werden wird, gezeigt, zur Gänze in dem darunter liegenden Material 108 angeordnet ist. Der Isolationsbereich 122 erstreckt sich seitlich in eine Richtung, die parallel zu einer Hauptoberfläche 109 des Halbleitersubstrats 108 verläuft. The compound semiconductor device also includes an isolation region 122 which is in the active area of the device 100 and / or in the inactive area 102 (The active area includes the source, the drain and the channel area 118 ) between the compound semiconductor material 106 and the substrate 108 in the semiconductor body 104 is embedded. For GaN-based technologies, the isolation range is 122 as in the 2 to 5 shown below the GaN alloy barrier 114 arranged. In general, the isolation area 122 under the canal area 118 arranged. The isolation area 122 may be located at the source side of the device or at the drain side. However, it does not continuously extend from one side to the other side. That is, the isolation area 122 is discontinuous over the length (L_channel) of the channel between the source and the drain. Thus, the compound semiconductor material 106 in embodiments in which the isolation area 122 , such as in 2 shown partially in the compound semiconductor material 106 is arranged over the isolation area 122 thinner and thicker in other places. Otherwise, the compound semiconductor material 106 over the entire isolation area 122 and have the same thickness in other places when the isolation area 122 , eg as in 6 , which will be described in more detail later, shown entirely in the underlying material 108 is arranged. The isolation area 122 extends laterally in a direction parallel to a major surface 109 of the semiconductor substrate 108 runs.

In jedem Fall kann die Dicke des Verbindungshalbleitermaterials 106 verringert werden, ohne die Durchbruchspannung der Vorrichtung nachteilig zu beeinflussen, indem ein Teil des Verbindungshalbleitermaterials 106 und/oder des darunterliegenden Substrats 108 durch den Isolationsbereich 122 ersetzt wird. Dies erhöht die Durchbruchspannungsfestigkeit der Vorrichtung im Vergleich zu herkömmlichen Vorrichtungen mit der gleichen Epi-Schicht-Dicke oder gewährleistet die gleiche Durchbruchspannungsfestigkeit wie herkömmliche Vorrichtungen mit einer dickeren Epi-Schicht. In any case, the thickness of the compound semiconductor material 106 can be reduced without adversely affecting the breakdown voltage of the device by adding a portion of the compound semiconductor material 106 and / or the underlying substrate 108 through the isolation area 122 is replaced. This increases the breakdown withstand voltage of the device compared to conventional devices with the same epi-layer thickness or ensures the same withstand voltage as conventional devices with a thicker epi-layer.

In einer Ausführungsform umfasst der Isolationsbereich 122 einen Hohlraum 124, der mit einem Isoliermaterial 126 wie etwa Siliziumoxid, Siliziumnitrid, Diamant oder jedem beliebigen anderen geeigneten Isoliermaterial, das eine niedrigere Dielektrizitätskonstante als die des umgebenden Halbleitermaterials aufweist, gefüllt ist. Der Hohlraum 124 weist eine Höhe (h) auf, die durch den zur Bildung des Hohlraums 124 eingesetzten Ätzprozess bestimmt wird. Das in dem Hohlraum 124 angeordnete Isoliermaterial 126 kann ein einzelner homogener Aufbau sein oder einen Stapel unterschiedlicher Materialen umfassen. Der Hohlraum 124 kann, wie in 2 bis 5 gezeigt, teilweise in dem Verbindungshalbleitermaterial 106 und teilweise in dem Substrat 108 ausgebildet sein. Alternativ kann der Hohlraum 124, wie in 6 gezeigt, zur Gänze in dem Substrat 108 unter dem Verbindungshalbleitermaterial 106 ausgebildet sein. In an embodiment, the isolation area comprises 122 a cavity 124 that with an insulating material 126 such as silicon oxide, silicon nitride, diamond or any other suitable insulating material having a lower dielectric constant than that of the surrounding semiconductor material. The cavity 124 has a height (h) through which to form the cavity 124 etched process is determined. That in the cavity 124 arranged insulating material 126 may be a single homogeneous construction or comprise a stack of different materials. The cavity 124 can, as in 2 to 5 shown partially in the compound semiconductor material 106 and partially in the substrate 108 be educated. Alternatively, the cavity 124 , as in 6 shown entirely in the substrate 108 below the compound semiconductor material 106 be educated.

In jedem Fall kann in dem inaktiven Bereich 102 der Vorrichtung ein Graben 128 gebildet werden, der sich von einer Hauptoberfläche 107 des Verbindungshalbleitermaterials 106 bis zu einer Tiefe (d) erstreckt, die der Tiefe entspricht, wo anschließend die Oberkante des Hohlraums 124 gebildet werden soll. Der Graben 128 wird verwendet, um den später gebildeten Hohlraum 124 mit einem Isoliermaterial 126 zu füllen, um den Isolationsbereich 122 zu bilden, der, wie in 1 und 5 gezeigt, in dem aktiven Bereich 100 der Vorrichtung zwischen dem Verbindungshalbleitermaterial 106 und dem Substrat 108 in den Halbleiterkörper 104 eingebettet ist. Dieser Graben 128 erstreckt sich senkrecht zu der Source und der Drain über eine Länge (L) des Isolationsbereichs 122, so dass der Hohlraum 124 vollständig mit dem Isoliermaterial 126 gefüllt werden kann. Wie in 1 und 4 gezeigt, kann in dem aktiven Bereich 100 auch ein zusätzlicher Graben 130 ausgebildet werden. Nach diesen Ausführungsformen weisen die Gräben 128, 130 jeweils eine Breite (w) auf, die ausreicht, um gemeinsam sicherzustellen, dass der Hohlraum 124 vollständig mit dem Isoliermaterial 126 gefüllt wird. Zum Beispiel kann die Breite (w) zumindest des Grabens 128 in dem inaktiven Bereich 102 etwa die gleiche Breite wie die Füllhöhe (h) des darunterliegenden Hohlraums 124 betragen. Dadurch kann ein Füllprozess unter Verwendung eines standardmäßigen LPCVD(chemische Gasphasenabscheidung unter Niederdruck)-Prozesses mit Aspektverhältnissen bis zu 20 ein angemessenes Verfüllen des Hohlraums ohne bedeutende Nachteile in Bezug auf die Fläche ergeben. In any case, in the inactive area 102 a digging of the device 128 which are formed by a main surface 107 the compound semiconductor material 106 extends to a depth (d) corresponding to the depth where then the upper edge of the cavity 124 should be formed. The ditch 128 is used to the later formed cavity 124 with an insulating material 126 to fill in the isolation area 122 to form, as in 1 and 5 shown in the active area 100 the device between the compound semiconductor material 106 and the substrate 108 in the semiconductor body 104 is embedded. This ditch 128 extends perpendicular to the source and the drain over a length (L) of the isolation region 122 so that the cavity 124 completely with the insulating material 126 can be filled. As in 1 and 4 can be shown in the active area 100 also an additional ditch 130 be formed. According to these embodiments, the trenches 128 . 130 each having a width (w) sufficient to jointly ensure that the cavity 124 completely with the insulating material 126 is filled. For example, the width (w) of at least the trench 128 in the inactive area 102 about the same width as the filling height (h) of the underlying cavity 124 be. This allows a filling process using a standard LPCVD (Low Pressure Chemical Vapor Deposition) process with aspect ratios up to 20 provide adequate filling of the cavity without significant disadvantages in terms of area.

Bei der GaN-Technologie wird der Graben bzw. werden die Gräben 128, 130 verwendet, um selektiv Teile der GaN-Legierungs-Sperrschicht 114 und/oder der GaN-Pufferschicht 112 durch Trocken- und Nassätzen bis unter den Kanalbereich 118 zu beseitigen. Der sich ergebene Hohlraum 124 kann mit einem dielektrischen Low-k-Material 126 wie etwa Siliziumoxid, Siliziumnitrid, Diamant usw., das durch ALD (Atomlagenabscheidung) oder LPCVD abgeschieden wird, gefüllt werden. Der entstehende Isolationsbereich 122 verringert den Sperrabstand zwischen der Source und der Drain durch ein anderes Material als das Verbindungshalbleitermaterial 106. Die Dicke oder Höhe (h) des Isolationsbereichs 122 kann auf die Spannungsklasse der Vorrichtung abgestimmt werden. Die maximale Tiefe der Unterätzung unter den Kanalbereich 118 hängt von der maximalen Vorrichtungsspannung im Vergleich zu der Sperrfähigkeit des GaN-Puffers 112 ohne den Isolationsbereich 122 ab. Zusätzlich ist die Tiefe des Isolationsbereichs 122 durch die Stabilität des Materials, das unter dem Isolationsbereich 122 verbleibt, beschränkt. Der Isolationsbereich 122 verringert die Source-Drain-Kapazität und die Gate-Drain-Kapazität der Vorrichtung und verbessert daher die Leistungsfähigkeit der Vorrichtung. In GaN technology, the trench becomes the trench 128 . 130 used to selectively parts of the GaN alloy barrier layer 114 and / or the GaN buffer layer 112 by dry and wet etching to below the channel area 118 to eliminate. The resulting cavity 124 can with a dielectric low-k material 126 such as silicon oxide, silicon nitride, diamond, etc. deposited by ALD (atomic layer deposition) or LPCVD. The resulting isolation area 122 reduces the barrier distance between the source and the drain by a different material than the compound semiconductor material 106 , The thickness or height (h) of the isolation area 122 can be tuned to the voltage class of the device. The maximum depth of undercut under the channel area 118 depends on the maximum device voltage compared to the blocking capability of the GaN buffer 112 without the isolation area 122 from. In addition, the depth of the isolation area 122 due to the stability of the material under the insulation area 122 remains limited. The isolation area 122 reduces the source-drain capacitance and the gate-drain capacitance of the device and therefore improves the performance of the device.

7 veranschaulicht eine Querschnittsansicht einer anderen Ausführungsform der Verbindungshalbleitervorrichtung, bei der der Hohlraum 124 nicht vollständig mit dem Isoliermaterial 126 gefüllt ist. Bei dieser Ausführungsform ist der Graben 130 in dem aktiven Bereich 100 der Vorrichtung, der zur Bildung des Hohlraums 124 verwendet wird, nicht breit genug, um sicherzustellen, dass der Hohlraum 124 z.B. während einer ALD oder LPCVD vollständig mit dem Isoliermaterial 126 gefüllt wird. Stattdessen wird der Hohlraum mit dem Isoliermaterial 126 ausgekleidet und füllt sich der Graben 130 über dem Hohlraum 124 mit dem Isoliermaterial 126, um den Hohlraum 124 zu verschließen. Der Rest des Hohlraums 124 ist hohl und mit einem Gas wie etwa SF6 gefüllt, um den Isolierbereich 122 zu vervollständigen. Der Isolationsbereich 122 mit dem hohlen Bereich 127 nach dieser Ausführungsform weist eine sogar noch niedrigere Dielektrizitätskonstante k auf, wodurch die parasitäre Kapazität des Substratkontakts weiter verringert wird. Wenn eine Lichtbogenbildung kein Problem darstellt, kann Luft anstelle von SF6 verwendet werden, um den hohlen Bereich 127 zu füllen. Der Hohlraum 124 mit dem hohlen Bereich 127 kann wie in 7 gezeigt teilweise in dem Verbindungshalbleitermaterial 106 und teilweise in dem Substrat 108 oder zur Gänze in dem Substrat 108 unter dem Verbindungshalbleitermaterial 106 gebildet sein. 7 FIG. 12 illustrates a cross-sectional view of another embodiment of the compound semiconductor device in which the cavity. FIG 124 not completely with the insulating material 126 is filled. In this embodiment, the trench is 130 in the active area 100 the device used to form the cavity 124 not used wide enough to ensure that the cavity 124 eg during an ALD or LPCVD completely with the insulating material 126 is filled. Instead, the cavity is filled with the insulating material 126 lined and fills the ditch 130 over the cavity 124 with the insulating material 126 to the cavity 124 to close. The rest of the cavity 124 is hollow and filled with a gas such as SF6, around the insulation area 122 to complete. The isolation area 122 with the hollow area 127 According to this embodiment, an even lower dielectric constant k is exhibited, thereby further reducing the parasitic capacitance of the substrate contact. If arcing is not a problem, air can be used instead of SF6 around the hollow area 127 to fill. The cavity 124 with the hollow area 127 can be like in 7 shown partially in the compound semiconductor material 106 and partially in the substrate 108 or entirely in the substrate 108 below the compound semiconductor material 106 be formed.

Sowohl bei vollständig als auch bei teilweise ausgefüllten Hohlräumen 124 kann die Ausführung des Low-k-Pufferaufbaus eine standardmäßige Siliziumtechnologiebearbeitung verwenden und nach einem beliebigen Hochtemperaturprozess wie etwa der Aktivierung von implantiertem Si und der Gateoxidverdichtung durchgeführt werden. Die Abscheidung des Isoliermaterials 126 in dem Hohlraum 124 kann vor jedweder Pufferisolierung durchgeführt werden, wenn eine Implantation verwendet wird, um den Wärmehaushalt nach der Schadensimplantation zu verringern. Both with completely and partially filled cavities 124 For example, the low-k buffer design may utilize standard silicon technology processing and may be performed after any high-temperature process such as implantation of Si and gate oxide compaction. The deposition of the insulating material 126 in the cavity 124 may be performed prior to any buffer isolation when implantation is used to reduce the heat balance after damage implantation.

8A bis 8E veranschaulichen Querschnittsansichten des Halbleiterkörpers 104 während verschiedener Prozessschritte nach einer Ausführungsform. 8A zeigt den Halbleiterkörper 104, nachdem ein Graben 200 in einer vertikalen Richtung senkrecht zu einer ersten Hauptoberfläche 107 des Halbleiterkörpers 104 in den Halbleiterkörper 104 geätzt wurde. Der Graben 200 erstreckt sich nach dieser Ausführungsform durch das Verbindungshalbleitermaterial 106 zu dem Substrat 108. 8A to 8E illustrate cross-sectional views of the semiconductor body 104 during various process steps according to one embodiment. 8A shows the semiconductor body 104 after a ditch 200 in a vertical direction perpendicular to a first major surface 107 of the semiconductor body 104 in the semiconductor body 104 was etched. The ditch 200 extends according to this embodiment by the compound semiconductor material 106 to the substrate 108 ,

8B zeigt den Halbleiterkörper 104, nachdem ein oberer Teil der Grabenseitenwände zum Beispiel durch eine teilweise Seitenwandpassivierung 202 geschützt wurde. Die teilweise Seitenwandpassivierung 202 schützt den oberen Teil des GaN-Puffers 112 während des anschließenden Ätzens. Die teilweise Seitenwandpassivierung 202 kann durch Oxidieren einer vorab abgeschiedenen Siliziumschicht gebildet werden. Eine Oxidation des unteren Teils der Grabenseitenwände kann verhindert werden, indem der untere Teil des Grabens 200 vor dem Oxidationsprozess mit SiN gefüllt wird, wobei das SiN nach der Oxidation beseitigt wird. 8B shows the semiconductor body 104 after an upper part of the trench sidewalls, for example, by a partial sidewall passivation 202 was protected. The partial sidewall passivation 202 protects the upper part of the GaN buffer 112 during the subsequent etching. The partial sidewall passivation 202 can be formed by oxidizing a pre-deposited silicon layer. Oxidation of the lower part of the trench sidewalls can be prevented by the lower part of the trench 200 is filled with SiN before the oxidation process, whereby the SiN is removed after the oxidation.

8C zeigt den Halbleiterkörper 104, nachdem ein Ätzmittel in dem Graben 200 angeordnet wurde, um einen oberen Teil 204 eines Hohlraums 124 in einer seitlichen Richtung, die parallel zu der ersten Hauptoberfläche 107 des Halbleiterkörpers 104 verläuft, in den Halbleiterkörper 104 zu ätzen. Der obere passivierte Teil der Grabenseitenwände ist vor dem Ätzmittel geschützt, so dass der obere Teil 204 des Hohlraums 124 unter dem geschützten Teil der Grabenseitenwände in dem GaN-Puffer 112 und jeglichen Übergangsschichten 110, die vorhanden sein können, gebildet wird. Falls heiße Phosphorsäure verwendet wird, um III-Nitrid-Schichten zu ätzen, ist die seitliche Ätzgeschwindigkeit viel schneller als die senkrechte Ätzgeschwindigkeit, die die Schicht 112 angreifen würde. Heiße Phosphorsäure greift die (senkrechte) c-Ebene des GaN-Puffers 112 nicht an, was eine genaue Steuerung der Ätzung des III-Nitrid-Puffers gestattet. 8C shows the semiconductor body 104 After an etchant in the trench 200 was arranged to an upper part 204 a cavity 124 in a lateral direction parallel to the first major surface 107 of the semiconductor body 104 runs, in the semiconductor body 104 to etch. The upper passivated part of the trench sidewalls is protected from the etchant so that the upper part 204 of the cavity 124 under the protected part of the trench sidewalls in the GaN buffer 112 and any transitional layers 110 that may be present is formed. If hot phosphoric acid is used to etch III nitride layers, the lateral etch rate is much faster than the perpendicular etch rate that the layer 112 would attack. Hot phosphoric acid attacks the (vertical) c-plane of the GaN buffer 112 not, allowing for precise control of the etching of the III-nitride buffer.

8D zeigt den Halbleiterkörper 104, nachdem ein unterer Teil 206 des Hohlraums 124 in dem Substrat 108 ausgebildet wurde. Der untere Teil 206 des Hohlraums 124 kann durch selektives Ätzen des Substrats 108 gebildet werden. Das Verbindungshalbleitermaterial 106 kann durch eine stabile Passivierungsschicht wie etwa Siliziumoxid oder Siliziumnitrid geschützt werden. Im Anschluss an diesen Schritt kann das Substrat 108 chemisch nassgeätzt werden, um die endgültige Dicke oder Höhe (h) des Isolationsbereichs zu erzielen. Dieser Schritt kann auch ohne ein vorhergehendes selektives Ätzen des oberen GaN-Stapels 112 erzielt werden. Der Hohlraum 124 ist nach dieser Ausführungsform teilweise in dem Verbindungshalbleitermaterial 106 und teilweise in dem Substrat 108 ausgebildet. 8D shows the semiconductor body 104 after a lower part 206 of the cavity 124 in the substrate 108 was trained. The lower part 206 of the cavity 124 can be achieved by selective etching of the substrate 108 be formed. The compound semiconductor material 106 can be protected by a stable passivation layer such as silicon oxide or silicon nitride. Following this step, the substrate can 108 wet etch chemically to achieve the final thickness or height (h) of the insulation area. This step may also be without a prior selective etching of the top GaN stack 112 be achieved. The cavity 124 is partially in the compound semiconductor material according to this embodiment 106 and partially in the substrate 108 educated.

Alternativ kann der Hohlraum 124 wie in 6 gezeigt zur Gänze in dem Substrat 108 gebildet sein. Bei einer Ausführungsform kann der Hohlraum 124 zur Gänze in dem Substrat 108 gebildet werden, indem ein Graben 200, der sich durch das Verbindungshalbleitermaterial 106 zu dem Substrat 108 erstreckt, gebildet wird. Dann wird in dem Graben 200 ein Ätzmittel angeordnet, wobei das Ätzmittel so gewählt ist, dass es nur das Substrat 108 angreift, so dass der Hohlraum 124 zur Gänze in dem Substrat 108 gebildet wird. In diesem Fall ist keine teilweise Passivierung der Grabenseitenwände nötig, wenn die Ätzlösung so gewählt wird, dass sie das Verbindungshalbleitermaterial 106 nicht angreift. Alternatively, the cavity 124 as in 6 shown entirely in the substrate 108 be formed. In one embodiment, the cavity 124 entirely in the substrate 108 be formed by digging 200 passing through the compound semiconductor material 106 to the substrate 108 extends, is formed. Then in the ditch 200 an etchant, wherein the etchant is chosen so that it is only the substrate 108 attacks, leaving the cavity 124 entirely in the substrate 108 is formed. In this case, no partial passivation of the trench sidewalls is necessary if the etching solution is chosen to be the compound semiconductor material 106 does not attack.

8E zeigt den Halbleiterkörper 104, nachdem der Hohlraum 124 mit einem Isoliermaterial 126 wie etwa Siliziumoxid, Siliziumnitrid, Diamant usw. gefüllt wurde. Das Isoliermaterial 126 kann durch ALD oder LPCVD abgeschieden werden. Alternativ kann der Hohlraum 124 durch eine CVD-Diamant-Bearbeitung gefüllt werden, was zu einer besseren Wärmeleitung und einer höheren Durchbruchsfestigkeit des GaN-Puffers 112 führt. In jedem Fall wird zum Füllen des Hohlraums 124 mit einem Isoliermaterial 126, wie vorher beschrieben wurde, ein Graben 200 in dem inaktiven Bereich 102 und/oder in dem aktiven Bereich 100 der Vorrichtung gebildet. Zum Beispiel erstreckt sich der Graben 200 senkrecht zu der Source und der Drain über eine Länge des Isolierbereichs 122, die sich parallel zu der Source und der Drain erstreckt. 8E shows the semiconductor body 104 after the cavity 124 with an insulating material 126 such as silicon oxide, silicon nitride, diamond, etc. has been filled. The insulating material 126 can be deposited by ALD or LPCVD. Alternatively, the cavity 124 be filled by a CVD diamond machining, resulting in better heat conduction and a higher breakdown strength of the GaN buffer 112 leads. In any case, to fill the cavity 124 with an insulating material 126 as previously described, a trench 200 in the inactive area 102 and / or in the active area 100 the device is formed. For example, the trench extends 200 perpendicular to the source and the drain over a length of the isolation region 122 which extends parallel to the source and the drain.

Wie hier vorher beschrieben wurde, kann statt dessen ein kleinerer Graben 200 verwendet werden, um den Hohlraum 124 zu bilden, der sich während der Abscheidung des Isoliermaterials 126 verschließt, bevor der gesamte Hohlraum 124 mit dem Isoliermaterial 126 gefüllt ist. Nach dieser alternativen Ausführungsform ist der Hohlraum 124 mit dem Isoliermaterial 126 ausgekleidet und bleibt ein hohler Bereich 127 zurück, der mit einem Gas wie etwa Luft oder SF6 gefüllt ist, wie hier vorher beschrieben und in 7 gezeigt wurde. In jedem Fall wird das Isoliermaterial 126 durch Trockenätzen und/oder CMP (chemisch-mechanisches Polieren) von der Oberseite 107 des Halbleiterkörpers 104 oder der Passivierungsschicht 116, falls eine solche vorhanden ist, entfernt. As previously described, a smaller trench may instead be used 200 be used to the cavity 124 to form during the deposition of the insulating material 126 closes before the entire cavity 124 with the insulating material 126 is filled. According to this alternative embodiment, the cavity 124 with the insulating material 126 lined and remains a hollow area 127 back, which is filled with a gas such as air or SF6, as described herein before and in 7 was shown. In any case, the insulating material 126 by dry etching and / or CMP (chemical mechanical polishing) from the top 107 of the semiconductor body 104 or the passivation layer 116 if any, remove.

9 veranschaulicht eine Querschnittsansicht des Halbleiterkörpers 104 während eines anderen Prozesses nach einer anderen Ausführungsform. Der Graben bzw. die Gräben 300, der verwendet wird bzw. die verwendet werden, um den Hohlraum 124 in dem Halbleiterkörper 104 zu bilden, wird bzw. werden nach dieser Ausführungsform von einer Seite 109 des Substrats 108, die von dem Verbindungshalbleitermaterial 106 weg gerichtet ist, in das Substrat 108 geätzt. Die Seitenwände des in dem Substrat 108 gebildeten Grabens 300 werden zum Schutz vor einem Ätzmittel, das in dem Graben 300 angeordnet wird, passiviert 302. Das Ätzmittel beseitigt einen Teil des Substrats 108, um den Hohlraum 124 zur Gänze in dem Substrat 108 zu bilden. Der Hohlraum 124 wird dann, wie vorher beschrieben wurde, teilweise oder vollständig mit einem Isoliermaterial 126 gefüllt, um den Isolationsbereich 122 zwischen dem Verbindungshalbleitermaterial 106 und dem Substrat 108 an der Sourceseite oder der Drainseite der Vorrichtung zu bilden. 9 illustrates a cross-sectional view of the semiconductor body 104 during another process according to another embodiment. The ditch or ditches 300 used or used to the cavity 124 in the semiconductor body 104 is formed by this embodiment of one side 109 of the substrate 108 derived from the compound semiconductor material 106 is directed away into the substrate 108 etched. The sidewalls of the in the substrate 108 formed trench 300 are protected from an etchant in the trench 300 is arranged, passivated 302 , The etchant removes part of the substrate 108 to the cavity 124 entirely in the substrate 108 to build. The cavity 124 is then, as previously described, partially or completely with an insulating material 126 filled to the isolation area 122 between the compound semiconductor material 106 and the substrate 108 on the source side or the drain side of the device.

Ausdrücke, die sich auf den Raum beziehen, wie "unten", "unter", "niedriger", "über", "ober" und dergleichen werden zur Erleichterung der Beschreibung verwendet, um die Positionierung eines Elements in Bezug auf ein zweites Element zu erklären. Diese Ausdrücke sollen neben anderen Ausrichtungen als den in den Figuren dargestellten verschiedene Ausrichtungen der Vorrichtung umfassen. Ferner werden auch Ausdrücke wie "erst", "zweit" und dergleichen verwendet, um verschiedene Elemente, Bereiche, Abschnitte usw. zu beschreiben und sollen diese ebenfalls keine Beschränkung darstellen. Gleiche Ausdrücke beziehen sich über die Beschreibung hinweg auf gleiche Elemente.  Terms relating to space, such as "down," "under," "lower," "above," "upper," and the like, are used to facilitate the description of positioning an element relative to a second element to explain. These expressions are intended to encompass, among other orientations, different orientations of the device than shown in the figures. Further, terms such as "first," "second," and the like are also used to describe various elements, regions, portions, etc., and are not intended to be limiting thereof. Like terms refer to like elements throughout the description.

Die hier benutzten Ausdrücke "haben", "enthalten", "beinhalten", "umfassen" und dergleichen sind unbestimmte Ausdrücke, die das Vorhandensein von angegebenen Elementen oder Merkmalen anzeigen, aber zusätzliche Elemente oder Merkmale nicht ausschließen. Sofern aus dem Kontext nicht etwas eindeutig Anderes hervorgeht, sollen die Artikel "ein", "eine", "der/die/das" die Einzahl- wie auch die Mehrzahlform umfassen.  As used herein, the terms "have," "include," "include," "include," and the like are indefinite terms that indicate the presence of specified elements or features but do not preclude additional elements or features. Unless the context clearly indicates otherwise, the articles "a," "an," "the" include the singular as well as the plural forms.

In Anbetracht der obigen Bandbreite von Veränderungen und Anwendungen sollte sich verstehen, dass die vorliegende Erfindung nicht durch die obige Beschreibung eingeschränkt wird und auch nicht durch die beiliegenden Zeichnungen eingeschränkt wird. Stattdessen wird die vorliegende Erfindung nur durch die folgenden Ansprüche und ihre rechtlichen Äquivalente eingeschränkt.  In view of the above range of changes and applications, it should be understood that the present invention is not limited by the above description, nor is it limited by the accompanying drawings. Instead, the present invention is limited only by the following claims and their legal equivalents.

Claims (24)

Halbleitervorrichtung, umfassend: – einen Halbleiterkörper, der ein Verbindungshalbleitermaterial auf einem Substrat umfasst, wobei das Verbindungshalbleitermaterial einen Kanalbereich aufweist; – einen Source-Bereich, der sich zu dem Verbindungshalbleitermaterial erstreckt; – einen Drain-Bereich, der sich zu dem Verbindungshalbleitermaterial erstreckt und durch den Kanalbereich von dem Source-Bereich beabstandet ist; und – einen Isolationsbereich, der in einem aktiven Bereich der Halbleitervorrichtung zwischen dem Verbindungshalbleitermaterial und dem Substrat in den Halbleiterkörper eingebettet ist, wobei der aktive Bereich die Source, die Drain und den Kanalbereich umfasst, wobei der Isolationsbereich über eine Länge des Kanalbereichs zwischen dem Source-Bereich und dem Drain-Bereich diskontinuierlich ist.  A semiconductor device, comprising: A semiconductor body comprising a compound semiconductor material on a substrate, the compound semiconductor material having a channel region; A source region extending to the compound semiconductor material; A drain region extending to the compound semiconductor material and spaced from the source region by the channel region; and An isolation region embedded in the semiconductor body between the compound semiconductor material and the substrate in an active region of the semiconductor device, the active region comprising the source, the drain, and the channel region, the isolation region extending over a length of the channel region between the source region and the drain region is discontinuous. Halbleitervorrichtung nach Anspruch 1, wobei der Isolationsbereich einen hohlen Hohlraum umfasst, der mit einem Isoliermaterial ausgekleidet ist.  The semiconductor device according to claim 1, wherein the isolation region comprises a hollow cavity lined with an insulating material. Halbleitervorrichtung nach Anspruch 2, wobei der hohle Hohlraum teilweise in dem Verbindungshalbleitermaterial und teilweise in dem Substrat ausgebildet ist.  The semiconductor device of claim 2, wherein the hollow cavity is formed partially in the compound semiconductor material and partially in the substrate. Halbleitervorrichtung nach Anspruch 2, wobei der hohle Hohlraum zur Gänze in dem Substrat unter dem Verbindungshalbleitermaterial ausgebildet ist.  The semiconductor device according to claim 2, wherein the hollow cavity is entirely formed in the substrate under the compound semiconductor material. Halbleitervorrichtung nach einem der Ansprüche 2 bis 4, wobei der hohle Hohlraum mit einem Gas gefüllt ist.  A semiconductor device according to any one of claims 2 to 4, wherein the hollow cavity is filled with a gas. Halbleitervorrichtung nach einem der Ansprüche 2 bis 4, wobei der Isolationsbereich einen Hohlraum umfasst, der mit einem Isoliermaterial gefüllt ist.  A semiconductor device according to any one of claims 2 to 4, wherein the isolation region comprises a cavity filled with an insulating material. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, wobei das Verbindungshalbleitermaterial eine GaN-Legierungs-Schicht auf einer GaN-Schicht umfasst, der Kanalbereich ein zweidimensionales Elektronengas ist, das in der GaN-Schicht in der Nähe einer Grenzfläche zu der GaN-Legierungs-Schicht angeordnet ist, und der Isolationsbereich unter der GaN-Legierungs-Schicht und dem zweidimensionalen Elektronengas angeordnet ist. A semiconductor device according to any one of claims 1 to 6, wherein said Compound semiconductor material comprises a GaN alloy layer on a GaN layer, the channel region is a two-dimensional electron gas disposed in the GaN layer in the vicinity of an interface to the GaN alloy layer, and the isolation region under the GaN alloy Layer and the two-dimensional electron gas is arranged. Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, ferner umfassend: – einen Graben, der sich in einem Bereich des Halbleiterkörpers außerhalb des aktiven Bereichs von einer Hauptoberfläche des Verbindungshalbleitermaterials zu dem Isolationsbereich erstreckt; und – ein Isoliermaterial, das in dem Graben angeordnet ist.  A semiconductor device according to any one of claims 1 to 7, further comprising: A trench extending in a region of the semiconductor body outside the active region from a main surface of the compound semiconductor material to the isolation region; and An insulating material disposed in the trench. Halbleitervorrichtung nach Anspruch 8, wobei sich der Graben senkrecht zu der Source und dem Drain über eine Länge des Isolationsbereichs erstreckt.  The semiconductor device of claim 8, wherein the trench extends perpendicular to the source and the drain over a length of the isolation region. Halbleitervorrichtung nach einem der Ansprüche 1 bis 9, ferner umfassend einen leitfähigen Plug, der sich von dem Drain- oder dem Source-Bereich durch das Verbindungshalbleitermaterial zu einer Seite des Substrats erstreckt, die von dem Verbindungshalbleitermaterial weg gerichtet ist.  The semiconductor device of claim 1, further comprising a conductive plug extending from the drain or source region through the compound semiconductor material to a side of the substrate that faces away from the compound semiconductor material. Halbleitervorrichtung, umfassend: – ein Halbleitersubstrat; – ein epitaktisches Verbindungshalbleitermaterial, das auf dem Halbleitersubstrat aufgewachsen ist, wobei das epitaktische Verbindungshalbleitermaterial einen Kanalbereich und eine grössere Energiebandlücke als das Halbleitersubstrat aufweist; – einen ersten dotierten Bereich, der sich zu dem epitaktischen Verbindungshalbleitermaterial erstreckt; – einen zweiten dotierten Bereich, der sich zu dem epitaktischen Verbindungshalbleitermaterial erstreckt und durch den Kanalbereich von dem ersten dotierten Bereich beabstandet ist; und – einen Isolationsbereich, der unter dem Kanalbereich zwischen dem epitaktischen Verbindungshalbleitermaterial und dem Substrat angeordnet ist und sich seitlich in eine Richtung erstreckt, die parallel zu einer Hauptoberfläche des epitaktischen Halbleiterverbindungsmaterials verläuft, wobei der Isolationsbereich über eine Länge des Kanalbereichs zwischen dem ersten und dem zweiten dotierten Bereich diskontinuierlich ist.  A semiconductor device, comprising: A semiconductor substrate; An epitaxial compound semiconductor material grown on the semiconductor substrate, the epitaxial compound semiconductor material having a channel region and a larger energy bandgap than the semiconductor substrate; A first doped region extending to the epitaxial compound semiconductor material; A second doped region extending to the epitaxial compound semiconductor material and spaced from the first doped region by the channel region; and An isolation region disposed below the channel region between the epitaxial compound semiconductor material and the substrate and extending laterally in a direction parallel to a major surface of the epitaxial semiconductor compound material, the isolation region being doped over a length of the channel region between the first and second doped regions Range is discontinuous. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend: – Bilden eines Halbleiterkörpers, der ein Verbindungshalbleitermaterial umfasst, auf einem Substrat, wobei das Verbindungshalbleitermaterial einen Kanalbereich aufweist; – Bilden eines Source-Bereichs, der sich zu dem Verbindungshalbleitermaterial erstreckt; – Bilden eines Drain-Bereichs, der sich zu dem Verbindungshalbleitermaterial erstreckt und durch den Kanalbereich von dem Source-Bereich beabstandet ist; und – Bilden eines Isolationsbereichs, der in einem aktiven Bereich der Halbleitervorrichtung zwischen dem Verbindungshalbleitermaterial und dem Substrat in den Halbleiterkörper eingebettet ist, wobei der aktive Bereich die Source, die Drain und den Kanalbereich umfasst, wobei der Isolationsbereich über eine Länge des Kanalbereichs zwischen dem Source-Bereich und dem Drain-Bereich diskontinuierlich ist.  A method of manufacturing a semiconductor device, comprising: Forming a semiconductor body comprising a compound semiconductor material on a substrate, wherein the compound semiconductor material has a channel region; Forming a source region extending to the compound semiconductor material; Forming a drain region that extends to the compound semiconductor material and is spaced from the source region by the channel region; and Forming an isolation region embedded in the semiconductor body between the compound semiconductor material and the substrate in an active region of the semiconductor device, the active region comprising the source, the drain, and the channel region, the isolation region extending over a length of the channel region between the source region Area and the drain area is discontinuous. Verfahren nach Anspruch 12, wobei das Bilden des Isolationsbereichs Folgendes umfasst: – Bilden eines Hohlraums in dem Halbleiterkörper unter dem Kanalbereich; und – derartiges Auskleiden des Hohlraums mit einem Isoliermaterial, dass der Hohlraum einen hohlen Bereich aufweist.  The method of claim 12, wherein forming the isolation area comprises: Forming a cavity in the semiconductor body below the channel region; and - Such lining the cavity with an insulating material, that the cavity has a hollow portion. Verfahren nach Anspruch 13, ferner umfassend das Füllen des hohlen Bereichs des Hohlraums mit einem Gas.  The method of claim 13, further comprising filling the hollow portion of the cavity with a gas. Verfahren nach Anspruch 13 oder 14, wobei das Bilden eines Hohlraums in dem Halbleiterkörper und das derartige Auskleiden des Hohlraums mit einem Isoliermaterial, dass der Hohlraum einen hohlen Bereich aufweist, Folgendes umfasst: – Ätzen eines Grabens, der sich in einer vertikalen Richtung senkrecht zu einer ersten Hauptoberfläche des Halbleiterkörpers erstreckt, in den Halbleiterkörper, wobei der Graben Seitenwände und einen Boden aufweist; – Anordnen des Ätzmittels in dem Graben, um den Hohlraum in einer seitlichen Richtung, die parallel zu der ersten Hauptoberfläche des Halbleiterkörpers verläuft, in den Halbleiterkörper zu ätzen; und – Auskleiden des Hohlraums mit einem Isoliermaterial, das den Graben verschließt, bevor der Hohlraum vollständig mit dem Isoliermaterial gefüllt ist.  The method of claim 13 or 14, wherein forming a cavity in the semiconductor body and lining the cavity with an insulating material such that the cavity has a hollow area comprises: Etching a trench extending in a vertical direction perpendicular to a first main surface of the semiconductor body into the semiconductor body, the trench having sidewalls and a bottom; Arranging the etchant in the trench to etch the cavity into the semiconductor body in a lateral direction parallel to the first main surface of the semiconductor body; and - lining the cavity with an insulating material that closes the trench before the cavity is completely filled with the insulating material. Verfahren nach Anspruch 15, wobei sich der Graben durch das Verbindungshalbleitermaterial zu dem Substrat erstreckt, wobei das Verfahren ferner das Schützen eines oberen Teils der Grabenseitenwände vor dem Ätzmittel umfasst, so dass der Hohlraum unter dem geschützten oberen Teil der Grabenseitenwände teilweise in dem Verbindungshalbleitermaterial und teilweise in dem Substrat gebildet wird.  The method of claim 15, wherein the trench extends through the compound semiconductor material to the substrate, the method further comprising protecting an upper portion of the trench sidewalls from the etchant, such that the cavity below the protected upper portion of the trench sidewalls is partially in the compound semiconductor material and partially is formed in the substrate. Verfahren nach Anspruch 15, wobei sich der Graben durch das Verbindungshalbleitermaterial zu dem Substrat erstreckt und das Ätzmittel so gewählt wird, dass es nur das Substrat angreift, so dass der Hohlraum zur Gänze in dem Substrat unter dem Verbindungshalbleitermaterial gebildet wird.  The method of claim 15, wherein the trench extends through the compound semiconductor material to the substrate and the etchant is selected to engage only the substrate so that the cavity is entirely formed in the substrate below the compound semiconductor material. Verfahren nach Anspruch 12, wobei das Bilden des Isolationsbereichs Folgendes umfasst: – Bilden eines Hohlraums in dem Halbleiterkörper unter dem Kanalbereich; und – Füllen des Hohlraums mit einem Isoliermaterial. The method of claim 12, wherein forming the isolation region comprises: forming a cavity in the semiconductor body below the channel region; and - filling the cavity with an insulating material. Verfahren nach Anspruch 18, wobei das Bilden eines Hohlraums in dem Halbleiterkörper und das Füllen des Hohlraums mit einem Isoliermaterial Folgendes umfasst: – Ätzen eines Grabens, der sich in einer vertikalen Richtung senkrecht zu einer ersten Hauptoberfläche des Halbleiterkörpers erstreckt, in den Halbleiterkörper, wobei der Graben Seitenwände und einen Boden aufweist; – Anordnen des Ätzmittels in dem Graben, um den Hohlraum in einer seitlichen Richtung, die parallel zu der ersten Hauptoberfläche des Halbleiterkörpers verläuft, in den Halbleiterkörper zu ätzen; und – Füllen des gesamten Hohlraums mit dem Isoliermaterial, bevor der Hohlraum durch das Isoliermaterial verschlossen wird.  The method of claim 18, wherein forming a cavity in the semiconductor body and filling the cavity with an insulating material comprises: Etching a trench extending in a vertical direction perpendicular to a first main surface of the semiconductor body into the semiconductor body, the trench having sidewalls and a bottom; Arranging the etchant in the trench to etch the cavity into the semiconductor body in a lateral direction parallel to the first main surface of the semiconductor body; and - Fill the entire cavity with the insulating material before the cavity is closed by the insulating material. Verfahren nach Anspruch 19, wobei sich der Graben durch das Verbindungshalbleitermaterial zu dem Substrat erstreckt, wobei das Verfahren ferner das Schützen eines oberen Teils der Grabenseitenwände vor dem Ätzmittel umfasst, so dass der Hohlraum unter dem geschützten oberen Teil der Grabenseitenwände teilweise in dem Verbindungshalbleitermaterial und teilweise in dem Substrat gebildet wird.  The method of claim 19, wherein the trench extends through the compound semiconductor material to the substrate, the method further comprising protecting an upper portion of the trench sidewalls from the etchant, such that the cavity below the protected upper portion of the trench sidewalls is partially in the compound semiconductor material and partially is formed in the substrate. Verfahren nach Anspruch 19, wobei sich der Graben durch das Verbindungshalbleitermaterial zu dem Substrat erstreckt und das Ätzmittel so gewählt wird, dass es nur das Substrat angreift, so dass der Hohlraum zur Gänze in dem Substrat unter dem Verbindungshalbleitermaterial gebildet wird.  The method of claim 19, wherein the trench extends through the compound semiconductor material to the substrate and the etchant is selected to engage only the substrate such that the cavity is entirely formed in the substrate below the compound semiconductor material. Verfahren nach Anspruch 12, ferner umfassend: – Bilden eines Grabens, der sich von einer ersten Hauptoberfläche des Halbleiterkörpers in den Halbleiterkörper erstreckt, in einem Bereich des Halbleiterkörpers außerhalb des aktiven Bereichs; und – Füllen des Grabens mit einem Isoliermaterial.  The method of claim 12, further comprising: Forming a trench extending from a first main surface of the semiconductor body into the semiconductor body in a region of the semiconductor body outside the active region; and - Fill the trench with an insulating material. Verfahren nach Anspruch 22, wobei das Bilden des Grabens das derartige Ätzen des Grabens in den Halbleiterkörper umfasst, dass sich der Graben senkrecht zu der Source und der Drain über eine Länge des Isolationsbereichs erstreckt, die sich parallel zu der Source und der Drain erstreckt.  The method of claim 22, wherein forming the trench comprises etching the trench into the semiconductor body such that the trench extends perpendicular to the source and the drain over a length of the isolation region extending parallel to the source and the drain. Verfahren nach Anspruch 23, wobei der Graben von einer Seite des Substrats, die von dem Verbindungshalbleitermaterial weg gerichtet ist, in das Substrat geätzt wird.  The method of claim 23, wherein the trench is etched into the substrate from a side of the substrate that faces away from the compound semiconductor material.
DE102013108698.5A 2012-08-13 2013-08-12 High Breakdown Voltage III-Nitride Device and Process Active DE102013108698B4 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/584,442 2012-08-13
US13/584,442 US9076763B2 (en) 2012-08-13 2012-08-13 High breakdown voltage III-nitride device

Publications (2)

Publication Number Publication Date
DE102013108698A1 true DE102013108698A1 (en) 2014-02-13
DE102013108698B4 DE102013108698B4 (en) 2021-07-08

Family

ID=49999335

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102013108698.5A Active DE102013108698B4 (en) 2012-08-13 2013-08-12 High Breakdown Voltage III-Nitride Device and Process

Country Status (3)

Country Link
US (3) US9076763B2 (en)
CN (1) CN103594507B (en)
DE (1) DE102013108698B4 (en)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9076763B2 (en) * 2012-08-13 2015-07-07 Infineon Technologies Austria Ag High breakdown voltage III-nitride device
US9559161B2 (en) 2014-11-13 2017-01-31 Infineon Technologies Austria Ag Patterned back-barrier for III-nitride semiconductor devices
US9590087B2 (en) * 2014-11-13 2017-03-07 Infineon Technologies Austria Ag Compound gated semiconductor device having semiconductor field plate
DE102017101672B4 (en) 2017-01-27 2021-02-25 Infineon Technologies Austria Ag Method for producing an insulation structure with a gas-filled cavity and semiconductor component
US10256149B2 (en) 2017-02-28 2019-04-09 Infineon Technologies Austria Ag Semiconductor wafer dicing crack prevention using chip peripheral trenches
US10680069B2 (en) 2018-08-03 2020-06-09 Infineon Technologies Austria Ag System and method for a GaN-based start-up circuit
JP7151620B2 (en) * 2019-05-15 2022-10-12 株式会社デンソー Semiconductor device manufacturing method
CN111613669B (en) * 2020-06-02 2022-05-31 华南师范大学 AlGaN high electron mobility transistor with high breakdown voltage and preparation method thereof
US20230078017A1 (en) * 2021-09-16 2023-03-16 Wolfspeed, Inc. Semiconductor device incorporating a substrate recess
US20230122090A1 (en) * 2021-10-18 2023-04-20 Analog Devices, Inc. Electric field management in semiconductor devices

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05291307A (en) * 1991-12-05 1993-11-05 Samsung Electron Co Ltd Compound semiconductor device and manufacture thereof
US6075259A (en) * 1994-11-14 2000-06-13 North Carolina State University Power semiconductor devices that utilize buried insulating regions to achieve higher than parallel-plane breakdown voltages
US6620663B1 (en) * 2001-05-18 2003-09-16 Episil Technologies, Inc. Self-aligned copper plating/CMP process for RF lateral MOS device
US6555873B2 (en) * 2001-09-07 2003-04-29 Power Integrations, Inc. High-voltage lateral transistor with a multi-layered extended drain structure
JP3783156B2 (en) * 2001-10-17 2006-06-07 株式会社日立製作所 Semiconductor device
TW588461B (en) * 2003-06-25 2004-05-21 Nat Kaohsiung Normal Universit Pseudomorphic high electron mobility field effect transistor with high device linearity
US7075150B2 (en) * 2003-12-02 2006-07-11 International Business Machines Corporation Ultra-thin Si channel MOSFET using a self-aligned oxygen implant and damascene technique
JP4398780B2 (en) * 2004-04-30 2010-01-13 古河電気工業株式会社 GaN-based semiconductor device
US7432142B2 (en) * 2004-05-20 2008-10-07 Cree, Inc. Methods of fabricating nitride-based transistors having regrown ohmic contact regions
JP2006086398A (en) * 2004-09-17 2006-03-30 Matsushita Electric Ind Co Ltd Semiconductor device and its manufacturing method
WO2007053686A2 (en) * 2005-11-01 2007-05-10 Massachusetts Institute Of Technology Monolithically integrated semiconductor materials and devices
US7419892B2 (en) * 2005-12-13 2008-09-02 Cree, Inc. Semiconductor devices including implanted regions and protective layers and methods of forming the same
JP2008034411A (en) * 2006-07-26 2008-02-14 Toshiba Corp Nitride semiconductor element
US7902606B2 (en) * 2008-01-11 2011-03-08 International Business Machines Corporation Double gate depletion mode MOSFET
US8519438B2 (en) * 2008-04-23 2013-08-27 Transphorm Inc. Enhancement mode III-N HEMTs
DE102009018054B4 (en) * 2009-04-21 2018-11-29 Infineon Technologies Austria Ag Lateral HEMT and method of making a lateral HEMT
DE102009051521B4 (en) 2009-10-31 2012-04-26 X-Fab Semiconductor Foundries Ag Production of silicon semiconductor wafers with III-V layer structures for high electron mobility transistors (HEMT) and a corresponding semiconductor layer arrangement
KR20120004159A (en) * 2010-07-06 2012-01-12 삼성전자주식회사 Substrate structure and method of manufacturing the same
US8502273B2 (en) * 2010-10-20 2013-08-06 National Semiconductor Corporation Group III-nitride HEMT having a well region formed on the surface of substrate and contacted the buffer layer to increase breakdown voltage and the method for forming the same
CN102479709B (en) * 2010-11-24 2015-03-11 中芯国际集成电路制造(北京)有限公司 Transistor and manufacturing method for same
US9396997B2 (en) * 2010-12-10 2016-07-19 Infineon Technologies Ag Method for producing a semiconductor component with insulated semiconductor mesas
US8742460B2 (en) * 2010-12-15 2014-06-03 Transphorm Inc. Transistors with isolation regions
KR20130035024A (en) * 2011-09-29 2013-04-08 삼성전자주식회사 High electron mobility transistor and method of manufacturing the same
US8614447B2 (en) * 2012-01-30 2013-12-24 International Business Machines Corporation Semiconductor substrates using bandgap material between III-V channel material and insulator layer
US20130240951A1 (en) * 2012-03-13 2013-09-19 International Business Machines Corporation Gallium nitride superjunction devices
US9076763B2 (en) * 2012-08-13 2015-07-07 Infineon Technologies Austria Ag High breakdown voltage III-nitride device

Also Published As

Publication number Publication date
DE102013108698B4 (en) 2021-07-08
US9076763B2 (en) 2015-07-07
US20160155834A1 (en) 2016-06-02
US20150311312A1 (en) 2015-10-29
US9263545B2 (en) 2016-02-16
CN103594507A (en) 2014-02-19
US20140042448A1 (en) 2014-02-13
CN103594507B (en) 2016-08-17

Similar Documents

Publication Publication Date Title
DE102013108698B4 (en) High Breakdown Voltage III-Nitride Device and Process
DE102013105713B4 (en) Method of manufacturing a semiconductor device
DE102015103017B4 (en) Group III nitride based enhancement type transistor
DE102013114842B4 (en) Semiconductor device and method of manufacturing a semiconductor device
DE102009028555B4 (en) transistor
DE102012207370B4 (en) Self-locking HEMT and method for its manufacture
DE102012107523B4 (en) HEMT with integrated diode with low forward voltage
DE102015114791A1 (en) High electron mobility transistor having a buried field plate
DE112016003510T5 (en) SEMICONDUCTOR PROTECTION AND METHOD FOR PRODUCING A SEMICONDUCTOR DEVICE
DE102013002986B4 (en) Integrated Schottky diode for HEMTS and method of making same
DE102016113735A1 (en) Dielectric HEMT substrate and device
DE102010000113B4 (en) Semiconductor device and method of manufacture
DE102013103966B4 (en) Contact structures for compound semiconductor devices and manufacturing methods therefor
DE102004058431A1 (en) Semiconductor electronic chip trench system with two nitride materials linked by an interface with an electrical contact channel
DE102011051670A1 (en) A method for protecting a semiconductor device from degradation, a semiconductor device protected from hot carriers, and a manufacturing method therefor
DE102015100387A1 (en) Group III Nitride-Based Enrichment Transistor
WO2014202409A1 (en) Transistor and method for producing a transistor
DE112020005904T5 (en) Ill NITRIDE TRANSISTOR WITH MODIFIED DRAIN ACCESS REGION
DE102015115734A1 (en) Non-planar self-locking semiconductor device
DE102010060138A1 (en) Lateral HEMT and method of making a lateral HEMT
DE112015005817T5 (en) SEMICONDUCTOR DEVICE
DE102013102249A1 (en) Semiconductor component and method for its production
DE102013100422A1 (en) Method for forming self-aligning trench contacts of semiconductor components and semiconductor component
DE102014114897A1 (en) A method of fabricating a vertical semiconductor device and a vertical semiconductor device
DE102013111375A1 (en) TRANSISTOR COMPONENT AND METHOD FOR MANUFACTURING A TRANSISTOR CONSTRUCTION ELEMENT

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R082 Change of representative

Representative=s name: WESTPHAL, MUSSGNUG & PARTNER PATENTANWAELTE MI, DE

R082 Change of representative

Representative=s name: WESTPHAL, MUSSGNUG & PARTNER PATENTANWAELTE MI, DE

R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative