DE102012110654A1 - Package-on-Package-Struktur mit geringen Abständen - Google Patents

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Abstract

Eine Package-on-Package(PoP)-Einrichtung umfasst ein Substrat mit einer Anordnung aus Kontaktfeldern, die um einen Umfang des Substrats herum angeordnet sind, einen Logikchip, der innerhalb der Anordnung aus Kontaktfeldern auf das Substrat aufgebracht ist, und Nicht-Lötmittel-Hügelstrukturen, die auf weniger als alle verfügbaren Kontaktfelder aufgebracht sind.

Description

  • Hintergrund
  • Mit zunehmender Nachfrage nach kleinen elektronischen Produkten suchen Hersteller und andere, die in der Elektronikindustrie tätig sind, kontinuierlich nach neuen Wegen zum Reduzieren der Größe integrierter Schaltkreise, die in elektronischen Produkten eingesetzt werden. In dieser Hinsicht wurde die dreidimensionale Gehäuse- oder Package-Technik für integrierte Schaltkreise entwickelt und eingesetzt.
  • Eine Gehäusetechnik, die entwickelt wurde, ist Package-on-Package (PoP). Wie der Name impliziert, ist PoP eine Innovation auf dem Gebiet der Halbleitergehäuse, die das Stapeln eines Gehäuses auf einem anderen Gehäuse umfasst. Ein PoP-Bauteil kann vertikale diskrete Speicher- und Logik-Packages umfassen. In dem PoP-Package-Design kann das obere Gehäuse oder Package mit dem unteren Gehäuse oder Package mithilfe von Lötkugeln in einer Kugelgitteranordnung (Ball Grid Array; BGA) verbunden sein. Unglücklicherweise haben BGA-Lötkugeln Grenzen hinsichtlich des Abstands und der Größe.
  • Abriss der Erfindung
  • Die Erfindung betrifft eine Package-on-Package(PoP)-Einrichtung mit folgenden Merkmalen: ein Substrat, das eine Anordnung aus Kontaktfeldern aufweist, die um einen Umfang des Substrats angeordnet sind; ein Logikchip, der innerhalb der Anordnung aus Kontaktfeldern auf das Substrat aufgebracht ist; und Nicht-Lötmittel-Hügelstrukturen, welche auf weniger als alle der verfügbaren Kontaktfelder aufgebracht sind.
  • In einer Ausführung umfassen die Nicht-Lötmittel-Hügelstrukturen Stumpenhügel, die durch einen Draht-Bondprozess gebildet sind.
  • In einer anderen Ausführung umfassen die Nicht-Lötmittel-Hügelstrukturen Kupferkugeln.
  • Die Nicht-Lötmittel-Hügelstrukturen können zum Beispiel aus Gold, Silber, Kupfer oder Aluminium gebildet sein.
  • In einer oder mehreren Ausführungen beträgt ein Abstand zwischen benachbarten Nicht-Lötmittel-Hügelstrukturen 100 µm oder weniger.
  • In einer oder mehreren Ausführungen ist die Breite der Nicht-Lötmittel-Hügelstrukturen geringer als die Höhe der Nicht-Lötmittel-Hügelstrukturen.
  • In einer oder mehreren Ausführungen sind die Nicht-Lötmittel-Hügelstrukturen nur auf die Kontaktfelder aufgebracht, die an Ecken des Substrats angeordnet sind.
  • In einer oder mehreren Ausgestaltungen umfasst die Anordnung aus Kontaktfeldern einen inneren Ring aus Kontaktfeldern, der konzentrisch ist zu einem äußeren Ring aus Kontaktfeldern, wobei die Nicht-Lötmittel-Hügelstrukturen auf jedes der Kontaktfelder in dem äußeren Ring aufgebracht sind und in dem inneren Ring nur auf die Kontaktfelder aufgebracht sind, welche die Ecken des inneren Rings bilden.
  • In einer oder mehreren Ausgestaltungen umfasst die Anordnung aus Kontaktfeldern einen inneren Ring aus Kontaktfeldern, der konzentrisch ist zu einem äußeren Ring aus Kontaktfeldern, wobei die Nicht-Lötmittel-Hügelstrukturen auf nur abwechselnde Kontaktfelder sowohl in dem inneren Ring als auch in dem äußeren Ring aufgebracht sind.
  • In einer oder mehreren Ausgestaltungen sind die auf den inneren Ring aufgebrachten Nicht-Lötmittel-Hügelstrukturen gegenüber den auf den äußeren Ring aufgebrachten Nicht-Lötmittel-Hügelstrukturen um ein Kontaktfeld versetzt.
  • In einer oder mehreren Ausgestaltungen umfasst die Anordnung aus Kontaktfeldern einen quadratischen inneren Ring aus Kontaktfeldern, der konzentrisch ist zu einem quadratischen äußeren Ring aus Kontaktfeldern.
  • In einer oder mehreren Ausgestaltungen sind die Nicht-Lötmittel-Hügelstrukturen auf weniger als alle Kontaktfelder in einem nicht-symmetrischen Muster aufgebracht.
  • Die vorliegende Erfindung sieht auch eine Package-on-Package(PoP)-Einrichtung vor, mit folgenden Merkmalen: eine gedruckte Schaltungsplatte mit einer Anordnung aus Kontaktfeldern, die in konzentrischen Ringen um einen Umfang eines Substrats angeordnet sind; ein Logikchip, der auf das Substrat in einer Flip-Chip-Konfiguration aufgebracht ist und innerhalb der Anordnung aus Kontaktfeldern liegt; und Nicht-Lötmittel-Hügelstrukturen, die auf weniger als alle Kontaktfelder aufgebracht sind.
  • Die Nicht-Lötmittel-Hügelstrukturen können zum Beispiel Stumpenhügel oder Kupferkugeln umfassen.
  • Die Nicht-Lötmittel-Hügelstrukturen können aus Gold, Silber, Kupfer oder Aluminium gebildet sein und können einen Abstand (Pitch) zwischen benachbarten Nicht-Lötmittel-Hügelstrukturen von zum Beispiel 100 µm oder weniger aufweisen.
  • In einer oder mehreren Ausgestaltungen sind die Nicht-Lötmittel-Hügelstrukturen auf nur die Kontaktfelder aufgebracht, die an Ecken des Substrats liegen.
  • In einer oder mehreren Ausgestaltungen umfasst die Anordnung aus Kontaktfeldern einen inneren Ring aus Kontaktfeldern, der konzentrisch ist zu einem äußeren Ring aus Kontaktfeldern, wobei die Nicht-Lötmittel-Hügelstrukturen auf jedes der Kontaktfelder in dem äußeren Ring und auf nur die Kontaktfelder in dem inneren Ring, die an dessen Ecken liegen, aufgebracht sind.
  • In einer oder mehreren Ausgestaltungen umfasst die Anordnung aus Kontaktfeldern einen inneren Ring aus Kontaktfeldern, der konzentrisch ist zu einem äußeren Ring aus Kontaktfeldern, wobei die Nicht-Lötmittel-Hügelstrukturen nur auf abwechselnde Kontaktfelder in dem inneren und dem äußeren Ring angeordnet sind.
  • In einer oder mehreren Ausgestaltungen umfasst die Anordnung aus Kontaktfeldern einen äußeren Ring aus Kontaktfeldern, der konzentrisch ist zu einer Vielzahl von inneren Ringen aus Kontaktfeldern, wobei die Nicht-Lötmittel-Hügelstrukturen auf jedes der Kontaktfelder in dem äußeren Ring aufgebracht sind.
  • In einer oder mehreren Ausgestaltungen sind die Nicht-Lötmittel-Hügelstrukturen auf weniger als alle Kontaktfelder in einem nicht-symmetrischen Muster aufgebracht.
  • Kurze Beschreibung der Zeichnungen
  • Für ein vollständigeres Verständnis der vorliegenden Offenbarung und ihrer Vorteile wird im Folgenden Bezug genommen auf die Beschreibung in Verbindung mit den Zeichnungen. In den Figuren zeigen:
  • 1 zeigt eine Draufsicht auf eine Package-on-Package(PoP)-Einrichtung mit einer Kugelgitteranordnung (BGA), deren Lötmittelkugeln um einen Logikchip herum angeordnet sind;
  • 2 zeigt eine Schnittdarstellung der PoP-Einrichtung der 1 entlang der Linie 2-2;
  • 3 zeigt eine PoP-Einrichtung mit Nicht-Lötmittel-Hügelstrukturen, die um einen Logikchip herum angeordnet sind;
  • 4 zeigt eine Schnittdarstellung der PoP-Einrichtung der 3 entlang der Linie 4-4;
  • 5a zeigt eine Ausführung der Nicht-Lötmittel-Hügelstrukturen in Form eines Stumpenhügels;
  • 5b zeigt eine Ausführung der Nicht-Lötmittel-Hügelstrukturen der Form einer Kupferkugel;
  • 6 zeigt eine Legende, welche ein freiliegendes Kontaktfeld und die Nicht-Lötmittel-Hügelstrukturen (d. h. Kontaktmittel) der 5a5b identifiziert;
  • 7 zeigt eine beispielhaftes Muster der freiliegenden Kontaktfelder im Verhältnis zu den Nicht-Lötmittel-Hügelstrukturen;
  • 8 zeigt ein beispielhaftes Muster der freiliegenden Kontaktfelder im Verhältnis zu den Nicht-Lötmittel-Hügelstrukturen; und
  • 9 zeigt ein beispielhaftes Muster der freiliegenden Kontaktfelder im Verhältnis zu den Nicht-Lötmittel-Hügelstrukturen.
  • Entsprechende Bezugszeichen und Symbole in den verschiedenen Figuren beziehen sich im Allgemeinem auf entsprechende Teile, außer es ist etwas anderes angegeben.
  • Die Figuren sind so gezeichnet, dass sie die relevanten Aspekte der Ausführungen klar illustrieren und sie sind nicht notwendig maßstäblich.
  • Detaillierte Beschreibung von Ausführungsbeispielen
  • Im Folgenden ist die Herstellung und Verwendung der derzeit bevorzugten Ausführung im Detail erörtert. Man wird jedoch verstehen, dass die vorliegenden Offenbarung viele anwendbare erfinderische Konzepte vorsieht, die auf viele verschiedene Arten realisiert werden können. Die jeweiligen beschriebenen Ausführungen dienen lediglich der Illustrierung und beschränken nicht den Bereich dieser Offenbarung.
  • Die vorliegende Offenbarung wird in Bezug auf bevorzugte Ausführungen im bestimmten Zusammenhang beschrieben, nämlich in Bezug auf eine Package-on-Package(PoP)-Halbleitereinrichtung. Die Konzepte dieser Offenbarung können jedoch auch auf andere Halbleiterstrukturen oder Schaltkreise angewendet werden.
  • In 1 ist eine PoP-Einrichtung 10 gezeigt. Die PoP-Einrichtung 10 umfasst im Allgemeinen ein Substrat 12 (z. B. eine gedruckte Schaltungsplatte (Printed Circuit Board; PCB)), die Lötkugeln 14 einer Kugelgitteranordnung (Ball Grid Array; BGA) trägt, welche um einen Logikchip 16 herum angeordnet sind. Wie in 2 gezeigt, hat jede Lötkugel 14 einen Durchmesser 18 von ungefähr 150 µm bis ungefähr 250 µm. Ein Kugelabstand 20 zwischen benachbarten Lötkugeln 14 beträgt zwischen ungefähr 300 µm und ungefähr 400 µm (Kugelabstand = Pitch = Abstand von Kugelmitte zu Kugelmitte). Während diese Abmessungen für vorhandene PoP-Einrichtungen geeignet sein mögen, wäre eine deutliche Reduzierung einer oder beider dieser Abmessungen für fortschrittlichere PoP-Einrichtungen wünschenswert. In 3 ist eine PoP-Einrichtung 22 dargestellt. Die PoP-Einrichtung 22 umfasst im Allgemeinen ein Substrat 24 (z. B. eine gedruckte Schaltungsplatte (PCB)), welche Nicht-Lötmittel-Hügelstrukturen 26 (d. h. Kontaktmittel) trägt, welche um einen Logikchip 28 herum angeordnet sind. Es wurde erkannt, dass die Verwendung der Nicht-Lötmittel-Hügelstrukturen 24 der 3 anstelle der BGA-Lötkugeln 14 der 2 eine Reduzierung der Abmessungen des Package oder Gehäuse erlaubt. Das Ersetzen der BGA-Lötkugeln 14 der 2 durch die Nicht-Lötmittel-Hügelstrukturen 24 ermöglicht daher insgesamt kleinere Packages oder Gehäuse.
  • In einer Ausführung kann der Logikchip 28 der 3 durch einen oder mehrere integrierte Schaltkreise (ICs) mit Standardlogik gebildet sein, wie zum Beispiel eine zentrale Verarbeitungseinheit (Central Processing Unit; CPU), eine Mikrocontrollereinheit (MCU), ein tungseinheit (Central Processing Unit; CPU), eine Mikrocontrollereinheit (MCU), ein Anwendungsprozessor, ein System Core Logic-Chipsatz, Graphik- und Bild-Controller, Massenspeicher-Controller und E/A-Controller. In einer Ausführung kann der Logikchip 28 durch einen oder mehrere anwendungsspezifische integrierte Schaltkreise (ASICs) gebildet sein, wie zum Beispiel ein Design auf der Basis programmierbarer Einrichtungen (Programmable Device Design; PDD), ein Design auf der Basis von Gate-Arrays (GAD), ein Zellen-basierter IC (CBIC) und ein vollständig kundenspezifisches Design (Full Customer Design; FCD). Wie in 4 gezeigt, liegt in einer Ausgestaltung ein Abstand (Pitch) 30 zwischen benachbarten Nicht-Lötmittel-Hügelstrukturen 26 unter dem Abstand 20 von 300 µm, der mit der Verwendung von BGA-Lötkugeln 14 einhergeht. Tatsächlich beträgt in einer Ausführung der Abstand 30 zwischen benachbarten Nicht-Lötmittel-Hügelstrukturen 26 in 4 weniger als ungefähr 100 µm. Während in 4 vier Reihen 32 aus Nicht-Lötmittel-Hügelstrukturen 26 gezeigt sind, können in der PoP-Einrichtung 10 mehr oder weniger Reihen vorgesehen sein. In 5a ist ein Ausführungsbeispiel einer Nicht-Lötmittel-Hügelstruktur 26 in der Form eines Stumpenhügels (stud bump) 34 dargestellt. Der Stumpenhügel 34 kann beispielsweise durch einen Draht-Bond-Prozess hergestellt werden. Wie gezeigt, hat der Stumpenhügel 34 eine Höhe H, die geringer ist als eine Breite W. Die speziellen Dimensionen für die Höhe und die Breite hängen ab von der Auswahl der Drähte, die in dem Draht-Bond-Prozess verwendet werden. Unabhängig davon ist der Stumpenhügel 34 im Allgemeinen kleiner als die BGA-Lötkugel 14 der 2, zumindest in einer Dimension oder Richtung. Der Stumpenhügel 34 kann aus einer Vielzahl geeigneter metallischer Nicht-Lötmittel-Materialien hergestellt werden, einschließlich, jedoch nicht beschränkt auf Gold, Silber, Kupfer, Aluminium und Legierungen hiervon.
  • 5b zeigt eine beispielhafte Nicht-Lötmittel-Hügelstruktur 26 in der Form eines Kupferhügels 36. Der Durchmesser 38 des Kupferhügels 34 ist im Allgemeinen geringer als der Durchmesser der in 2 gezeigten BGA-Lötkugel 14. In einer Ausgestaltung kann die Hügelstruktur 26 auch eine Goldkugel, eine Silberkugel oder eine Aluminiumkugel sein, die alle ähnlich sind wie die in 5b gezeigte Kupferkugel. Die Hügelstruktur 26 kann auch aus einer geeigneten metallischen Nicht-Lötmittel-Legierung hergestellt sein.
  • In 6 ist eine Legende 40 vorgesehen, die ein freiliegendes Kontaktfeld 42 und die Nicht-Lötmittel-Hügelstrukturen 26 der 5a5b wiedergibt. Mit Bezug auf die Legende 40 der 6 sind in den 7 bis 9 beispielhafte Muster 44, 46, 48 der freiliegenden Kontaktfelder 42 in Bezug auf die Nicht-Lötmittel-Hügelstrukturen 26 dargestellt. Obwohl in den 7 bis 9 bestimmte Muster 44, 46, 48 dargestellt sind, können auch andere Muster verwendet werden.
  • Wie unten mit weiteren Einzelheiten erläutert ist, werden die Nicht-Lötmittel-Hügelstrukturen 26 auf weniger als die Gesamtheit der Kontaktfelder 50, die auf dem Substrat 24 verfügbar sind, aufgebracht. Tatsächlich werden einige der Kontaktfelder 50 von einer der Nicht-Lötmittel-Hügelstrukturen 26 bedeckt oder diese sind darauf aufgebracht. Die Kontaktfelder 50, welche keine Nicht-Lötmittel-Hügelstrukturen 26 tragen, werden als freiliegende Kontaktfelder 42 bezeichnet, wie dies in der Legende 40 der 6 identifiziert ist. In einer Ausgestaltung wird eine dünne Schicht eines Lötmittelfilms unter den Nicht-Lötmittel-Hügelstrukturen 26 und über den freiliegenden Kontaktfelder 42 aufgebracht.
  • Wie in 7 gezeigt, umfasst das Substrat 24 eine Anordnung aus Kontaktfeldern 50, die im Wesentlichen um einen Umfang 52 des Substrats 24 angeordnet sind. Zusätzlich ist der Logikchip 28 auf dem Substrat 24 innerhalb der Anordnung aus Kontaktfeldern 50 aufgebracht. Wie gezeigt, sind einige der Kontaktfelder 50 freiliegende Kontaktfelder 42, während andere Kontaktfelder 50 eine der Nicht-Lötmittel-Hügelstrukturen 26 tragen. Mit Bezug auf 7 sind in einer Ausgestaltung die Nicht-Lötmittel-Hügelstrukturen 26 auf nur die Kontaktfelder 50 ausgebracht, die an den Ecken 54 des Substrats 24 angeordnet sind. Mit anderen Worten sind die Nicht-Lötmittel-Hügelstrukturen 26 an den Ecken der PoP-Einrichtung 22 angeordnet.
  • Mit Bezug auf 8 umfasst die Anordnung aus Kontaktfeldern 50 in einer Ausgestaltung einen inneren Ring 56 aus Kontaktfelder 50, der konzentrisch ist zu einem äußeren Ring 58 aus Kontaktfeldern 50. In einer Ausgestaltung sind die Nicht-Lötmittel-Hügelstrukturen 26 in dem äußeren Ring 58 auf jedes der Kontaktfelder 50 aufgebracht, aber in dem inneren Ring auf nur die Kontaktfelder 56 aufgebracht, welche die Ecken 54 des inneren Rings 56 bilden. Mit Bezug auf 9 sind in einer Ausgestaltung die Nicht-Lötmittel-Hügelstrukturen 26 auf nur abwechselnde Kontaktfelder 50 in sowohl dem inneren Ring 56 als auch dem äußeren Ring 58 aufgebracht. Ferner sind die Nicht-Lötmittel-Hügelstrukturen 26, die auf den inneren Ring 56 aufgebracht sind, gegenüber den Nicht-Lötmittel-Hügelstrukturen 26, die auf den äußeren Ring 58 aufgebracht sind, um ein Kontaktfeld 50 versetzt.
  • In einer Ausgestaltung können die Hügelstrukturen 26 in einem symmetrischen Muster, in einem nicht-symmetrischen Muster oder in einer Kombination hiervon angeordnet werden. Mit anderen Worten können die Hügelstrukturen 26 in jeder von vielen verschiedenen Konfigurationen auf die Kontaktfelder 50 aufgebracht werden.
  • In jeder der 7 bis 9 umfasst die Anordnung aus Kontaktfeldern 50 einen quadratischen inneren Ring 56 aus Kontaktfeldern 50, der konzentrisch ist zu einem quadratischen äußeren Ring 58 aus Kontaktfeldern. Es können aber auch andere Konfigurationen zum Einsatz kommen. Ferner können in anderen Ausgestaltungen mehr oder weniger Ringe aus Kontaktfeldern 50 verwendet werden.
  • Eine Package-on-Package(PoP)-Einrichtung umfasst ein Substrat mit einer Anordnung aus Kontaktfeldern, die um einen Umfang des Substrats herum angeordnet sind, einen Logikchip, der innerhalb der Anordnung aus Kontaktfeldern auf das Substrat aufgebracht ist, und Nicht-Lötmittel-Hügelstrukturen, die auf weniger als alle der verfügbaren Kontaktfelder aufgebracht sind.
  • Eine Package-on-Package(PoP)-Einrichtung umfasst eine gedruckte Schaltungsplatte mit einer Anordnung aus Kontaktfeldern, die in konzentrischen Ringen um einen Umfang eines Substrats herum angeordnet sind, einen Logikchip, der auf dem Substrat in Flip-Chip-Konfiguration aufgebracht ist und innerhalb der Anordnung aus Kontaktfeldern liegt, und Nicht-Lötmittel-Hügelstrukturen, die auf weniger als alle der Kontaktfelder aufgebracht sind.
  • Ein Verfahren zum Herstellen einer Package-on-Package(PoP)-Einrichtung umfasst das Anordnen einer Anordnung von Kontaktfeldern um einen Umfang eines Substrats herum, das Aufbringen eines Logikchips auf das Substrat innerhalb der Anordnung aus Kontaktfeldern und das Aufbringen von Nicht-Lötmittel-Hügelstrukturen auf weniger als die Gesamtheit der Kontaktfelder.
  • Während diese Erfindung in Bezug auf beispielhafte Ausgestaltungen beschrieben wurde, soll die Beschreibung die Erfindung nicht beschränken. Zahlreiche Modifikationen und Kombinationen der gezeigten Ausgestaltungen sowie andere Ausgestaltungen der Erfindung tionen der gezeigten Ausgestaltungen sowie andere Ausgestaltungen der Erfindung ergeben sich dem Fachmann bei Lektüre der Beschreibung. Es sollen daher die folgenden Ansprüche all diese Modifikationen oder Ausgestaltungen umfassen.

Claims (10)

  1. Package-on-Package(PoP)-Einrichtung, mit folgenden Merkmalen: ein Substrat mit einer Anordnung aus Kontaktfeldern, die um einen Umfang des Substrats herum angeordnet sind; ein Logikchip, der innerhalb der Anordnung aus Kontaktfeldern auf das Substrat aufgebracht ist; und Nicht-Lötmittel-Hügelstrukturen, die auf weniger als alle verfügbaren Kontaktfelder aufgebracht sind.
  2. Package-on-Package(PoP)-Einrichtung, mit folgenden Merkmalen: eine gedruckte Schaltungsplatte mit einer Anordnung aus Kontaktfeldern, die in konzentrischen Ringen um einen Umfangs eines Substrats herum angeordnet sind; ein Logikchip, der auf das Substrat in einer Flip-Chip-Konfiguration aufgebracht ist und innerhalb der Anordnung aus Kontaktfelder liegt; und Nicht-Lötmittel-Hügelstrukturen, die auf weniger als alle der Kontaktfelder aufgebracht sind.
  3. PoP-Einrichtung nach einem der vorangehenden Ansprüche, wobei die Nicht-Lötmittel-Hügelstrukturen aus Gold, Silber, Kupfer oder Aluminium gebildet sind.
  4. PoP-Einrichtung nach einem der vorangehenden Ansprüche, wobei ein Pitch zwischen benachbarten Nicht-Lötmittel-Hügelstrukturen 100 µm oder kleiner ist und/oder wobei eine Breite der Nicht-Lötmittel-Hügelstrukturen geringer ist als eine Höhe der Nicht-Lötmittel-Hügelstrukturen.
  5. PoP-Einrichtung nach einem der vorangehenden Ansprüche, wobei die Nicht-Lötmittel-Hügelstrukturen Stumpenhügel und/oder Kupferkugeln umfassen.
  6. PoP-Einrichtung nach einem der vorangehenden Ansprüche, wobei die Nicht-Lötmittel-Hügelstrukturen auf nur die Kontaktfelder aufgebracht sind, die an Ecken des Substrats liegen, oder auf weniger als alle Kontaktfelder in einem nicht-symmetrischen Muster aufgebracht sind.
  7. PoP-Einrichtung nach einem der vorangehenden Ansprüche, wobei die Anordnung aus Kontaktfeldern einen inneren Ring aus Kontaktfeldern aufweist, der konzentrisch ist zu einem äußeren Ring aus Kontaktfeldern, wobei die Nicht-Lötmittel-Hügelstrukturen aufgebracht sind auf: jedes der Kontaktfelder in dem äußeren Ring und nur die Kontaktfelder in dem inneren Ring, welche die Ecken des inneren Rings bilden, oder auf nur abwechselnde Kontaktfelder in dem inneren Ring und dem äußeren Ring.
  8. PoP-Einrichtung nach einem der Ansprüche 1 bis 6, wobei die Anordnung aus Kontaktfeldern einen äußeren Ring aus Kontaktfeldern aufweist, der konzentrisch ist zu einer Vielzahl von inneren Ringen aus Kontaktfeldern, wobei die Nicht-Lötmittel-Hügelstrukturen auf jedes der Kontaktfelder in dem äußeren Ring aufgebracht sind.
  9. PoP-Einrichtung nach Anspruch 8, wobei die Nicht-Lötmittel-Hügelstrukturen, die auf den inneren Ring aufgebracht sind, gegenüber den Nicht-Lötmittel-Hügelstrukturen, die auf den äußeren Ring aufgebracht sind, um ein Kontaktfeld versetzt sind.
  10. PoP-Einrichtung nach einem der vorangehenden Ansprüche, wobei die Anordnung aus Kontaktfeldern einen quadratischen inneren Ring aus Kontaktfeldern umfasst, der konzentrisch ist zu einem quadratischen äußeren Ring aus Kontaktfeldern.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5590260B1 (ja) * 2014-02-04 2014-09-17 千住金属工業株式会社 Agボール、Ag核ボール、フラックスコートAgボール、フラックスコートAg核ボール、はんだ継手、フォームはんだ、はんだペースト、Agペースト及びAg核ペースト
US9859200B2 (en) 2014-12-29 2018-01-02 STATS ChipPAC Pte. Ltd. Integrated circuit packaging system with interposer support structure mechanism and method of manufacture thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5468995A (en) * 1994-07-05 1995-11-21 Motorola, Inc. Semiconductor device having compliant columnar electrical connections
US5977640A (en) * 1998-06-26 1999-11-02 International Business Machines Corporation Highly integrated chip-on-chip packaging
US6214642B1 (en) * 1997-11-21 2001-04-10 Institute Of Materials Research And Engineering Area array stud bump flip chip device and assembly process
US6225699B1 (en) * 1998-06-26 2001-05-01 International Business Machines Corporation Chip-on-chip interconnections of varied characteristics
US6495910B1 (en) * 2000-08-25 2002-12-17 Siliconware Precision Industries Co., Ltd. Package structure for accommodating thicker semiconductor unit
US20070190690A1 (en) * 2006-02-14 2007-08-16 Stats Chippac Ltd. Integrated circuit package system with exposed interconnects

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5490040A (en) * 1993-12-22 1996-02-06 International Business Machines Corporation Surface mount chip package having an array of solder ball contacts arranged in a circle and conductive pin contacts arranged outside the circular array
US6613606B1 (en) * 2001-09-17 2003-09-02 Magic Corporation Structure of high performance combo chip and processing method
US20070001296A1 (en) * 2005-05-31 2007-01-04 Stats Chippac Ltd. Bump for overhang device
KR101131138B1 (ko) * 2006-01-04 2012-04-03 삼성전자주식회사 다양한 크기의 볼 패드를 갖는 배선기판과, 그를 갖는반도체 패키지 및 그를 이용한 적층 패키지
JP2009212315A (ja) * 2008-03-04 2009-09-17 Elpida Memory Inc 半導体装置及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5468995A (en) * 1994-07-05 1995-11-21 Motorola, Inc. Semiconductor device having compliant columnar electrical connections
US6214642B1 (en) * 1997-11-21 2001-04-10 Institute Of Materials Research And Engineering Area array stud bump flip chip device and assembly process
US5977640A (en) * 1998-06-26 1999-11-02 International Business Machines Corporation Highly integrated chip-on-chip packaging
US6225699B1 (en) * 1998-06-26 2001-05-01 International Business Machines Corporation Chip-on-chip interconnections of varied characteristics
US6495910B1 (en) * 2000-08-25 2002-12-17 Siliconware Precision Industries Co., Ltd. Package structure for accommodating thicker semiconductor unit
US20070190690A1 (en) * 2006-02-14 2007-08-16 Stats Chippac Ltd. Integrated circuit package system with exposed interconnects

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