DE102007040869B4 - Verfahren zur Herstellung eines Hochvolt-CMOS-Bauelementes und Bauelement - Google Patents

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Abstract

Verfahren zur Herstellung eines Hochvolt-CMOS-Bauelements, umfassend:
Ausbilden einer ersten Oxidschichtstruktur auf einem Halbleitersubstrat, die ein vorbestimmtes Gebiet des Halbleitersubstrats freilegt;
Ausbilden einer zweiten Oxidschichtstruktur auf dem freigelegten Halbleitersubstrat; und
Ausbilden eines Gebiets mit einer tiefen Hochvolt-Wanne durch Ausführen einer Innenimplantation und einer Ausheilung unter Verwendung der ersten Oxidschichtstruktur als Implantationsmaske,
wobei die zweite Oxidschichtstruktur durch den Ausheilungsprozess diffundiert, um eine Stufe auf einer oberen Oberfläche des Gebiets mit der tiefen Hochvolt-Wanne zu erzeugen, und wobei die Stufe als Foto-Justiermarke dient.

Description

  • HINTERGRUND
  • 1A bis 1F sind Prozessdarstellungen, die ein Verfahren zur Herstellung eines Hochvolt-CMOS-Bauelements nach der einschlägigen Technik zeigen.
  • Unter Bezugnahme auf 1A wird eine Pad-Oxidschicht 2 dünn auf einem mit Fremdionen dotierten Halbleitersubstrat 1 ausgebildet. Die Pad-Oxidschicht 2 wird typischerweise mit einer Dicke von 200 Å bis 300 Å ausgebildet. Dabei und im folgenden gilt, dass 1 Å 0,1 nm entspricht.
  • Unter Bezugnahme auf 1B wird auf der Pad-Oxidschicht 2 eine Maske ausgebildet, um eine Fotolackstruktur zum Ausbilden einer tiefen Hochvolt-Wanne, wie unten beschrieben, auszubilden. Dann wird eine Foto-Justiermarke 3 ausgebildet, indem ein Teilbereich der Oberfläche des Halbleitersubstrats 1, das die Pad-Oxidschicht 2 umfasst, unter Verwendung der Maske geätzt wird.
  • Unter Bezugnahme auf 1C wird eine Fotolackstruktur P1 anhand der Foto-Justiermarke 3 ausgerichtet und dann auf der Pad-Oxidschicht 2 ausgebildet.
  • Unter Bezugnahme auf 1D wird ein Gebiet 4 mit einer tiefen Hochvolt-Wanne durch Dotieren von Fremdionen in das Substrat unter Verwendung der Fotolackstruktur P1 als Maske ausgebildet, und dann wird die Fotolackstruktur P1 gestrippt.
  • Unter Bezugnahme auf 1E wird ein Isolationsgebiet 5 in einem vorbestimmten Gebiet des Halbleitersubstrats 1 ausge bildet, indem die Pad-Oxidschicht 2 entfernt und ein LOCOS-Prozess ausgeführt wird.
  • Unter Bezugnahme auf 1F wird ein Logikwannengebiet 6 durch Implantieren von Fremdionen in das Gebiet 4 mit der tiefen Wanne des Halbleitersubstrats 1, in dem Isolationsgebiet 5 ausgebildet ist, ausgebildet.
  • Eine Gateoxidschicht und ein mit Fremdionen dotiertes Polysilizium werden auf dem Halbleitersubstrat 1 gestapelt und strukturiert.
  • Danach wird ein Spacer auf den Seiten der Gateoxidschicht und des Polysiliziums ausgebildet, indem eine Isolierschicht ausgebildet und hierauf ein ganzflächiges Ätzen ausgeführt wird. Die Gateoxidschicht, das Polysilizium und der Spacer werden gemeinsam als "Gatestruktur 7" bezeichnet.
  • Ein Source- und ein Drain-Gebiet 8 werden durch Implantieren von Fremdionen unter Verwendung der Gatestruktur 7 als Implantationsmaske ausgebildet.
  • Das Verfahren zur Herstellung des Hochvolt-CMOS-Bauelements nach der einschlägigen Technik schließt den Prozess zum Ausbilden der Maske für die Erzeugung der Foto-Justiermarke auf dem Halbleitersubstrat ein, um die Fotolackstruktur zum Ausbilden des Gebiets mit der tiefen Hochvolt-Wanne auszubilden. Da die Maske zu keinem anderen Zweck dient als dem, die Foto-Justiermarke zu erzeugen, müssen weitere Masken hinzugefügt werden. Infolgedessen ist der Prozess kompliziert und erhöhen sich die Herstellungskosten. Die Herstellung und Verwendung von Foto-Justiermarken in der Halbleiterfertigung ist beispielsweise in US 2006/0084232 A1 angesprochen.
  • KURZE ZUSAMMENFASSUNG
  • Ausführungsformen der vorliegenden Erfindung stellen ein Hochvolt-CMOS-Bauelement und ein Verfahren zu seiner Herstellung bereit, die ermöglichen, einen Herstellungsprozess zu vereinfachen und Herstellungskosten zu senken, indem sie keine eigene Maske zum Ausbilden einer Foto-Justiermarke erfordern.
  • Ein Verfahren zur Herstellung eines Hochvolt-CMOS-Bauelements gemäß einer Ausführungsform umfasst ein Ausbilden einer ersten Oxidschichtstruktur auf einem Halbleitersubstrat, die ein vorbestimmtes Gebiet des Halbleitersubstrats freilegt; Ausbilden einer zweiten Oxidschichtstruktur auf dem freigelegten Halbleitersubstrat; und Ausbilden eines Gebiets mit einer tiefen Hochvolt-Wanne durch Ausführen einer Innenimplantation und einer Ausheilung unter Verwendung der ersten Oxidschichtstruktur als Maske, wobei die zweite Oxidschichtstruktur durch das Ausheilen diffundiert wird, um eine Stufenstruktur auf dem Gebiet mit der tiefen Hochvolt-Wanne zu erzeugen, und wobei die Stufe als Foto-Justiermarke dient.
  • Ein Hochvolt-CMOS-Bauelement gemäß einer Ausführungsform umfasst: ein Halbleitersubstrat; ein Gebiet mit einer tiefen Hochvolt-Wanne, das mit einer Stufenstruktur auf dem Halbleitersubstrat ausgebildet ist; ein im Gebiet mit der tiefen Hochvolt-Wanne ausgebildetes Logikwannengebiet; ein auf dem Halbleitersubstrat ausgebildetes Isolationsgebiet; ein Spacer, der in einem stufenbildenden Gebiet der Stufenstruktur ausgebildet ist; eine auf dem Halbleitersubstrat ausgebildete Gatestruktur; und ein auf dem Halbleitersubstrat auf Seiten der Gatestruktur ausgebildetes Source- und Drain-Gebiet.
  • In den Zeichnungen zeigen.
  • 1A bis 1F sind Prozessdarstellungen, die ein Verfahren. zur Herstellung eines Hochvolt-CMOS-Bauelements nach der einschlägigen Technik zeigen.
  • 2A bis 2F sind Prozessdarstellungen, die ein Verfahren zur Herstellung eines Hochvolt-CMOS-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung zeigen.
  • DETAILLIERTE BESCHREIBUNG
  • Nachstehend werden Ausführungsformen der vorliegenden Erfindung mit Bezug auf die begleitenden Zeichnungen beschrieben.
  • In Bezug auf die Beschreibung der Ausführungsformen gilt, dass wenn von einer Schicht (Film), einem Gebiet, einem Muster oder einer Struktur beschrieben wird, dass sie/es "auf/ober/über/unter" oder "unten/unter/unterhalb/niedriger" bezüglich eines Substrats, einer Schicht (Film), einem Gebiet, einem Pad oder einem Muster ausgebildet ist, dies so ausgelegt werden kann, dass jede Schicht (Film), jedes Gebiet, jedes Pad, jedes Muster oder jede Struktur entweder so ausgebildet ist, dass sie/es mit jeder Schicht (Film), jedem Gebiet, jedem Pad oder jedem Muster unmittelbaren Kontakt hat, oder dass sie/es so ausgebildet ist, dass andere Schichten (Film), Gebiete, Muster, Pads oder Strukturen. dazwischen eingefügt sind.
  • 2A bis 2F sind Prozessdarstellungen, die ein Verfahren zur Herstellung eines Hochvolt-CMOS-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung zeigen.
  • Unter Bezugnahme auf 2A kann eine erste Oxidschicht auf einem mit Fremdionen dotierten Halbleitersubstrat 10 ausgebildet werden. An diesem Punkt kann die erste Oxidschicht mit einer Dicke von 3000 Å bis 7000 Å ausgebildet werden, was im Vergleich zur einschlägigen Technik dicker ist. In einer Ausführungsform wird die erste Oxidschicht mit einer Dicke von ungefähr 5000 Å ausgebildet. Gemäß Ausführungsformen kann das Halbleitersubstrat 10 ein mit Fremdionen vom P-Typ oder vom N-Typ dotiertes Siliziumsubstrat sein.
  • Dann kann eine Maske (nicht dargestellt) auf der ersten Oxidschicht ausgebildet werden.
  • Anschließend wird die erste Oxidschicht geätzt, um eine erste Oxidschichtstruktur 20 auszubilden, Ein vorbestimmtes Gebiet der ersten Oxidschichtstruktur 20 wird geöffnet, um eine obere Oberfläche des Substrats 10 freizulegen. Die erste Oxidschichtstruktur 20 kann eine Dicke von 3000 Å bis 7000 Å haben (d. h. die Dicke der ersten Oxidschicht).
  • Unter Bezugnahme auf 2B kann eine zweite Oxidschichtstruktur 21 auf dem freigelegten Halbleitersubstrat 10 ausgebildet werden. Die zweite Oxidschichtstruktur 21 kann mit einer Dicke von 600 Å bis 1000 Å ausgebildet werden. In einer Ausführungsform wird die zweite Oxidschichtstruktur 21 mit einer Dicke von ungefähr 800 Å ausgebildet.
  • Die zweite Oxidschichtstruktur 21 kann ausgebildet werden, indem sie durch einen Oxidationsprozess auf dem freigelegten Halbleitersubstrat 10 aufgewachsen wird.
  • Unter Bezugnahme auf 2C kann ein Gebiet 30 mit einer tiefen Hochvolt-Wanne ausgebildet werden, indem ein Prozess zum Implantieren von Fremdionen und ein Ausheilungsprozesses unter Verwendung der ersten Oxidschichtstruktur 20 als Maske ausgeführt werden. In diesem Fall dehnt sich die zweite Oxidschichtstruktur 21 mittels des Ausheilungsprozesses durch Diffusion nach oben und unten aus. Infolgedessen wird eine Stufe (11 in 2D) zwischen der Unterseite der zweiten Oxidschichtstruktur 21 und der Oberseite des Gebiets 30 mit der tiefen Hochvolt-Wanne erzeugt.
  • Dann wird die erste Oxidschichtstruktur 20 entfernt.
  • Unter Bezugnahme auf 2D wird die zweite Oxidschichtstruktur 21 entfernt. Infolgedessen bleibt eine Stufe 11 auf der Oberfläche des Gebiets 30 mit der tiefen Hochvolt-Wanne. Gemäß Ausführungsformen der vorliegenden Erfindung kann die Stufe 11 als Foto-Justiermarke verwendet werden.
  • Unter Bezugnahme auf 2E kann ein Isolationsgebiet 12 durch Ausführen von zum Beispiel einem LOCOS-Prozess auf dem Halbleitersubstrat 10 ausgebildet werden.
  • Eine Isolierschicht (nicht dargestellt) kann auf dem Halbleitersubstrat 10, welches das Isolationsgebiet 12 umfasst, ausgebildet werden.
  • Dann wird ein Spacer 40 örtlich auf einem stufenbildenden Gebiet bei der Stufe 11 durch Ausführung eines ganzflächigen Ätzprozesses auf der Isolierschicht ausgebildet. In einer Ausführungsform kann der Spacer 40 aus Nitrid ausgebildet sein.
  • Da bei der Ausführung anschließender Prozesse im stufenbildenden Gebiet, wie zum Beispiel anschließender Prozesse zum Aufbringen und Ätzen von Polysilizium, Rückstände erzeugt werden können, wird der Spacer 40 im stufenbildenden Gebiet so ausgebildet, dass die Erzeugung von Rückständen durch die anschließenden Prozesse verhindert werden kann.
  • Unter Bezugnahme auf 2F kann ein Transistor, der eine Gatestruktur 50 enthält, zwischen Isolationsgebieten 12 ausgebildet werden. In einer Ausführungsform kann eine Maske (nicht dargestellt) ausgebildet werden, um ein vorbestimmtes Gebiet des Halbleitersubstrats 10 freizulegen, und ein Logikwannengebiet 31 kann durch Implantieren von Fremdionen unter Verwendung der Maske ausgebildet werden. Danach wird die Maske entfernt.
  • Dann können eine Gateoxidschicht und mit Fremdionen dotiertes Polysilizium auf dem Halbleitersubstrat 10 gestapelt und strukturiert werden.
  • Ein Spacer kann auf den Seiten der Gateoxidschicht und des Polysiliziums ausgebildet werden, indem eine Isolierschicht ausgebildet und hierauf ein ganzflächiges Ätzen ausgeführt wird. Entsprechend wird die Gatestruktur 50 ausgebildet, welche die Gateoxidschicht, das Polysilizium und den Spacer umfasst.
  • Ein Source- und Drain-Gebiet 32 wird durch Implantieren der Fremdionen unter Verwendung der Gatestruktur 50 als Maske für die Innenimplantation ausgebildet. Vor dem Ausbilden des Spacers kann ferner ein Prozess zum Ausbilden eines Source- und Drain-Gebiets mit niedriger Konzentration eingeschlossen werden.
  • Unter Bezugnahme auf 2F umfasst das gemäß oben beschriebener Ausführungsformen hergestellte Hochvolt-CMOS-Bauelement: ein Halbleitersubstrat 10; ein Gebiet 30 mit einer tiefen Hochvolt-Wanne, das mit einer Stufenstruktur 11 auf dem Halbleitersubstrat 10 ausgebildet ist; ein Logikwannengebiet 31, das im Gebiet 30 mit der tiefen Hochvolt-Wanne ausgebildet ist; ein Isolationsgebiet, das in Randgebieten des Gebiets 30 mit der tiefen Hochvolt-Wanne ausgebildet ist; eine Gatestruktur 50, die auf dem Halbleitersubstrat 10 ausgebildet ist; und ein Source- und Drain-Gebiet 32, das auf dem Halbleitersubstrat 10 auf Seiten der Gatestruktur 50 ausgebildet ist. Ferner kann ein Spacer 40 im stufenbildenden Gebiet bei der Stufe 11 ausgebildet sein.
  • Dementsprechend weist bei den oben beschriebenen Ausführungsformen die zweite Oxidschichtstruktur eine große Dicke auf, wenn die tiefe Hochvolt-Wanne zum Erzeugen der Stufe auf der Oberfläche der tiefen Hochvolt-Wanne so ausgebildet ist, dass die Stufe als die Foto-Justiermarke verwendet werden kann. Da ferner aufgrund der Stufe beim Ausführen nachfolgender Prozesse, wie zum Beispiel der Prozesse zum Aufbringen und Ätzen von Polysilizium, Polysiliziumrückstände auf der Seite der Stufe erzeugt werden können, kann vor dem Aufbringen des Polysiliziums ein Spacer 40 auf der Seite der Stufe ausgebildet werden, so dass das Erzeugen von Polysiliziumrückständen verhindert werden kann.
  • Daher ist keine eigene Maske zum Ausbilden der Foto-Justiermarke erforderlich, so dass ein Herstellungsprozess vereinfacht werden kann und Herstellungskosten gesenkt werden können.
  • In der vorliegenden Beschreibung bedeutet jeder Verweis auf "eine Ausführung", "Ausführung", "beispielhafte Ausführung", usw., dass ein spezielles Merkmal, eine Struktur oder eine Eigenschaft, welches bzw. welche in Verbindung mit der Ausführung beschrieben wird, in mindestens einer Ausführung der Erfindung enthalten ist. Das Auftreten derartiger Ausdrucksweisen an verschiedenen Stellen in der Beschreibung verweist nicht notwendig sämtlich auf die gleiche Ausführung. Ferner sei bemerkt, dass, wenn ein besonderes Merkmal, eine Struktur oder eine Eigenschaft beschrieben wird, es sich innerhalb des Bereichs der Möglichkeiten eines Fachmanns befindet, ein derartiges Merkmal, eine Struktur oder ein Kennmerkmal in Verbindung mit anderen der Ausführungen zu bewirken.

Claims (10)

  1. Verfahren zur Herstellung eines Hochvolt-CMOS-Bauelements, umfassend: Ausbilden einer ersten Oxidschichtstruktur auf einem Halbleitersubstrat, die ein vorbestimmtes Gebiet des Halbleitersubstrats freilegt; Ausbilden einer zweiten Oxidschichtstruktur auf dem freigelegten Halbleitersubstrat; und Ausbilden eines Gebiets mit einer tiefen Hochvolt-Wanne durch Ausführen einer Innenimplantation und einer Ausheilung unter Verwendung der ersten Oxidschichtstruktur als Implantationsmaske, wobei die zweite Oxidschichtstruktur durch den Ausheilungsprozess diffundiert, um eine Stufe auf einer oberen Oberfläche des Gebiets mit der tiefen Hochvolt-Wanne zu erzeugen, und wobei die Stufe als Foto-Justiermarke dient.
  2. Verfahren nach Anspruch 1, das ferner umfasst: Entfernen der ersten und der zweiten Oxidschichtstruktur; Ausbilden eines Isolationsgebiets auf dem Halbleitersubstrat; und Ausbilden eines Spacers in einem Gebiet, in dem die Stufe gebildet ist.
  3. Verfahren nach Anspruch 2, bei dem der Spacer aus Nitrid ausgebildet wird.
  4. Verfahren nach einem der Ansprüche 1 bis 3, das ferner umfasst: Ausbilden einer Logikwanne im Gebiet mit der tiefen Hochvolt-Wanne; Ausbilden einer Gatestruktur auf dem Halbleitersubstrat; und Ausbilden eines Source- und Drain-Gebiets auf dem Halbleitersubstrat auf Seiten der Gatestruktur.
  5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem die erste Oxidschichtstruktur mit einer Dicke von 300 nm bis 700 nm ausgebildet wird.
  6. Verfahren nach einem der Ansprüche 1 bis 5, bei dem die erste Oxidschichtstruktur mit einer Dicke von ungefähr 500 nm ausgebildet wird.
  7. Verfahren nach einem der Ansprüche 1 bis 6, bei dem die zweite Oxidschichtstruktur mit einer Dicke von 60 nm 100 nm ausgebildet wird.
  8. Verfahren nach einem der Ansprüche 1 bis 7, bei dem die zweite Oxidschichtstruktur mit einer Dicke von ungefähr 80 nm ausgebildet wird.
  9. Hochvolt-CMOS-Bauelement, umfassend: ein Halbleitersubstrat; ein Gebiet mit einer tiefen Hochvolt-Wanne, das eine Oberfläche mit einer Stufenstruktur auf dem Halbleitersubstrat aufweist; ein im Gebiet mit der tiefen Hochvolt-Wanne ausgebildetes Logikwannengebiet; ein auf dem Halbleitersubstrat ausgebildetes Isolationsgebiet; ein Spacer, der in einem stufenbildenden Gebiet der Stufenstruktur ausgebildet ist; eine auf dem Halbleitersubstrat ausgebildete Gatestruktur; und ein auf dem Halbleitersubstrat auf Seiten der Gatestruktur ausgebildetes Source- und Drain-Gebiet.
  10. Bauelement nach Anspruch 9, bei dem der Spacer aus Nitrid ausgebildet ist.
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