DE102007018854B4

DE102007018854B4 - Halbleitervorrichtungs-Herstellungsverfahren, Halbleiterwafer und Halbleitervorrichtung

Info

Publication number: DE102007018854B4
Application number: DE102007018854A
Authority: DE
Inventors: Yukitaka Hori
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2006-09-15
Filing date: 2007-04-20
Publication date: 2008-06-19
Anticipated expiration: 2027-04-21
Also published as: JP2008071992A; JP4994757B2; KR20080025282A; KR100927382B1; US7867829B2; CN101145521A; CN101145521B; DE102007018854A1; US20080070347A1

Abstract

Halbleitervorrichtungs-Herstellungsverfahren mit den Schritten:
Ausbilden einer Anzahl von Überzügen (10, 12, 13, 14, 15), die voneinander getrennt sind, auf einer Oberfläche eines Chipbereichs (2) eines Halbleiterwafers (1), in dem eine Mehrzahl der Chips (3) ausgebildet ist, und auf einer Oberfläche eines nicht verfügbaren Bereiches (4), welcher in einem Umgebungsbereich des Chipbereichs (2) ist, so dass jeder der getrennten Überzüge (10, 12, 13, 14, 15) kleiner ist als eine Fläche des Chips (3) zumindest in dem nicht verfügbaren Bereich (4);
Anbringen des Halbleiterwafers (1) mit der Oberseite nach unten auf einem Tisch mit einer dazwischen liegenden Schicht; und
Polieren einer rückseitigen Oberfläche des Halbleiterwafers (1).

Description

Die vorliegende Erfindung bezieht sich auf ein Halbleitervorrichtungs-Herstellungsverfahren, einen Halbleiterwafer und eine Halbleitervorrichtung.
Es ist ein Halbleitervorrichtungs-Herstellungsverfahren bekannt, das die Schritte beinhaltet: Ausbilden von Vorrichtungen auf der Oberfläche eines Halbleiterwafers, Ausbilden eines Überzugs auf der Oberfläche des Halbleiterwafers mit beispielsweise Polyimidharz, Montieren des Halbleiterwafers mit der Oberseite nach unten auf dem Tisch einer Poliervorrichtung mit einer dazwischen liegenden Schicht der rückseitigen Oberfläche des Halbleiterwafers, während durch eine sich drehende Schleifvorrichtung Druck ausgeübt wird.
In JP S59-229829A ist offenbart, dass beim Polieren des Halbleiterwafers auf der Oberfläche des Halbleiterwafers ein Überzug ausgebildet wird zum Schutze der Vorrichtungen, die auf seiner Oberfläche ausgebildet sind, wobei Öffnungen in E lektrodenanschlussflächenabschnitten auf dem Überzug ausgebildet sind. In JP S64-069013A ist offenbart, dass ein Überzug ausgebildet wird und weiterhin zum Schutze der Vorrichtungen beim Poliervorgang ein Band daran angeklebt wird.
In dem Falle von Leistungshalbleitervorrichtungen, wie z.B. IGBTs (Bipolartransistor mit isoliertem Gate) sollte jedoch die Dicke der Vorrichtungen, d.h. die Dicke des Wafers, so gering wie 200 μm oder weniger sein. Folglich gibt bei bekannten Herstellungsverfahren für Halbleitervorrichtungen manchmal die Schicht nach aufgrund des Einflusses der Drehwirkung und des Druckes durch eine Schleifvorrichtung in der Poliervorrichtung. Daraus resultierend wird eine starke Spannung an dem Überzug hervorgerufen, der in Kontakt zu der nachgebenden Schicht ist, was in einem Reißen des Überzugs während des Poliervorgangs resultiert. Dies ist deutlicher erkennbar bei jenen Vorrichtungen, die eine lange Polierzeit erfordern, d.h. jenen Vorrichtungen, die einen dünneren Wafer erfordern. Folglich wird eine ziemliche Anzahl von Vorrichtungen defekt, da die Vorrichtungen (im Inneren davon) beschädigt werden, wenn der Überzug reißt. Folglich erfüllt der Überzug nicht seine ursprüngliche Funktion, so dass eine Verbindungslage auf der Oberfläche des Chips abgetrennt oder verformt wird aufgrund des Druckes des Harzes, das zu der Zeit des Gehäusevergießens aufgebracht wird, oder aber Wasser in die gerissenen Abschnitte gelangt zum Verursachen eines charakteristischen Fehlers, wie z.B. einer Verschlechterung und Fluktuation der Spannungsfestigkeit.
Deshalb ist eine Aufgabe der vorliegenden Erfindung die Bereitstellung eines Halbleitervorrichtungs-Herstellungsverfahrens, das ein Reißen eines Überzugs während des Poliervorgangs verhindert, sowie eines Halbleiterwafers und einer Halbleitervorrichtung, welche einen Überzug aufweisen, der frei von Rissen ist.
Die Aufgabe wird gelöst durch ein Halbleitervorrichtungs-Herstellungsverfahren nach Anspruch 1, 4 und 5, einen Halbleiterwafer nach Anspruch 6 bis 8 und eine Halbleitervorrichtung nach Anspruch 9 und 10.
Weiterbildungen der Erfindung sind in den Unteransprüchen beschrieben.
Ein Halbleitervorrichtungs-Herstellungsverfahren bei einem ersten Aspekt der vorliegenden Erfindung beinhaltet die Schritte: Ausbilden einer Anzahl von Überzügen, welche von einander getrennt sind, auf der Oberfläche eines Chipbereichs eines Halbleiterwafers, wo eine Mehrzahl von Chips ausgebildet ist, und eines nicht verfügbaren Bereichs, welcher in einer Umgebung des Chipbereichs ausgebildet ist, so dass jeder der getrennten Überzüge zumindest in dem nicht verfügbaren Bereich kleiner ist als eine Fläche des Chips, Montieren des Halbleiterwafers mit der Oberseite nach unten auf einen Tisch mit einer dazwischen liegenden Schicht und Polieren einer rückseitigen Oberfläche des Halbleiterwafers.
Ein Halbleiter-Herstellungsverfahren bei einem zweiten Aspekt der vorliegenden Erfindung beinhaltet die Schritte: Ausbilden einer Mehrzahl von getrennten Überzügen auf entsprechenden Chips in einem Chipbereich auf der Oberfläche eines Halbleiterwafers, Montieren des Halbleiterwafers mit der Oberseite nach unten auf einem Tisch mit einer dazwischen liegenden Schicht und Polieren einer rückseitigen Oberfläche des Halbleiterwafers.
Gemäß der vorliegenden Erfindung ermöglicht das Ausbilden des Überzugs ebenfalls in dem nicht verfügbaren Bereich das Entgegennehmen des Drucks von einer Poliervorrichtung während eines Poliervorgangs durch den gesamten Halbleiterwafer. Dies ver hindert das Ausüben einer ungleichförmigen Belastung auf den Halbleiterwafer. Sogar wenn der Halbleiterwafer einer Biegebelastung unterzogen wird, wird die Biegespannung auf eine Mehrzahl der Überzüge verteilt, da die Überzüge getrennte kleine Stücke sind, so dass ein Reißen der Überzüge verhindert wird.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Bezeichnungen. Von den Figuren zeigen:
1 eine schematische Ansicht, die einen Halbleiterwafer bei einer ersten Ausführungsform der vorliegenden Erfindung zeigt;
2 eine detaillierte Ansicht, die einen auf einem Halbleiterwafer der 1 ausgebildeten Chip zeigt;
3 eine detaillierte Ansicht, die eine nicht verfügbare Chipstruktur zeigt, welche bei dem Halbleiterwafer von 1 ausgebildet ist;
4 eine detaillierte Ansicht, die einen Chip gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt;
5 eine detaillierte Ansicht, die einen Chip gemäß einer dritten Ausführungsform der vorliegenden Erfindung zeigt, und
6 eine detaillierte Ansicht, die einen Chip gemäß einer vierten Ausführungsform der vorliegenden Erfindung zeigt.
Ausführungsform 1
1 ist eine schematische Ansicht, die die Oberflächenseite eines Halbleiterwafers 1 mit einer Mehrzahl von Leistungshalbleitervorrichtungen, die darauf ausgebildet sind, bei der ersten Ausführungsform der vorliegenden Erfindung zeigt. Der Halbleiterwafer 1 ist definiert durch eine Mehrzahl von rechtwinkligen Vereinzelungslinienbereichen (beispielsweise Ritz- oder Sägelinienbereichen) X, Y, so dass ein Chipbereich 2 ausgebildet wird, wobei in der Mitte eine schraffierte Fläche vorhanden ist, welche ausgebildet ist durch Anordnen einer Mehrzahl von Chips 3. Eine nicht schraffierte Fläche im Umfangsbereich des Chipbereichs ist ein nicht verfügbarer Bereich, in dem eine hinreichende Größe des Chips 3 nicht erzielt werden kann. Eine Mehrzahl der Chips 3 und angeordnete nicht verfügbare Chipstrukturen 5 sind ausgebildet.
2 zeigt einen Teil des Chips 3, der als eine Leistungshalbleitervorrichtung arbeitet. Der Chip 3 beinhaltet eine Emitterelektrode 6 und eine Gate-Bond-Anschlussfläche 7 als Metall-Verbindungslagen aus Aluminium und dergleichen, sowie eine Gateleitung 8, die sich von der Gate-Bond-Anschlussfläche 7 dergestalt ausdehnt, dass sie die Emitterelektrode 6 unterteilt. Der Chip hat einen Guardring 9, der in dem Umfangsbereich desselben ausgebildet ist.
Die Oberfläche des Chips 3 ist beispielsweise mit Polyimidharz als einem Überzug 10 überzogen und der Überzug weist auf der Emitterelektrode 6 und der Gate-Bond-Anschlussfläche 7 einen Öffnungsabschnitt auf zum Ermöglichen einer elektrischen Verbindung mit dem Äußeren des Chips 3 mittels Drahtbondens und dergleichen. Der Öffnungsabschnitt bei der Emitterelektrode 6 ist in eine Mehrzahl von Abschnitten unterteilt durch Belassen des Überzugs auf der Gateleitung 8 (die Öffnungsabschnitte werden hier im Folgenden als Emitter-Bondregionen 11 bezeichnet).
3 zeigt ein Detail der nicht verfügbaren Chipstruktur 5. Die nicht verfügbare Chipstruktur 5 weist eine Mehrzahl von Überzügen 12 auf, welche auf der Oberfläche derselben ausgebildet sind, wobei die Überzüge 12 ausgebildet sind durch Unterteilen eines Überzugs in ein Gitter dergestalt, dass die Fläche eines Überzugs 12 kleiner wird als die Fläche eines Chips 3.
Nachdem die Überzüge 10, 12 ausgebildet sind, wird weiterhin der Halbleiterwafer 1 mit der Oberseite nach unten auf dem Tisch einer Poliervorrichtung mit einer dazwischen liegenden Schicht angebracht, so dass die rückseitige Oberfläche desselben mit einer Schleifvorrichtung poliert wird.
Nun wird eine Beschreibung der Handhabung des Halbleiterwafers 1 mit dem obigen Aufbau gegeben.
Bei der vorliegenden Ausführungsform sind die Überzüge 12 auf dem nicht verfügbaren Bereich 4 ausgebildet, so dass bei dem Poliervorgang nicht lediglich der Chipbereich 2, sondern ebenfalls der nicht verfügbare Bereich 4 durch den Tisch unterstützt wird. Als ein Ergebnis wird der Druck von der Schleifvorrichtung gleichförmig durch die gesamte Oberfläche des Halbleiterwafers 1 entgegengenommen. Da eine Mehrzahl der Überzüge 12 in dem nicht verfügbaren Bereich 4, der den Chipbereich 2 umgibt, die durch Unterteilen eines Überzuges in Stücke, die kleiner als die Fläche eines Chips 3 sind, ausgebildet werden, das Nachgeben der Schicht zum Verringern der Belastung vermindert (unterdrückt), kann die Belastung in dem Chipbereich 2 ebenfalls vermindert werden und eine geringere Neigung des Überzugs 10 bei dem Chip 3 zum Reißen kann erzielt werden.
Da ein Reißen bzw. Brechen des Überzugs 10 auf dem Chip 3 einfach durch Abändern des Überzugs der nicht verfügbaren Chipstruktur 5, welche in dem nicht verfügbaren Bereich 4 ausgebildet ist, unterdrückt werden kann, kann die Halbleitervorrichtung in einem weiten Produktbereich angewendet werden ungeachtet der Struktur des Überzugs 10 auf den Chips 3, die in dem Chipbereich 2 angeordnet sind.
Ausführungsform 2
4 zeigt einen Chip 3 gemäß der zweiten Ausführungsform der vorliegenden Erfindung. In der folgenden Beschreibung werden Komponenten, die identisch zu jenen bei der ersten Ausführungsform sind, durch identische Bezugszeichen bezeichnet und ihre Beschreibung wird unterlassen.
Der Chip 3 bei der vorliegenden Ausführungsform beinhaltet weiterhin eine Mehrzahl von Überzügen 13, die ausgebildet werden durch Unterteilen des Überzugs 10 in eine Mehrzahl von Stücken und die bei dem Chip bei der ersten Ausführungsform zwischen den Emitter-Bondregionen 11, d.h. auf den Gateleitungen 8, platziert sind.
Bei der vorliegenden Ausführungsform werden die Überzüge 13 ausgebildet durch Unterteilen des Überzugs, welcher auf einem Abschnitt sitzt, wo bei der ersten Ausführungsform die Belastung noch lokal konzentriert ist, d.h. welcher zwischen den Emitter-Bondregionen 11 sitzt, in eine Mehrzahl von Teilen. Da die Überzüge 13 aus kleinen getrennten Teilen bestehen, wird die Belastung auf eine Anzahl der Überzüge 13 verteilt, so dass die lokal konzentrierte Belastung verringert ist. Dies kann das Auftreten von Rissen bei den Überzügen 10, 13 auf dem Chip 3 noch weniger wahrscheinlich machen.
Ausführungsform 3
5 zeigt einen Chip 3 gemäß der dritten Ausführungsform der vorliegenden Erfindungen.
Der Chip 3 bei der vorliegenden Ausführungsform beinhaltet einen Überzug 14 zum Bedecken der Nachbarschaft einer Gateleitung 8, des Umgebungsbereichs einer Gate-Bond-Anschlussfläche 7 und der Nachbarschaft eines Guardrings 9. Es soll bemerkt werden, dass in Abhängigkeit von dem Layout der Gate-Bond-Anschlussfläche 7 der Überzug 14 so ausgebildet sein kann, dass ein Abschnitt, der die Nachbarschaft der Gateleitung 8 und den Umgebungsbereich der Gate-Bond-Anschlussfläche 7 bedeckt, und ein Abschnitt, der die Nachbarschaft der Gateleitung 8 bedeckt, getrennt sind. Weiterhin können ein Abschnitt, der die Nachbarschaft der Gateleitung 8 bedeckt, und ein Abschnitt, der den Umgebungsbereich der Gate-Bond-Anschlussfläche 7 bedeckt, voneinander getrennt sein.
Bei der vorliegenden Ausführungsform wird der Überzug 14 lediglich in dem Abschnitt ausgebildet, der beschädigt werden kann, wenn er in Druckkontakt mit dem Tisch einer Poliervorrichtung gelangt und welcher dadurch eine Beeinträchtigung der Arbeitsweise des Chips 3 verursachen kann. Folglich ist der Überzug 14 so ausgebildet, dass seine gesamte Fläche gering ist und jede Fläche im Allgemeinen getrennt von den anderen ist. Sogar wenn die Schicht in dem Chipbereich 2 (Chip 3) ein lokales Nachgeben zeigt, kann der Überzug 14 die Deformation absorbieren und ein Reißen verhindern.
Ausführungsform 4
6 zeigt einen Chip 3 gemäß der vierten Ausführungsform der vorliegenden Erfindung. Der Chip 3 bei der vorliegenden Ausführungsform beinhaltet einen Überzug 14, der so ausgebildet ist, dass er die Nachbarschaft einer Gateleitung 8, den Umgebungsbereich einer Gate-Bond-Anschlussfläche 7 und eines Guardrings 9 wie bei der dritten Ausführungsform bedeckt, sowie eine Anzahl von getrennten kleinen Überzügen 15, welche im Allgemeinen gleichmäßig auf der gesamten Oberfläche des Chips 3 mit Ausnahme einer Emitter-Bondregion 11 und der Gate-Bond-Anschlussfläche 7 ausgebildet sind.
Bei der vorliegenden Ausführungsform sind die Überzüge 15 getrennte Teile, die kleiner sind als jene bei der dritten Ausführungsform, so dass die Biegebelastung stärker verteilt aufgenommen werden kann, was ein Reißen der Überzüge 14, 15 verhindert.

2

3: Chip
6: Emitterelektrode
7: Gate-Bondanschlussfläche
8: Gateleitung
9: Guardleitung
10: Überzug
11: Emitter-Bondregion

Claims

Halbleitervorrichtungs-Herstellungsverfahren mit den Schritten: Ausbilden einer Anzahl von Überzügen (10, 12, 13, 14, 15), die voneinander getrennt sind, auf einer Oberfläche eines Chipbereichs (2) eines Halbleiterwafers (1), in dem eine Mehrzahl der Chips (3) ausgebildet ist, und auf einer Oberfläche eines nicht verfügbaren Bereiches (4), welcher in einem Umgebungsbereich des Chipbereichs (2) ist, so dass jeder der getrennten Überzüge (10, 12, 13, 14, 15) kleiner ist als eine Fläche des Chips (3) zumindest in dem nicht verfügbaren Bereich (4); Anbringen des Halbleiterwafers (1) mit der Oberseite nach unten auf einem Tisch mit einer dazwischen liegenden Schicht; und Polieren einer rückseitigen Oberfläche des Halbleiterwafers (1).
Halbleitervorrichtungs-Herstellungsverfahren nach Anspruch 1, bei dem der Überzug (10, 12, 13, 14, 15) des Chipbereichs (2) auf den entsprechenden Chips (3) in dem Zustand der Unterteilung in eine Mehrzahl von Teilen ausgebildet wird.
Halbleitervorrichtungs-Herstellungsverfahren nach Anspruch 1, bei dem der Überzug (14) des Chipbereichs (2) lediglich auf einer Gateleitung (8) und einem Guardring (9) ausgebildet ist.
Halbleitervorrichtungs-Herstellungsverfahren mit den Schritten: Ausbilden einer Mehrzahl von getrennten Überzügen (10, 12, 13, 14, 15) auf jedem Chip (3) in einem Chipbereich (2) auf einer Oberfläche eines Halbleiterwafers (1); Anbringen des Halbleiterwafers (1) mit der Oberseite nach unten auf einem Tisch mit einer dazwischen liegenden Schicht; und Polieren einer rückseitigen Oberfläche des Halbleiterwafers (1).
Halbleitervorrichtungs-Herstellungsverfahren mit den Schritten: Ausbilden eines Überzugs (14), der lediglich eine Gateleitung (8) und einen Guardring (9) auf jedem Chip (3) in einem Chipbereich (2) auf einer Oberfläche eines Halbleiterwafers (1) bedeckt; Anbringen des Halbleiterwafers (1) mit der Oberseite nach unten auf einem Tisch mit einer dazwischen liegenden Schicht; Polieren einer rückseitigen Oberfläche des Halbleiterwafers (1).
Halbleiterwafer mit: einer Mehrzahl von darauf ausgebildeten Chips (3); und einer Anzahl von getrennten Überzügen (10, 12, 13, 14, 15), die auf Oberflächen der Chips (3) und eines nicht verfügbaren Bereichs (4) in einem Umgebungsbereich der Chips (3) so ausgebildet sind, dass jeder der Überzüge (10, 12, 13, 14, 15) kleiner ist als eine Fläche des Chips (3) zumindest in dem nicht verfügbaren Bereich (4), wobei eine rückseitige Oberfläche des Halbleiterwafers (1) poliert ist.
Halbleiterwafer mit: einer Mehrzahl von darauf ausgebildeten Chips (3); und einer Mehrzahl von getrennten Überzügen (10, 12, 13, 14, 15), die auf der Oberfläche jedes Chips (3) ausgebildet sind, wobei eine rückseitige Oberfläche des Halbleiterwafers (1) poliert ist.
Halbleiterwafer mit: einer Mehrzahl von darauf ausgebildeten Chips (3); und einem Überzug (14), der lediglich eine Gateleitung (8) und einen Guardring (9), die auf der Oberfläche jedes Chips (3) ausgebildet sind, bedeckt, wobei eine rückseitige Oberfläche des Halbleiterwafers (1) poliert ist.
Halbleitervorrichtung mit einer Mehrzahl von getrennten Überzügen (10, 12, 13, 14, 15), die auf einer Oberfläche eines Halbleiters ausgebildet sind, wobei eine rückseitige Oberfläche des Halbleiters poliert ist.
Halbleitervorrichtung mit einem Überzug (14), der lediglich auf einer Gateleitung (8) und einem Guardring (9), die auf einer Oberfläche eines Halbleiters ausgebildet sind, ausgebildet ist, wobei eine rückseitige Oberfläche des Halbleiters poliert ist.