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Die
Erfindung betrifft eine Spannungsstörimpulsdetektionsschaltung,
eine zugehörige
integrierte Schaltung sowie ein zugehöriges Steuerverfahren für eine integrierte
Schaltung.
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Eine
integrierte Schaltungskarte (IC-Karte), welche auch als „Smartcard" (intelligente Karte)
bezeichnet wird, kann z. B. als Kunststoffkarte im Kreditkartenformat
mit einem eingebetteten Halbleiterchip ausgeführt sein. Die IC-Karte kann
eine höhere Datenintegrität als herkömmliche
Magnetstreifenkarten erreichen. Zudem kann die IC-Karte in der Lage sein,
höhere
Sicherheitsprotokolle zum Schutz von Daten anzuwenden, z. B. mit
zusätzlicher
Verschlüsselung
usw.
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In
der IC-Karte gespeicherte Daten können im Allgemeinen sicher
gehalten werden, sind aber während
eines Datentransfers anfällig
gegenüber Angriffen.
Wenn ein Angreifer beispielsweise direkt Signale in der IC- Karte überwacht,
um in der IC-Karte gespeicherte Daten zu ermitteln, können die überwachten
Daten zum Angreifer „abfließen".
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Daher
kann die IC-Karte Detektoren umfassen, die abnormale Bedingungen
detektieren, wie z. B. eine abnormale Spannung, Frequenz, Temperatur, Störimpulse,
Belichtungslicht usw. Wenn einer oder mehrere der Detektoren eine
abnormale Bedingung detektiert und ein Detektionssignal ausgibt,
welches die detektierte abnormale Bedingung anzeigt, können alle
Schaltungen der IC-Karte einschließlich einer zentralen Prozessoreinheit
(CPU) zurückgesetzt werden.
Entsprechend kann die IC-Karte Daten unter bestimmten Umständen vor
einem Verlust, einer Zerstörung
und/oder einer Veränderung
schützen,
die durch einen externen Angriff verursacht werden.
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1 zeigt
eine herkömmliche
IC-Karte 10, die ein Speicherfeld 12, einen Zeilendecoder 14,
einen Spaltendecoder 16, einen Abtastverstärker 18, einen
Ausgabepuffer 20 und einen Kondensator 22 umfasst.
Unter Bezugnahme auf 1 kann das Speicherfeld 12 eine
Mehrzahl von nichtflüchtigen Speicherzellen,
z. B. elektrisch löschbare
und programmierbare Nurlesespeicherzellen (EEPROM-Zellen) und/oder
Flashspeicherzellen umfassen. Der Zeilendecoder 14 und
der Spaltendecoder 16 können basierend
auf einer Zeilenadresse XADD und einer Spaltenadresse YADD, die
von einer nicht dargestellten Steuerschaltung ausgegeben werden,
jeweils einen Bereich des Speicherfelds 12 zuordnen, in
welchen Daten geschrieben oder aus dem Daten gelesen werden.
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Unter
Bezugnahme auf 1 kann der Abtastverstärker 18 eine
Spannungsausgabe des Speicherfelds 12 verstärken und
Daten basierend auf einem logischen Pegel, d. h. „0" oder „1" usw., der im durch
den Zeilendecoder 14 und Spaltendecoder 16 zugeordneten
Bereich gespeicherten Daten ausgeben, die auf einen ersten logischen
Pegel, z. B. auf einen hohen logischen Pegel oder logischen Wert „1", oder auf einen zweiten
logischen Pegel gesetzt sind, z. B. einen niedrigen logischen Pegel
oder logischen Wert „0". Der Ausgabepuffer 20 kann
die vom Abtastverstärker 18 ausgegebenen
Daten zwischenspeichern und stabile Daten ausgeben.
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Unter
Bezugnahme auf 1 kann der Kondensator 22 mit
einer internen Versorgungsspannungsquelle VDD und einer Massespannung
VSS des Abtastverstärkers 18 verbunden
sein, um vor Potentialinstabilitäten
der internen Versorgungsspannungsquelle VDD und/oder vor „Leistungsangriffen" zu schützen, z.
B. einem Versuch, der von einem Angreifer ausgeführt wird, um ohne Autorisierung
Daten aus dem Speicherzellenfeld 12 zu extrahieren.
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Wenn
jedoch ein von einem Angreifer versuchter Leistungsangriff („power
attack") bei dem
ein Angreifer beispielsweise bewusst einen Störimpuls oder eine Leistungsspitze
in der internen Versorgungsquelle VDD verursacht, einen Grenzwert,
z. B. einen Strom- oder Spannungsgrenzwert, des Kondensators 22 übersteigt,
kann der Abtastverstärker 18 die im
Speicherfeld 12 gespeicherten Daten eventuell nicht mehr
richtig lesen. Dadurch kann ein Lesefehler im Abtastverstärker 18 auftreten.
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In
der Offenlegungsschrift
DE
103 24 875 A1 sind eine Schaltung und ein Verfahren zur
Detektion von Störimpulsen
in einer störimpulsgefährdeten Spannung,
z. B. einer Betriebsspannung einer Smartcard, offenbart, wozu die
störimpulsgefährdete Spannung
parallel wenigstens zwei Spannungsteilern zugeführt wird, an deren Mittelabgriff
je ein Kondensator angekoppelt ist, wobei sich die beiden Kondensatoren
in ihrer Kapazität
und die beiden Spannungsteiler in ihrem Teilungsverhältnis unterscheiden.
Bei Auftreten eines Störimpulses
entstehen dadurch Unterschiede in den Mittelabgriffspannungen, die
von einer nachgeschalteten Komparatorschaltung ausgewertet werden.
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In
der Offenlegungsschrift
EP
1 154 375 A1 ist eine monolithisch integrierte Schaltungsanordnung
in einem Halbleiterchip zur Detektion einer äußeren Einwirkung auf den Chip
offenbart, bei der ein Signaleingang der Schaltungsanordnung parallel
einem ersten und einem zweiten Eingang eines Vergleichsmittels zugeführt wird,
wobei an den zweiten Eingang des Vergleichsmittels ein von der äußeren Einwirkung
spannungsabhängiges
Element angekoppelt ist, bei dem es sich insbesondere um einen Ladungsspeicher
handeln kann, der unter der äußeren Einwirkung
einen Diffusionsleckstrom zeigt.
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In
der Offenlegungsschrift
US 2005/0146959 A1 ist ein nichtflüchtiges
Halbleiterspeicherbauelement mit einem Speicherzellenfeld und einer
zugehörigen
Abtastverstärkerschaltung
offenbart, mit der Daten aus einer jeweils ausgewählten Speicherzelle mehrmals
innerhalb einer Zeitspanne gelesen werden, in der sich eine zugehörige Bitleitungsspannung ändert, und
diese sukzessiv gelesenen Daten miteinander verglichen werden, um
auf eine Schwellwerttoleranz der betreffenden Speicherzelle zu schließen.
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Es
ist Aufgabe der Erfindung, eine Spannungsstörimpulsdetektionsschaltung,
eine zugehörige
integrierte Schaltung sowie ein zugehöriges Steuerverfahren für eine integrierte
Schaltung anzugeben, welche die Unzulänglichkeiten des beschriebenen
Standes der Technik wenigstens teilweise vermeiden.
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Die
Erfindung löst
diese Aufgabe durch eine Spannungsstörimpulsdetektionsschaltung
mit den Merkmalen des Patentanspruchs 1 oder 5, durch eine Spannungsstörimpulsdetektionsschaltungskombination
mit den Merkmalen des Patentanspruchs 10, durch eine integrierte
Schaltung mit den Merkmalen des Patentanspruchs 9 oder 11 sowie durch
ein Steuerverfahren für
eine integrierte Schaltung mit den Merkmalen des Patentanspruchs
12.
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Vorteilhafte
Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
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Vorteilhafte,
nachfolgend beschriebene Ausführungsformen
der Erfindung sowie das zu deren besserem Verständnis oben erläuterte,
herkömmliche
Ausführungsbeispiel
sind in den Zeichnungen dargestellt. Es zeigen:
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1 ein
Blockschaltbild einer herkömmlichen
IC-Karte,
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2 ein
Blockschaltbild einer integrierten Schaltung gemäß der Erfindung,
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3 ein
Flussdiagramm zur Darstellung der Funktionsweise der integrierten
Schaltung von 2 gemäß der Erfindung,
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4 ein
Blockschaltbild einer weiteren integrierten Schaltung gemäß der Erfindung,
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5 ein
Flussdiagramm zur Darstellung der Funktionsweise der integrierten
Schaltung von 4 gemäß der Erfindung,
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6 ein
Blockschaltbild einer Spannungsstörimpulsdetektionsschaltung
gemäß der Erfindung und
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7 ein
Blockschaltbild einer weiteren integrierten Schaltung mit der Spannungsstörimpulsdetektionsschaltung
von 6 gemäß der Erfindung.
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Nachfolgend
werden exemplarische Ausführungsbeispiele
der Erfindung unter Bezugnahme auf die zugehörigen 2 bis 7 näher erläutert, in denen
gleiche Bezugszeichen Elemente bzw. Komponenten bezeichnen, welche
gleiche bzw. analoge Funktionen ausführen. Es versteht sich, dass
hierbei ein Element direkt mit einem anderen Element oder über Zwischenelemente
mit dem anderen Element gekoppelt sein kann, wenn in der Beschreibung
angegeben wird, dass das Element mit dem anderen Element „verbunden" oder „gekoppelt" ist. Im Gegensatz
dazu beschreiben die Ausdrücke „direkt
verbunden" bzw. „direkt
gekoppelt" jeweils
Zustände,
bei welchen ein Element ohne Zwischenelemente mit einem anderen
Element verbunden bzw. gekoppelt ist.
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2 zeigt
eine integrierte Schaltung (IC) 100 gemäß einer beispielhaften Ausführungsform der
Erfindung, die ein Speicherfeld 12, einen Zeilendecoder 14,
einen Spaltendecoder 16, einen Abtastverstärker 18,
einen Ausgabepuffer 20, eine Spannungsstörimpulsdetektionsschaltung 110,
einen Rücksetzsignalgenerator 130 und
eine CPU 150 umfasst. Die integrierte Schaltung 100 kann
beispielsweise auf einer Smartcard oder einer IC-Karte angeordnet
sein.
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Bei
der beispielhaften Ausführungsform
gemäß 2 kann
die Spannungsstörimpulsdetektionsschaltung 110 digitale
Daten, die von einem berwachungsabtastverstärker 113 gelesen werden,
mit digitalen Daten vergleichen, die in einer Referenzdatenspeicherschaltung 115 gespeichert
sind. Die Spannungsstörimpulsdetektionsschaltung
kann basierend auf dem Vergleich einen Störimpuls, z. B. in Form einer
Spannungsdifferenz wie einer relativen Überschwingungsspitze („Spike") oder einem Spannungsabfall,
in einer internen Spannung VDD detektieren, die an den Abtastverstärker 18 und
den Überwachungsabtastverstärker 113 angelegt
wird. Die Spannungsstörimpulsdetektionsschaltung 110 umfasst
ein Überwachungsspeicherfeld 111,
den Überwachungsabtast verstärker 113,
die Referenzdatenspeicherschaltung 115 und eine Komparatorschaltung 117.
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Bei
der beispielhaften Ausführungsform
gemäß 2 umfasst
das Überwachungsspeicherfeld 111 wenigstens
eine Speicherzelle. Die wenigstens eine Speicherzelle kann beispielsweise
die gleichen elektrischen Eigenschaften wie die Speicherzellen aufweisen,
die zum Speicherfeld 12 gehören. Zudem kann die wenigstens
eine Speicherzelle eine oder mehrere nichtflüchtige Speicherzellen umfassen,
wie EEPROM-Zellen und/oder Flashspeicherzellen.
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Bei
einer speziellen Realisierung der Ausführungsform gemäß 2 kann
das Überwachungsspeicherfeld 111 eine
Datenspeicherschaltung sein. Die Datenspeicherschaltung kann ein
Element aufweisen, das den elektrischen Strom moduliert, der durch
die jeweiligen Speicherzellen des Speicherfelds 12 fließt, beispielsweise
einen Widerstand. In einer vorteilhaften Realisierung kann der Überwachungsabtastverstärker 113 ein
Verstärker
sein, der konfiguriert ist, um einen Lesevorgang des Abtastverstärkers 18 zu überwachen,
und der Eigenschaften aufweist, die im Wesentlichen identisch zu
denen des Abtastverstärkers 18 sind.
Zudem kann der Überwachungsabtastverstärker 113 beispielsweise zu
vorgegebenen Zeitpunkten die im Überwachungsspeicherfeld 111 gespeicherten
Daten abtasten und verstärken,
wenn der Abtastverstärker 18,
beispielsweise während
eines Lesevorgangs, Daten vom Speicherfeld 12 liest.
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Bei
der Ausführungsform
gemäß 2 kann die
Referenzdatenspeicherschaltung 115 z. B. ein Register sein,
das wenigstens einen Zwischenspeicher umfasst, beispielsweise ein
D-Flip-Flop. Die Referenzdatenspeicherschaltung 115 kann
in Reaktion auf ein Taktsignal CLK digitale Referenzdaten speichern.
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Bei
der Ausführungsform
gemäß 2 kann die
Komparatorschaltung 117 Daten empfangen, die vom Überwachungsabtastverstärker 113 auf
den ersten logischen Pegel oder den zweiten logischen Pegel gesetzt
sind, und Daten empfangen, die von der Referenzdatenspeicherschaltung 115 ausgegeben werden.
Die Komparatorschaltung 117 kann die empfangenen Daten
vergleichen und basierend auf dem Vergleichsergebnis ein Detektionssignal
DET ausgeben. Bei einem Beispiel kann die Komparatorschaltung 117 als
ein Exklusiv-ODER-Gatter 119 implementiert
sein, das einen ersten, mit einem Ausgabeanschluss des Überwachungsabtastverstärkers 113 verbundenen
Eingabeanschluss, einen zweiten, mit einem Ausgabeanschluss der
Referenzdatenspeicherschaltung 115 verbundenen Eingabeanschluss und
einen Ausgabeanschluss zum Ausgeben des Detektionssignals DET aufweist.
Selbstverständlich kann
jedoch irgendeine andere bekannte Komparatorschaltung als Komparatorschaltung 117 verwendet
werden.
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Bei
der Ausführungsform
gemäß 2 kann der
Rücksetzsignalgenerator 130 in
Reaktion auf das von der Komparatorschaltung 117 ausgegebene
Detektionssignal DET ein Rücksetzsignal
RST erzeugen. Die CPU 150, welche die Funktionsweise der
integrierten Schaltung 100 steuert, kann in Reaktion auf
das Rücksetzsignal
RST zurückgesetzt
werden.
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3 zeigt
im Flussdiagramm die Funktionsweise der integrierten Schaltung 100 von 2 gemäß der Erfindung.
Beispielhafte, in 3 dargestellte Vorgänge werden
unter Bezugnahme auf 2 beschrieben.
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Im
Ausführungsbeispiel
gemäß den 2 und 3 kann,
wenn eine vorgegebene Energie an die integrierte Schaltung 100 angelegt
wird, die Referenzdatenspeicherschaltung 115, die eine
Mehrzahl von Zwischenspeichern aufweist, in Reaktion auf das Taktsignal
CLK, z. B. auf eine ansteigende Flanke oder einen aktiven Teil des
Taktsignals CLK, initiali siert werden. So kann beispielsweise jeder
der Mehrzahl von Zwischenspeichern auf einen logischen Pegel einer
empfangenen Dateneingabe gesetzt werden. Daher kann die Referenzdatenspeicherschaltung 115 in
Reaktion auf das Taktsignal CLK Referenzdaten speichern, z. B. einen
Wert „01001100". Es sei vorausgesetzt,
dass auch im Überwachungsspeicherfeld 111 die
gleichen Daten, z. B. der Wert „01001100", wie in der Referenzdatenspeicherschaltung 115 gespeichert
werden.
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Im
Ausführungsbeispiel
gemäß den 2 und 3 kann
der Abtastverstärker 18 in
Reaktion auf ein Betriebssteuersignal OCS während eines Lesevorgangs die
in einem Bereich des Speicherfelds 12 gespeicherten Daten
abtasten und verstärken,
der vom Zeilendecoder 14 und vom Spaltendecoder 16 basierend
auf einer Zeilenadresse XADD und einer Spaltenadresse YADD bestimmt
bzw. zugewiesen wird. Der Abtastverstärker 18 gibt Daten
aus, die basierend auf den logischen Pegeln der im zugewiesenen
Bereich gespeicherten Daten entweder auf den ersten oder zweiten
logischen Pegel gesetzt sind.
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Im
Ausführungsbeispiel
gemäß den 2 und 3 kann
der Überwachungsabtastverstärker 113 in
Reaktion auf das Betriebssteuersignal OCS während eines Lesevorgangs im
Schritt S110 die im Überwachungsspeicherfeld 111 gespeicherten
Daten, z. B. mit einem Wert „01001100", abtasten, verstärken und
entweder mit einem ersten oder einem zweiten Pegel ausgeben. Die
Komparatorschaltung 117 kann die vom Überwachungsabtastverstärker 113 ausgegebenen
Daten, z. B. mit dem Wert „01001100", und die in der
Referenzdatenspeicherschaltung 115 gespeicherten Daten,
z. B. mit dem Wert „01001100", empfangen, die
empfangenen Daten im Schritt S120 vergleichen und basierend auf dem
Vergleichsergebnis das Detektionssignal DET ausgeben.
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Im
Ausführungsbeispiel
gemäß den 2 und 3 verstärkt der Überwachungsabtastverstärker 113,
wenn ein Störimpuls
in der am Überwa chungsabtastverstärker 113 angelegten
internen Spannung VDD auftritt und/oder wenn die interne Spannung
beispielsweise aufgrund von Rauschen nicht stabil ist, im Überwachungsspeicherfeld 111 gespeicherten
Daten eventuell nicht richtig. Dies kann dazu führen, dass die Komparatorschaltung 117 in
einem Beispiel, wenn die Daten, die der Überwachungsabtastverstärker 113 aus
dem Überwachungsspeicherfeld 111 liest,
den Wert 11001100 aufweisen, im Schritt S140 dann das Detektionssignal
DET mit dem ersten logischen Pegel ausgibt, z. B. mit einem hohen
logischen Pegel oder einem logischen Wert „1", um einen Lesefehler im Überwachungsabtastverstärker 113 zu
signalisieren. Die integrierte Schaltung 100 kann dadurch
zurückgesetzt werden,
wie nachfolgend beschrieben wird.
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Im
Ausführungsbeispiel
der 2 und 3 kann der Rücksetzsignalgenerator 130 das
Rücksetzsignal
RST in Reaktion auf das auf den ersten logischen Pegel gesetzte
Detektionssignal DET mit dem ersten logischen Pegel erzeugen, d.
h. mit dem hohen logischen Pegel oder mit dem logischen Wert „1". Die CPU 150 kann
im Schritt S150 in Reaktion auf das auf den ersten logischen Pegel
gesetzte Rücksetzsignal
RST zurückgesetzt
werden, so dass die CPU 150 nicht mehr länger auf
das Speicherfeld 12 zugreift. Entsprechend werden die im
Speicherfeld 12 gespeicherten Daten gegenüber einem
Angreifer geschützt,
wenn ein Störimpuls
detektiert wird.
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Im
Ausführungsbeispiel
der 2 und 3 kann, wenn kein Störimpuls
in der am Überwachungsabtastverstärker 113 angelegten
internen Spannung VDD auftritt und wenn die interne Spannung stabil
ist, z. B. unabhängig
von Rauschen ist, der Überwachungsabtastverstärker 113 die
Daten richtig vom Überwachungsspeicherfeld 111 mit
dem Wert „01001100" lesen und daher
gibt die Komparatorschaltung 117 das Detektionssignal DET
dann mit dem zweiten logischen Pegel aus, z. B. mit einem niedrigen
logischen Pegel oder einem logischen Wert „0".
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Im
Ausführungsbeispiel
der 2 und 3 kann der Rücksetzsignalgenerator 130 das
Rücksetzsignal
RST in Reaktion auf das auf den zweiten logischen Pegel gesetzte
Detektionssignal DET mit dem zweiten logischen Pegel erzeugen, d.
h. mit dem niedrigen logischen Pegel oder mit dem logischen Wert „0". Dadurch kann die
CPU 150 im Schritt S130 aufgrund des inaktiven bzw. auf
den zweiten logischen Pegel gesetzten Rücksetzsignals RST auf das Speicherfeld 12 zugreifen,
und der Abtastverstärker 18 kann
wie von der CPU 150 angewiesen normale Lesevorgänge ausführen.
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Im
Ausführungsbeispiel
der 2 und 3 kann, wenn ein Angreifer verursacht,
dass eine externe, an die integrierte Schaltung 100 angelegte
Spannung schwankt oder einen abnormalen Zustand annimmt, die interne
Spannung VDD, die mit der externen Spannung assoziiert ist, ebenfalls
einen abnormalen Zustand annehmen. Die Instabilität der an
den Abtastverstärker 18,
der die gleichen Eigenschaften wie der Überwachungsabtastverstärker 113 aufweisen
kann, angelegten internen Spannung führt zu einem detektierten Lesefehler
im Überwachungsabtastverstärker 113,
an dem ebenfalls die interne Spannung VDD anliegt.
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4 zeigt
eine integrierte Schaltung 200 gemäß einer weiteren beispielhaften
Ausführungsform
der Erfindung. Die integrierte Schaltung 100 gemäß 2 und
die integrierte Schaltung 200 gemäß 4 können außer einer
modifizierten Spannungsstörimpulsdetektionsschaltung 210 in 4,
welche anstelle der Spannungsstörimpulsdetektionsschaltung 110 aus 2 eingesetzt
wird, identisch ausgeführt
sein.
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Im
Ausführungsbeispiel
gemäß 4 kann die
Spannungsstörimpulsdetektionsschaltung 210 Daten
vergleichen, die von Zwischenspeichern 211 und 217 ausgegeben
werden, die von einer externen Spannung VCC versorgt werden und
die als Eingabe die externe Spannung VCC bzw. die Massespannung
VSS empfangen. Die Spannungsstörimpulsdetektionsschaltung 210 kann
ein Detektionssignal DET basierend auf dem Vergleichsergebnis erzeugen.
Daher kann ein logischer Pegel des Detektionssignals DET verwendet
werden, um die Stabilität
der externen Spannung VCC zu ermitteln. Die Spannungsstörimpulsdetektionsschaltung 210 umfasst
einen ersten Zwischenspeicher 211, eine erste Komparatorschaltung 213,
einen zweiten Zwischenspeicher 217, eine zweite Komparatorschaltung 219 und
ein ODER-Gatter 223.
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Im
Ausführungsbeispiel
gemäß 4 kann der
erste Zwischenspeicher 211 in Reaktion auf ein Taktsignal
CLK ein Signal, z. B. ein Datensignal, zwischenspeichern, das einen
Spannungspegel aufweist, der gleich der externen Spannung VCC ist, wenn
die externe Spannung VCC einen „normalen" Pegel aufweist. Wenn die externe Spannung
VCC jedoch einen „abnormalen" Pegel, z. B. auf
der Massespannung VSS, aufweist, beispielsweise durch Störimpulse,
Rauschen usw., kann der erste Zwischenspeicher 211 Daten
zwischenspeichern, die auf den zweiten logischen Pegel gesetzt sind,
z. B. auf den niedrigen logischen Pegel oder logischen Wert „0".
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Im
Ausführungsbeispiel
gemäß 4 kann die
erste Komparatorschaltung 213 ein Ausgabesignal des ersten
Zwischenspeichers 211 und die interne Spannung VDD empfangen,
das empfangene Ausgabesignal mit der internen Spannung VDD vergleichen
und basierend auf dem Vergleichsergebnis ein Detektionssignal DET1
ausgeben. Bei einem Beispiel kann die erste Komparatorschaltung 213 als
ein Exklusiv-ODER-Gatter 215 ausgeführt sein,
das einen ersten Eingabeanschluss zum Empfang der internen Spannung
VDD aufweist, einen zweiten Eingabeanschluss zum Zwischenspeichern
des Ausgabesignals des ersten Zwischenspeichers 211 aufweist
und einen Ausgabeanschluss zum Ausgeben des Detektionssignals DET1
aufweist. Bei einem Beispiel kann die erste Komparatorschaltung 213 das Detektionssignal
DET1 auf dem zweiten logischen Pegel ausgeben, d. h. mit dem niedrigen
logischen Pegel oder mit dem logischen Wert „0", wenn die externe Spannung VCC einen „normalen" Pegel aufweist,
und auf dem ersten logischen Pegel ausgeben, d. h. mit dem hohen
logischen Pegel oder dem logischen Wert „1", wenn die externe Spannung VCC einen „abnormalen" Pegel aufweist.
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Im
Ausführungsbeispiel
gemäß 4 kann der
zweite Zwischenspeicher 217 in Reaktion auf das Taktsignal
CLK ein Signal, z. B. ein Datensignal, zwischenspeichern, das auf
die Massespannung VSS gesetzt ist, wenn die externe Spannung VCC
einen „normalen" Pegel aufweist.
Wenn die externe Spannung VCC jedoch einen „abnormalen" Pegel, z. B. auf
der Massespannung VSS, aufweist, beispielsweise durch Störimpulse,
Rauschen usw., kann der zweite Zwischenspeicher 217 Daten
zwischenspeichern, die auf den ersten logischen Pegel gesetzt sind,
z. B. auf den hohen logischen Pegel oder den logischen Wert „1".
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Im
Ausführungsbeispiel
gemäß 4 kann die
zweite Komparatorschaltung 219 ein Ausgabesignal des zweiten
Zwischenspeichers 217 und die Massespannung VSS empfangen.
Die zweite Komparatorschaltung 219 kann das empfangene
Ausgabesignal mit der Massespannung VSS vergleichen und basierend
auf dem Vergleichsergebnis ein Detektionssignal DET2 ausgeben. Bei
einem Beispiel kann die zweite Komparatorschaltung 219 als
ein Exklusiv-ODER-Gatter 221 ausgeführt sein. Die zweite Komparatorschaltung 219 kann
das Detektionssignal DET2 beispielsweise auf dem zweiten logischen
Pegel ausgeben, d. h. mit dem niedrigen logischen Pegel oder dem
logischen Wert „0", wenn die externe Spannung
VCC einen „normalen" oder erwarteten Pegel
aufweist, und auf dem ersten logischen Pegel ausgeben, d. h. mit
dem hohen logischen Pegel oder dem logischen Wert „1", wenn die externe
Spannung VCC einen „abnormalen" Pegel aufweist.
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Im
Ausführungsbeispiel
gemäß 4 kann das
ODER-Gatter 223 die Ausgabesignale DET1 und DET2 von der
ersten Komparatorschaltung 213 bzw. von der zweiten Komparatorschaltung 219 empfangen
und eine ODER-Verknüpfung
mit den empfangenen Signalen ausführen. Das ODER-Gatter 223 kann basierend
auf dem Vergleichsergebnis, d. h. der ODER-Verknüpfung, das Detektionssignal
DET ausgeben. Das ODER-Gatter 223 kann
das Detektionssignal DET beispielsweise auf dem zweiten logischen
Pegel ausgeben, d. h. mit dem niedrigen logischen Pegel oder dem
logischen Wert „0", wenn die externe
Spannung VCC einen „normalen" Pegel aufweist,
und auf dem ersten logischen Pegel ausgeben, d. h. mit dem hohen
logischen Pegel oder dem logischen Wert „1", wenn die externe Spannung VCC einen „abnormalen" Pegel aufweist.
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5 zeigt
ein Flussdiagramm zur Darstellung der Funktionsweise der integrierten
Schaltung 200 von 4 gemäß der Erfindung.
Die beispielhafte Funktionsweise gemäß 5 wird nun
unter Bezugnahme auf 4 beschrieben. Im Ausführungsbeispiel
der 4 und 5 können die korrespondierenden
Zwischenspeicher 211 und 217 im Schritt S210 in
Reaktion auf das Taktsignal CLK Daten zwischenspeichern, die den
Spannungspegel der externen Spannung VCC aufweisen, oder Daten zwischenspeichern,
die den Spannungspegel der Massespannung VSS aufweisen. Die Zwischenspeicher 211 und 217 können Daten
zwischenspeichern, die den Spannungspegel eines korrespondierenden
Eingabesignals VCC oder VSS aufweisen, wenn die externe Spannung
VCC einen normalen Pegel aufweist. Alternativ können die Zwischenspeicher 211 und 217 Daten
mit einem vorgegebenen Spannungspegel zwischenspeichern, z. B. mit
einem Pegel VSS oder VCC, der vom Spannungspegel des Eingabesignals
VCC oder VSS verschieden ist, wenn die externe Spannung VCC beispielsweise
durch Störimpulse,
Rauschen usw. einen abnormalen Pegel aufweist.
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Im
Ausführungsbeispiel
der 4 und 5 können die Komparatorschaltungen 213 und 219 im Schritt
S220 den Spannungspegel der jeweiligen internen Spannung, z. B.
VDD bzw. VSS, mit dem Spannungspegel der jeweils durch den korrespondierenden
Zwischenspeicher 211 bzw. 217 zwischengespeicherten
Daten vergleichen und basierend auf den Vergleichsergebnissen die
korrespondierenden Detektionssignale DET1 bzw. DET2 ausgeben.
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Im
Ausführungsbeispiel
der 4 und 5 können die korrespondierenden
Komparatorschaltungen 213 und 219 die korrespondierenden
Detektionssignale DET1 bzw. DET2 auf dem zweiten logischen Pegel
ausgeben, d. h. mit dem niedrigen logischen Pegel oder dem logischen
Wert „0", und die Spannungsstörimpulsdetektionsschaltung 210 kann das
Detektionssignal DET auf dem zweiten logischen Pegel ausgeben, wenn
die externe Spannung VCC den normalen Pegel aufweist.
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Im
Ausführungsbeispiel
der 4 und 5 kann der Rücksetzsignalgenerator 130 das
Rücksetzsignal
RST in Reaktion auf das auf den zweiten logischen Pegel gesetzte
Detektionssignal DET mit dem zweiten logischen Pegel erzeugen. Dadurch kann
die CPU 150 im Schritt S230 in Reaktion auf das Rücksetzsignal
RST, das in diesem Fall auf dem zweiten logischen Pegel gehalten
wird, z. B. einem inaktiven Rücksetzzustand,
auf das Speicherfeld 12 zugreifen.
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Im
Ausführungsbeispiel
der 4 und 5 kann, wenn die externe Spannung
VCC beispielsweise aufgrund von Störimpulsen, Rauschen usw. einen abnormalen
Pegel aufweist, wenigstens eine der Komparatorschaltungen 213 und 219 das
Detektionssignal DET1 und/oder DET2 auf dem ersten logischen Pegel,
d. h. auf dem hohen logischen Pegel oder dem logischen Wert „1", ausgeben und die Spannungsstörimpulsdetektionsschaltung 210 kann das
Detektionssignal DET auf dem ersten logischen Pegel, d. h. auf dem
hohen logischen Pegel oder dem logischen Wert „1", ausgeben. Der Rücksetzsignalgenerator 130 kann
in diesem Fall im Schritt S240 das Rücksetzsignal RST in Reaktion
auf das auf den ersten logischen Pegel gesetzte Detektionssignal DET
mit dem ersten logischen Pegel erzeugen. Dadurch kann die CPU 150 im
Schritt S250 in Reaktion auf das auf den ersten logischen Pegel
gesetzte Rücksetzsignal
RST zurückgesetzt
werden, so dass ein Zugriff der CPU 150 auf das Speicherfeld 12 verhindert
wird.
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6 zeigt
eine Spannungsstörimpulsdetektionsschaltung 310 gemäß einer
weiteren beispielhaften Ausführungsform
der Erfindung. Im Ausführungsbeispiel
gemäß 6 umfasst
die Spannungsstörimpulsdetektionsschaltung 310 das Überwachungsspeicherfeld 111,
den Überwachungsabtastverstärker 113,
die Referenzdatenspeicherschaltung 115, und die Komparatorschaltung 117 des
Ausführungsbeispiels
von 2 sowie den ersten Zwischenspeicher 211,
die erste Komparatorschaltung 213, den zweiten Zwischenspeicher 217 und
die zweite Komparatorschaltung 219 des Ausführungsbeispiels
von 4 und ein ODER-Gatter 311.
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Im
Ausführungsbeispiel
von 6 kann die Spannungsstörimpulsdetektionsschaltung 310 unter Verwendung
der Detektionsmethoden gemäß den 2 und 3 sowie
den 4 und 5 ein Detektionssignal DET an
einem Ausgang des ODER-Gatters 311 ausgeben. Dabei kann
die Spannungsstorimpulsdetektionsschaltung 310 durch Überwachen
eines Lesevorgangs des Abtastverstärkers 18, z. B. basierend
darauf, ob eine abnormale interne Spannung VDD an den Abtastverstärker 18 angelegt
wird, das Detektionssignal DET1 ausgeben, wie unter Bezugnahme auf
die 2 und 3 oben beschrieben. Zudem kann
die Spannungsstörimpulsdetektionsschaltung 310 durch Überwachen
einer Fluktuation der externen Spannung VCC, die an die korrespondierenden
Zwischenspeicher 211 und 217 angelegt ist, die
korrespondierenden Detektionssignale DET2 und DET3 ausgeben, wie
unter Bezugnahme auf die 4 und 5 beschrieben, um eine Fluktuation
der externen Spannung VCC und/oder der abnormalen internen Spannung
VDD zu detektieren. Das ODER-Gatter 311 empfängt jedes
der Ausgabesignale DET1, DET2 und DET3, führt eine ODER-Verknüpfung mit
den empfangenen Signalen aus und gibt das ODER-Verknüpfungsergebnis
als das Detektionssignal DET aus.
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7 zeigt
eine integrierte Schaltung 300 mit der Spannungsstörimpulsdetektionsschaltung 310 von 6 gemäß einer
weiteren beispielhaften Ausführungsform
der Erfindung. Bei der beispielhaften Ausführungsform gemäß 7 umfasst
die integrierte Schaltung 300 das Speicherfeld 12,
den Zeilendecoder 14, den Spaltendecoder 16, den
Abtastverstärker 18,
den Ausgabepuffer 20, den Rücksetzsignalgenerator 130 und
die CPU 150 gemäß dem Ausführungsbeispiel
der 2 sowie die Spannungsstörimpulsdetektionsschaltung 310 von 6.
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Im
Ausführungsbeispiel
gemäß 7 kann, wenn
die Spannungsstörimpulsdetektionsschaltung 310 das
Detektionssignal DET auf dem ersten Pegel, d. h. auf dem hohen logischen
Pegel oder dem logischen Wert „1", ausgibt, der Rücksetzsignalgenerator 130 das
Rücksetzsignal
RST auf dem ersten logischen Pegel an die CPU 150 ausgeben.
Die CPU 150 kann einen Vorgang der integrierten Schaltung 300 in
Reaktion auf das auf den ersten logischen Pegel gesetzte Rücksetzsignal
RST zurücksetzen.
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Bei
einem Ausführungsbeispiel
der Erfindung kann eine Spannungsstörimpulsdetektionsschaltung
unter Verwendung eines Überwachungsabtastverstärkers eine
instabile und/oder abnormale interne Spannung überwachen, die an einen Abtastverstärker angelegt
wird. Die Spannungsstörimpulsdetektionsschaltung
kann einen Datenpegel eines Zwischenspeichers, der eine Betriebsspannung
der externen Spannung aufweist, mit einer internen Spannung vergleichen
und basierend auf dem Vergleichsergebnis eine Abnormalität der externen Spannung
detektieren.
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Bei
einem Ausführungsbeispiel
der Erfindung kann eine integrierte Schaltung mit einer CPU und
einer Spannungsstörimpulsdetektionsschaltung eine
abnormale interne Spannung und/oder eine abnormale externe Spannung
detektieren, welche an die integrierte Schaltung angelegt werden,
und basierend auf dem Detektionsergebnis den Betrieb der CPU zurücksetzen,
wodurch die Sicherheit der in der integrierten Schaltung gespeicherten
Daten erhöht wird.
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Selbstverständlich können die
beschriebenen Ausführungsbeispiele
der vorliegenden Erfindung auf verschiedene Arten variiert werden.
So beziehen sich die oben beschriebenen Ausführungsbeispiele auf einen ersten
logischen Pegel, der dem hohen logischen Pegel oder dem logischen
Wert „1" entspricht, und
auf einen zweiten logischen Pegel, der dem niedrigen logischen Pegel
oder dem logischen Wert „0" entspricht. Selbstverständlich können andere
erfindungsgemäße Ausführungsbeispiele
so konfiguriert werden, dass der erste logische Pegel niedriger
als der zweite logische Pegel ist.