DE102004021076A1

DE102004021076A1 - Vorrichtung und Verfahren zur Mehrfachpegelabtastung in einem Speicherfeld

Info

Publication number: DE102004021076A1
Application number: DE102004021076A
Authority: DE
Inventors: Oleg Dadashev
Original assignee: Spansion Israel Ltd
Current assignee: Spansion Israel Ltd
Priority date: 2003-04-29
Filing date: 2004-04-29
Publication date: 2004-11-25
Also published as: IL161648A0; CN1574078A; TW200504761A; JP2004362749A; EP1473732A1

Abstract

Ein Verfahren zum Abtasten eines Signals, das von einer Feldzelle in einem Speicherfeld empfangen wird, wobei das Verfahren die Schritte aufweist: Erzeugen einer Analogspannung Vddr, die proportional zu einem Strom einer ausgewählten Feldzelle des Speicherfelds ist, und Vergleichen der Analogspannung Vddr mit einer Bezugsanalogspannung Vcomp, um ein Ausgangsdigitalsignal bereitzustellen. Es wird auch ein Verfahren zum Abtasten einer Speicherzelle durch Transformieren eines Signals aus einer Speicherzelle in eine Zeitverzögerung, und zum Abtasten der Speicherzelle durch Vergleichen der Zeitverzögerung mit einer Zeitverzögerung einer Bezugszelle bereitgestellt. Es wird auch eine betreffende Vorrichtung offenbart.

Description

Diese Anmeldung beansprucht die Priorität der provisorischen US-Patentanmeldung, Seriennummer 60/466,063, eingereicht am 29. April 2003, die hierin in ihrer Gesamtheit als Verweisquelle aufgenommen wird.
Die vorliegende Erfindung betrifft im allgemeinen Halbleiterspeicher und insbesondere Vorrichtungen zur Mehrfachpegelabtastung von Signalen, die von einer Speicherzelle empfangen werden.

Speichervorrichtungen, wie ein Direktzugriffsspeicher (RAM), ein Festwertspeicher (ROM), ein nicht-flüchtiger Speicher (NVM) und dergleichen sind in der Technik wohlbekannt. Eine Speichervorrichtung weist ein Feld von Speicherzellen und periphere Hilfssysteme zu Verwaltungs-, Programmierungs-/Lösch- und Datenabrufoperationen auf.

Diese Vorrichtungen liefern eine Anzeige der Daten, die darin gespeichert sind, indem sie ein elektrisches Signal ausgegeben. Eine Vorrichtung, die als Leseverstärker (sense amplifier SA) bezeichnet wird, wird zur Detektion des Signals und zur Bestimmung dessen logischen Inhalts verwendet.

Im allgemeinen bestimmen Leseverstärker den logischen Wert, der in einer Zelle gespeichert ist, durch Vergleichen der Ausgabe der Zelle (Spannung oder Strom) mit einem Schwellenpegel (Spannung oder Strom). Wenn die Ausgabe über der Schwelle liegt, wird festgestellt, daß die Zelle gelöscht ist (mit einem logischen Wert von 1) und wenn die Ausgabe unter der Schwelle liegt, wird festgestellt, daß die Zelle programmiert ist (mit einem logischen Wert von 0).

Der Schwellenpegel wird typischerweise als ein Pegel zwischen den erwarteten Löschungs- und Programmierungspegeln eingestellt, was hoch genug (oder ausreichend entfernt von beiden erwarteten Pegeln) ist, so daß Rauschen am Ausgang keine falschen Ergebnisse verursachen wird.

Ein Beispiel einer Leseverstärkerschaltung des Stands der Technik wird in 1 gezeigt. Diese Leseverstärkerschaltung ist einem Leseverstärker ähnlich, der im US-Patent 6,469,929 von Alexander Kushnarenko und Oleg Dadashev, mit dem Titel „Structure and method for high speed sensing of memory array" beschrieben wird.

1 stellt ein Abtastsystem des Stands der Technik für ein Speicherfeld 110 dar, das mehrere Speicherzellen aufweist, die in irgendeiner Anzahl von Reihen und Spalten angeordnet sind. Zu Veranschauungszwecken werde vorausgesetzt, daß eine Speicherzelle 111 gelesen (d.h. abgetastet) werden soll. Die Drain- und Sourceanschlüsse der Speicherzelle 111 sind mit Feldbitleitungen BN und BN+1 gekoppelt und ihr Steueranschluß ist mit einer Wortleitung W1 gekoppelt. Die Speicherzelle 111 wird selektiv unter Verwendung eines Spaltendecoders 104 (zur Auswahl der Feldbitleitungen) und eines Reihendecoders 103 (zur Auswahl der Wortleitungen) an eine Systembitleitung BL gekoppelt. Die Systembitleitung BL kann eine zugehörige parasitäre Kapazität CBL aufweisen, die proportional zur Anzahl der Speicherzellen ist, die mit der ausgewählten Feldbitleitung gekoppelt sind.

Entsprechend sind für ein Speicherfeld 112 die Drain- und Sourceanschlüsse einer Speicherzelle 113 mit Feldbitleitungen BM und BM+1 gekoppelt und ihr Steueranschluß ist mit einer Wortleitung W1 gekoppelt. Die Speicherzelle 113 wird selektiv unter Verwendung eines Spaltendecoders 105 (zur Auswahl der Feldbitleitungen) und eines Reihendecoders 106 (zur Auswahl der Wortleitungen) an eine Systembitleitung BL_REF gekoppelt. Die Systembitleitung BL kann eine zugehörige parasitäre Kapazität CREF_BL aufweisen, die proportional zur Anzahl der Speicherzellert ist, die mit der ausgewählten Feldbitleitung gekoppelt sind.

Um den Zustand der Speicherzelle 111 im Speicherfeld 110 zu lesen (d.h. abzutasten), ist die Feldbitleitung BN an die Systembitleitung BL gekoppelt, die Feldbitleitung BN+1 ist an ei ne vorbestimmte Spannung (z.B. Masse) gekoppelt, und die Wortleitung W1 ist an eine Lesespannung gekoppelt (z.B. 3 Volt). Die Operation der Decoder 103 und 104, um die oben beschriebene Kopplung bereitzustellen, ist wohlbekannt und wird daher hierin nicht im Detail beschrieben.

Der vorhergehende Abschnitt und die folgende Beschreibung gelten mit den notwendigen Änderungen für die Speicherzelle 113 im Speicherfeld 112, das heißt den Schaltungskomplex auf der rechten Seite der 1.

Um sicherzustellen, daß ein Leseverstärker 145 den logischen Zustand der Speicherzelle 111 korrekt abtastet, kann die Systembitleitung BL vor dem Abtasten der Speicherzelle 111 auf einen vorbestimmten Pegel (z.B. annähernd 2 V) geladen werden. Das optimale Laden der Systembitleitung BL kann einen schnellen Übergang auf die vorbestimmte Spannung erleichtern, ohne diese vorbestimmte Spannung zu überschreiten. Diese Ladeoperation kann unter Verwendung einer Ladeeinleitungsvorrichtung P2 eingeleitet werden und vorteilhaft unter Verwendung einer Steuereinheit 120 (Steuereinheit 121 für die rechte Seite der 1) gesteuert werden, die schnell und effizient die Systembitleitung BL lädt.

Insbesondere um eine Ladeoperation einzuleiten, schaltet ein aktives Signal CHARGE die Ladeeinleitungsvorrichtung P2 (P7 für die rechte Seite der 1) ein. Die Ladeeinleitungsvorrichtung P2 kann einen PMOS- (p-Kanal-Metalloxid-Halbleiter) Transistor aufweisen, wobei das aktive Signal CHARGE eine logische 0 ist. Wenn sie leitet, überträgt die Ladeeinleitungsvorrichtung P2 ein Hochziehsignal, das durch den Leseverstärker 145 bereitgestellt wird, (der im folgenden im Detail erläutert wird) zur Steuereinheit 120.

Die Steuereinheit 120 kann eine statische Klemmung, die einen NMOS- (n-Kanal-Metalloxid-Halbleiter) Transistor N1 (N2 für die rechte Seite der 1) aufweist, und eine dynamische Klemmung aufweisen, die einen PMOS-Transistor P1 (P8 für die rechte Seite der 1) aufweist. Der Drainanschluß des Transistors N1 kann mit der Ladeeinleitungsvorrichtung P2 verbunden und sein Sourceanschluß mit der Systembitleitung BL verbunden sein. Der Transistor N1 empfängt eine Vorspannung VB an seinem Gateanschluß. Die Vorspannung VB ist eine Gatevorspannung für den Transistor N1, die definiert ist durch: VTN < VB < VBLD + VTNwobei VBLD die gewünschte Spannung auf der Bitleitung BL ist und VTN die Schwellenspannung des n-Transistors (z.B. 0,6 V) ist. Auf diese Weise lädt der Transistor N1 die Bitleitung BL sehr schnell auf VB-VTN. An diesem Punkt geht der Transistor N1 in den nicht leitenden Zustand über, d.h. die statische Klemmung wird deaktiviert, und die dynamische Klemmung wird aktiviert (wie unten erläutert wird).

Die dynamische Klemmung der Steuereinheit 120 kann einen PMOS-Transistor P1 aufweisen, dessen Sourceanschluß mit der Ladeeinleitungsvorrichtung P2 verbunden ist (auch der Drainanschluß des Transistors N1) und dessen Drainanschluß mit der Bitleitung BL gekoppelt ist (auch der Sourceanschluß des Transistors N1). Die dynamische Klemmung weist ferner einen Komparator C1 (C2 für die rechte Seite der 1) auf, der eine Bezugsspannung BIAS und die Bitleitungsspannung BL vergleicht und dann ein Signal VG ausgibt, das für diesen Vergleich repräsentativ ist. Insbesondere gibt der Komparator C1 ein Signal VG mit niedrigem Pegel aus, wenn VBL kleiner als BIAS ist, und gibt ein Signal VG mit hohem Pegel aus, wenn VBL größer als BIAS ist (oder wenn der Komparator C1 gesperrt ist). Die Bezugsspannung BIAS kann annähernd gleich der gewünschten Bitleitungsspannung VBLD auf der Systembitleitung BL sein. Der Transistor P1 empfängt das Signal VG an seinem Steuergateanschluß.

Der Leseverstärker 145 kann erste Stufen 130 und 131 und eine zweite Stufe 140 aufweisen. Die erste Stufe 130 weist eine Hochziehvorrichtung N4, die ein NMOS-Transistor ist, dessen Drainanschluß und Gateanschluß mit einer Versorgungsspannung VDD verbunden sind und dessen Sourceanschluß mit der Ladeeinleitungsvorrichtung P2 verbunden ist, und eine Stromabtastvorrichtung P3 auf, die ein PMOS-Transistor ist, dessen Drainanschluß und Gateanschluß mit der Ladeeinleitungsvorrichtung P2 verbunden sind und dessen Sourceanschluß mit der Versorgungsspannung VDD verbunden ist. Man beachte, daß in dieser Anord nung die Stromabtastvorrichtung P3 vorteilhafterweise als eine Diode arbeitet, was im folgenden detaillierter erläutert wird.

Die erste Stufe 131 weist eine identische Gestaltung wie die erste Stufe 130 auf. Insbesondere weist die erste Stufe 131 eine Hochziehvorrichtung N3, die ein NMOS-Transistor ist, dessen Drainanschluß und Gateanschluß mit einer Versorgungsspannung VDD verbunden sind und dessen Sourceanschluß mit der Ladeeinleitungsvorrichtung P7 verbunden ist, und eine Stromabtastvorrichtung P6 auf, die ein PMOS-Transistor ist, dessen Drainanschluß und Gateanschluß mit der Ladeeinleitungsvorrichtung P7 verbunden sind und dessen Sourceanschluß mit der Versorgungsspannung VDD verbunden ist.

Nachdem die Ladeeinleitungsvorrichtung P2 (P7 für die rechte Seite der 1) aktiviert wird, leiten sowohl der Hochzieh-Transistor N4 (N3) als auch die Stromabtastvorrichtung P3 (P6) stark. Während der Ladeoperation empfängt die Systembitleitung BL anfänglich über den Hochzieh-Transistor N4 (N3) eine Hochziehspannung von VDD-VTN. Dann steigt über die Stromabtastvorrichtung P3 (P6) die Spannung an der Systembitleitung BL auf VDD-VTP, wobei VTP die Schwellenspannung des PMOS-Transistors ist. Man beachte, daß die Spannung VDD-VTP im wesentlichen gleich der gewünschten Systembitleitungsspannung VBLD ist. An diesem Punkt schaltet diese erhöhte Spannung auf der Systembitleitung BL den Hochzieh-Transistor N4 (N3) aus. Da die Stromabtastvorrichtung P3 (P6) als eine Diode geschaltet ist, wird nur der Strom IBL (IBL_REF) detektiert. Daher kann abhängig vom Zustand der abgetasteten Speicherzelle ein vorbestimmter Strom durch die Stromabtastvorrichtung P3 (P6) fließen.

Die Stromabtastvorrichtungen P3 und P6 in den ersten Stufen 130 bzw. 131 weisen Stromspiegel auf, die in der zweiten Stufe 140 vorgesehen sind. Insbesondere wird der Strom IBL durch die Stromabtastvorrichtung P3 durch einen PMOS-Transistor P4 in den Strom I1 reflektiert, wohingegen der Strom IBL_REF durch die Stromabtastvorrichtung P6 durch einen PMOS-Transistor P5 in den Strom I2 reflektiert wird. Das Verhältnis der Ströme durch die Stromabtastvorrichtung P3 und den PMOS-Transistor P4 definiert die Verstärkung der ersten Stufe 130, wohingegen das Verhältnis des Stroms durch die Stromabtastvorrichtung P6 und den PMOS-Transistor P6 die Verstärkung der ersten Stufe 131 definiert. Eine Klinkenschaltung 141 (z.B. Verstärkerblock) kann die Ströme I1 und I2 verstärken und vergleichen.

Der Leseverstärker 145 kann nicht richtig arbeiten, wenn die VDD-Versorgungsspannung nicht größer als eine minimale Spannung VDD MIN ist, die wie folgt definiert ist: VDD_MIN = VDIODE_MAX + VBL_MIN + VP1/P8 + VP2/P7 (1)

In Gleichung (1) ist VDIODE_MAX der maximale Spannungsabfall am PMOS-Transistor P3 oder PMOS-Transistor P6, VBL_MIN ist die minimale zulässige Bitleitungsspannung für die Technologie nicht-flüchtiger Speicher, VP1/P8 ist der Drain-Source-Spannungsabfall des PMOS-Transistors P1 (oder PMOS-Transistors P8), und VP2/P7 ist gleich dem Drain-Source-Spannungsabfall am PMOS- Transistor P2 (oder PMOS-Transistor P7).

Wenn zum Beispiel VDIODE_MAX gleich 1,0 Volt ist, VBL_MIN gleich 1,8 Volt ist, und VP1/P8 und VP2/P7 gleich 0,05 Volt sind, dann ist die minimale Versorgungsspannung VDD_MTN gleich 2,9 Volt (1,8 V + 1 V + 0,05 V + 0,05 V). In einem solchen Fall wäre die Speichervorrichtung 100 in Anwendungen nicht verwendbar, die eine VDD-Versorgungsspannung verwenden, die niedriger als 2,9 Volt ist.

Zusätzlich sind die ersten Stufen 130 und 131 des Leseverstärkers auf Rauschen in der VDD-Versorgungsspannung empfindlich. Wenn während einer Leseoperation die VDD-Versorgungsspannung auf eine erhöhte Spannung von VDD_OVERSHOOT steigt, dann steigen die Spannungen VSA1 und VSA2 an den Drainanschlüssen der PMOS-Transistoren P3 und P6 auf einen Pegel, der annähernd gleich VDD_OVERSHOOT minus einen Diodenspannungsabfall ist. Wenn dann die VDD-Versorgungsspannung auf eine reduzierte Spannung von VDD_UNDERSHOOT fällt, dann können die Transistoren P3 und P6 ausgeschaltet werden. Zu dieser Zeit können die ersten Stufen 130 und 131 des Leseverstärkers nicht arbeiten, bis die Zellenströme IBL und IBL_REF die Spannungen VSA1 und VSA2 entladen. Wenn der Zellenstrom IBL niedrig ist, dann wird die erste Stufe 130 des Leseverstärkers bis zum Ende der Lese operation abgeschaltet bleiben, wodurch bewirkt wird, daß die Leseoperation fehlschlägt.

Folglich ist es wünschenswert, ein Abtastsystem bereitzustellen, das sich niedrigen Versorgungsspannungen anpassen und Versorgungsspannungsfluktuationen tolerieren kann.

Die vorliegende Erfindung strebt danach, Vorrichtungen und Verfahren zum Mehrfachpegelabtasten in einem Speicherfeld bereitzustellen, wie im folgenden detaillierter beschrieben wird.

Die vorliegende Erfindung ermöglicht ein Mehrfachpegelabtasten bei einem Betrieb mit niedrigerer Spannung. Das Mehrfachpegelabtasten kann auf Vdd-Rauschen (Über-/Unterschreiten) nicht empfindlich sein.

Es wird folglich gemäß einer Ausführungsform der Erfindung ein Verfahren zum Abtasten eines Signals bereitgestellt, das von einer Feldzelle in einem Speicherfeld empfangen wird, wobei das Verfahren die Schritte aufweist: Erzeugen einer Analogspannung Vddr, die proportional zu einem Strom einer ausgewählten Feldzelle des Speicherfelds ist, und Vergleichen der Analogspannung Vddr mit einer Bezugsanalogspannung Vcomp, um ein Ausgangsdigitalsignal zu erzeugen.

Gemäß einer Ausführungsform der Erfindung weist das Verfahren ferner auf: Bereitstellen einer Bezugseinheit mit einer Bezugszelle, die eine ähnliche Struktur und einen ähnlichen Stromweg dort hindurch wie die Feldzelle aufweist, und Bereitstellen eines Draintreibers zum Treiben der Drainbitleitungen des Speicherfelds und Bezugsdrainbitleitungen der Bezugseinheit, wobei der Draintreiber die Analogspannung Vddr erzeugt.

Ferner wird gemäß einer Ausführungsform der Erfindung dann, wenn die Analogspannung Vddr größer als die Bezugsanalogspannung Vcomp ist, ein Ausgangsdigitalsignal mit niedrigem Pegel ausgegeben, und dann, wenn die Analogspannung Vddr nicht größer als die Bezugsanalogspannung Vcomp ist, wird ein Ausgangsdigitalsignal mit hohem Pegel ausgegeben.

Gemäß einer Ausführungsform der Erfindung weist das Verfahren ferner auf: Entladen des Speicherfelds und der Bezugseinheit, Laden das Speicherfelds und der Bezugseinheit, um ein Feldzellensignal bzw. ein Bezugssignal, und ein Timingsignal zu erzeugen, Erzeugen eines Lesesignals, wenn das Timingsignal einen vordefinierten Spannungspegel erreicht, und Erzeugen eines Abtastsignals aus der Differenz der Zellen- und Bezugssignale, sobald das Lesesignal erzeugt ist.

Es wird außerdem gemäß einer Ausführungsform der Erfindung ein Verfahren zum Abtasten einer Speicherzelle bereitgestellt, wobei das Verfahren die Schritte aufweist: Transformieren eines Signals aus einer Speicherzelle in eine Zeitverzögerung, und Abtasten der Speicherzelle durch Vergleichen der Zeitverzögerung mit einer Zeitverzögerung einer Bezugszelle. Die Zeitverzögerung kann eine Digitalsignalverzögerung aufweisen. Es kann mindestens eine der Anstiegs- und Abfallzeiten der Zeitverzögerungen verglichen werden. Das Transformieren das Signals aus der Speicherzelle in die Zeitverzögerung kann das Erzeugen einer Analogspannung Vddr aufweisen, die proportional zu einem Strom der Speicherzelle ist. Die Analogspannung Vddr kann mit einer Bezugsanalogspannung Vcomp verglichen werden, um ein Ausgangsdigitalsignal zu erzeugen.

Es wird außerdem gemäß einer Ausführungsform der Erfindung eine Vorrichtung zum Abtasten eines Signals bereitgestellt, das von einer Feldzelle in einem Speicherfeld empfangen wird, wobei die Vorrichtung einen Draintreiber, der angepaßt ist, eine Analogspannung Vddr zu erzeugen, die proportional zu einem Strom einer ausgewählten Feldzelle des Speicherfelds ist, und einen Komparator aufweist, der angepaßt ist, die Analogspannung Vddr mit einer Bezugsanalogspannung Vcomp zu vergleichen, um ein Ausgangsdigitalsignal zu erzeugen.

Gemäß einer Ausführungsform der Erfindung kann eine Bezugseinheit mit einer Bezugszelle bereitgestellt werden, die eine ähnliche Struktur und einen ähnlichen Stromweg dort hindurch wie die Feldzelle aufweist, wobei der Draintreiber angepaßt ist, Drainbitleitungen des Speicherfelds und Bezugsdrainbitleitungen der Bezugseinheit zu treiben. Eine Dateneinheit kann das Ausgangsdigitalsignal empfangen.

Ferner vergleicht gemäß einer Ausführungsform der Erfindung der Komparator die Analogspannung Vddr mit einer Bezugsanalogspannung Vcomp und erzeugt das Ausgangsdigitalsignal in der folgenden Weise: wenn die Analogspannung Vddr größer als die Bezugsanalogspannung Vcomp ist, dann wird ein Ausgangsdigitalsignal mit niedrigem Pegel ausgegeben, und wenn die Analogspannung Vddr nicht größer als die Bezugsanalogspannung Vcomp ist, dann wird ein Ausgangsdigitalsignal mit hohem Pegel ausgegeben.

Es wird außerdem gemäß einer Ausführungsform der Erfindung eine Vorrichtung zum Abtasten einer Speicherzelle bereitgestellt, die einen Treiber, der angepaßt ist, ein Signal aus einer Speicherzelle in eine Zeitverzögerung zu transformieren, und einen Komparator aufweist, der angepaßt ist, die Zeitverzögerung mit einer Zeitverzögerung einer Bezugszelle zu vergleichen.

Die vorliegende Erfindung wird aus der folgenden detaillierten Beschreibung vollständiger verstanden und erkannt werden, die in Verbindung mit den beigefügten Zeichnungen vorgenommen wird, die bevorzugte Ausführungsformen zeigen. Es zeigen:

1 eine vereinfachte Darstellung eines Abtastsystems des Stands der Technik für ein Speicherfeld, das mehrere Speicherzellen aufweist, die in irgendeiner Anzahl von Reihen und Spalten angeordnet sind;

2 ein vereinfachtes Blockdiagramm eines Speicherabtastsystems, das gemäß einer Ausführungsform der vorliegenden Erfindung aufgebaut und betriebsfähig ist;

3 ein vereinfachtes Blockdiagramm eines Speicherzellenfelds, das durch das Speicherabtastsystem gelesen werden kann, gemäß einer Ausführungsform der vorliegenden Erfindung;

4 ein vereinfachtes Blockdiagramm eines Draintreibers des Speicherabtastsystems, das gemäß einer Ausführungsform der vorliegenden Erfindung aufgebaut und betriebsfähig ist;

5 eine vereinfachte graphische Darstellung von Wellenformen der Draintreibersignale gemäß einer Ausführungsform der vorliegenden Erfindung;

6 eine vereinfachte graphische Darstellung von Wellenformen von Komparatorsignalen des Speicherabtastsystems der 2 gemäß einer Ausführungsform der vorliegenden Erfindung;

7 ein vereinfachtes Blockdiagramm einer Dateneinheit des Speicherabtastsystems, das gemäß einer Ausführungsform der vorliegenden Erfindung aufgebaut und betriebsfähig ist;

8 eine vereinfachte graphische Darstellung der Verteilung der Schwellenspannungen von Bezugsspeicherzellen des Speicherabtastsystems gemäß einer Ausführungsform der vorliegenden Erfindung;

9 eine vereinfachte graphische Darstellung von Wellenformen der Draintreibersignale gemäß einer weiteren Ausführungsform der vorliegenden Erfindung, die sich von der der 5 unterscheidet;

10 ein vereinfachtes Blockdiagramm eines Speicherabtastsystems gemäß einer weiteren Ausführungsform der vorliegenden Erfindung;

11 ein vereinfachtes Blockdiagramm der Draintreiber für die Ausführungsform der 10, der gemäß einer Ausführungsform der vorliegenden Erfindung aufgebaut und betriebsfähig ist; und

12 eine vereinfachte graphische Darstellung der Wellenformen der Draintreibersignale für die Ausführungsform 10.

Es wird nun auf 2 bezug genommen, die ein Speicherabtastsystem darstellt, das gemäß einer Ausführungsform der vorliegenden Erfindung aufgebaut und betriebsfähig ist. Es wird auch auf 3 bezug genommen, die ein Speicherzellenfeld 10 darstellt, das durch das Speicherabtastsystem gemäß einer Ausführungsform der vorliegenden Erfindung gelesen werden kann.
Die Speicherzellen des Felds 10 sind in Reihen und Spalten angeordnet, und auf jede Speicherzelle wird während der Schreib-, Programmier- oder Löschoperationen zugegriffen, indem geeignete Spannungen an zugehörige Wort- und Bitleitungen angelegt werden. Zum Beispiel ist der Gateanschluß der Speicherzelle MCji, wie in 3 angezeigt wird, vorzugsweise mit einer zugehörigen Wortleitung (WL) WLi verbunden, und die Drain- und Sourceanschlüsse sind vorzugsweise mit zugehörigen Bitleitungen (BLs) BLj und BLj+1 verbunden.
Die Speicherzellen des Felds 10 können unter Verwendung einer Wortleitungssteuerschaltung, d.h. eines Reihendecoders 12, und einer Bitleitungssteuerschaltung, d.h. eines Spaltendecoders 14 gemäß den Eingangsadreßsignalen Xaddr<h:0> bzw. Vaddr<p:0> adressiert werden. Der Reihendecoder 12 liefert eine passende Wortleitungsspannung an WL. Der Spaltendecoder 14 verbindet ausgewählte Drainbitleitungen (DBL) und Sourcebitleitungen (SBL) einer Speicherzelle entsprechend mit DBL- und SBL-Eingängen.
Wie in den 2 und 3 zu sehen ist, kann auf mehrere Speicherzellen, die mit derselben Wortleitung verbunden sind, gleichzeitig zugegriffen werden. Zum Beispiel kann auf k+1 Speicherzellen gleichzeitig zugegriffen werden. Folglich kann der Spaltendecoder 14 k+1 DBL- und SBL-Knoten aufweisen: DBL<k:0>, SBL<k:0>. Wie in 3 zu sehen ist, können gemäß einer Ausführungsform des Abtastverfahrens die Knoten SBL<k:0> während der Leseoperation mit Masse (GND) verbunden sein. Die Sourcespannung der ausgewählten Speicherzellen kann nahe bei GND liegen.
Wie in 2 zu sehen ist, kann das Speicherabtastsystem eine oder mehrere Bezugseinheiten 16 mit einer oder mehreren Bezugsspeicherzellen (RMCs) aufweisen, die eine Struktur und einen Stromweg dort hindurch aufweisen, die ähnlich zu jenen der Feldzellen sind. Die Bezugseinheit kann die Elemente emulieren, die im Stromweg vom Knoten DBL durch die zu lesende MC zum Knoten SBL zu finden sind. Dies kann eine RC- (Widerstand-Kapazität) Anpassung der beiden Wege bereitstellen.
Es können Draintreiber 18 zum Treiben der Drainbitleitungen des Felds 10 und der Bezugsdrainbitleitungen der Bezugseinheiten 16 vorgesehen sein. Es wird nun auf 4 bezug genommen, die ein Beispiel eines geeigneten Draintreibers 18 gemäß einer Ausführungsform der vorliegenden Erfindung darstellt. Der Draintreiber 18 kann einen PMOS- (p-Kanal-Metalloxid-Halbleiter) Hochzieh-Transistor M0 aufweisen, wobei sein Gateanschluß ein logisches Eingangssignal (chargeb) empfängt, sein Source anschluß eine Eingangsspannung Vps empfängt und sein Drainanschluß mit einem Knoten 20 verbunden ist. Es kann ein NMOS-(n- Kanal-Metalloxid-Halbleiter) Klemmtransistor M1 vorgesehen sein, dessen Drainanschluß mit dem Drainanschluß des PMOS-Hochzieh-Transistors M0 über den Knoten 20 verbunden ist, dessen Gateanschluß eine Eingabe Vblr empfängt und dessen Sourceanschluß mit dem DBL-Eingang des Spaltendecoders 14 verbunden ist. Ein Integrationskondensator Cint kann mit einem Knoten 21 verbunden sein, der mit einem Knoten 20 und einem Knoten ddr verbunden ist.
Der Draintreiber 18 kann zwei Funktionen während einer Leseoperation ausführen:

a. Bereitstellung der erforderlichen Drainspannung einer Speicherzelle während der Leseoperation, und
b. Erzeugung eines Signals am Knoten ddr (Spannung Vddr), das proportional zum Strom einer ausgewählten Speicherzelle ist.

Um die erforderliche Drainspannung bereitzustellen, tritt die Spannung Vps in den Drainanschluß des NMOS-Klemmtransistors M1 durch den geöffneten PMOS-Hochzieh-Transistor M0 ein. Der NMOS-Transistor M1, der durch die Spannung Vblr an seinem Gateanschluß gesteuert wird, klemmt seine Drainspannung Vps und überträgt eine reduzierte Spannung Vd = Vblr – VgsM1 zum DBL-Eingang des Spaltendecoders 14. Die reduzierte Spannung wird vom Spaltendecoder 14 zum Drainanschluß der Speicherzelle des Felds 10 übertragen.
Es wird nun die Erzeugung des Signals am Knoten ddr unter Bezugnahme auf 5 erläutert, die Wellenformen der Draintreibersignale gemäß einer Ausführungsform der vorliegenden Erfindung darstellt. Vor der Zeit T1 befindet sich ein logisches Signal chargeb auf hohem Pegel und daher ist der PMOS- Hochzieh-Transistor M0 ausgeschaltet (nicht leitend). Zur Zeit T1 geht das Signal chargeb auf 0 V herunter und schaltet den PMOS-Hochzieh-Transistor M0 ein (d.h. er ist nun leitend). Während der Zeitspanne genau nach der Zeit T1 und bis zur Zeit T2 steigt das Signal ddr auf Vps, und die Drainbitleitung der ausgewählten Speicherzelle (beide DBL-Knoten) werden auf die Span nung Vd geladen. Es beginnt Strom durch die Speicherzelle zu fließen. Nachdem der Ladeprozeß auf Vd vollendet ist, stabilisiert der Strom des Weges sich asymptotisch auf den Lesestrompegel IMC der Speicherzelle (MC).
Danach kehrt das Signal chargeb zur Zeit T2 auf seinen hohen Pegel Vps zurück, wodurch der PMOS-Transistor M0 wieder abgeschaltet wird. Bis zur Zeit T2 kann optional ein Signal boost mit Masse gekoppelt sein. Unmittelbar nach der Zeit T2 kann das Signal boost von 0 V auf Vboost steigen. Als Reaktion auf das Signal boost steigt die Spannung des Knotens ddr von ihrem vorherigen Pegel Vps auf die Spannung Vps + Vbst, wobei Vbst = Vboost·CΣ/Cint (2)wobei C_Σ die Gesamtkapazität des Knotens ddr ist.
Da die Kapazität Cint bedeutend größer als andere (parasitäre) Kapazitäten des Knotens ddr ist, C_Σ = C_int und Vbst = Vboost.
Nach der Zeit T2 nimmt die Spannung Vddr gemäß der Gleichung Vddrα(t) = Vps + Vboost – Iα·t/Cint, α = 0,k (3)ab, wobei I_α der Strom durch den Knoten DBL_α ist, der gleich I_MC ist.
Wie aus Gleichung (3) zu entnehmen ist, wird der Strom IMCij am Kondensator Cint integriert. Die Spannung Vddr variiert bezüglich des ausgewählten MC-Stroms IMCji linear und variiert bezüglich der Kapazität des Kondensators Cint invers.
So lange Vddr um einen gewissen Spielraum (z.B. in der Größenordnung von 0,2 – 0,3 V) größer als Vd ist, arbeitet der NMOS-Transistor M1 in Sättigung. Die Kapazität des Knotens ddr kann unabhängig von der Drainbitleitungskapazität sein, die um einige Größenordnungen größer als Cint sein kann. Die Spannung der Knoten DBL und BL kann während der Zeit, in der sich Vddr(t) entwickelt, auf Vd bleiben, und daher bleibt auch die Drain-Source-Spannung der ausgewählten Speicherzelle MCji konstant.
Wie vorhergehend erwähnt, sind die Draintreiber 18 zum Treiben der Drainbitleitungen des Felds 10 (d.h. Draintreiber <0:k> in 2) vorzugsweise identisch zu den Draintreibern für die Bezugseinheiten 16 (d.h. Draintreiber <ref0:refm> in 2). Daher werden die Signale rddr<m:0> ähnlich zu ddr(t) entwickelt: Vrddrβ(t) = Vps + Vboost – Iα·t/Cint, β = 0,m (4)wobei
I_β der Lesestrom der α-ten Bezugsspeicherzelle ist.
Wie in 2 zu sehen ist, kann das Speicherabtastsystem einen oder mehrere Komparatoren 22 für das Feld 10 (d.h. Komparatoren <0:k>) und für die Bezugseinheiten 16 (d.h. Komparatoren <ref0:refm>) aufweisen. Der Komparator 22 vergleicht die Analogspannung Vddr mit einer Bezugsanalogspannung Vcomp und erzeugt ein Ausgangsdigitalsignal cmp gemäß der folgenden Regel, die in Tabelle 1 gezeigt wird: Tabelle 1
Eine Spannung des Signals Vcomp ist in einem Intervall [Vd, Vps + Vbst] angeordnet. Folglich befinden sich im Zeitintervall T1 bis T2 alle Signale cmp<O:k> auf einem niedrigen Pegel (logische Pegel „0"). Das Signal cmp kann zur Zeit Tcsα = T2 + (Vps + Vboost – Vcomp)·Cint/Iα, α = 0,k (5)auf einen hohen logischen Pegel invertiert werden.
Eine ähnliche Gleichung bestimmt eine Zeit, wann die Ausgangssignale der Komparatoren <ref0÷refm> invertiert werden können: Trcsβ = T2 + (Vps + Vboost – Vcomp)·Cint/Iβ, β = 0,m (6)
Wie aus den Gleichungen (6) und (7) entnommen werden kann, sind die Werte Tcsα und Trcsβ eine Umkehrfunktion des Speicherzellenstroms.
6 stellt Wellenformen der Komparatorsignale gemäß einer Ausführungsform der vorliegenden Erfindung und der obigen Erläuterung dar.
Erneut auf 2 bezugnehmend, kann jedes Komparatorsignal der Komparatoren 22 zusammen mit den Ausgangssignalen lat<m:0> der Bezugskomparatoren zum Eingang einer Dateneinheit 24 übertragen werden. Die Dateneinheit 24 kann die Anstiegszeit des Komparatorsignals Trise(cmp) mit der Anstiegszeit Trise(latξ) (ξ = 0,...,m) der Ausgangssignale lat<m:0> der Bezugskomparatoren vergleichen. Beispiele der Ausgangssignale der Dateneinheit 24 werden in Tabelle 2 gezeigt: Tabelle 2
Es wird nun 7 auf Bezug genommen, die ein Beispiel der Dateneinheit 24 darstellt, die gemäß einer Ausführungsform der vorliegenden Erfindung aufgebaut und betriebsfähig ist. Das Signal cmp wird an den D-Eingang der m digitalen Klinken 26 geliefert. Jede digitale Klinke 26 kann eines der lat-Signale der Bezugskomparatoren an seinem Eb-Eingang empfangen. Die digitalen Klinken 26 können gemäß der folgenden Regel arbeiten, die in Tabelle 3 gezeigt wird: Tabelle 3
Wenn das Eb-Signal sich auf einem niedrigen Pegel befindet (logische „0"), überträgt die digitale Klinke 26 das Eingangssignal D zum Ausgang Q. Wenn das Eb-Signal auf einen hohen Pegel geht (logische „1"), überträgt die digitale Klinke 26 alles, was auch immer der vorhergehende Wert war, zum Ausgang Q.
Die Bezugseinheiten 16 (numeriert von 0 bis m), die in 2 gezeigt werden, können Bezugsspeicherzellen (Ref0 bis Refm) aufweisen. Es wird nun auf 8 Bezug genommen, die eine Verteilung der Schwellenspannungen (Vtref0 bis Vtrefm) der Bezugsspeicherzellen gemäß einer Ausführungsform der vorliegenden Erfindung darstellt. Die Schwellenspannungen können in m+1 Zonen in Intervallen längs der Vt-Achse verteilt sein. Zum Beispiel kann die Schwellenspannung Vto einer gewissen Zelle, die der Kanalzahl α der Abtastung entspricht (dbl<α>-ddr<α>-cmp<α>), in der Zone τ liegen. Dies bedeutet, daß die Schwellenspannung Vto größer als die Schwellenspannungen in den vorhergehenden Zonen (das heißt Vtref0 bis Vtref(τ – 1)) und kleiner als die Schwellenspannungen in den nächsten Zonen ist (das heißt Vtrefτ bis Vtrefm). Folglich ist der Strom Io jener Zelle größer als der Strom in den nächsten Zonen (Irefτ bis Irefm), und kleiner als der Strom in den vorhergehenden Zonen (Iref0 bis Iref(τ – 1)). Folglich steigt das Signal cmp<α>, das jener Zelle entspricht, früher als die Signale lat<τ>÷lat<m>, und später als die Signale lat<0>÷tat<τ – 1>. Folglich sind die internen Signale Q<m:0> der Dateneinheit Nummer α durch die folgende Gleichung gegeben: Q <(τ – 1):0> = 0, Q<m:τ> = 1 .
Ein Datendecoder kann Signale Q<m:0> gemäß der Regel (in dezimaler Form): dtdecima l = Q<0> + Q<1> + Q<2> + ... + Q<m – 1> + Q<m>in einen endgültigen Datenbus dt<y:0> umwandeln.
Eine Binärform der Daten kann durch eine herkömmliche Formel zur Dezimal-Binär-Umwandlung erhalten werden: dtdecima l = dq<0>·2^0 + dq<1>·2^1 + dq<2>·2^2 + dq<3>·2^3 + .... + dq<Y>·2^Y ,oder in Tabellenform in Tabelle 4: Tabelle 4
Die Beziehung zwischen der Bezugskanalzahl (m) und der Bitzahl des Signals dt(y) kann wie folgt ausgedrückt werden: m = 2^y – 1 ,oder in Tabellenform in Tabelle 5: Tabelle 5
Eine Betriebsspannung Vps des Speicherabtastsystems kann gleich: Vps_min VM1ds + Vcd + VMCds + Vcd , (7)sein, wobei
V_M1ds die Drain/Source-Spannung des Transistors M1 im Draintreiber ist;
V_cd der Spaltendecoder-Spannungsabfall ist; und
V_MCds die Drain/Source-Spannung der Speicherzelle ist.
Wie vorher im Hintergrund der Erfindung erwähnt, ist die minimale Versorgungsspannung VDD_MIN des Stands der Technik gleich 2,9 V, und die Speichervorrichtung 100 des Stands der Technik kann nicht in Anwendungen verwendet werden, die eine VDD-Versorgungsspannung verwenden, die niedriger als 2,9 V ist. Jedoch ist in der vorliegenden Erfindung die minimale Versorgungsspannung Vps_min um VDIODE_MAX kleiner als VDD_MIN des Stands der Technik (siehe Gleichung (1) oben im Hintergrund der Erfindung), und nähert sich der Minimalspannung VBL_MIN. VDIODE_MAX kann zum Beispiel annähernd gleich ein Volt sein. Dies bedeutet, daß die vorliegende Erfindung in Anwendungen verwendet werden kann, die eine VDD-Versorgungsspannung verwenden, die niedriger als 2,9 V ist, hinab bis 1,9 V, eine Verbesserung von über 34%.
Folglich kann die vorliegende Erfindung ein Signal (z.B. Strom) aus der Speicherzelle in eine Zeitverzögerung (z.B. eine Digitalsignalverzögerung) transformieren und die Zeitverzögerung mit einer Zeitverzögerung einer Bezugszelle (z.B. die An stiegs- oder Abfallzeiten der Signale) vergleichen. Der Draintreiber arbeitet auf einer niedrigen (nahe der Minimal-) Spannung, um das Analogsignal Vddr zu erzeugen. Das Signal Vddr ist vorzugsweise linear vom Speicherzellenstrom abhängig. Der Speicherzellenstrom wird vorzugsweise am lokalen Kondensator integriert.
Die vorliegende Erfindung kann als ein Mehrfachpegel-Abtastsystem für eine Vielfalt von Bezugseinheiten verwendet werden. Zusätzlich kann die Erfindung auch für eine einzige Bezugseinheit verwendet werden.
Es wird angemerkt, daß im Stand der Technik Signale aus den Speicherzellen in einer eineindeutigen Entsprechung an den Leseverstärker gekoppelt sind. Es gibt dieselbe Anzahl Signale wie es Leseverstärker gibt. Jedoch sind die Bezugsspeicherzellen parallel an alle Leseverstärker gekoppelt. Dies führt zu einer merklichen Fehlanpassung zwischen zwei Leseverstärker-Eingangssignalen, da eines von ihnen (aus dem Feld) mit einen einzigen Leseverstärker verbunden ist, wohingegen das andere (aus dem Bezug) mit allen Leseverstärkern verbunden ist. Die Fehlanpassung kann zu Fehlern beim Lesen von Daten führen. Im Gegensatz dazu sind in der vorliegenden Erfindung alle Analogsignale aus den Feldzellen und den Bezugszellen angepaßt, wie im vorhergehenden beschrieben.
Es wird nun auf 9 bezug genommen, die Wellenformen der Draintreibersignale gemäß einer weiteren Ausführungsform der vorliegenden Erfindung darstellt, die sich von der der 5 unterscheidet. In dieser Ausführungsform ist der Knoten Vps bis zu einer Zeit Tps mit der Systemspannungsversorgung Vdd verbunden, wenn die Verlustleistung zum Laden parasitären Kapazitäten des Leseweges maximal ist. Zur Zeit Tps ist der Strom durch den Knoten Vps bedeutend niedriger (z.B. praktisch gleich IMC), und der Knoten Vps wird auf eine höhere Spannungsversorgung als Vdd umgeschaltet. Diese Ausführungsform kann nützlich sein, um den möglichen Bereich der Erhöhung von Vddr zu erhöhen.
Es wird nun auf 10 bezug genommen, die ein Speicherabtastsystem gemäß einer weiteren Ausführungsform der vorliegenden Erfindung darstellt, und auf 11, die den Draintrei ber für die Ausführungsform der 10 darstellt. In dieser Ausführungsform können die Knoten SBL<k:0> mit den Komparatoreingängen anstelle der ddr<k:0>-Signale verbunden sein, wie in 10 gezeigt. Die Draintreiberschaltung ist eine vereinfachte Version der Draintreiberschaltung der 4. 12 stellt die Wellenformen der Draintreibersignale gemäß dieser Ausführungsform der Erfindung dar. Die Entwicklung des Signals SBL<k:0> kann so sein, wie in der US 6 128 226 von Eitan und Dadashev, die auf den gleichen Anmelder wie die vorliegende Anmeldung übertragen wurde, beschrieben.
Es wird vom Fachmann erkannt werden, daß die vorliegende Erfindung nicht durch die vorangegangene spezifische Darstellung und Beschreibung eingeschränkt ist. Der Umfang der vorliegenden Erfindung umfaßt vielmehr sowohl Kombinationen und Subkombinationen der vorangehend beschriebenen Merkmale als auch Modifikationen und Variationen derselben, die sich dem Fachmann beim Lesen der vorangegangenen Beschreibung erschließen und die keinen Stand der Technik darstellen.

Claims

Verfahren zum Abtasten eines Signals, das von einer Feldzelle in einem Speicherfeld empfangen wird, wobei das Verfahren die Schritte aufweist: Erzeugen einer Analogspannung Vddr, die proportional zu einem Strom einer ausgewählten Feldzelle des Speicherfelds ist; und Vergleichen der Analogspannung Vddr mit einer Bezugsanalogspannung Vcomp, um ein Ausgangsdigitalsignal zu erzeugen.
Verfahren nach Anspruch 1, das ferner das Bereitstellen einer Bezugseinheit mit einer Bezugszelle aufweist, die eine ähnliche Struktur und einen ähnlichen Stromweg dort hindurch wie die Feldzelle aufweist, und Bereitstellen eines Draintreibers zum Treiben von Drainbitleitungen des Speicherfelds und Bezugsdrainbitleitungen der Bezugseinheit, wobei der Draintreiber die Analogspannung Vddr erzeugt.
Verfahren nach einem der vorhergehenden Ansprüche, wobei dann, wenn die Analogspannung Vddr größer als die Bezugsanalogspannung Vcomp ist, ein Ausgangsdigitalsignal mit niedrigem Pegel ausgegeben wird, und dann, wenn die Analogspannung Vddr nicht größer als die Bezugsanalogspannung Vcomp ist, ein Ausgangsdigitalsignal mit hohem Pegel ausgegeben wird.
Verfahren nach einem der vorhergehenden Ansprüche, das ferner aufweist: Entladen des Speicherfelds und der Bezugseinheit; Laden des Speicherfelds und der Bezugseinheit, um ein Feldzellensignal bzw. ein Bezugssignal, und ein Timingsignal zu erzeugen; Erzeugen eines Lesesignals, wenn das Timingsignal einen vordefinierten Spannungspegel erreicht; und Erzeugen eines Abtastsignals aus der Differenz der Zellen- und Bezugssignale, sobald das Lesesignal erzeugt ist.
Verfahren zum Abtasten einer Speicherzelle, wobei das Verfahren die Schritte aufweist: Transformieren eines Signals aus einer Speicherzelle in eine Zeitverzögerung; und Abtasten der Speicherzelle durch Vergleichen der Zeitverzögerung mit einer Zeitverzögerung einer Bezugszelle.
Verfahren nach Anspruch 5, wobei die Zeitverzögerung eine Digitalsignalverzögerung aufweist.
Verfahren nach Anspruch 5 oder 6, wobei das Vergleichen der Zeitverzögerung mit der Zeitverzögerung der Bezugszelle das Vergleichen mindestens einer der Anstiegs- und Abfallzeiten der Zeitverzögerungen aufweist.
Verfahren nach einem der Ansprüche 5 bis 7, wobei das Transformieren des Signals aus der Speicherzelle in die Zeitverzögerung das Erzeugen einer Analogspannung Vddr aufweist, die zu einem Strom der Speicherzelle proportional ist.
Verfahren nach Anspruch 8, wobei das Vergleichen der Zeitverzögerung mit der Zeitverzögerung der Bezugszelle das Vergleichen der Analogspannung Vddr mit einer Bezugsanalogspannung Vcomp aufweist, um ein Ausgangsdigitalsignal zu erzeugen.
Vorrichtung zum Abtasten eines Signals, das von einer Feldzelle in einem Speicherfeld empfangen wird, wobei die Vorrichtung aufweist: einen Draintreiber, der angepaßt ist, eine Analogspannung Vddr zu erzeugen, die proportional zu einem Strom einer ausgewählten Feldzelle des Speicherfelds ist; und einen Komparator, der angepaßt ist, die Analogspannung Vddr mit einer Bezugsanalogspannung Vcomp zu vergleichen, um ein Ausgangsdigitalsignal zu erzeugen.
Vorrichtung nach Anspruch 10, die ferner eine Bezugseinheit mit einer Bezugszelle aufweist, die eine ähnliche Struktur und einen ähnlichen Stromweg dort hindurch wie die Feldzelle aufweist, wobei der Draintreiber angepaßt ist, Drainbitleitungen des Speicherfelds und Bezugsdrainbitleitungen der Bezugseinheit zu treiben.
Vorrichtung nach Anspruch 10 oder 11, wobei der Komparator die Analogspannung Vddr mit einer Bezugsanalogspannung Vcomp vergleicht und das Ausgangsdigitalsignal in der folgenden Weise erzeugt: wenn die Analogspannung Vddr größer als die Bezugsanalogspannung Vcomp ist, dann wird ein Ausgangsdigitalsignal mit niedrigem Pegel ausgegeben, und wenn die Analogspannung Vddr nicht größer als die Bezugsanalogspannung Vcomp ist, dann wird ein Ausgangsdigitalsignal mit hohem Pegel ausgegeben.
Vorrichtung nach einem der Ansprüche 10 bis 12, die ferner eine Dateneinheit aufweist, die das Ausgangsdigitalsignal empfängt.
Vorrichtung zum Abtasten einer Speicherzelle, die aufweist: einen Treiber, der angepaßt ist, ein Signal aus einer Speicherzelle in eine Zeitverzögerung zu transformieren; und einen Komparator, der angepaßt ist, die Zeitverzögerung mit einer Zeitverzögerung einer Bezugszelle zu vergleichen.
Vorrichtung nach Anspruch 14, wobei die Zeitverzögerung eine Digitalsignalverzögerung aufweist.
Vorrichtung nach Anspruch 14 oder 15, wobei der Komparator mindestens eine der Anstiegs- und Abfallzeiten der Zeitverzögerungen vergleicht.
Vorrichtung nach einem der Ansprüche 14 bis 16, wobei der Komparator die Analogspannung Vddr mit einer Bezugsanalogspannung Vcomp vergleicht und das Ausgangsdigitalsignal in der folgenden Weise erzeugt: wenn die Analogspannung Vddr größer als die Bezugsanalogspannung Vcomp ist, dann wird ein Ausgangsdigitalsignal mit niedrigem Pegel ausgegeben, und wenn die Analogspannung Vddr nicht größer als die Bezugsanalogspannung Vcomp ist, dann wird ein Ausgangsdigitalsignal mit hohem Pegel ausgegeben.