DE102004009611A1

DE102004009611A1 - Zeitkontinuierlicher Sigma-Delta-Analog-Digital-Wandler

Info

Publication number: DE102004009611A1
Application number: DE102004009611A
Authority: DE
Inventors: Dieter Draxelmayr
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2004-02-27
Filing date: 2004-02-27
Publication date: 2005-09-22
Anticipated expiration: 2024-02-28
Also published as: US7142143B2; CN100517977C; DE102004009611B4; US20050206543A1; CN1661923A

Abstract

Zeitkontinuierlicher Sigma-Delta-Analog-Ditital-Wandler zur Umwandlung eines analogen Eingangssignals in eine digitales Ausgangssignal (D) mit mindestens einem analogen Filter (3), welches das an einen Signaleingang (2) des analogen Filters (3) anliegende analoge Eingangssignal filtert, einem durch ein Taktsignal (CLK) getakteten Quantisierer (12), der das durch das analoge Filter (3) abgegebene gefilterte analoge Signal zur Erzeugung des digitalen Ausgangssignals (D) quantisiert und mit mindestens einem Referenzkondensator (28), der durch eine Stromquelle (31) zur Verschiebung einer konstanten Ladung (Q) zu/von dem analogen Filter (3) auf eine Referenzspannung (V¶Ref¶) kontinuierlich ladbar ist, so dass an dem analogen Filter (3) keine Spannungssprünge auftreten.

Description

Die Erfindung betrifft einen zeitkontinuierlichen Sigma-Delta-Analog-Digital-Wandler zur Umwandlung eines analogen Eingangssignals in ein digitales Ausgangssignal.

1 zeigt einen zeitkontinuierlichen Sigma-Delta-Analog-Digital-Wandler nach dem Stand der Technik. Der herkömmliche Sigma-Delta-Analog-Digital-Wandler wandelt ein analoges Eingangssignal zunächst in einem Sigma-Delta-Pulsdichtemodulator in eine hochfrequente serielle Bitfolge mit üblicherweise ein Bit Auflösung um, d.h. in einen hochfrequenten grob quantisierten Abtastwert. Durch anschließende digitale Tiefpassfilterung wird das Modulator-Ausgangssignal in hoch auflösende Parallelworte, die eine wesentlich geringere Abtastrate aufweisen, umgewandelt. Die Energie des Quantisierungsrauschens wird durch die Überabtastung gleichmäßig auf ein breites Frequenzband verteilt.

Ein Sigma-Delta-Analog-Digital-Wandler (ΣΔADC) besteht aus zwei Hauptbestandteilen, nämlich aus einem Delta-Sigma-Modulator und einem digitalen Filter. Zunächst wird eine Analog-Digital-Umsetzung mit niedriger Auflösung, beispielsweise mit einem Bit Auflösung ausgeführt und anschließend wird das Quantisierungsrauschen mit digitaler Filterung stark reduziert.

Der Sigma-Delta-Modulator nach dem Stand der Technik, wie er in 1 dargestellt ist, weist eine Rückkopplungsschleife auf, die einen Subtrahierer, einen Integrator, einen groben Quantisierer bzw. Komparator und einen Digital-Analog-Umsetzer im Rückkopplungszweig umfasst. Der Quantisierer besteht aus einem Analog-Digital-Umsetzer (ADC) mit niedriger Auflösung aber hoher Abtastrate, der ein digitales Ausgangssignal liefert. Der im Rückkopplungszweig vorgesehene Digital-Analog-Umsetzer (DAC) erzeugt aus der digitalen Ausgangssignalfolge ein quantisiertes Analogsignal bzw. Approximati onssignal, das an dem Subtrahierer von dem Analogeingangssignal subtrahiert wird. Bei einer einfachen schaltungstechnischen Realisierung erfolgt die Digitalisierung bzw. Quantisierung lediglich mit ein Bit Auflösung, wobei der Quantisierer durch einen einfachen Schwellenwertdetektor bzw. Analogkomparator realisiert wird. In der Rückkopplungsschleife wird das Approximationssignal mit dem analogen Eingangssignal verglichen und die Differenz wird integriert dem Quantisierer zugeführt. Durch die Regelschleife wird der arithmetische Mittelwert der Approximationsspannung dem Mittelwert der Eingangsspannung nachgeführt.

2 zeigt einen schaltungstechnisch einfach aufgebauten Sigma-Delta-Modulator nach dem Stand der Technik. Der Integrator ist dabei durch einen Operationsverstärker realisiert, dessen Ausgang über einen Kondensator an den invertierenden Signaleingang des Operationsverstärkers rückgekoppelt ist. Der Ausgang des Integrationsverstärkers gibt das integrierte Signal an den Eingang eines Schwellenwertkomparators ab, der ein digitales Ausgangssignal mit ein Bit Auflösung liefert. Das digitale Ausgangssignal wird über einen Inverter und über einen Widerstand R an einen Summationsknoten rückgekoppelt, der mit dem invertierenden Eingang des Operationsverstärkers verbunden ist.

Die Hauptschwierigkeit bei der Realisierung von Sigma-Delta-Analog-Digital-Wandlern besteht in der Generierung des an den Integrator rückgekoppelten analogen Rückkoppelsignals. Das von dem Digital-Analog-Umsetzer DAC abgegebene analoge Rückkoppelsignal sollte das digitale Ausgangssignal möglichst genau abbilden. Bei einem herkömmlichen Sigma-Delta-Modulator nach dem Stand der Technik, wie er in den 1 und 2 dargestellt ist, wird ein logisch hohes Datenbit des digitalen Ausgangssignals (HIGH) als eine erste Referenzspannung (z.B. V_Ref1 = 1 Volt) an den invertierenden Signaleingang des Operationsverstärkers angelegt und ein logisch niedriges Signal (low) des digitalen Ausgangssignals wird als eine zweite Referenzspannung (z. B. V_Ref2 = 0 Volt) an den invertierenden Signaleingang des Operationsverstärkers rückgekoppelt.

3 zeigt zwei an den Signaleingang des Integrators I rückgekoppelte Approximationssignale, die unterschiedlichen Bitfolgen des Ausgangssignals entsprechen. Die erste Datenbitfolge „0 1 0 1" und die zweite Datenbitfolge „0 1 1 0" werden bei den in 3 dargestellten Rückkoppelsignalen als NRZ (Non Return to Zero)-Datensignale an den Integrator I rückgekoppelt. Wie man aus dem Vergleich der 3a und 3b erkennen kann, ist das Spannungsintegral der beiden Rückkopplungssignale, das der dem Integrator I zugeführten bzw. von dem Integrator I abgezogenen Ladung Q entspricht, für die beiden unterschiedlichen Datenbitfolgen unterschiedlich, obwohl sie idealerweise gleich zu sein haben, um eine vollständige Linearität des Analog-Digital-Wandlers ADC zu gewährleisten. Zur Steigerung der Linearität wird daher das Approximationssignal, wie in den 4a, 4b dargestellt als RZ (Return to Zero) Signal rückgekoppelt. Wie man aus den 4a, 4b erkennen kann, ist das Spannungsintegral, welches der zu/von dem Integrator I verschobenen Ladung Q entspricht, für beide Datenbitfolgen gleich, so dass die Linearität des Analog-Digital-Wandlers im Vergleich zu den in den 3a, 3b dargestellten zurückgekoppelten Approximationssignalen stark verbessert ist.

Der Nachteil bei den in den 4a, 4b dargestellten Approximationssignalen besteht jedoch darin, dass sie besonders empfindlich gegenüber einem zeitlichen Schwanken (Clock Jitter) des Taktsignals (CLK) sind. Dies liegt daran, dass die Signalpulslänge bei den RZ-Approximationssignalen gemäß 4 im Vergleich zu den NRZ-Approximationssignalen, wie sie in den 3a, 3b dargestellt sind, verringert ist, so dass sich ein zeitliches Schwanken der Signalflanken stärker auf die verschobene Ladung Q bzw. das Spannungsintegral auswirkt.

Zur Verringerung der Sensitivität von zeitkontinuierlichen Sigma-Delta-Analog-Digital-Umsetzern gegenüber Taktschwankungen (Clock Jitter) werden daher verstärkt geschaltete Kondensatoren in dem Rückkoppelzweig des Sigma-Delta-Modulators eingesetzt, wie in 5 dargestellt ist. Ein Schalter S wird durch das Taktsignal CLK angesteuert und schaltet einen Referenzkondensator C_Ref abwechselnd an eine Referenzspannung (Ground) und an den invertierenden Signaleingang des Operationsverstärkers. Der Komparatorausgang ist über eine Steuerlogik an einen Inverter INV und einen Referenzwiderstand R_Ref an den Referenzkondensator C_Ref angeschlossen. Der Referenzkondensator C_REF wird mit dem entsprechendem digitalem Ausgangssignal in einer ersten Taktphase vorgeladen und transferiert in einer zweiten Taktphase, wenn der Schalter S den Referenzkondensator C_REF an den invertierenden Eingang des Operationsverstärkers schaltet, ein Ladungspaket Q = C · ΔU zum Integrator. In der zweiten Taktphase werden Ladungspakete mit konstanter Ladung Q verschoben, wobei die Richtung der Ladungsverschiebung davon abhängt, ob der Inverter eine fallende oder steigende Signalflanke von der Steuerlogik erhält. Das Umladen des Kondensators C_REF erfolgt mit einer exponentiell abfallenden Signalflanke, deren Zeitkonstante τ = R_Ref × C_Ref beträgt. Aufgrund der abfallenden Signalimpulsform verändert sich die pro Taktzyklus T verschobene Ladung Q bei auftretendem Taktjitter nur geringfügig, so dass die Linearität des zeitkontinuierlichen Sigma-Delta-Analog-Digital-Wandlers gemäß 5 bei auftretendem Taktjitter im Vergleich zu den in 1 und 2 dargestellten Analog-Digital-Wandlern weniger empfindlich gegenüber Taktschwankungen ist.

6 zeigt einen weiteren Sigma-Delta-Modulator nach dem Stand der Technik, der einen geschalteten Kondensator im Rückkoppelzweig (Switched Capacitor) einsetzt. Zwei Schalter S1, S2 werden durch eine Schaltersteuerlogik in Abhängigkeit von dem digitalen Ausgangssignal eines Komparators angesteuert.

In einem ersten logischen Zustand (D=1) des digitalen Ausgangssignals D werden die beiden Schalter S1, S2 gleichphasig geschaltet, d.h. die beiden Schalter S1, S2 schalten den Referenzkondensator C_Ref zum gleichen Zeitpunkt an Masse (GND) und in der nächsten Taktphase einerseits an den invertierenden Signaleingang des Operationsverstärkers und an eine Referenzspannungsquelle, die eine Referenzspannung V_Ref liefert. In der ersten Taktphase, wenn sich beide Schalter S1, S2 in der linken Schaltstellung befinden, wird der Referenzkondensator C_REF entladen. In der zweiten Taktphase wird eine Ladung Q = C_Ref × Δu = C_Ref × (V_Ref – V_GND) zu dem Integrator I verschoben.

Gibt der Komparator ein Ausgangsdatenbit D mit einem niedrigen logischen Wert ab (D = 0), werden die beiden Schalter S1, S2 antiparallel bzw. gegenphasig betrieben, wobei in einer ersten Taktphase der Schalter S1 den Referenzkondensator C_REF mit Masse (GND) verbindet und der Schalter S2 den Referenzkondensator C_REF an die Spannungsquelle schaltet, so dass der Referenzkondensator C_REF aufgeladen wird. Anschließend verbindet in einer zweiten Taktphase der Schalter S1 den Referenzkondensator C_REF mit dem Integrator I und der Schalter S2 schaltet den Referenzkondensator C_REF an Masse (GND), so dass sich der aufgeladene Kondensator C_REF über den Schalter S2 entlädt und eine Ladung Q = C × Δu von dem Eingang des Integrators I abzieht. Ist das logische Ausgangsdatenbit D des Komparators logisch hoch (D = 1), wird bei einem gleichphasigen Schalten der Schalter S1, S2 in einen Taktzyklus T ein Ladungspaket Q an den Integrator I abgegeben. Ist umgekehrt das Datenbit D logisch niedrig (D = 0) wird ein Ladungspaket Q aufgrund des gegenphasigen Betriebs der Schalter S1, S2 von dem Integrator I in einem Taktzyklus T abgezogen.

Die in den 5, 6 dargestellten Sigma-Delta-Modulatoren nach dem Stand der Technik vermindern zwar die Taktschwankungsempfindlichkeit erheblich, jedoch weisen sie den erheblichen Nachteil auf, dass es an dem Signaleingang des In tegrators I zu erheblichen Spannungssprüngen Δu kommt. Daher benötigen die in den 5, 6 dargestellten Sigma-Delta-Modulatoren nach dem Stand der Technik Operationsverstärker, die besonders schnell arbeiten. Derartige Operationsverstärker benötigen allerdings einen sehr hohen Versorgungsstrom.

Es ist daher die Aufgabe der vorliegenden Erfindung, einen zeitkontinuierlichen Sigma-Delta-Analog-Digital-Wandler zur Umwandlung eines analogen Eingangssignals in ein digitales Ausgangssignal zu schaffen, der unempfindlich gegenüber einem zeitlichen Schwanken des Taktsignals Clk ist und der gleichzeitig nur einen geringen Versorgungsstrom benötigt.

Diese Aufgabe wird erfindungsgemäß durch einen zeitkontinuierlichen Sigma-Delta-Analog-Digital-Wandler mit den im Patentanspruch 1 angegebenen Merkmalen gelöst.

Die Erfindung schafft einen zeitkontinuierlichen Sigma-Delta-Analog-Digital-Wandler zur Umwandlung eines analogen Eingangsignals in ein digitales Ausgangssignal mit mindestens einem analogen Filter, das das an einem Signaleingang des analogen Filters anliegende analoge Eingangssignal filtert,
einem durch ein Taktsignal (CLK) getakteten Quantisierer, der das durch das Filter abgegebene gefilterte analoge Signal zur Erzeugung des digitalen Ausgangssignals (D) quantisiert und mit
mindestens einem Referenzkondensator (C_REF), der durch eine Stromquelle zur Verschiebung einer konstanten Ladung (Q) zu/von dem Signaleingang des analogen Filters auf eine Referenzspannung (V_Ref) kontinuierlich aufladbar ist, so dass an dem Signaleingang des analogen Filters keine Spannungssprünge auftreten.

Bei einer Eingangsstufe des analogen Filters handelt es sich vorzugsweise um einen Integrator.

Bei bevorzugten Ausführungsformen des zeitkontinuierlichen Sigma-Delta-Analog-Digital-Wandlers gemäß der Erfindung erfolgt die Verschiebung der konstanten Ladung (Q) zu/von dem Signaleingang des analogen Filters in Abhängigkeit von dem digitalen Ausgangssignal (D) des Quantisierers.

Dabei wird vorzugsweise in einem ersten logischen Zustand des digitalen Ausgangssignals (D = 1) die konstante Ladung (Q) zu dem Signaleingang des analogen Filters verschoben und in einem zweiten logischen Zustand des digitalen Ausgangssignals (D = 0) die konstante Ladung (Q) von dem Signaleingang des analogen Filters abgezogen.

Bei einer bevorzugten Ausführungsform enthält die erfindungsgemäße zeitkontinuierliche Sigma-Delta-Analog-Digital-Wandler eine zweite Stromquelle, durch die der Referenzkondensator (C_REF) zum Entzug einer konstanten Ladung (Q) von dem Signaleingang des analogen Filters kontinuierlich auf eine zweite Referenzspannung ladbar ist.

Bei einer besonders bevorzugten Ausführungsform des erfindungsgemäßen zeitkontinuierlichen Sigma-Delta-Analog-Digital-Wandlers weist der Quantisierer mehrere Quantisierungsstufen auf.

Die Rückführung des Quantisierungssignals erfolgt dabei vorzugsweise über mehrere parallel verschaltete Kondensatorzweige.

Der Referenzkondensator (C_REF) ist vorzugsweise über einen ersten steuerbaren Schalter an den Signaleingang des analogen Filters schaltbar.

Der Referenzkondensator (C_REF) ist vorzugsweise über einen zweiten steuerbaren Schalter an die Stromquelle zum kontinuierlichen Aufladen auf eine Referenzspannung schaltbar.

Bei einer bevorzugten Ausführungsform eines zeitkontinuierlichen Sigma-Delta-Analog-Digital-Wandlers ist eine Schaltersteuerlogik vorgesehen, die die steuerbaren Schalter in Abhängigkeit von dem digitalen Ausgangssignal (D) ansteuert.

Die Stromquellen werden vorzugsweise durch Transistoren gebildet, an deren Steuerelektroden jeweils ein Biasstrom anliegt.

Bei einer besonders bevorzugten Ausführungsform des erfindungsgemäßen zeitkontinuierlichen Sigma-Delta-Analog-Digital-Wandlers ist der Sigma-Delta-Analog-Digital-Wandler voll differentiell aufgebaut.

Die steuerbaren Schalter werden bei einer bevorzugten Ausführungsform vorzugsweise durch Transistoren gebildet.

Im weiteren werden bevorzugte Ausführungsformen des erfindungsgemäßen zeitkontinuierlichen Sigma-Delta-Analog-Digital-Wandlers unter Bezugnahme auf die beigefügten Figuren zur Erläuterung erfindungswesentlicher Merkmale beschrieben.
Es zeigen
1 einen ersten Sigma-Delta-Modulator nach dem Stand der Technik;
2 einen weiteren Sigma-Delta-Modulator nach dem Stand der Technik;
3 NRZ-Approximationssignale für den Rückkoppelzweig eines Sigma-Delta-Analog-Modulators;
4 RZ-Approximationssignale für den Rückkoppelzweig eines Sigma-Delta-Modulators;
5 einen Sigma-Delta-Modulator nach dem Stand der Technik mit einem geschalteten Kondensator im Rückkoppelzweig;
6 einen weiteren Sigma-Delta-Modulator nach dem Stand der Technik mit einem geschalteten Kondensator im Rückkoppelzweig;
7 eine erste Ausführungsform des erfindungsgemäßen Sigma-Delta-Modulators;
8 Signaldiagramme zur Erläuterung der Funktionsweise des in 7 dargestellten Sigma-Delta-Modulators gemäß der Erfindung;
9 eine bevorzugte Ausführungsform des erfindungsgemäßen Sigma-Delta-Modulators;
10 Signaldiagramme zur Erläuterung der Funktionsweise der in 9 dargestellten bevorzugten Ausführungsform des erfindungsgemäßen Sigma-Delta-Modulators.
7 zeigt eine erste Ausführungsform des erfindungsgemäßen Sigma-Delta-Modulators 1. Der Sigma-Delta-Modulator 1 weist einen Signaleingang 2 zum Anlegen eines analogen Eingangssignals E auf. Das analoge Signal E wird einem analogen Filter 3 zugeführt, das bei der in 7 dargestellten Ausführungsform aus einem Integratorschaltkreis besteht. Der Integrator 3 enthält einen Widerstand 4, der über eine Leitung 5 mit einem invertierenden Signaleingang 6 eines Operationsverstärkers 7 verbunden ist. Ein nicht invertierender Signaleingang 8 des Operationsverstärkers 7 ist an Masse GND angeschlossen. Der Operationsverstärker 7 weist einen Signalausgang 9 auf, der über eine Leitung 10 mit einem Eingang 11 eines Quantisierers 12 verbunden ist. An einem Knoten 13 wird das Ausgangssignal des Operationsverstärkers 7 über einen Kondensator 14 an einen Knoten 15 rückgekoppelt, der an den invertierenden Signaleingang 6 des Operationsverstärkers 7 angeschlossen ist.
Der Quantisierer 12 weist einen Taktsignaleingang 16 auf zum Anlegen eines Taktsignals CLK. Der Quantisierer 12 quantisiert das durch das analoge Filter 3 abgegebene gefilterte Analogsignal zur Erzeugung eines digitalen Ausgangssignals (D), welches von einem digitalen Ausgang 17 des Quantisierers 12 über eine interne Leitung 18 an einen Digitalausgang 19 des Sigma-Delta-Modulators 1 abgegeben wird. An einem Knoten 20 wird das digitale Ausgangssignal (D) abgezweigt und über eine Rückkoppelleitung 21 einer Schaltersteuerlogik 22 zugeführt. Bei dem Quantisierer 12 handelt es sich bei einer Ausführungsform um einen Komparator, der ein digitales Ausgangssignal (D) mit einem Bit Auflösung liefert. Bei alternativen Ausführungsformen weist der Quantisierer 12 mehrere Quantisierungsstufen auf und liefert ein mehrere Bit umfassendes digitales Ausgangssignal (D). Die Rückkopplung des digitalen Ausgangssignals (D) erfolgt dann über parallel verschaltete Kondensatorzweige.
Die Schaltersteuerlogik 22 weist einen Taktsignaleingang 23 zum Anlegen des Taktsignals CLK auf. Die Schaltersteuerlogik 22 steuert über eine erste Steuerleitung 24 einen ersten steuerbaren Schalter 25 und über eine zweite Steuerleitung 26 einen zweiten steuerbaren Schalter 27 an. Die beiden Schalter 25, 27 sind mit einem Referenzkondensator 28 verbunden. Der Referenzkondensator 28 ist über den ersten steuerbaren Schalter 25 über eine Leitung 29 an einen Knoten 30 schaltbar, wobei der Knoten 30 an den invertierenden Signaleingang 6 des Operationsverstärkers 7 angeschlossen ist.
Der erste steuerbare Schalter 25 schaltet in Abhängigkeit des über die Leitung 24 empfangenen Steuersignals (C_RTL-S25) den Referenzkondensator 28 in einer ersten Schalterstellung (a₁) an Masse und in einer zweiten Schalterstellung (b₁) an den Knoten 30. Befindet sich der erste steuerbare Schalter 25 in der ersten Schalterstellung (a₁), wird der Referenzkondensator 28 in einer Vorbereitungsphase VP vorgeladen.
Der zweite steuerbare Schalter 27 schaltet in Abhängigkeit des über die Steuerleitung 26 empfangenen zweiten Steuersignals (C_RTL-S27) den Referenzkondensator 28 in einer ersten Schalterstellung (a₂) an eine erste reale Stromquelle 31 und in einer zweiten Schalterstellung (b₂) an eine zweite reale Stromquelle 32.
Bei einer weiteren (nicht dargestellten) Ausführungsform enthält der Sigma-Delta-Modulator 1 nur eine erste Stromquelle 31 und der zweite Schalter 27 schaltet in der zweiten Schalterstellung (b₂) den Referenzkondensator 28 an Masse (GND).
Bei einer weiteren (nicht dargestellten) Ausführungsform ist parallel zu der mindestens einen Stromquelle 31, 32, die zum Vorladen des Referenzkondensators 28 in einer Vorbereitungsphase VP vorgesehen ist, ein zusätzlicher steuerbarer Schalter verschaltet. Durch Schließen von diesem Schalter ist es möglich in der Vorbereitungsphase VP den Kondensator 28 schlagartig auf die an der entsprechenden Stromquelle 31, 32 angeschlossenen Referenzspannung (+V_REF, –V_REF) vorzuladen. Hierdurch kann die für die Vorbereitungsphase VP benötigte Vorladezeit erheblich reduziert werden und die Integrationsphase IP entsprechend ausgedehnt werden.
Der Referenzkondensator 28 ist durch die erste Stromquelle 31 zur Verschiebung einer konstanten Ladung (Q) zu dem Knoten 30 des analogen Filters 3 auf eine Referenzspannung (+V_Ref) kontinuierlich aufladbar. Dabei erfolgt die Verschiebung der konstanten Ladung (Q) zu bzw. von dem Knoten 30 des analogen Filters 3 gesteuert durch die Schaltersteuerlogik 22 in Abhängigkeit von dem digitalen Ausgangssignal (D) des Quantisierers 12.
In einem ersten logischen Zustand des digitalen Ausgangssignals (D = 1) wird die konstante Ladung (Q) bzw. das Ladungspaket zu dem Signaleingang des analogen Filters 3 verschoben. In einem zweiten logischen Zustand des digitalen Ausgangssignals (D = 0) wird die konstante Ladung (Q) von dem Signaleingang des analogen Filters 3 abgezogen. Bei der in 7 dargestellten Ausführungsform des Sigma-Delta-Modulators 1 ist die zweite Stromquelle 32 vorgesehen, durch die der Referenzkondensator 28 zum Entzug der konstanten Ladung (Q) von dem Signaleingang des analogen Filters 3 kontinuierlich auf eine zweite Referenzspannung (–V_Ref) ladbar ist.
8 verdeutlicht die Funktionsweise des in 7 dargestellten Sigma-Delta-Modulators 1 gemäß der Erfindung für eine Ausgangsbitfolge D = „0 1 1 0".
8a zeigt das Steuersignal CRTL-S1 für den ersten steuerbaren Schalter 25, welches durch die durch ein Taktsignal CLK getaktete Schaltersteuerlogik 22 in Abhängigkeit von dem digitalen Ausgangssignal (D) generiert wird.
8b zeigt das zweite Steuersignal CRTL-S2 für den zweiten steuerbaren Schalter 27, das ebenfalls durch die Schaltersteuerlogik 22 in Abhängigkeit von einem digitalen Ausgangssignal (D) generiert wird. Ein minimaler Zeitversatz stellt sicher, dass der zweite Schalter 27 nicht vor dem ersten Schalter 25 umschaltet.
Der erfindungsgemäße Sigma-Delta-Analog-Digital-Wandler 1, wie er in 7 dargestellt ist, arbeitet in zwei Phasen. In einer Vorbereitungsphase VP wird der Referenzkondensator 28 vorgeladen und in einer Integrationsphase IP wird anschließend der Referenzkondensator 28 umgeladen, wobei ein Ladungspaket mit einer konstanten Ladung Q in Abhängigkeit von dem logischen Zustand des digitalen Ausgangssignals D hin zu dem Summationsknoten 30 verschoben oder von dem Summationsknoten 30 abgezogen wird.
Der erste steuerbare Schalter 25 wird in Abhängigkeit von dem Taktsignal CLK zwischen seinen beiden Schalterstellungen a₁, b₁ hin und her geschaltet. Dabei befindet sich der erste steuerbare Schalter 25 in der Vorbereitungsphase VP in der Schalterstellung a₁ und in der Integrationsphase IP in der Schalterstellung b₁. In der Vorbereitungsphase VP verbindet somit der steuerbare erste Schalter 25 den Referenzkondensator 28 auf einer Seite mit dem Bezugspotenzial GND.
Der zweite steuerbare Schalter 27 wird in Abhängigkeit von dem. logischen Zustand des digitalen Ausgangssignals D zwischen den Schalterstellungen a₂, b₂ geschaltet.
Dabei wird in einem ersten logischen Zustand des digitalen Ausgangssignals D der Schalter 27 in der Vorbereitungsphase VP in die Schalterstellung a₂ geschaltet und von dort in der Integrationsphase IP in die Schalterstellung b₂ umgeschaltet. Weist das digitale Ausgangssignal D einen zweiten logischen Zustand auf, wird der Schalter 27 umgekehrt in der Vorbereitungsphase VP in die Schalterstellung b₂ geschaltet und von dort in der Integrationsphase IP in die Schalterstellung a₂ verbracht. Der erste logische Zustand des Ausgangsbits führt somit zu einer negativen Signalflanke und der zweite logische Zustand zu einer positiven Signalflanke am Referenzkondensator 28. Infolgedessen wird in dem ersten logischen Zustand eine konstante Ladung Q von dem Summationsknoten 30 über den geschlossenen Schalter 25 abgezogen und in einem zweiten logischen Zustand das digitale Ausgangssignal eine konstante Ladung zu dem Summationsknoten 30 über den geschlossenen Schalter 25 hin verschoben.
Die folgende Tabelle zeigt die Schalterstellungen der Schalter 25, 27 in der Vorbereitungsphase VP und Integrationsphase IP des Sigma-Delta-Analog-Digital-Wandlers 1 gemäß 7.
An dem invertierenden Signaleingang 6 treten aufgrund der kontinuierlichen Ladevorgänge an dem Referenzkondensator 28, die durch die realen Stromquellen 31, 32 bewirkt werden, keine Spannungssprünge ΔU auf. Der Spannungsverlauf an dem Referenzkondensator 28 ist, wie in 8d dargestellt, kontinuierlich. Es kommt somit zu keinen Spannungssprüngen an dem virtuellen Signaleingang 6 des Operationsverstärkers 7. Bei dem erfindungsgemäßen Sigma-Delta-Modulator 1 ist es daher möglich, relativ langsam arbeitende Operationsverstärker 7 einzusetzen, die einen entsprechend geringen Strom- bzw. Leistungsverbrauch aufweisen.
Aufgrund des umladbaren Referenzkondensators 28 im Rückkoppelzweig ist zudem der erfindungsgemäße Sigma-Delta-Modulator 1 unempfindlich gegenüber Schwankungen des Taktsignals Clk, da die zu dem Summationspunkt 30 verschobene, bzw. von dem Summationspunkt 30 abgezogene Ladung (Q) aufgrund der exponentiell abfallenden Entladekurve auch bei auftretenden Taktsignalschwankungen bzw. Taktjitter weitestgehend konstant bleibt.
Der erfindungsgemäße Sigma-Delta-Modulator 1, wie er in 7 dargestellt ist, weist somit einen geringen Leistungsverbrauch auf und ist gleichzeitig unempfindlich gegenüber Taktsignaljitter.
8e zeigt die alternierend auftretenden Integrationsphasen (IP) und Vorbereitungsphasen (VP) bei dem erfindungsgemäßen Analog-Digital-Wandler.
9 zeigt eine bevorzugte Ausführungsform des erfindungsgemäßen zeitkontinuierlichen Sigma-Delta-Analog-Digital-Wandlers 1. Bei der in 9 dargestellten Ausführungsform ist der Sigma-Delta-Modulator 1 voll differentiell aufgebaut.
10 zeigt Signaldiagramme zur Erläuterung der Funktionsweise des in 9 dargestellten, voll differentiell aufgebauten Sigma-Delta-Modulators 1 für eine beispielhafte digitale Ausgangsbitfolge (D = „0 1 1 0") am Ausgang des Quantisierers 12. Die ersten steuerbaren Schalter 25a, 25b enthalten jeweils Schalter S1A-1, SlA-2 bzw. S1B-1, S1B-2 die komplementär in Abhängigkeit von dem anliegenden Steuersignal geschaltet werden. Wenn S1A-1 geschlossen ist, ist der Schalter S1A-2 offen und umgekehrt. Wenn der Schalter S1B-1 offen ist, ist der Schalter S1B-2 geschlossen und umgekehrt.
Wie man aus 10e, 10f erkennen kann, transferieren die Referenzkondensatoren 28A, 28B Ladungspakete stets in entgegengesetzter Richtung an einen Eingang des Operationsverstärkers 7. Die Referenzkondensatoren 28A, 28B schieben alternierend Ladungspakete mit einer konstanten Ladung Q von der jeweiligen Stromquelle 31A, 31B über den zugehörigen Schalter 27A, 27B hin zu den Summationsknoten 30A, 30B.
Bei der in 9 gezeigten bevorzugten Ausführungsform bestehen zwei Kombinationen von Schalterstellungen.
In der ersten Schalterstellungskombination sind der Schalter S1A-1 und der Schalter S1B-2 geschlossen, während die Schalter SlA-2 und S1B-1 geöffnet sind.
Bei der zweiten Schalterstellungskombination sind der Schalter S1B-1 und der Schalter SlA-2 geschlossen, während die Schalter S1B-2 und S1A-1 geöffnet sind.
Da die Referenzkondensatoren 28A, 28B alternierend Ladungen Q in Richtung auf den Operationsverstärker 7 verschieben, wird die bisherige Schalterstellungskombination beibehalten, wenn die Ausgangsdatenbitfolge am Ausgang des Quantisierers 12 einen logischen Zustandswechsel, D = "0 1" bzw. D = "1 0" aufweist. Wie man in 10 erkennen kann bleiben die Schalterstellungen bei den Datenübergängen D = "0 1" und D = "1 0" konstant.
Kommt es am Datenausgang des Quantisierers 12 zu keinem Zustandswechsel, wird die bestehende Schalterkombination gewechselt, d.h. die Schalter S1A-1, S1A-2, S1B-1, S1B-2 schalten von ihrem bisherigen Schaltzustand in den jeweils komplementären Schaltzustand. Beispielsweise geschieht dies, wie in 10 erkennbar, wenn das digitale Ausgangssignal D eine Folge von zwei aufeinanderfolgende Ausgangsbits mit einem logisch gleichen Wert 1 (D = "..11..") aufweist.
Der Vorteil der in 9 dargestellten voll differentiell aufgebauten Ausführungsform des erfindungsgemäßen Sigma-Delta-Modulators 1 gegenüber der in 7 dargestellten Single-Ended-Ausführungsform des Sigma-Delta-Modulators 1 besteht darin, dass der voll differentiell aufgebaute Sigma-Delta-Modulator 1 gemäß 9 keine Vorbereitungsphase benötigt, sondern in jeder Taktphase des Taktsignals eine Integration durchführt. Während bei der in 7 dargestellten Ausführungsform in einer Vorbereitungsphase keine Ladungsverschiebung zu dem Summationsknoten 30 erfolgt und somit in dieser Zeit keine Integration durchgeführt werden kann, erfolgt bei der voll differentiellen Ausführungsform des erfindungsgemäßen Sigma-Delta-Modulators 1 zu jedem Zeitpunkt eine Ladungsverschiebung an den Summationsknoten 30A, 30B, d.h. jeder Taktphase des Taktsignals CLK folgt eine In tegration. Man kann daher bei der in 9 dargestellten voll differentiellen Ausführungsform des Sigma-Delta-Modulators 1 mit noch langsamerem differentiell aufgebauten Operationsverstärker 7 arbeiten und somit den Strom- bzw. Leistungsverbrauch weiter senken.
Bei einem voll differentiell aufgebautem Sigma-Delta-Modulator 1 gemäß 9 arbeitet der linke Schaltungsteil und der rechte Schaltungsteil in unterschiedliche Richtungen. Zu Beginn eines jeden Taktzyklus werden die Referenzkondensatoren 28A, 28B in unterschiedliche Richtungen geladen.
Bei beiden in den 7, 9 dargestellten Ausführungsformen des erfindungsgemäßen zeitkontinuierlichen Sigma-Delta-Analog-Digital-Wandlers 1 sind Stromquellen 31, 32 in Reihe zu dem Referenzkondensator 28 geschaltet. Diese Stromquellen 31, 32 werden vorzugsweise durch Transistoren gebildet. Bei den Transistoren kann es sich um Bipolar- oder Feldeffekttransistoren handeln. Die Steuerelektroden der Transistoren erhalten dabei einen Biasstrom I_BIAS. Die aus Transistoren gebildeten Stromquellen 31, 32 begrenzen den Strom automatisch, wenn der Referenzkondensator 28 vollständig auf die Versorgungsreferenzspannung V_REF aufgeladen ist. Bei dem erfindungsgemäßen Sigma-Delta-Modulator 1 wird ein Stromimpuls generiert, dessen integrierte Transferladung Q unabhängig von Taktsignalschwankungen ist. Die gesamt verschobene bzw. transferierte Ladung Q pro Taktzyklus T ergibt sich aus dem Produkt der Kapazität C_REF des Referenzkondensators 28 und der daran anliegenden Spannung ΔU.

1: Sigma-Delta-Modulator
2: analoger Signaleingang
4: Widerstand
5: Leitung
6: invertierender Signaleingang
8: nicht invertierender Signaleingang
9: Operationsverstärker, Signalausgang
10: Leitung
11: Quantisierereingang
13: Knoten
14: Integrierkondensator
15: Taktsignaleingang
17: Quantisiererausgang
18: Leitung
19: digitaler Signalausgang
20: Knoten
21: Leitung
22: Schaltersteuerlogik
23: Taktsignaleingang
24: Steuerleitung
25: Schalter
26: Steuerleitung
27: Schalter
28: Referenzkondensator
29: Leitung
30: Summationsknoten
31: Stromquelle
32: Stromquelle

Claims

Zeitkontinuierlicher Sigma-Delta-Analog-Digital-Wandler zur Umwandlung eines analogen Eingangssignals in ein digitales Ausgangssignal (D) mit: (a) mindestens einem analogen Filter (3), welches das an einen Signaleingang (2) des analogen Filters (3) anliegende analoge Eingangssignal filtert; (b) einem durch ein Taktsignal (CLK) getakteten Quantisierer (12), der das durch das analoge Filter (3) abgegebene gefilterte analoge Signal zur Erzeugung des digitalen Ausgangssignals (D) quantisiert und mit (c) mindestens einem Referenzkondensator (28), der durch eine Stromquelle (31) zur Verschiebung einer konstanten Ladung (Q) zu/von dem analogen Filter (3) auf eine Referenzspannung (V_Ref) kontinuierlich ladbar ist, so dass an dem analogen Filter (3) keine Spannungssprünge auftreten.
Zeitkontinuierlicher Sigma-Delta-Analog-Digital-Wandler nach Anspruch 1, dadurch gekennzeichnet, dass eine Eingangsstufe des analogen Filters (3) ein Integrator ist.
Zeitkontinuierlicher Sigma-Delta-Analog-Digital-Wandler nach Anspruch 1, dadurch gekennzeichnet, dass die Verschiebung der konstanten Ladung (Q) zu/von dem analogen Filter (3) in Abhängigkeit von dem digitalen Ausgangssignal (D) des Quantisierers (12) erfolgt.
Zeitkontinuierlicher Sigma-Delta-Analog-Digital-Wandler nach Anspruch 1, dadurch gekennzeichnet, dass in einem ersten logischen Zustand des digitalen Ausgangssignals (D = 1) die konstante Ladung (Q) zu dem analogen Filter (3) verschoben wird und dass in einem zweiten logischen Zustand des digitalen Ausgangssignals (D = 0) die konstante Ladung (Q) von dem analogen Filter (3) abgezogen wird.
Zeitkontinuierlicher Sigma-Delta-Analog-Digital-Wandler nach Anspruch 1, dadurch gekennzeichnet, dass eine zweite Stromquelle (32) vorgesehen ist, durch die der Referenzkondensator (28) zum Entzug einer konstanten Ladung (Q) von dem analogen Filter (3) kontinuierlich auf eine zweite Referenzspannung ladbar ist.
Zeitkontinuierlicher Sigma-Delta-Analog-Digital-Wandler nach Anspruch 1, dadurch gekennzeichnet, dass der Quantisierer (12) mehrere Quantisierungsstufen aufweist.
Zeitkontinuierlicher Sigma-Delta-Analog-Digital-Wandler nach Anspruch 1, dadurch gekennzeichnet, dass der Referenzkondensator (28) über einen ersten steuerbaren Schalter (25) an das analoge Filter (3) schaltbar ist.
Zeitkontinuierlicher Sigma-Delta-Analog-Digital-Wandler nach Anspruch 1, dadurch gekennzeichnet, dass der Referenzkondensator (28) über einen zweiten steuerbaren Schalter (27) an die Stromquelle (31) zum kontinuierlichen Aufladen auf eine Referenzspannung schaltbar ist.
Zeitkontinuierlicher Sigma-Delta-Analog-Digital-Wandler nach Anspruch 1, dadurch gekennzeichnet, dass eine Schaltersteuerlogik (22) vorgesehen ist, die die steuerbaren Schalter (25, 27) in Abhängigkeit von dem digitalen Ausgangssignal (D) ansteuert.
Zeitkontinuierlicher Sigma-Delta-Analog-Digital-Wandler nach Anspruch 5, dadurch gekennzeichnet, dass die Stromquellen (31, 32) durch Transistoren gebildet sind, an deren Steuerelektroden jeweils ein Biasstrom anliegt.
Zeitkontinuierlicher Sigma-Delta-Analog-Digital-Wandler nach Anspruch 1, dadurch gekennzeichnet, dass der Sigma-Delta-Analog-Digital-Wandler (1) voll differentiell aufgebaut ist.
Zeitkontinuierlicher Sigma-Delta-Analog-Digital-Wandler nach Anspruch 7 oder 8, dadurch gekennzeichnet, dass die steuerbaren Schalter (25, 27) Transistoren sind.
Zeitkontinuierlicher Sigma-Delta-Analog-Digital-Wandler nach Anspruch 5, dadurch gekennzeichnet, dass parallel zu den Stromquellen (31, 32) jeweils ein Schalter vorgesehen ist, durch den der Referenzkondensator (28) in einer Vorbereitungsphase (VP) an eine Referenzspannung schaltbar ist.