DE10161285A1 - Integriertes Halbleiterprodukt mit Metall-Isolator-Metall-Kondensator - Google Patents

Integriertes Halbleiterprodukt mit Metall-Isolator-Metall-Kondensator

Info

Publication number
DE10161285A1
DE10161285A1 DE10161285A DE10161285A DE10161285A1 DE 10161285 A1 DE10161285 A1 DE 10161285A1 DE 10161285 A DE10161285 A DE 10161285A DE 10161285 A DE10161285 A DE 10161285A DE 10161285 A1 DE10161285 A1 DE 10161285A1
Authority
DE
Germany
Prior art keywords
electrode
dielectric
layer
semiconductor product
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE10161285A
Other languages
English (en)
Inventor
Michael Anton Schrenk
Markus Schwerd
Heinrich Koerner
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10161285A priority Critical patent/DE10161285A1/de
Priority to CN028249445A priority patent/CN1605113B/zh
Priority to PCT/EP2002/012213 priority patent/WO2003054933A1/de
Priority to EP02779523A priority patent/EP1454344B1/de
Priority to TW91132488A priority patent/TW575942B/zh
Publication of DE10161285A1 publication Critical patent/DE10161285A1/de
Priority to US10/865,000 priority patent/US6958509B2/en
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Zur Herstellung eines integrierten Halbleiterprodukts mit integriertem Metall-Isolator-Metall-Kondensator wird zunächst auf eine erste Elektrode (2) eine dielektrische Schutzschicht (5) und eine dielektrische Hilfsschicht (16) abgeschieden. Die Schutzschicht und die Hilfsschicht (16) werden dann über der ersten Elektrode geöffnet (17). Anschließend wird eine dielektrische Schicht (6) erzeugt, auf die dann der Metallbahnstapel (7, 8, 9) für die zweite Elektrode aufgebracht wird. Danach erfolgt die Strukturierung des Metall-Isolator-Metall-Kondensators mit bekannten Ätzverfahren. Dadurch werden dielektrische Kondensatorschichten mit frei wählbaren Materialien in beliebiger Dicke ermöglicht. Insbesondere besitzt die vorliegende Erfindung den Vorteil, daß Via-Ätzungen deutlich einfacher als nach dem Stand der Technik durchgeführt werden können, da kein Durchätzen der restlichen, dielektrischen Kondensatorschicht über den Metallbahnen notwendig ist.

Description

  • Die vorliegende Erfindung betrifft ein integriertes Halbleiterprodukt mit Leiterbahnen und einem Metall-Isolator- Metall-Kondensator. Die vorliegende Erfindung betrifft insbesondere ein integriertes Halbleiterprodukt mit Leiterbahnen, die als wesentlichen Bestandteil Kupfer aufweisen.
  • Hochfrequenzschaltungen in BIPOLAR-, BICMOS- und CMOS- Technologie benötigen integrierte Kondensatoren mit hoher Spannungslinearität, genau einstellbaren Kapazitätswerten und vor allem niedrigen parasitären Kapazitäten. Die bisher eingesetzten konventionellen MOS- bzw. MIS-Kondensatoren weisen aufgrund spannungsinduzierter Raumladungszonen eine ungenügende Spannungslinearität auf. Der geringe Abstand zum Substrat bringt außerdem zahlreiche parasitäre Kapazitäten mit sich.
  • Diese Schwierigkeiten lassen sich durch den Einsatz sogenannter Metall-Isolator-Metall-Kondensatoren (MIM- Kondensatoren) umgehen, die üblicherweise zwischen zwei Metallisierungsebenen angeordnet sind und die somit einen deutlich größeren Abstand zum Substrat aufweisen. Dabei sollen diese Metall-Isolator-Metall-Kondensatoren möglichst ohne Veränderung und Beeinflussung der benachbarten Leiterbahnen in die vorhandenen Konzepte für eine Mehrlagenmetallisierung integriert werden.
  • Moderne Mehrlagenmetallisierungen werden bevorzugt mit dem "Damascene"-Verfahren hergestellt. Dabei werden die Strukturen für zukünftige Leiterbahnen oder Vias in das Intermetall-Dielektrikum geätzt. Daran anschließend werden diese Strukturen mit dem Leitbahnmaterial (z. B. Kupfer) gefüllt. Das auf der Oberfläche verbliebene Metall wird dann in einem abschließenden chemisch-mechanischen Polierschritt (CMP) wieder entfernt. Ein Vorteil der "Damascene"-Technik liegt darin, daß man sie auch bei sehr kleinen Strukturgrößen anwenden kann, bei denen das reaktive Ionenätzen (RIE) nicht mehr einsetzbar ist. Weiterhin ist die "Damascene"-Technik auch für alle Metalle geeignet, die wie z. B. Kupfer keine leichtflüchtigen Verbindungen bilden und daher nicht mittels RIE- Verfahren strukturiert werden können.
  • Bisherige Ansätze wie sie etwa aus der europäischen Patentanmeldung EP 1 130 654 A1 und den Artikeln "Single Mask MIM Capacitor with Cu Damascene Metallization for sub-0.18 µm Mixed Mode Signal and System-on-a-Chip Applications", IEEE (2000) S. 111 ff. von Kiu et al. Und "System on a Chip Technology Platform for 0,18 µm Digital, Mixed Signal & eDRAM Applications", Infineon Techn. Corp. and IBM Michroelectronics Div. von R. Mahnkopf et al. bekannt sind, verwenden die in der Mikroelektronik bekannten und gut charakterisierten Materialien Siliziumdioxid bzw. Silizium-Nitrid als Dielektrikum.
  • Jedoch liegen die Dielektrizitätskonstanten k dieser Materialien mit Werten von ca. vier bzw. sieben nicht sonderlich hoch. Weiterhin müssen sie wegen der Anwendung in der Mehrlagenmetallisierung in Plasma-(PECVD-)Verfahren abgeschieden werden. Diese Verfahren zeichnen sich typischerweise durch hohe Abscheideraten, aber auch durch hohe Defektdichten und mindere Schichtqualität aus. Daher lassen sich in Plasmaverfahren praktisch keine Schichten unter 60 nm mit reproduzierbarer Dicke und ausreichender Qualität herstellen.
  • Bei den oben zitierten Integrationskonzepten erfolgt außerdem die Strukturierung der Top-Elektrode mit Hilfe einer Top-Elektroden-Ätzung, die in dem Dielektrikum des Kondensators gestoppt werden muß. Aus diesem Grund erfordern diese Verfahren zwingend eine Dielektrikumsschicht mit einer ausreichenden Dicke von mindestens 60 nm.
  • Fig. 4 zeigt einen Ausschnitt aus einem Querschnitt durch ein integriertes Halbleiterprodukt mit einem MIM- Kondensator nach dem Stand der Technik. Dabei sind in einem unteren Intermetall-Dielektrikum 1 untere Leiterbahnen 20 mittels Vias 21 mit einer mittleren Ebene von Leiterbahnen 3, 19 verbunden. Die Leiterbahnen 3, 19, 20 und die Vias 21 sind mittels "Damascene"-Technik hergestellt.
  • Auf die planarisierte Oberfläche der mittleren Leiterbahnebene ist dann als untere Elektrode 2 des Kondensators eine 50 nm dicke Schicht aus TaN mittels PVD-Abscheidung aufgebracht. Darauf ist eine wiederum ca. 60 nm dicke Schicht als Kondensator-Dielektrikum 6 aufgebracht. Diese Schicht 6 kann z. B. aus SiO2 bestehen, das mittels CVD aufgedampft wird. Darüber wird die zweite Elektrode 8 des Kondensators aufgebracht, die z. B. durch eine 50 nm dicke TaN Schicht gebildet sein kann.
  • Anschließend erfolgt die Strukturierung des zur Bildung des Kondensators vorgesehenen Schichtstapels, wobei der Ätzstop im Bereich des Kondensators (in der Figur links) auf dem Intermetall-Dielektrikum erfolgen muß, während der Ätzstop im Bereich der mittleren Leiterbahn 3 auf Kupfer erfolgt. Nach der Strukturierung wird eine Passivierungsschicht 12 aus Si3N4 abgeschieden. Die mittlere Leiterbahn 3 und die obere Elektrode 8 des Kondensators werden mittels Vias 13 kontaktiert. Diese Vias 13 sind in einem oberen Intermetall- Dielektrikum 11 ausgebildet und durch obere Leiterbahnen 14 abgeschlossen. Die so gebildete Oberfläche wird wiederum mittels CMP-Technik planarisiert.
  • Erhebliche prozeßtechnische Schwierigkeiten verursachen vor allem der notwendige Ätzstop auf Kupfer und die anschließende Lackentfernung bei freiliegendem Kupfer. Hier besteht die große Gefahr, daß die Qualität der Kupferbahn 3 beeinträchtigt wird. Eine weiteres Problem entsteht durch die vollständige Freiätzung des Kondensator-Stapels 2, 6, 8:
    Durch Unterätzung ergibt sich eine erhöhte Ausfallwahrscheinlichkeit durch mögliche Kurzschlüsse an den vertikalen Kanten.
  • Das Problem des Ätzstops auf Kupfer ist im Stand der technik bereits erkannt worden. Gemäß einer bereits bekannten Lösung wird vorgeschlagen, zusätzlich eine dünne Si3N4- Schicht direkt nach der Planarisierung der mittleren Leiterbahnebene 1, 3, 19 abzuscheiden. Anschließend wird die Si3N4- Schicht an der Stelle, an der der MIM-Kondensator vorgesehen ist, geöffnet. Der für diesen Schritt benötigte Fotolack wird bei offenliegender Kupferbahn 19 (Fig. 4 links) gestrippt.
  • Bei dem oben beschriebenen Verfahren stellt sich das prozeßtechnische Problem, daß bei der Öffnung der Si3N4- Schicht der Fotolack bei freiliegender Kupferbahn entfernt werden muß. Wegen der Oxidationsanfälligkeit von Kupfer ist daher mit einer Verschlechterung der Leiterbahnqualität zu rechnen. Außerdem ist gegenüber dem zuerst geschilderten Verfahren ein zusätzlicher Strukturierungsschritt und auch eine zusätzliche Fotomaske erforderlich, was wiederum den Aufwand und die Kosten für den Prozeßablauf deutlich erhöht.
  • Bei dem in EP 1 130 654 A1 beschriebenen integrierten Halbleiterprodukt wird die vorhandene Kupferbahn 19 als untere Elektrode 2 verwendet. Auf die mittels CMP-Technik planarisierte Oberfläche wird ein Schichtstapel aus Kondensator- Dielektrikum und dem Material für die obere Elektrode 8 abgeschieden. Anschließend wir dieser Stapel strukturiert, wobei der Ätzvorgang im Kondensator-Dielektrikum 6 stoppen muß.
  • Da bei diesem Verfahren der Ätzvorgang im Kondensator- Dielektrikum stoppen muß, bestehen strikte Einschränkungen bezüglich der Dicke und des Kondensator-Materials für das Dielektrikum 6. Da außerdem das Dielektrikum direkt auf die äußerst empfindliche Kupfer-Oberfläche abgeschieden wird, verbieten sich aufgrund der Oxidationsneigung von Kupfer Plasmaverfahren zur SiO2-Abscheidung, die als einen Reaktionspartner Sauerstoff verwenden. Dadurch können SiO2 und andere sauerstoffhaltige in diesem Verfahren nicht als Kondensator-Dielektrika verwendet werden.
  • Weiterhin liegt die flächenspezifische Kapazität solcher bekannter Kondensatoren um 1 fF/µm2; für zukünftige Hochfrequenzanwendungen ist jedoch ein Mehrfaches dieses Wertes erforderlich. Die flächenspezifische Kapazität eines Kondensators wird im wesentlichen durch die Dicke der dielektrischen Trennschicht und den Wert der Dielektrizitätskonstante bestimmt. Eine Erhöhung der flächenspezifischen Kapazität eines Kondensators kann deshalb durch die Verwendung von Dielektrika mit einer hohen Dielektrizitätskonstante (> 8) erreicht werden. Weiterhin führen auch Isolationsschichten, die dünner als 60 nm sind, zu einer Erhöhung der flächenspezifischen Kapazität.
  • Ausgehend vom beschriebenen Stand der Technik liegt der Erfindung die Aufgabe zugrunde, ein verbessertes integriertes Halbleiterprodukt mit Leiterbahnen und einem Metall-Isolator- Metall-Kondensator zu schaffen und ein Verfahren zu dessen Herstellung anzugeben.
  • Diese Aufgabe wird durch ein integriertes Halbleiterprodukt nach Anspruch 1 und ein Verfahren nach Anspruch 15 gelöst. Weitere vorteilhafte Ausgestaltungen und Aspekte der Erfindung sind in den abhängigen Ansprüchen, der Beschreibung sowie in den beiliegenden Figuren angegeben.
  • Erfindungsgemäß wird ein integriertes Halbleiterprodukt mit Leiterbahnen, welche als wesentlichen Bestandteil Kupfer aufweisen, bereitgestellt, das zumindest einen Metall- Isolator-Metall-Kondensator aufweist, der eine erste Elektrode, eine dielektrische Schicht und eine zweite Elektrode umfaßt. Die dielektrische Schicht ist dabei in einer über der ersten Elektrode angeordneten Öffnung einer dielektrischen Hilfsschicht angeordnet.
  • Weiterhin wird ein Verfahren zur Herstellung eines integrierten Halbleiterprodukts mit Leiterbahnen, welche als wesentlichen Bestandteil Kupfer aufweisen, und zumindest einem Metall-Isolator-Metall-Kondensator, der eine erste Elektrode, eine dielektrische Schicht und eine zweite Elektrode umfaßt, bereitgestellt. Das Verfahren umfaßt die folgenden Schritte:
    • a) die erste Elektrode wird in einer Schicht erzeugt, die auch als Schicht für Leiterbahnen vorgesehen ist;
    • b) eine dielektrische Schutzschicht wird aufgebracht;
    • c) eine dielektrische Hilfsschicht wird aufgebracht;
    • d) die dielektrische Schutzschicht und die dielektrische Hilfsschicht werden über der ersten Elektrode geöffnet;
    • e) die dielektrische Schicht für den Kondensator wird erzeugt;
    • f) die zweite Elektrode wird erzeugt.
  • Das hier vorgestellte Konzept eignet sich insbesondere, aber nicht ausschließlich, zur Integration von MIM- Kondensatoren mit dünnen Dielektrika ohne die Zuverlässigkeit der übrigen Metallbahnen signifikant zu verändern. Die Zuverlässigkeit der übrigen Metallbahnen bleibt im wesentlichen unverändert, da insbesondere keine Reste der dielektrischen Kondensatorschicht auf den übrigen Metallbahnen vorhanden ist. Außerdem ist das Verfahren gemäß der vorliegenden Erfindung bezüglich der einzelnen Prozeßschritte relativ unkritisch zu realisieren und erlaubt größere Freiheiten in der Auswahl von Materialien und deren Dicke. Insbesondere besitzt das Verfahren gemäß der vorliegenden Erfindung den Vorteil, daß Via-Ätzungen deutlich einfacher als nach dem Stand der Technik durchgeführt werden können, da kein Durchätzen der restlichen, dielektrischen Kondensatorschicht über den Metallbahnen notwendig ist.
  • Der Metall-Isolator-Metall-Kondensator weist eine erste Elektrode auf, die in einer Metallebene für Leiterbahnen ausgebildet ist. Da die dielektrische Zwischenschicht und die Metallisierungsschicht für die zweite Elektrode dünn gehalten werden kann, kann der Metall-Isolator-Metall-Kondensator ohne große Schwierigkeiten in ein bestehendes Konzept zur Herstellung eines integrierten Halbleiterprodukts mittels "Damascene"-Technik integriert werden.
  • Zweckmäßigerweise wird der Metall-Isolator-Metall- Kondensator dadurch hergestellt, daß auf ein Substrat eine Metallschicht für Leiterbahnen aufgebracht wird. Nachfolgend wird auf die Metallschicht für Leiterbahnen eine dielektrische Schutzschicht und eine dielektrische Hilfsschicht abgeschieden. Die dielektrische Hilfsschicht dient als partielle Opferschicht und spielt nicht die Rolle des MIM- Dielektrikums, sondern wird Teil des später aufgebrachten Intermetall-Dielektrikums (IMD). Mit den bekannten Methoden der Lithographie und Ätztechnik werden die dielektrische Schutzschicht und die dielektrische Hilfsschicht an jenen Stellen, an denen die Integration eines MIM-Kondensators vorgesehen ist, entfernt. Vorzugsweise wird der zum Öffnen der beiden Schichten benötigte Fotolack bereits verascht, wenn die Schutzschicht noch nicht entfernt wurde. Dabei ist es insbesondere bevorzugt, wenn eine entsprechende Ätzung selektiv auf der unteren Elektrode stoppt. Auf die entsprechend strukturierte Oberfläche wird eine Dielektrikumsschicht aus frei wählbarem Material und beliebiger Dicke abgeschieden. Nachfolgend werden die Materialien, die die zweite Elektrode bilden, aufgebracht und entsprechend strukturiert.
  • Damit ist die Möglichkeit eröffnet, eine extrem dünne dielektrische Schicht per ALD (atomic layer deposition) atomlagenweise abzuscheiden. Da dabei keinerlei Plasmaanregung verwendet wird, steht mit der ALD anstelle von PECVD ein weiteres alternatives Verfahren zur Abscheidung von oxidischen oder sauerstoffhaltigen Schichten zur Verfügung, ohne die Kupfer-Oberfläche zu beschädigen.
  • Gemäß einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens wird vor Schritt (e) auf die erste Elektrode eine leitende Barriere aufgebracht. Dabei ist es insbesondere bevorzugt, wenn die leitende Barriere selektiv nur auf die freiliegende erste Elektrode aufgebracht wird.
  • Nachfolgend wird ein Ausführungsbeispiel der Erfindung anhand der beigefügten Zeichnungen erläutert. Es zeigen:
  • Fig. 1 einen Ausschnit aus einem Querschnitt durch ein integriertes Halbleiterprodukt, das einen Metall- Isolator-Metall-Kondensator enthält, gemäß einem Ausführungsbeispiel der Erfindung.
  • Fig. 2 einen Ausschnitt aus einem Querschnitt durch ein integriertes Halbleiterprodukt gemäß einem Ausführungsbeispiel der vorliegenden Erfindung in einem ersten Prozeßstadium, wobei eine dielektrische Hilfsschicht bereits über der ersten Elektrode geöffnet ist.
  • Fig. 3 einen Ausschnitt aus einem Querschnitt durch ein integriertes Halbleiterprodukt gemäß einem Ausführungsbeispiel der vorliegenden Erfindung in einem zweiten Prozeßstadium, wobei der Kondensatorstapel bereits strukturiert worden ist.
  • Fig. 4 einen Ausschnitt aus einem Querschnitt durch einen MIM-Kondensator in "Damascene"-Technik gemäß dem Stand der Technik.
  • Fig. 2 zeigt eine Metallbahn in "Damascene"-Architektur mit einer Leiterbahn 3 aus Cu wie sie auch im entsprechenden Stand der Technik verwendet wird. Dabei soll die Leiterbahn 2 auch als untere MIM-Elektrode fungieren. Auf die Metallbahn wird eine dielektrische Schutzschicht 5 aus Si3N4 abgeschieden. Auf diese Schutzschicht wird dann anschließend eine dielektrische Hilfsschicht 16 aus SiO2 von ca. 50-100 nm Dicke mit bekannten, metallisierungskompatiblen Verfahren abgeschieden. Sie dient als partielle Opferschicht und spielt nicht die Rolle eines MIM-Dielektrikums sondern wird Teil des später aufgebrachten Intermetall-Dielektrikums (IMD). Mit den bekannten Methoden der Lithographie und Ätztechnik wird die dielektrische Hilfsschicht an der Stelle 17, an der die Integration eines MIM-Kondensators vorgesehen ist, entfernt. Nach dem Entfernen der Hilfsschicht 16 wird der zur Strukturierung der Öffnung verwendete Fotolack verascht. Dabei ist die erste Elektrode 2 durch die Schutzschicht 5 während des Veraschens geschützt. Eine weitere Leiterbahn 3 ist während des Veraschens sowohl durch die verbliebene Hilfsschicht 16 wie auch durch die Schutzschicht 5 geschützt. Anschließend wird ein eventuell in der Öffnung verbliebener Rest der SiO2- Hilfsschicht und die Schutzschicht 5 entfernt. Dabei dient die partiell entfernte Hilfsschicht 16 als Hartmaske für die Öffnung.
  • Fig. 3 zeigt den MIM-Kondensator nach erfolgter Abscheidung und Strukturierung des MIM-Dielektrikums 6, der oberen Elektrode 7, 8, 9 und einer Passivierungsschicht 10. Nach dem Öffnen der dielektrischen Hilfsschicht 16 und der Schutzschicht 5 wird nun eine dielektrische Schicht 6 beispielsweise aus Al2O3 mit einer Dicke von 20 nm erzeugt. Dies ist jedoch nicht zwingend, da das Dielektrikum 6 frei wählbar ist und in beliebiger Dicke abgeschieden werden kann. Vor der Abscheidung des Dielektrikums kann weiterhin eine leitende Barriere (nicht gezeigt), beispielsweise TaN, auf die ersten Elektrode aufgebracht werden. Dabei ist es insbesondere bevorzugt, wenn die leitende Barriere selektiv nur auf die freiliegende erste Elektrode aufgebracht wird.
  • Da ein Integrationsweg gemäß diesem Ausführungsbeispiel keine Mindestanforderungen an Dicke, Ätzverhalten und andere Eigenschaften der dielektrischen Schicht 6 stellt, sind beliebige Verfahren zu ihrer Erzeugung einsetzbar wie CVD, PECVD, MOCVD, und PVD, solange die Schichten bei Temperaturen unter 400°C erzeugt werden können. Die dielektrische Schicht 7 kann auch mit Hilfe einer Oxidation der Oberfläche der unteren Elektrode oder mit Hilfe der Oxidation einer dafür vorgesehenen Schicht (z. B. Ta und/oder TaN) auf der unteren Elektrode erzeugt werden. Weiterhin ist die Möglichkeit eröffnet, die dielektrische Schicht 6 per ALD (atomic layer deposition) abzuscheiden. Dieses Verfahren erlaubt es, mittels atomlagenweiser Abscheidung extrem dünne Schichten herzustellen. Das erfindungsgemäße Verfahren eröffnet den Zugang zu Kondensatoren mit spezifischen Kapazitäten von 3 fF/pm2 bis deutlich über 10 fF/pm2, die mit den bisherigen Ansätzen nicht mit ausreichender Qualität reproduzierbar hergestellt werden konnten.
  • Durch Abscheidung mittles ALD wird ein alternatives Verfahren zur PECVD zur Verfügung gestellt, das es erlaubt, oxidische oder sauerstoffhaltige Schichten abzuscheiden. Da die ALD keinerlei Plasmaanregungen verwendet, wird die empfindlichen Kupfer-Oberfläche der ersten Elektrode und damit die Qualität des Kondensators nicht degradiert.
  • Nachfolgend werden die Materialien für die obere Elektrode aufgebracht. Diese umfassen leitende Barrieren 7, 9, die beispielweise TiN beinhalten können. Dazwischen ist eine metallische Schicht 8 angeordnet, die beispielsweise AlCu beinhalten kann. Die durch die vorausgegangene Öffnung 17 der dielektrischen Hilfsschicht 16 erzeugte Topologie ist relativ gering: Die Kantenlänge der unteren Elektroden ist größer 1 µm und die Stufenhöhe beträgt ca. 50-100 nm. Die Topologie kann daher von den gewählten Abscheideverfahren gut bedeckt werden. Auf die obere leitende Barriere 9 wird noch eine Passivierungsschicht 10 aus Si3N4 abgeschieden.
  • Anschließend erfolgt die Ätzung des Stapels aus der Passivierungsschicht 10, der oberen Elektrode 7, 8, 9, der dielektrischen Schicht 6 und der Hilfsschicht 16. Dabei sind an die auf der Schutzschicht 5 verbleibende Restdicke der dielektrischen Hilfsschicht 16 und damit an die Selektivität des Ätzprozesses keine besonderen Anforderungen gestellt. Dadurch entsteht im Gegensatz zu den beschriebenen und dazu ähnlichen Konzepten ein sehr großes Prozeßfenster für die gesamte Vorgehensweise bei gleichzeitiger freier Wahl des Dielektrikums 6 und seiner Dicke.
  • Darauffolgend wird ein oberes Intermetall-Dielektrikum 11 abgeschieden. Etwaige Reste der dielektrischen Hilfsschicht 16 werden nun einfach ein Teil dieses IMDs 11. Zur Kontaktierung des Kondensators und der unteren Leiterbahn 3 werden Vias 13 ausgebildet, die an ihrem oberen Ende mit oberen Leiterbahnen 13 verbunden sind. Diese oberen Leiterbahnen 14 sind wiederum in ein Intermetall-Dielektrikum 15 eingebettet. Dabei können die Via-Ätzungen deutlich einfacher als nach dem Stand der Technik durchgeführt werden, da kein Durchätzen der restlichen, dielektrischen Kondensatorschicht über den Metallbahnen notwendig ist.
  • Alle Leiterbahnen und Vias sind in diesem Ausführungsbeispiel mittels der "Damascene"-Technik ausgebildet.
  • Die im obigen Ausführungsbeispiel beschriebenen Metallisierungs- und Plattenkondensator-Materialien sind beispielhaft und nicht auf diese beschränkt. Insbesondere sind alle leitenden Materialien wie Si, W, Cu, Ag, Au, Ti, Pt und Legierungen davon als Leiterbahnen einsetzbar. Als alternative Barrieren bzw. Linerschichten eignen sich neben Ti und TiN insbesondere auch TiW, W, WNx mit 0 ≤ x ≤ 2, Ta, TaN, Silizide und Karbide. Als Elektroden lassen sich alle genannten Materialien und deren Kombinationen verwenden. Neben den klassischen Dielektrika der Halbleitertechnologie SiO2 und Si3N4 steht die gesamte Palette an Materialien mit deutlich höherem k zur Verfügung, insbesondere Al2O3, ZrO2, HfO2, Ta2O5, La2O3, TiO2 sowie die jeweiligen Mischoxide, Oxinitride und Silikate hieraus, SrTiO3, BaxSr1-xTiO3 mit 0 ≤ x ≤ 1 (BST) und PbZrxTi1-xO3 mit 0 ≤ x ≤ 1 (PZT).

Claims (23)

1. Integriertes Halbleiterprodukt mit Leiterbahnen, welche als wesentlichen Bestandteil Kupfer aufweisen, und zumindest einem Metall-Isolator-Metall-Kondensator, der eine erste Elektrode (2), eine dielektrische Schicht (6) und eine zweite Elektrode (7, 8, 9) umfaßt, dadurch gekennzeichnet, daß die dielektrische Schicht (6) in einer über der ersten Elektrode angeordneten Öffnung (17) einer dielektrischen Hilfsschicht (16) angeordnet ist.
2. Halbleiterprodukt nach Anspruch 1, dadurch gekennzeichnet, daß zwischen der ersten Elektrode (2) und der dielektrischen Hilfsschicht eine dielektrische Schutzschicht (5) angeordnet ist, wobei die Öffnung (17) auch die dielektrische Schutzschicht umfaßt.
3. Halbleiterprodukt nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die dielektrische Schutzschicht (5) Si3N4 beinhaltet.
4. Halbleiterprodukt nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die dielektrische Schicht (6) und mindestens einen der folgenden Stoffe beinhaltet: Al2O3, HfO2, La2O3, Ta2O5, TiO2, ZrO2 sowie alle Mischoxide, Oxinitride und Silikate hieraus, SrTiO3, BaxSr1-xTiO3 mit 0 ≤ x ≤ 1 (BST), PbZrxTi1-xO3 mit 0 ≤ x ≤ 1 (PZT), SiO2, Si3N4.
5. Halbleiterprodukt nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die zweite Elektrode ein Stapel aus einer Metallschicht (8) und leitenden Barrieren (7, 9) ist.
6. Halbleiterprodukt nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die ersten Elektrode ein Stapel aus einer Metallschicht und einer leitenden Barriere ist.
7. Halbleiterprodukt nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß die Barrieren mindestens einen der folgenden Stoffe beinhalten: Ta, TaN, TiW, W, WNx mit 0 < x < 2, Ti, TiN, Silizide, Karbide.
8. Halbleiterprodukt nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die erste und/oder die zweite Elektrode zusätzlich zu dem Kupfer wenigstens eines der folgenden Metalle beinhaltet: Al, Si, W, Au, Ag, Ti, Pt.
9. Halbleiterprodukt nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die dielektrische Schicht (6) von einem dielektrischen Material mit einer Dielektrizitätskonstante > 8 gebildet ist.
10. Halbleiterprodukt nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die dielektrische Schicht (6) nach einem der folgenden Verfahren aufgebracht ist: CVD, PECVD, MOCVD, PVD, ALD.
11. Halbleiterprodukt nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die dielektrische Schicht (7) durch eine Oxidation der Oberfläche der ersten Elektrode oder durch eine Oxidation einer Schicht auf der ersten Elektrode erzeugt wird.
12. Halbleiterprodukt nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Dicke der dielektrischen Schicht (6) geringer als 60 nm ist.
13. Halbleiterprodukt nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die flächenspezifische Kapazität des Kondensators mindestens 3 fF/µm2 beträgt.
14. Verfahren zur Herstellung eines integrierten Halbleiterprodukts mit Leiterbahnen, welche als wesentlichen Bestandteil Kupfer aufweisen, und zumindest einem Metall- Isolator-Metall-Kondensator, der eine erste Elektrode (2), eine dielektrische Schicht (6) und eine zweite Elektrode (7, 8, 9) umfaßt, mit folgenden Schritten:
a) die erste Elektrode wird in einer Schicht erzeugt, die auch als Schicht für Leiterbahnen vorgesehen ist;
b) eine dielektrische Schutzschicht (5) wird aufgebracht;
c) eine dielektrische Hilfsschicht (16) wird aufgebracht;
d) die dielektrische Schutzschicht (5) und die dielektrische Hilfsschicht (16) werden über der ersten Elektrode geöffnet;
e) die dielektrische Schicht (6) für den Kondensator wird erzeugt;
f) die zweite Elektrode wird erzeugt.
15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß der zur Strukturierung der Öffnung (17) verwendete Fotolack bereits verascht wird, wenn die erste Elektrode noch von der dielektrischen Schutzschicht bedeckt ist.
16. Verfahren nach Anspruch 14 oder 15, dadurch gekennzeichnet, daß für die zweite Elektrode zwei leitende Barrieren (7, 9) und eine dazwischen angeordnete Metallschicht (8) aufgebracht werden.
17. Verfahren nach einem der Ansprüche 14 bis 16, dadurch gekennzeichnet, daß zur Erzeugung der dielektrischen Schicht (6) eines der folgenden Verfahren verwendet wird: CVD, PECVD, MOCVD, PVD, ALD.
18. Verfahren nach einem der Ansprüche 14 bis 17, dadurch gekennzeichnet, daß zur Erzeugung der dielektrischen Schicht (6) die Oberfläche der ersten Elektrode oder eine Schicht auf der ersten Elektrode oxidiert wird.
19. Verfahren nach einem der Ansprüche 14 bis 18, dadurch gekennzeichnet, daß die dielektrische Hilfsschicht (16) Teil eines nach dem Erzeugen der zweiten Elektrode abgeschiedenen oberen Intermetall-Dielektrikums (11) wird.
20. Verfahren nach einem der Ansprüche 14 bis 19, dadurch gekennzeichnet, daß zumindest eine obere Leiterbahn (14) über zumindest einen Via (13) mit dem Kondensator verbunden wird.
21. Verfahren nach einem der Ansprüche 14 bis 20, dadurch gekennzeichnet, daß die erste Elektrode (2) in einem Damascene-Verfahren hergestellt wird.
22. Verfahren nach einem der Ansprüche 14 bis 21, dadurch gekennzeichnet, daß vor Schritt (e) auf die erste Elektrode eine leitende Barriere aufgebracht wird.
23. Verfahren nach Anspruch 22, dadurch gekennzeichnet, daß vor Schritt (e) auf die erste Elektrode eine leitende Barriere selektiv aufgebracht wird.
DE10161285A 2001-12-13 2001-12-13 Integriertes Halbleiterprodukt mit Metall-Isolator-Metall-Kondensator Withdrawn DE10161285A1 (de)

Priority Applications (6)

Application Number Priority Date Filing Date Title
DE10161285A DE10161285A1 (de) 2001-12-13 2001-12-13 Integriertes Halbleiterprodukt mit Metall-Isolator-Metall-Kondensator
CN028249445A CN1605113B (zh) 2001-12-13 2002-10-31 包含mim电容器的集成半导体产品及其制造方法
PCT/EP2002/012213 WO2003054933A1 (de) 2001-12-13 2002-10-31 Integriertes halbleiterproduckt mit metall-isolator-metall-kondensator
EP02779523A EP1454344B1 (de) 2001-12-13 2002-10-31 Verfahren zur herstellung eines integrierten halbleiterproduktes mit metall-isolator-metall-kondensator
TW91132488A TW575942B (en) 2001-12-13 2002-11-04 Integrated semiconductor product with metal-insulator-metal capacitor
US10/865,000 US6958509B2 (en) 2001-12-13 2004-06-10 Integrated semiconductor product comprising a metal-insulator-metal capacitor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10161285A DE10161285A1 (de) 2001-12-13 2001-12-13 Integriertes Halbleiterprodukt mit Metall-Isolator-Metall-Kondensator

Publications (1)

Publication Number Publication Date
DE10161285A1 true DE10161285A1 (de) 2003-07-03

Family

ID=7709102

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10161285A Withdrawn DE10161285A1 (de) 2001-12-13 2001-12-13 Integriertes Halbleiterprodukt mit Metall-Isolator-Metall-Kondensator

Country Status (6)

Country Link
US (1) US6958509B2 (de)
EP (1) EP1454344B1 (de)
CN (1) CN1605113B (de)
DE (1) DE10161285A1 (de)
TW (1) TW575942B (de)
WO (1) WO2003054933A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10341564B4 (de) * 2003-09-09 2007-11-22 Infineon Technologies Ag Kondensatoranordnung und Verfahren zur Herstellung derselben

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10326087B4 (de) * 2003-06-10 2008-03-20 Infineon Technologies Ag Bauelement mit einer Nutzstruktur und einer Hilfsstruktur
US7112507B2 (en) 2003-11-24 2006-09-26 Infineon Technologies Ag MIM capacitor structure and method of fabrication
KR100572829B1 (ko) * 2003-12-31 2006-04-24 동부아남반도체 주식회사 엠아이엠 캐패시터를 갖는 반도체 소자의제조방법
KR100549002B1 (ko) * 2004-02-04 2006-02-02 삼성전자주식회사 복층 엠아이엠 커패시터를 갖는 반도체소자 및 그것을제조하는 방법
JP4928748B2 (ja) * 2005-06-27 2012-05-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR100870178B1 (ko) 2005-08-10 2008-11-25 삼성전자주식회사 엠아이엠 커패시터를 구비하는 반도체 소자들 및 그제조방법들
KR100703974B1 (ko) * 2005-08-11 2007-04-06 삼성전자주식회사 Ｍｉｍ 커패시터를 구비하는 반도체 집적회로 장치 및 그제조 방법
DE102005047111B3 (de) 2005-09-30 2007-06-21 Infineon Technologies Ag Verfahren zur Herstellung eines MIM-Kondensators
KR100698089B1 (ko) * 2005-12-29 2007-03-23 동부일렉트로닉스 주식회사 커패시터를 갖는 반도체 소자 및 이의 제조방법
US7602068B2 (en) * 2006-01-19 2009-10-13 International Machines Corporation Dual-damascene process to fabricate thick wire structure
US7422954B2 (en) * 2006-03-14 2008-09-09 United Microelectronics Corp. Method for fabricating a capacitor structure
US20080048216A1 (en) * 2006-05-30 2008-02-28 Ye Peide D Apparatus and method of forming metal oxide semiconductor field-effect transistor with atomic layer deposited gate dielectric
US8089135B2 (en) * 2008-07-30 2012-01-03 International Business Machine Corporation Back-end-of-line wiring structures with integrated passive elements and design structures for a radiofrequency integrated circuit
US7989919B2 (en) * 2009-06-03 2011-08-02 Infineon Technologies Ag Capacitor arrangement and method for making same
CN101807517B (zh) * 2010-02-25 2011-09-21 中国科学院上海微系统与信息技术研究所 形成铜互连mim电容器结构的方法
EP2825861A4 (de) * 2012-03-16 2015-11-04 Vital Sensors Holding Company Inc Permittivitätsabschirmung
US8906773B2 (en) * 2012-12-12 2014-12-09 Freescale Semiconductor, Inc. Integrated circuits including integrated passive devices and methods of manufacture thereof
US9391016B2 (en) 2014-04-10 2016-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. MIM capacitor structure
US9368392B2 (en) * 2014-04-10 2016-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. MIM capacitor structure
US9425061B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Buffer cap layer to improve MIM structure performance
US10290422B1 (en) 2017-11-16 2019-05-14 Micron Technology, Inc. Capacitors and integrated assemblies which include capacitors
US11495559B2 (en) * 2020-04-27 2022-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits
CN111834341B (zh) * 2020-06-17 2021-09-21 珠海越亚半导体股份有限公司 电容电感嵌埋结构及其制作方法和基板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6086951A (en) * 1999-06-14 2000-07-11 United Microelectronics Corp. Method for forming metallic capacitor
US6184551B1 (en) * 1997-10-24 2001-02-06 Samsung Electronics Co., Ltd Method of forming integrated circuit capacitors having electrodes therein that comprise conductive plugs
GB2353404A (en) * 1999-08-14 2001-02-21 Samsung Electronics Co Ltd Semiconductor device with dielectric layer formed by sequentially supplying reactants to an electrode
DE19945939A1 (de) * 1999-09-24 2001-04-12 Infineon Technologies Ag Integrierte Halbleiterschaltung mit Kondensatoren exakt vorgegebener Kapazität
US6329234B1 (en) * 2000-07-24 2001-12-11 Taiwan Semiconductor Manufactuirng Company Copper process compatible CMOS metal-insulator-metal capacitor structure and its process flow

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6025226A (en) * 1998-01-15 2000-02-15 International Business Machines Corporation Method of forming a capacitor and a capacitor formed using the method
EP1130654A1 (de) * 2000-03-01 2001-09-05 Infineon Technologies AG Integriertes Bauelement mit Metall-Isolator-Metall-Kondensator
US6271084B1 (en) * 2001-01-16 2001-08-07 Taiwan Semiconductor Manufacturing Company Method of fabricating a metal-insulator-metal (MIM), capacitor structure using a damascene process
US6391707B1 (en) * 2001-05-04 2002-05-21 Texas Instruments Incorporated Method of manufacturing a zero mask high density metal/insulator/metal capacitor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6184551B1 (en) * 1997-10-24 2001-02-06 Samsung Electronics Co., Ltd Method of forming integrated circuit capacitors having electrodes therein that comprise conductive plugs
US6086951A (en) * 1999-06-14 2000-07-11 United Microelectronics Corp. Method for forming metallic capacitor
GB2353404A (en) * 1999-08-14 2001-02-21 Samsung Electronics Co Ltd Semiconductor device with dielectric layer formed by sequentially supplying reactants to an electrode
DE19945939A1 (de) * 1999-09-24 2001-04-12 Infineon Technologies Ag Integrierte Halbleiterschaltung mit Kondensatoren exakt vorgegebener Kapazität
US6329234B1 (en) * 2000-07-24 2001-12-11 Taiwan Semiconductor Manufactuirng Company Copper process compatible CMOS metal-insulator-metal capacitor structure and its process flow

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10341564B4 (de) * 2003-09-09 2007-11-22 Infineon Technologies Ag Kondensatoranordnung und Verfahren zur Herstellung derselben
US7342292B2 (en) 2003-09-09 2008-03-11 Infineon Technologies Ag Capacitor assembly having a contact electrode encircling or enclosing in rectangular shape an effective capacitor area

Also Published As

Publication number Publication date
EP1454344A1 (de) 2004-09-08
TW575942B (en) 2004-02-11
CN1605113A (zh) 2005-04-06
EP1454344B1 (de) 2012-03-14
TW200303598A (en) 2003-09-01
US20040256654A1 (en) 2004-12-23
CN1605113B (zh) 2010-04-28
US6958509B2 (en) 2005-10-25
WO2003054933A1 (de) 2003-07-03

Similar Documents

Publication Publication Date Title
EP1454344B1 (de) Verfahren zur herstellung eines integrierten halbleiterproduktes mit metall-isolator-metall-kondensator
DE10256346B4 (de) Halbleiterbauelement mit MIM-Kondensator und Zwischenverbindung und Herstellungsverfahren dafür
DE19935947B4 (de) Verfahren zum Ausbilden von Zwischenverbindungen in einem ferroelektrischen Speicherbauelement
DE19727232C2 (de) Analoges integriertes Halbleiterbauelement und Verfahren zu dessen Herstellung
DE102008048651B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements mit zwei Kondensatoren
DE19930295C2 (de) Säulenförmiger Speicherknoten eines Kondensators und Verfahren zur Herstellung desselben
EP1130654A1 (de) Integriertes Bauelement mit Metall-Isolator-Metall-Kondensator
WO2001043171A1 (de) Verfahren zur herstellung einer hartmaske
EP1584103B1 (de) Zweistufiges ätzverfahren zum herstellen einer integrierten schaltungsanordnung, insbesondere mit kondensatoranordnung
DE102004028026B4 (de) Zweischichtige Metallhartmasken zur Verwendung in Dual-Damascene-Ätzschemata und Verfahren zur Bereitstellung der Metallhartmasken
EP1661168B1 (de) Herstellungsverfahren für eine Integrierte Schaltungsanordnung mit Kondensator
DE19843624C1 (de) Integrierte Schaltungsanordnung und Verfahren zu deren Herstellung
DE10012198B4 (de) Zylindrisches Kondensatorbauelement mit innenseitigem HSG-Silicium und Verfahren zu seiner Herstellung
EP1261989B1 (de) Metall-isolator-metall-kondensator und verfahren zu seiner herstellung
DE10161286A1 (de) Integriertes Halbleiterprodukt mit Metall-Isolator-Metall-Kondensator
DE4221432A1 (de) Globales Planarisierungsverfahren für integrierte Halbleiterschaltungen oder mikromechanische Bauteile
DE10324055B4 (de) Verfahren zur Herstellung eines integrierten Stapelkondensators
DE19719909A1 (de) Zweifaches Damaszierverfahren
WO2001063652A1 (de) Halbleiterbauelement und herstellungsverfahren
DE19950540A1 (de) Verfahren zur Herstellung einer Kondensator-Elektrode mit Barrierestruktur
DE10344273A1 (de) Verbesserter Kontakt für Speicherzellen
DE10107666C1 (de) Herstellungsverfahren für eine integrierte Schaltung, insbesondere eine Antifuse
EP1198833B1 (de) Verfahren zur herstellung eines halbleiterspeicherbauelements
DE19927284C2 (de) Verfahren zur Herstellung einer elektrisch leitfähigen Verbindung in einer mikroelektronischen Struktur
WO2000049648A1 (de) Keramischer mehrlagen-dünnschichtkondensator

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8130 Withdrawal