TW575942B - Integrated semiconductor product with metal-insulator-metal capacitor - Google Patents

Description

575942 ⑴ 玖、發明說明 (發明說明麟明：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明） 本發明係關於一種具有互連及金屬一絕緣體一金屬電 容器的積體半導體產品。具體而言，本發明係關於具有互 / 連的積體半導體產品’其包含銅以作為必要的成分。 - 雙載子（BIPOLAR)、雙載子互補式金屬氧化半導體 (BICMOS)以及互補式金屬氧化半導體（CM〇s)技術中的 同頻電路要求具有高電壓線性、可精確設置的電容，尤其 是具有低寄生電容的積體電容器。由於電壓誘導的空間電 鲁 荷區域’迄今所用的傳統金屬氧化半導體（M〇s)或金屬絕 緣體半導體（MIS)電容器之電壓線性還.不能令人滿意。與 基板的較小距離亦會導致許多的寄生電容。 藉由使用金屬一絕緣體一金屬電容器（MIM電容器）可 避免這些困難，該類電容器通常係配置於兩個金屬化層之 間’因此與基板間的距離相當大。此類金屬一絕緣體一金 属電谷器應盡可能以現有的多層金屬化概念整合，而不改 變及影響相鄰的互連。 0 目前的多層金屬化最好係使用「鑲嵌（Damascene)」製 程予以製造。在此製程中’以後互連或通道之結構係蝕刻 於金屬之間的介電質中。然後，用互連材料（如銅）填充該 類結構。然後在最後的化學機械拋光（chemical mechanical polishing ; CMP)步驟中重新移除保留於表面 上的金屬。「鑲嵌」技術的一項優點為其適用於極小的特 · 徵尺寸，對於該特徵尺寸，反應離子蝕刻（R丨E)將不再適 用。此外，「鑲嵌」技術亦適用於不形成任何高揮發性化 -6- 575942

(2) 合物，因而不能藉由 RIE 製程圖案化的所有金屬，如 銅。 先前的方法都使用氧化矽及/或氮化矽材料（其在微電 子工業中具有良好特徵且是熟知的）作為介電質，該類先 前方法包含歐洲專利申請案EP 1 130 654 A1及由Kiu等人 所著的論文「供超0 · 1 8 μιτι混合模式信號及晶片系統應用 且具有Cu鑲嵌金屬化的單一遮罩金屬一絕緣體一金屬電 容器（Single Mask MIM Capacitor with Cu Damascene Metallization for sub-0.18 μηι Mixed Mode Signal and System-on-a-Chip Applications)」，IEEE (2000)，pp 111 ff ，以及由R.Mahnkopf等人所著的「供0.18μηι數位混合信 號及加強型動態隨極存取記憶體應用的晶片系統技術平 臺（S y s t e m ο n a C h i p T e c h η ο 1 〇 g y Ρ1 a t f 〇 r m f 〇 r 0 · 1 8 μ m Digital，Mixed Signal & eDRAM Applications)」，Infineon· 技術公司及IBM微電子分部。 不過，該類材料的介電常數k不是特別高，大約為4至7 。此外，由於多層金屬化的使用，其必須使用電漿增強化 學氣相沈積（plasma-enhanced chemical vapor deposition ;PECVD)製程予以沈積。該類製程通常以高沈積率區分 ，但亦可高缺陷密度及較低的層品質區分。因此，在電漿 製程中實際上不可能產生具有可再生厚度及充分品質並 小於6 0奈米的層。 此外，在以上引用的積體概念中，可藉由上方電極蝕 刻圖案化上方電極，該蝕刻必須在電容器的介電質中停止 575942 (3) 。為此，該類製程必須絕對具有充分厚度至少為6 0奈米的 介電層。 圖4為通過積體半導體產品之斷面簡圖，其具有根據先 前技術之MI Μ電容器。在較低之金屬間介電質1中，較低 互連20藉由通道21連接至3、19之中間層。該類互連3、19 、20及通道21係藉由「鑲嵌」技術製造。 然後，藉由物理氣相沈積法（physical vapor deposition ;PVD)將厚度為50奈米的TaN層，作為電容器的較低電極 2施加於中間互連層的平面上。然後將大約厚6 0奈米的層 作為電容器介電質施加於TaN層。該層6可能（例如）由通過 化學氣相沈積法（chemical vapor deposition ; CVD)沈積的 Si〇2所組成。在該層上施加該電容器的第二電極8;其藉 由（例如）50奈米厚的TaN層形成。 接著使預計形成該電容器的層堆疊圖案化，該電容器. 之區域中的餘刻停止（圖式的左側）必須發生於該互連介 電質上’而該中心互連3之區域中的蝕刻停止則發生於銅 上。圖案化後，沈積Si3心之鈍化層12。通道13用以形成 與中心互連3及該電容器的較高電極8的接觸。該類通道i 3 形成於較高的金屬間介電質丨丨中，並由較高互連14隔離。 藉此形成的表面再次藉由CMP予以平面化。 具體而σ ,銅上所要求的蝕刻停止及具有未覆蓋銅的 阻抗之後續移除會引起相當大的製程工程困難。 這便會產生相當大的風險，即會對銅執道3的品質產生 不利的影響。另一問題係藉由該電容器2、6、8完全蝕刻 575942

(4) 清晰而引起。切去下部的蝕刻會增加故障發生的可能性， 這由垂直邊緣處可能的短路引起。 在先前技術中已認識到銅上蝕刻停止的問題。根據已 知的解決方式，建議將在緊接中心互連層1、3、1 9的平面 化後額外地沈積一 Si3N4薄層。然後，在提供該MIM電容 器的位置處展開該S i 3 N 4層。剝離該步驟所要求的光阻， 使該銅軌道1 9未覆蓋（圖4的左側）。 在上述製程中，該製程工程問題會出現，當展開該Si3N4 層，必須移除光阻，而未覆蓋該銅執道。因為銅易於氧化 ，所以必須考慮互連品質的惡化。此外，要求將額外的圖 案步驟及額外的光罩與首1先概述的製程比較，結果會極大 地增加該製程序列中的努力及成本。 在歐洲專利申請案1 1 3 0 6 5 4 A1中說明的積體半導體產 品中，現有的銅執道用作較低電極2。已藉由C MP技術平· 面化的表面上沈積了一層堆疊，其包含電容器介電質及較 高電極8的材料。然後，使該堆疊圖案化，蝕刻操作必須 在電容器介電質6中停止。 因為在該方法中，蝕刻操作必須在電容器介電質中停 止，所以必須嚴格限制厚度及用於介電質6的電容器材料 。此外，因為介電質直接沈積於極其敏感的銅表面上，銅 對氧化的敏感性意味著，使用氧氣作為反應物的電漿製程 不能用以沈積S i 0 2。因此，S i Ο 2及其他含氧材料不能用作 該製程中的電容器介電質。 此外，該類熟知的電容器之表面特定區域的電容大約 575942 (5) 為fF/μηι2 ;不過，在將來的高頻應用中，需要多個這樣的 電容。電容器表面特定區域的電容實質上係由分離層的介 電質厚度及介電質常數決定。因此，電容器表面特定區域 的電容可藉由使用具有高介電質常數（> 8)的介電質而增 加。此外，薄於6 0奈米的絕緣層會引起表面特定區域的電 容增加。 本發明在以上說明的先前技術基礎上發揮作用，其係 根據以下的目標，即提供改良的積體半導體產品（其具有 互連及金屬一絕緣體一金屬電容器）以及說明其製造方法。 該目標係藉由申請專利範圍第1項中說明的積體半導 體產品，以及申請專利範圍第1 5項中說明的方法而達到。 本發明之另外較佳的配置及方面會在隨附的申請專利範 圍、說明及附圖中予以闡述。 本發明提供具有互連的積體半導體產品，其包含銅以· 作為必要的成分，且至少具有一金屬一絕緣體一金屬電容 器，該電容器包括一第一電極、一介電層及一第二電極。 該介電層配置於一介電輔助層的開孔中，該開孔配置於第 一電極之上。 此外，本發明提供一種製造具有互連的積體半導體產 品之方法，該積體半導體產品包含銅以作為必要的成分， 且至少具有一金屬一絕緣體一金屬電容器，該電容器包括 一第一電極、一介電層及一第二電極。該方法包括下列步 驟： (a)在來預計作為互連層的一層中產生該第一電極； -10- 575942 (6) (b) 施加一介電保護層； (c) 施加一介電輔助層； (d) 在該第一電極上展開該介電保護層及該介電輔助層； (e) 產生該電容器的介電層； (f) 產生該第二電極。 此處提及的概念特別適合於（雖然並非排他地）MIM電 容器與薄介電質的整合，而不會極大地改變其他金屬執道 的可靠性。具體而言，因為在其他金屬執道上沒有介電質 電容器層的殘留物，所以其他金屬執道的可靠性實質上保 持不變。此外，根據本發明之方法對實施個別製程步驟相 對不是關鍵的，並在材料友其厚度的選擇方面可有更大的 自由度。具體而言，根據本發明之方法具有以下優點，即 因為不必通過該類金屬執道上殘留的介電電容器層進行 蝕刻，所以本發明的蝕刻實施方式遠比先前技術中的簡單。· 該金屬一絕緣體一金屬電容器具有一第一電極，其形 成於用於互連的金屬層中。因為該第二電極的介電夾層及 金屬化層可保持薄，所以可以現有的概念輕易整合金屬一 絕緣體一金屬電容器，以藉由「鑲嵌」技術製造積體半導 體產品。 藉由施加一金屬層作為與一基板的互連，可方便地製 造金屬一絕緣體一金屬電容器。然後，在互連的金屬層上 沈積一介電保護層及一介電輔助層。該介電輔助層用作一 部分犧牲層，且不用作該MI Μ介電質，而是成為實質上施 加之金屬間介電質（IMD)的一部分。微影蝕刻及蝕刻之熟 575942

⑺ 知方法係用以在預計整合MIM電容器的位置處，移除介電 保護層及介電輔助層。用以展開該兩層的光阻最好係在移 除該保護層前就已燒成灰。在這種情況下，最好係對應的 I虫刻選擇性地在較低電極停止。在對應圖案化的表面上沈 積了一介電層，其係藉由根據期望選擇的材料製成並具有 任何理想的厚度。然後，適當地施加來自該第二電極的材 料並使其圖案化。

這便可能藉由原子層沈積法（atomic layer deposition ; ALD)沈積極薄的介電層。因為該製程中並未使用電漿激 發，所以使用ALD代替PECVD提供另外的替代性製程，以 沈積氧或含氧層，而不損壞銅表面。 根據本發明之方法的另一較佳具體實施例，可在步驟（e) 之前將導電位障施加於該第一電極。在這種情況下，最好 係只將該導電位障選擇性施加於未覆蓋的第一電極。

圖2為「鑲嵌」結構中的金屬執道，該結構具有C u製成 互連3，其亦使用於對應的先前技術中。互連2亦可作為較 低MIM電極。Si3N4的介電保護層5係沈積於該金屬執道上 。然後，大約厚50至100奈米的介電輔助3丨02層16係使用 已知的製程沈積於該保護層上，該已知的製程與金屬化相 容。其用作一部分犧牲層，且不用作一 MIM介電層，而是 成為實質上施加的金屬間介電質（IMD)的一部分。使用已 知的微影蝕刻及蝕刻方法時，該介電輔助層係在位置1 7 處移除，其預計在該處整合MI Μ電容器。移除輔助層16 後，便會焚化用以使該開孔圖案化的光阻。在焚化過程中 •12- 575942 ⑻ 藉由保護層5保護該第一電極2。在該焚化過程中，另一互 連3係藉由殘留輔助層1 6及保護層5保護。然後，將該開孔 及該保護層5中保留的Si02輔助層之任何殘留物移除。部 分移除的輔助層1 6用作該開孔的一硬式遮罩。

圖3為較高電極7、8、9及鈍化層10之MIM介電質6的沈 積及圖案化發生後的MIM電容器。在展開介電輔助層16 及保護層5展開之後，會產生厚度為20奈米的一介電層6 ，如A12〇3。不過，這並非強制性的，因為介電質6可根據 期望選擇並沈積任何期望的厚度。此外，導電位障（未顯 示，如TaN)可在沈積該介電質前施加於該第一電極。最 好係只將該導電位障選擇性施加於未覆蓋的第一電極。

因為根據示範性具體實施例，整合程序不對介電層6的 厚度、蝕刻特性及其他特性作任何最小的要求，所以假定 該類層可在低於4 0 0 °C的溫度下產生，那麼任何理想的製· 程（如CVD、PECVD、MOCVD及PVD)都可用以產生該介電 層。可藉由較低電極之表面的氧化或藉由在該較低電極上 針對此目的提供的層（如Ta及/或TaN)之氧化亦可產生介 電層7。此外，可能藉由ALD(原子層沈積法）沈積該介電 層6。該製程使得有可能藉由原子層沈積產生極薄層。根 據本發明之製程使得有可能獲得具有剛好大約3 fF/pm2 至剛好10 fF/pm2以上的電容，而藉由先前的方法不可能 再次產生足夠品質的該種電容器。 藉由ALD之沈積提供PECVD的替代製程，以允許氧或含 氧層的沈積。因為ALD不使用任何電漿激發，該第一電極 -13 - 575942

(9) 之敏感的銅表面以及該電容器的品質會降低。 然後，施加該較高電極的材料。該類材料包含導電位 障7、9，其（例如）包含T i N。在該兩個位障之間，會有一 金屬層8，其（例如）包含AlCu。該介電輔助層16中的先前 開孔1 7所產生的拓撲相對較小；該較低電極的邊緣長度係 大於Ιμηι，而梯級高度大約為50至1 0 0奈米。因此，所選 的沈積製程可很好地覆蓋該拓撲。在該較高導電位障9上 亦沈積一 S i 3 Ν 4純化層1 〇。 接著便蝕刻堆疊，其包含該鈍化層1 0 ;該較高電極7、 8、9;該介電層6及該輔助層16。在這種情況下，沒有特 定要求強加於該介電輔助層1 6 (其保留在該保護層5上）的 殘留物厚度，因此沒有對蝕刻製程的選擇性強加任何特定 要求。因此，與所說明的概念及相似的概念不同，整個過 程會有非常寬廣的製程窗口 ，其同時與該介電層6及其厚· 度的自由選擇結合。 接著，沈積較高金屬間介電質1 1。然後介電輔助層1 6 之任何殘留物只不過變成IMD 1 1的一部分。形成通道1 3 以與該電容器及較低互連3建立接觸，該類通道在其較高 端處連接至較高互連1 3。結果將該類較高互連1 4嵌入一金 屬間介電質1 5中。因為不必通過該金屬軌道上的殘留物介 電電容器層蝕刻，所以通道蝕刻執行起來遠比先前技術中 的簡單。 至此，在該示範性具體實施例中，所有的互連及通道 都已藉由「鑲嵌」技術形成。 -14- 575942

(ίο) 在上述示範性具體實施例中說明的金屬化及板電容器 材料藉由範例予以闡述，但這並非限制本發明。具體而言 ，所有的導電材料（如 Si、W、Cu、Ag、Au、Ti、Pt及其 合金）都可用作互連。除了 Ti、TiN、TiW、W、WNx(其 中0SxS2)、Ta、TaN之外，矽化物及碳化物亦特別適合於 作為替代性位障或襯層。所有上述的材料及其組合都可用 作電極。除了用於半導體技術的傳統介電質（即Si02及 Si3N4)外，具有極高k的所有材料都是可用的，尤其是 AI2O3、Zr〇2、Hf〇2、Ta2〇5、L2O3、Ti〇2 及其混合的氧化 物、氮氧化物及矽酸鹽、SrTi03、BaxSrbxTiOd其中BST ，〇€χ<1)及 PbZrxTihxO'CPZT，其中 OSxSl)。 以上已參考附圖說明本發明之示範性具體實施例，其 中： 圖1為根據本發明之一項示範性具體實施例的積體半· 導體產品之斷面圖摘要，其包含一金屬一絕緣體一金屬電 容器。 圖2為根據本發明的一項具體實施例之積體半導體產 品的斷面圖摘要，其處於第一製程步驟，其中在該第一電 極上已展開介電輔助層。 圖3為根據本發明的一項具體實施例之積體半導體產 品的斷面圖摘要，其處於第二製程階段，其中該電容器堆 疊已圖案化。 圖4為金屬一絕緣體一金屬電容器之斷面圖摘要，其係 根據先前技術之「鑲嵌」技術製造。 -15- 575942 00 圖式代表符號說明 1 金 屬 間 介 電 質 2 第 一 電 極 3 互 連 5 介 電 保 護 層 6 層 7 介 電 層 8 第 二 電 極 9 導 電 位 障 10 鈍 化 層 11 金 屬 間 介 電 質 12 鈍 化 層 13 通 道 14 較 高 互 連 15 金 屬 間 介 電 質 16 介 電 輔 助 層 17 開 孔 19 互 連 20 較 低 互 連 2 1 通 道

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Claims (1)

1. 575942 拾、申請專利範圍 1. 一種具有互連之積體半導體產品，其包含作為一必要 成分的銅，以及至少一金屬一絕緣體一金屬電容器， 其包含一第一電極（2)、一介電層（6)及一第二電極（7、 8、9)，其中該介電層（6)係配置於一介電輔助層（16)的 一開孔（1 7)中，該開孔係配置於該第一電極之上。 2. 如申請專利範圍第1項之半導體產品，其中一介電保護 層（5)係配置於該第一電極（2)及該介電輔助層之間，該 開孔（1 7)亦包含該介電保護層。 3. 如申請專利範圍第1或2項之半導體產品，其中該介電 保護層（5)包含Si3N4。 4. 如申請專利範圍第1或2項之半導體產品，其中該介電 層（6)至少包含下列物質的其中之一：Al2〇3、Hf02、 La2〇5、Ta2〇5、Ti〇2、Zr〇2及其所有混合的氧化物、氛 氧化物及矽酸鹽、SrTi〇3、BaxSn-xTiOdBST)，其中 OSxSl及 PbZrxTibxOy 其中 OSxSl及（PZT)、Si02及 Si3N4 ο 5. 如申請專利範圍第1項之半導體產品’其中該第二電極 為一堆疊，其包含一金屬層（8)及導電位障（7、9)。 6. 如申請專利範圍第1項之半導體產品，其中該第一電極 為一堆疊，其包含一金屬層及一導電位障。 7. 如申請專利範圍第5或6項之半導體產品，其中該等位 575942 申請專瀨範園績頁 障至少包含下列物質的其中之一：Ta、TaN、TiW、W 、WNx，其中0<x<2及Ti、TiN、矽化物及碳化物。 8 .如申請專利範圍第1或2項之半導體產品，其中該第一 電極及/或該第二電極除了包含銅之外，還至少包含下 列物質的其中之一 ：Al、Si、W、Au、Ag、Ti及Pt。 9. 如申請專利範圍第1或2項之半導體產品，其中該介電 層（6)係藉由一介電常數>8的一介電材料形成。 10. 如申請專利範圍第1或2項之半導體產品，其中該介電 層（6)係使用下列方法的其中之一予以施加：CVD、 PECVD、MOCVD、PVD 及 ALD。 11. 如申請專利範圍第1或2項之半導體產品，其中該介電 層（7)係藉由該第一電極的一表面氧化或該第一電極上 的一層之氧化而產生。 12. 如申請專利範圍第1或2項之半導體產品，其中該介電 層（6)的厚度係小於6 0奈米。 13. 如申請專利範圍第1或2項之半導體產品，其中該電容 器之表面特定區域的電容至少為3 fF/μιη2。 14. 一種製造具有互連的一積體半導體產品之方法，該半 導體產品包含作為一必要成分的銅及至少一金屬一絕 緣體一金屬電容器，其包含一第一電極（2)、一介電層 (6)及一第二電極（7、8、9)，該方法包含下列步驟： (a) 在一預計作為一互連層的一層中產生該第一電極； (b) 施加一介電保護層（5 ); (c) 施加一介電輔助層（16); 575942 申請專利範圃績買 (d) 在該第一電極上展開該介電保護層（5)及該介電輔 助層（1 6); (e) 產生該電容器的介電層（6); (f) 產生該第二電極。 15. 如申請專利範圍第1 4項之方法，其中該第一電極係藉 由該介電保護層覆蓋之前，用以使該開孔（1 7)圖案化之 光阻焚化。 16. 如申請專利範圍第1 4或1 5項之方法，其中係施加兩個 導電位障（7、9)及配置於兩者之間的一金屬層（8)以作 為該第二電極。 17. 如申請專利範圍第1 4或1 5項之方法，其中下列方法的 其中之一係用以產生該介電層（6) : CVD、PECVD、 MOCVD、PVD 及 ALD。 18. 如申請專利範圍第1 4或1 5項之方法，其中係氧化該第 一電極的表面或該第一電極上的一層以產生該介電層 (6) 〇 19. 如申請專利範圍第1 4或1 5項之方法，其中該介電輔助 層（16)係成為一較高金屬間介電質（11)的一部分，該較 高金屬間介電質在產生該第二電極後沈積。 20. 如申請專利範圍第1 4或1 5項之方法，其中至少一較高 互連（14)係通過至少一通道（13)連接至該電容器。 21. 如申請專利範圍第1 4或1 5項之方法，其中係使用一鑲 嵌方法產生該第一電極（2)。 22. 如申請專利範圍第14或15項之方法，其中在步驟（e)之 575942 申請專利範園續頁 前會將一導電位障施加於該第一電極。 23.如申請專利範圍第14或15項之方法，其中在步驟（e)之 前會將一導電位障選擇性施加於該第一電極。

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