CN1605113A - 包含金属－绝缘体－金属电容器之集成半导体产品 - Google Patents

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Abstract

为了制造一种具有结合之金属－绝缘体－金属电容器的集成半导体产品，首先，一介电保护层(5)以及一介电辅助层(16)系被沉积于一第一电极(2)之上，该保护层以及该辅助层(16)系经该第一电极接着被形成开口(17)，然后，一介电层(6)被产生，并且第二电极的金属轨道堆叠(7、8、9)系接着被施加于该介电层(6)之上，而紧接着的系为利用已知蚀刻程序而对该金属－绝缘体－金属电容器进行图案化。此系使得有可能利用可依所需而进行选择的材质来产生任何所需厚度的介电电容器层，特别的是，本发明所具有的优点是，相较于已知技术，通孔蚀刻系可以简单许多的方式加以进行，因为其不需要蚀刻穿透在该金属轨道上方的剩余介电电容器层。

Description

包含金属-绝缘体-金属电容器之集成半导体产品
本发明系相关于一种具有互连以及一金属-绝缘体-金属电容器之集成半导体产品，本发明系特别相关于具有包括铜以作为一必要结构成分的互连的一集成半导体产品。
在BIPOLAR、BICMOS、以及CMOS技术中的高频电路，其系需要具有一高电压线性(voltage linearity)、准确之可设定电容值、以及特别是低寄生电容值的集成电容器，该等已经被使用至今的已知MOS或MIS电容器系由于电压感应之空间电荷区域(voltage-inducedspace charge regions)而具有一不令人满意的电压线性，而且距基板之短距离亦要承担众多的寄生电容值。
这些困难系可以藉由使用已知为金属-绝缘体-金属电容器(MIM电容器)者而加以避免，该MIM电容器系通常被配置于两个金属层之间，并且因此而位于距基板较大的距离，而尽可能的，这些金属-绝缘体-金属电容器应该在既存之不改变以及影响相邻互连之情形下所进行的多层金属化概念中进行集成。
现在的多层金属化系较佳地利用“镶嵌(Damascene)”制程而加以制造，在此制程之中，作为未来互连或通孔的结构系被蚀刻进入金属间介电质之中，接着，这些结构系被互连材质(例如，铜)所填满，而剩余在表面上的金属则接着会在一最终化学机械研磨(CMP)步骤中再次被移除。该“镶嵌”技术的一个优点是，即使是无法使用活性离子蚀刻(RIE)之非常小的特征尺寸，其亦可以被使用，再者，该“镶嵌”技术系亦适合于所有不会形成任何高挥发性构件、并且因此无法藉由RIE程序而加以图案化的金属，例如像铜的金属。
前述的方法，正如欧洲专利申请第EP 1 130 654 A1号以及文章“Single Mask MIM Capacitor with Cu Damascene Metallization forsub-0.18μm Mixed Mode Signal and System-on-a-ChipApplications”IEEE(2000)，pp.111 ff.by Kiu et al.以及“System on a Chip Technology Platform for 0.18μm Digital，Mixed Signal & eDRAM Applications”，Inf ineon Tech.Corp.andIBM Microelectronics Div.By R.Mahnkopf et al.中所举的例子一样，系使用材质二氧化硅及/或氮化硅，以作为介电质，而其系于微电子学产业中已被充分进行特征描绘并为已知。
然而，这些材质的介电常数k并不特别的高，大约介于四至七之间，更甚者，由于使用多层金属化，它们必须利用电浆(PECVD)程序而加以沉积，而这些程序系典型地藉由高沉积率，但亦藉由高缺陷密度以及较低的层品质而加以区别，因此，在电浆程序中，其系实际上不可能产生具有一可再现之厚度以及足够品质之小于60nm的层。
另外，在上述所引用之集成概念中，该上部电极系藉由一上部电极蚀刻的帮助而加以图案化，并且该上部电极蚀刻系必须停止在该电容器之该介电质之中，所以，为了这个理由，这些程序系绝对必须包括具有至少60nm之一足够厚度的一介电层。
第4图系显示根据已知技术之具有一MIM电容器的一集成半导体产品的一剖面截取图。在一下部金属间介电质1之中，下部互连20系藉由通孔21而被连接至互连3、19之一中间层，该等互连3、19、20以及该通孔21系藉由该“镶嵌”技术而加以制造。
接着，一50nm厚的TaN层系藉由PVD沉积而被施加至该中间互连层的平面化表面，以作为该电容器的下部电极2，而再一次，大约60nm厚的一层系接着被施加至该TaN层，以作为电容器介电质6，此层6，举例而言，系可包括藉由CVD而加以沉积的SiO2，而在此之上，该电容器的第二电极8系加以施加，且其系可藉由，举例而言，一50nm厚之TaN层而加以形成。
之后，系紧接着图案化要形成该电容器的层堆叠，而在该电容器的区域(在图式中的左手边)中的该蚀刻停止系必须在该金属间介电质上发生，而同时在该中心互连3的区域中的该蚀刻步骤系是要发生于铜之上。在该图案化之后，一Si3N4钝化层(passivation layer)12系加以沉积，通孔13则被用于形成该电容器之该中心互连3以及该上部电极8间的接触，这些通孔13系被形成于一上部金属间介电层11之中，并且系藉由上部互连14而加以隔离，以此方法所形成之表面系再次地藉由CMP而加以平面化。
特别是在铜上所需的蚀刻停止以及利用未覆盖铜而对阻抗的接续移除，系会造成相当大的程序工程困难度。
但有一个相当大的危机是，铜轨道(track)的品质会不利地受到影响，而一更进一步地问题则是由于该电容器堆叠2、6、8被完全地蚀刻干净所造成，底切蚀刻(undercut etching)会导致藉由在垂直边缘之可能短路所造成之失败的一增加可能。
于铜上之蚀刻停止的问题系已经在已知技术中加以辨识，根据一已知的解决方法，其系建议在该中心互连层1、3、19的平面化之后，立即额外地沉积一Si3N4薄层，接着，该Si3N4层则于该MIM电容器被提供的位置处被打开，而此步骤所需要的光阻系以未覆盖之铜轨道19而加以剥除(第4图的左手边)。
藉由上述的程序，由于当打开该Si3N4层时，光阻必须以未覆盖的该铜轨道而加以移除，因此程序工程问题随之产生，既然铜亦会受到氧化作用的影响，因此，其系必须视为在互连品质中的恶化，再者，相较于在一开始所概述的程序，其系需要一额外的图案化步骤以及额外的光屏蔽，而且，此系会依次大大地增加牵涉到该程序顺序的成果。
在EP 1 130 654 A1中所叙述的该集成半导体产品中，该既存的铜轨道19系被用作为下部电极2，而包括电容器介电质以及该上部电极8之材质的一层堆叠，其系被沉积在已经藉由CMP技术进行平面化的表面之上，接着，此堆叠乃加以图案化，而其对停止在该电容器介电质6的该蚀刻操作而言系为必须。
既然在此方法中该蚀刻操作必须停止在该电容器介电质中，因此，关于用于该介电质6之厚度以及该电容器材质系具有严格的限制，再者，由于该介电质系被直接沉积于极为敏感的铜表面之上，因此，也由于铜易受氧化作用影响，就表示使用氧作为一反应搭档的电浆程序无法被用于沉积SiO2，所以，SiO2以及其它含氧材质并无法被用作为在此程序中的电容器介电质。
此外，已知此型态电容器的表面积比电容值(surface area-specific capacitance)系大约在1fF/μm2，然而，对于未来的高频应用而言，将会需要此电阻值的倍数。一电容器的该表面积比电容值乃是实质上藉由该介电质分开层的厚度以及该介电常数而加以决定，因此，一电容器的该表面积比电容值系可以藉由使用具有一高介电常数(＞8)的介电质而加以增加，再者，较60nnm薄的绝缘层系可以导致表面积比电容值的增加。
以前述之已知技术为基础，本发明作为基础的目的系在于提供一具有互连以及一金属-绝缘体-金属电容器之已获得改善的集成半导体产品，以及叙述其制造的方法。
此目的系藉由如权利要求第1项所述之一集成半导体产品以及权利要求第14项所述之方法所加以达成，而本发明更进一步之具有优势的构型以及构想系叙述于附属权利要求、叙述以及所附图式之中。
本发明系提供一种具有互连之集成半导体产品，该互连系包括铜，以作为一必要结构成分，以及该半导体产品系具有至少一金属-绝缘体-金属电容器，而该电容器系包括一第一电极，一介电层，以及一第二电极。该介电层系被配置在位于该第一电极之上且位于一介电辅助层中的一开口之中。
再者，本发明系提供一种制造具有互连以及至少一金属-绝缘体-金属电容器之一集成半导体产品的方法，其中该互连系包括铜，以作为一必要结构成分，而该电容器系包括一第一电极，一介电层，以及一第二电极。该方法系包括下列步骤：
(a)将该第一电极产生于一层之中，而该层系亦被作为该互连之一层；
(b)施加一介电保护层；
(c)施加一介电辅助层；
(d)在该介电保护层以及该介电辅助层位于该第一电极上方的位置形成开口；
(e)产生该电容器之该介电层；以及
(f)产生该第二电极。
在此所提出的概念系特别地，虽然不是专门地，适合于具有薄介电质的MIM电容器其在不重大改变其它金属轨道之可靠度之情形下的集成，而该等其它金属轨道的可靠性系实质上维持未受到改变，因为，特别是，在该等其它金属轨道之上并没有该介电电容器的剩余。再者，根据本发明之方法于执行个别程序步骤方面相对而言并不严苛，并且，于选择材质以及其厚度上允许较大的自由度，特别地是，根据本发明的方法所具有的优点是，相较于已知技术，通孔蚀刻系可以简单许多的方式加以进行，因为其不需要蚀刻穿透在该金属轨道上方的剩余介电电容器层。
该金属绝缘体-金属电容器系具有一第一电极，其系形成于互连的一金属层之中。而由于该介电中间层以及该第二电极的该金属化层可以维持为薄的，因此该金属绝缘体-金属电容器可以在不比既存藉由该“镶嵌”技术来制造一集成半导体产品的概念更为困难的情形下进行集成。
该金属绝缘体-金属电容器系方便地藉由施加互连的一金属层至一基板而加以制造，然后，一介电保护层以及一介电辅助层系被沉积于互连的该金属层之上，该保护层系作为一部份牺牲层，而不作用为一MIM介电质，但更确切的是变成将被接续地施加的该金属间介电质(IMD)的部份。已知的微影以及蚀刻方法系被用于移除该介电保护层以及该介电辅助层要集成一MIM电容器的位置，而较佳地是，需要用以打开该两层的光阻甚至于该保护层被亦除之前即已被灰化。在此例子中，其特别较佳地是，若一相对应的蚀刻系选择性地停止在该下部电极的话。由可依需要进行选择并且具有任何所需厚度的材质所制成的一介电层系沉积于该相对应图案化之表面之上，接着，形成该第二电极的材质系加以施加并适当地图案化。
此系打开了藉由ALD(atomic layer deposition，原子层沈积)沉积一极薄之介电层的可能性，由于没有任何电浆刺激物被使用于此程序之中，因此使用ALD来取代PECVD系提供了一更进一步的可选择程序，以用于在不损害该铜表面的情形下沉积氧化层或含氧层。
依照根据本发明之方法的一更进一步较佳实施例，一导电阻障层系在步骤(e)之前被施加至该第一电极，在此背景之下，其特别地较佳地是，若该导电阻障层系仅选择性地被施加至未被覆盖之该第一电极的话。
本发明的一示范性实施例系于之后以所附图式做为参考而加以解释，其中：
第1图：其系显示根据本发明一示范性实施例之包括一金属-绝缘体-金属电容器的一集成半导体产品的一截取剖面图；
第2图：其系显示根据本发明的一示范性实施例，在一第一程序步骤中之一集成半导体产品的一截取剖面图，其中，一介电辅助层系已经于第一电极上方被打开；
第3图：其系显示根据本发明的一示范性实施例，在一第二程序步骤中之一集成半导体产品的一截取剖面图，其中，该电容器堆叠系已经被图案化；以及
第4图：其系显示使用依照已知技术之“镶嵌”技术所产生的一MIM电容器的一截取剖面图。
第2图系显示在具有由铜所制成之一互连的一“镶嵌”架构中的一金属轨道，正如其亦被使用于相对应之已知技术中一样，该互连2系亦作用为该下部MIM电极，一Si3N4介电保护层5系被沉积于该金属轨道之上，接着，具有大约50至100nm之厚度的一SiO2介电辅助层16系藉由使用已知兼容于金属化之程序而被沉积于此保护层之上，而且，其系作为一部份牺牲层而不作用为一MIM介电质，但更确切的是变成将被接续地进行施加之金属间介电质(IMD)的部份。藉由使用已知的微影以及蚀刻，该介电辅助层系于位置17被移除，而在此处系意欲于结合一MIM电容器，并且，在该辅助层16已经被移除之后，被用于图案化该开口的光阻系会被灰化。该第一电极2系于该灰化期间受到该保护层5的保护，而一更进一步的互连3则是于该灰化期间同时受到该剩余的辅助层16以及受到该保护层5的保护。接着，SiO2辅助层所遗留在该开口以及该保护层5之任何剩余系会被移除，该被部分移除的辅助层16系作为该开口的一硬屏蔽。
第3图系显示该MIM介电质6、该上部电极7、8、9、以及一钝化层10的沉积以及图案化已经发生之后的MIM电容器。在该介电辅助层16以及该保护层6已经被打开之后，系产生具有厚度20nm的一介电层6，举例而言，Al2O3的介电层，然而，由于该介电质6系可以依需要而进行选择并且可被沈积为任何的厚度，因此，此系并非为必要。再者，一导电阻障层(未显示)，举例而言，TaN，系可以于沉积该介电质之前先被施加至该第一电极之上，其特别较佳地是，若该导电阻障层系仅被选择性地施加至该未被覆盖的第一电极的话。
根据此示范性实施例，由于一集成路径并不会对该介电层6之厚度、蚀刻特质、以及其它特质增加任何最小需要的负担，因此，倘若该等层可以在低于400℃的温度之下被产生的话，则任何所需的程序，例如，CVD、PECVD、MOCVD以及PVD，皆可以被用于产生它。该介电层7系亦可以藉由该下部电极之表面之氧化作用的帮助、或是藉由为了此目的而提供于该下部电极上之一层(例如，Ta及/或TaN)之氧化作用的帮助而加以产生。此外，其系有可能该介电层6藉由ALD(atomic layer deposition，原子层沉积)而加以沉积，此程序系使得有可能藉由原子层沉积而产生极薄的层。根据本发明的程序其系使得有可能达成具有比电容值3fF/pm2至大于10fF/pm2的电容器，而以先前的方法，其系不可能再现地产生足够的品质。
藉由ALD之沉积系提供PECVD一另一程序，以使得氧化层或含氧层的沈积成为可能。由于ALD并不使用不管是哪一种的电浆刺激物，因此该第一电极之该敏感的铜表面以及因此该电容器的品质系不会退化。
接着，该上部电极的材质系进行施加，这些系包括导电阻障层7、9，其系可以，举例而言，包含TiN，而在它们之间系具有一金属层8，其系可以，举例而言，包含AlCu。藉由前述开口17而在该介电辅助层16中所产生的拓朴(topology)系相对而言为小：该下部电极之边缘长度系大于1μm，并且阶梯高度系大约50至100nnm，因此，该拓朴可以藉由所选择之沉积程序而被充分地加以覆盖，而一Si3N4钝化层10系加以沉积于该上部导电阻障层9之上。
此系接着进行对包含该钝化层10、该上部电极7、8、9、该介电层6、以及该辅助层16的该堆叠的蚀刻，在此上下文中，没有特殊的需求会被负担于该介电辅助层16的剩余厚度之上，而该剩余厚度系余留在该保护层5之上以及因此在该蚀刻程序之选择性之上。结果，不同于已经叙述过的概念以及相似的概念，同时结合该介电质6以及其厚度之一自由选择的整体程序，其系具有一个非常广泛的适用范围(process window)。
接下来，一上部金属间介电质11系加以沉积。该介电辅助层16的任何剩余则简单的变成此IMD 11的部分，而通孔13系加以形成，以形成该电容器与该下部互连3间的接触，并且，这些通孔系以其上端与该上部互连14相连接，而这些上部互连14则依次被嵌入一金属间介电质15之中，该通孔蚀刻比起已知技术系可以更为简单地加以实行，因为其不需要蚀刻穿在该金属轨道上的该剩余介电电容器层。
在此示范性实施例中，所有的互连以及通孔系皆藉由该“镶嵌”技术而加以形成。
在前述示范性实施例中所述之金属化以及平板电容器材质，系提出作为举例之用而非暗示任何的限制，特别地是，所有的导电材质，例如，Si、W、Cu、Ag、Au、Ti、Pt、以及其所有的合金，系可以用作为该互连，而除了Ti以及TiN之外，TiW、W、WNx，其中0≤x≤ 2，Ta、TaN，硅化物以及碳化物系亦特别地适合作为二者择一的阻障层或衬层，所有上述提到之材质以及其结合系可以被用作为电极。而且，除了传统用于半导体技术中之介电质，亦即，SiO2以及Si3N4，之外，所有具有较高k的材质系亦为可利用，特别是，Al2O3、ZrO、HfO2、Ta2O5、La2O3、TiO2以及其混合的氧化物、氧氮化物以及硅化物，SrTiO3、BaxSr1-xTiO3，其中0≤x≤1(BST)，以及PbZrxTi1-xO3，其中0≤x≤1(PZT)。

Claims (23)

1.一种具有互连以及至少一金属-绝缘体-金属电容器之集成半导体产品，而该互连系包括铜，以作为一必要结构成分，并且该电容器系包括一第一电极(2)，一介电层(6)，以及一第二电极(7、8、9)，其中该介电层(6)系被配置在位于该第一电极之上且位于一介电辅助层(16)中的一开口(17)之中。
2.根据权利要求第1项所述之半导体产品，其中一介电保护层(5)系被配置于该第一电极(2)以及该介电辅助层之间，该开口(17)系亦围绕该介电保护层。
3.根据权利要求第1或第2项所述之半导体产品，其中该介电保护层(5)系包含Si3N4。
4.根据权利要求第1至第3项其中之一所述之半导体产品，其中该介电层(6)系包含下列物质至少其中之一：Al2O3、HfO2、La2O3、Ta2O5、TiO2、ZrO2以及其所有混合的氧化物、氧氮化物、以及硅化物，SrTiO3、BaxSr1-xTiO3，其中0≤x≤1(BST)，PbZrxTi1-xO3，其中0≤x≤1(PZT)，SiO2、Si3N4。
5.根据前述权利要求其中之一所述之半导体产品，其中该第二电极系为一包括一金属层(8)以及导电阻障层(7、9)的堆叠。
6.根据前述权利要求其中之一所述之半导体产品，其中该第一电极系为一包括一金属层以及一导电阻障层的堆叠。
7.根据权利要求第5或第6项所述之半导体产品，其中该等阻障层系包含下列物质至少其中之一：Ta、TaN、TiW、W、WNx，其中0＜x＜2，Ti、TiN、硅化物、以及碳化物。
8.根据前述权利要求其中之一所述之半导体产品，其中该第一电极及/或该第二电极除了该铜之外，系包含下列物质至少其中之一：Al、Si、W、Au、Ag、Ti、Pt。
9.根据前述权利要求其中之一所述之半导体产品，其中该介电层(6)系藉由具有大于8之介电常数的一介电材质而加以形成。
10.根据前述权利要求其中之一所述之半导体产品，其中该介电层(6)之施加系藉由使用下列程序其中之一：CVD、PECVD、MOCVD、PVD、ALD。
11.根据权利要求第1至第10项其中之一所述之半导体产品，其中该介电层(7)系藉由该第一电极之表面的一氧化作用或是藉由在该第一电极上之一层的一氧化作用而加以产生。
12.根据前述权利要求其中之一所述之半导体产品，其中该介电层(6)的厚度系少于60nm。
13.根据前述权利要求其中之一所述之半导体产品，其中该电容器的表面积比电容值系至少为3fF/μm2。
14.一种制造具有互连以及至少一金属-绝缘体-金属电容器之一集成半导体产品的方法，而该互连系包括铜，以作为一必要结构成分，且该电容器系包括一第一电极(2)，一介电层(6)以及一第二电极(7、8、9)，该方法系包括下列步骤：
(a)将该第一电极产生于一层之中，而该层系亦被作为该互连之一层；
(b)施加一介电保护层；
(c)施加一介电辅助层(16)；
(d)在该介电保护层(5)以及该介电辅助层(16)位于该第一电极上方形成开口；
(e)产生该电容器之该介电层(6)；以及
(f)产生该第二电极。
15.根据权利要求第14项所述之方法，其中用于图案化该开口(17)的光阻系已经于该第一电极被该介电保护层覆盖之前先进行灰化。
16.根据权利要求第14或第15项所述之方法，其中二阻障层(7、9)以及配置于两者之间的一金属层(8)系被施加于该第二电极。
17.根据权利要求第14至16项其中之一所述之方法，其中下列程序的其中之一系被用于产生该介电层(6)：CVD、PECVD、MOCVD、PVD、ALD。
18.根据权利要求第14至17项其中之一所述之方法，其中该第一电极之表面或是在该第一电极上的一层系进行氧化，以产生该介电层(6)。
19.根据权利要求第14至18项其中之一所述之方法，其中该介电辅助层(16)系变成在该第二电极产生之后所沉积之一上部金属间介电质(11)的部分。
20.根据权利要求第14至19项其中之一所述之方法，其中至少一上部互连(14)系透过至少一通孔(13)而被连接至该电容器。
21.根据权利要求第14至20项其中之一所述之方法，其中该第一电极(2)乃是使用一镶嵌(Damascene)制程而加以产生。
22.根据权利要求第14至21项其中之一所述之方法，其中于该步骤(e)之前，一导电阻障层系被施加于该第一电极。
23.根据权利要求第22项所述之方法，其中于该步骤(e)之前，一导电阻障层系被选择性地加于该第一电极。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011103735A1 (zh) * 2010-02-25 2011-09-01 中国科学院上海微系统与信息技术研究所 形成带有mim电容器的铜互连结构的方法及所形成的结构
CN104395721A (zh) * 2012-03-16 2015-03-04 维塔尔传感器控股有限公司 介电常数屏蔽
CN111834341A (zh) * 2020-06-17 2020-10-27 珠海越亚半导体股份有限公司 电容电感嵌埋结构及其制作方法和基板

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10326087B4 (de) * 2003-06-10 2008-03-20 Infineon Technologies Ag Bauelement mit einer Nutzstruktur und einer Hilfsstruktur
DE10341564B4 (de) 2003-09-09 2007-11-22 Infineon Technologies Ag Kondensatoranordnung und Verfahren zur Herstellung derselben
US7112507B2 (en) 2003-11-24 2006-09-26 Infineon Technologies Ag MIM capacitor structure and method of fabrication
KR100572829B1 (ko) * 2003-12-31 2006-04-24 동부아남반도체 주식회사 엠아이엠 캐패시터를 갖는 반도체 소자의제조방법
KR100549002B1 (ko) * 2004-02-04 2006-02-02 삼성전자주식회사 복층 엠아이엠 커패시터를 갖는 반도체소자 및 그것을제조하는 방법
JP4928748B2 (ja) * 2005-06-27 2012-05-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR100870178B1 (ko) 2005-08-10 2008-11-25 삼성전자주식회사 엠아이엠 커패시터를 구비하는 반도체 소자들 및 그제조방법들
KR100703974B1 (ko) * 2005-08-11 2007-04-06 삼성전자주식회사 Ｍｉｍ 커패시터를 구비하는 반도체 집적회로 장치 및 그제조 방법
DE102005047111B3 (de) 2005-09-30 2007-06-21 Infineon Technologies Ag Verfahren zur Herstellung eines MIM-Kondensators
KR100698089B1 (ko) * 2005-12-29 2007-03-23 동부일렉트로닉스 주식회사 커패시터를 갖는 반도체 소자 및 이의 제조방법
US7602068B2 (en) 2006-01-19 2009-10-13 International Machines Corporation Dual-damascene process to fabricate thick wire structure
US7422954B2 (en) * 2006-03-14 2008-09-09 United Microelectronics Corp. Method for fabricating a capacitor structure
WO2007142894A2 (en) * 2006-05-30 2007-12-13 Purdue Research Foundation Apparatus and method of forming a mosfet with atomic layer deposited gate dielectric
US8089135B2 (en) * 2008-07-30 2012-01-03 International Business Machine Corporation Back-end-of-line wiring structures with integrated passive elements and design structures for a radiofrequency integrated circuit
US7989919B2 (en) * 2009-06-03 2011-08-02 Infineon Technologies Ag Capacitor arrangement and method for making same
US8906773B2 (en) * 2012-12-12 2014-12-09 Freescale Semiconductor, Inc. Integrated circuits including integrated passive devices and methods of manufacture thereof
US9391016B2 (en) 2014-04-10 2016-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. MIM capacitor structure
US9368392B2 (en) * 2014-04-10 2016-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. MIM capacitor structure
US9425061B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Buffer cap layer to improve MIM structure performance
US10290422B1 (en) 2017-11-16 2019-05-14 Micron Technology, Inc. Capacitors and integrated assemblies which include capacitors
US11495559B2 (en) * 2020-04-27 2022-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6184551B1 (en) * 1997-10-24 2001-02-06 Samsung Electronics Co., Ltd Method of forming integrated circuit capacitors having electrodes therein that comprise conductive plugs
US6025226A (en) * 1998-01-15 2000-02-15 International Business Machines Corporation Method of forming a capacitor and a capacitor formed using the method
US6086951A (en) * 1999-06-14 2000-07-11 United Microelectronics Corp. Method for forming metallic capacitor
KR20010017820A (ko) * 1999-08-14 2001-03-05 윤종용 반도체 소자 및 그 제조방법
DE19945939A1 (de) * 1999-09-24 2001-04-12 Infineon Technologies Ag Integrierte Halbleiterschaltung mit Kondensatoren exakt vorgegebener Kapazität
EP1130654A1 (de) * 2000-03-01 2001-09-05 Infineon Technologies AG Integriertes Bauelement mit Metall-Isolator-Metall-Kondensator
US6329234B1 (en) * 2000-07-24 2001-12-11 Taiwan Semiconductor Manufactuirng Company Copper process compatible CMOS metal-insulator-metal capacitor structure and its process flow
US6271084B1 (en) * 2001-01-16 2001-08-07 Taiwan Semiconductor Manufacturing Company Method of fabricating a metal-insulator-metal (MIM), capacitor structure using a damascene process
US6391707B1 (en) * 2001-05-04 2002-05-21 Texas Instruments Incorporated Method of manufacturing a zero mask high density metal/insulator/metal capacitor

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011103735A1 (zh) * 2010-02-25 2011-09-01 中国科学院上海微系统与信息技术研究所 形成带有mim电容器的铜互连结构的方法及所形成的结构
CN104395721A (zh) * 2012-03-16 2015-03-04 维塔尔传感器控股有限公司 介电常数屏蔽
CN111834341A (zh) * 2020-06-17 2020-10-27 珠海越亚半导体股份有限公司 电容电感嵌埋结构及其制作方法和基板

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Publication number Publication date
TW200303598A (en) 2003-09-01
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