JP2004193198A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】半導体装置の製造工程において、配線層の応力を緩和してストレスマイグレーションの発生を抑制し、信頼性および歩留りを向上し得る半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１０１表面に形成された拡散層１０２（第１の導電層）と、開口部１０４によって接続されている第２の導電層１０５を有し、第２の導電層１０５の表面の段差を覆うように、応力緩和層１１０として、たとえば、応力を緩和する機能を有する絶縁層および導電層が形成された構成とする。これにより、第２の導電層１０５と第２の絶縁膜１０８との熱膨張差に起因して第２の導電層１０５と第２の絶縁膜１０８とのとの間にかかる応力を緩和し、ストレスマイグレーションを抑制することができる。
【選択図】図１
【解決手段】半導体基板１０１表面に形成された拡散層１０２（第１の導電層）と、開口部１０４によって接続されている第２の導電層１０５を有し、第２の導電層１０５の表面の段差を覆うように、応力緩和層１１０として、たとえば、応力を緩和する機能を有する絶縁層および導電層が形成された構成とする。これにより、第２の導電層１０５と第２の絶縁膜１０８との熱膨張差に起因して第２の導電層１０５と第２の絶縁膜１０８とのとの間にかかる応力を緩和し、ストレスマイグレーションを抑制することができる。
【選択図】図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関する。詳しくは、本発明は応力を緩和する機能を有する層を形成することによって、ストレスマイグレーションを抑制し、信頼性が高く歩留りを向上し得る半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の製造工程において、導電層が絶縁膜との膨張率の違いによりストレスあるいは応力が加わり、ストレスマイグレーション（ＳＭ：Ｓｔｒｅｓｓ
Ｍｉｇｒａｔｉｏｎ）を生じる現象が知られている。
【０００３】
たとえば、一般に導電層として用いられるＡｌは強い引張り応力を持っているが、その上にさらに引張り応力を持つ絶縁膜を堆積すると、Ａｌ配線は応力に耐えられず断線することがある。これは、配線に通電していなくても配線の長手方向に引張り応力が加わることにより１５０〜２５０℃に放置するだけで導電層が断線を起こし得る。
【０００４】
図８は従来例にかかる模式的な半導体装置の断面図である。半導体基板４０１の表層に導電性不純物の拡散層４０２が形成されており、その上層に第１の絶縁膜４０３が形成されており、拡散層４０２に達する開口部１０４が形成されている。この開口部１０４を通じて導電層４０５が拡散層４０２と電気的に接続している。また、導電層４０５上には第２の絶縁膜４０８を有している。
【０００５】
上記のような、従来の半導体装置の製造方法としては、開口部を形成する絶縁膜とその開口部により絶縁膜下層の導電層に電気的に接続するように絶縁膜上に形成された導電層との間に、高融点金属および高融点金属シリサイドを開口部に堆積し、その上に高融点金属の窒化物を堆積することにより、開口部を埋め込む。そして、開口部を埋め込んだ窒化高融点金属を通して、絶縁膜下層の導電層と絶縁膜上の導電層が接続するように形成する方法が知られている（たとえば、特許文献１参照）。また、高融点金属、高融点金属シリサイドおよび高融点金属の窒化物を複数回堆積させて開口部を埋め込んだ後に、埋め込み部上に第２の導電層を形成する方法も知られている（たとえば、特許文献２参照）。
【０００６】
一方、半導体集積回路、特にアナログ、ミックスシグナル用途の半導体集積回路において、回路を簡略化および高性能化する上で、高性能受動素子の混載技術は重要である。特に、静電容量素子については、容量寄生および寄生抵抗が小さく、高周波用途も対応できるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量が注目されている。
【０００７】
【特許文献１】
特開平１０−２０９２７８号公報 （第３−５頁、第１図）
【特許文献２】
特開２０００−２２８３７２号公報 （第４−６頁、第１図）
【０００８】
【発明が解決しようとする課題】
しかしながら、半導体デバイスの高集積化および多機能化に伴い、配線は微細化および多層化してきており、ストレスマイグレーションによる断線はより顕著化する傾向にある。特に、導電層は下地の段差や開口部の形状に起因して生じた導電層表面の段差等で、膜厚の変化が大きいために応力が集中してストレスマイグレーションを生じやすい。また、ストレスマイグレーションによる断線は導電層上に形成された絶縁膜の成膜工程や導電層上の絶縁膜形成後の熱工程によって顕著に発生し易くなっている。
【０００９】
本発明はかかる事情に鑑みてなされたものであり、その目的はストレスマイグレーションを防いで、信頼性の高く歩留りを向上し得る半導体装置および製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の半導体装置は、基板に形成された第１の導電層と、前記第１の導電層上に形成された第１の絶縁膜と、前記第１の絶縁膜に形成され、前記第１の導電層を露出させる開口部と、前記第１の導電層と接続するように前記開口部内および前記第１の絶縁膜上に形成された第２の導電層と、前記第２の導電層上に形成された第２の絶縁膜とを有し、前記第２の導電層と前記第２の絶縁膜との界面において、少なくとも前記開口部の形状に起因して生じた前記第２の導電層の表面の段差を覆うように形成された、前記第２の導電層と前記第２の絶縁膜との熱膨張差に起因して、前記第２の導電層と前記第２の絶縁膜との間にかかる応力を緩和する応力緩和層を有する。
【００１１】
また、本発明の第２の半導体装置は、配線領域と静電容量素子領域とを有する半導体装置であって、前記配線領域において、基板に形成された第１の導電層と、前記第１の導電層上に形成された第１の絶縁膜と、前記第１の絶縁膜に形成された前記第１の導電層を露出させる開口部と、前記第１の導電層と接続するように前記開口部内および前記第１の絶縁膜上に形成された第２の導電層と、前記第２の導電層上に形成された第２の絶縁膜とを有し、前記第２の導電層と前記第２の絶縁膜との界面において、少なくとも前記開口部の形状に起因して生じた前記第２の導電層の表面を覆うように、前記第２の導電層と前記第２の絶縁膜との熱膨張差に起因して、前記第２の導電層と前記第２の絶縁膜との間にかかる応力を緩和する応力緩和層を有し、前記静電容量素子領域において、基板上に形成された第１の電極と、前記第１の電極上に形成された容量絶縁層と、前記容量絶縁層上に形成された第２の電極とを有し、前記応力緩和層は、少なくとも前記容量絶縁層あるいは前記第２の電極と同一の構成の層を含む。
【００１２】
ここで、導電層とは、半導体に導電性不純物がドープされて導電性が付与されたものを含むこととする。また、応力緩和層とは、その応力緩和層を挟む２つの層間にかかる応力を緩和する機能を有する層である。さらに、応力とは、第２の導電層と第２の絶縁膜などの２層間に働く、熱膨張差に起因する力である。
上記の本発明の第１の半導体装置においては、第２の導電層と第２の絶縁膜の間に、開口部の形状に起因して生じた第２導電層上の段差を覆うように応力緩和層が形成されており、これにより第２の導電層と第２の絶縁膜との熱膨張差に起因して第２の導電層と第２の絶縁膜との間にかかる応力が緩和される。
また、上記の本発明の第２の半導体装置においては、配線領域と静電容量素子領域を有する半導体装置の配線領域の第２の導電層と第２の絶縁膜との界面において、少なくとも開口部の形状に起因して生じた第２導電層上の段差を覆うように応力緩和層が形成され、該応力緩和層は、少なくとも静電容量素子領域の容量絶縁層あるいは第２の電極と同一の構成の層を含む。
【００１３】
本発明の第１の半導体装置の製造方法は、基板に第１の導電層を形成する工程と、前記第１の導電層上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜に前記第１の導電層を露出させるように開口部を形成する工程と、前記第１の導電層と接続するように前記開口部内および前記第１の絶縁膜上に第２の導電層を形成する工程と、前記第２の導電層上に、少なくとも前記開口部の形状に起因して生じた前記第２の導電層の表面の段差を覆うように、応力緩和層を形成する工程と、少なくとも前記応力緩和層上に、第２の絶縁膜を形成する工程とを有し、前記応力緩和層を形成する工程においては、前記第２の導電層と前記第２の絶縁膜との熱膨張差に起因して前記第２の導電層と前記第２の絶縁膜との間にかかる応力を緩和する層を形成する。
【００１４】
また、本発明による第２の半導体装置の製造方法は、配線領域と静電容量素子領域とを有する半導体装置の製造方法であって、前記配線領域において、基板に第１の導電層を形成する工程と、前記第１の導電層上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜に前記第１の導電層を露出させるように開口部を形成する工程と、前記第１の導電層と接続するように前記開口部内および前記第１の絶縁膜上に第２の導電層を形成する工程と、前記第２の導電層上に、少なくとも前記開口部の形状に起因して生じた前記第２の導電層の表面の段差を覆うように、応力緩和層を形成する工程と、少なくとも前記応力緩和層上に、第２の絶縁膜を形成する工程とを有し、前記静電容量素子領域において、基板上に第１の電極を形成する工程と、前記第１の電極上に容量絶縁層を形成する工程と、前記容量絶縁層上に第２の電極を形成する工程とを有し、前記応力緩和層を形成する工程と、少なくとも前記容量絶縁層を形成する工程、あるいは、前記第２の電極を形成する工程が、同一の工程で行われる。
【００１５】
上記の本発明の第１の半導体装置の製造方法は、基板に第１の導電層を形成し、第１の導電層上に第１の絶縁膜を形成し、第１の絶縁膜に第１の導電層を露出させるように開口部を形成し、第１の導電層と接続するように開口部内および第１の絶縁膜上に第２の導電層を形成する。その後、第２の導電層上に、少なくとも開口部の形状に起因して生じた第２の導電層の表面の段差を覆うように応力緩和層を形成し、少なくとも応力緩和層上に第２の絶縁膜を形成する。
上記の本発明の第２の半導体装置の製造方法は、配線領域と静電容量素子領域とを有する半導体装置の配線領域において、基板に第１の導電層を形成し、第１の導電層上に第１の絶縁膜を形成し、第１の絶縁膜に第１の導電層を露出させるように開口部を形成する。その後、第１の導電層と接続するように開口部内および第１の絶縁膜上に第２の導電層を形成し、第２の導電層上に、少なくとも開口部の形状に起因して生じた第２の導電層の段差を覆うように、応力緩和層を形成し、少なくとも応力緩和層上に第２の絶縁膜を形成する。一方、静電容量領域においては、基板上に第１の電極を形成し、第１の電極上に容量絶縁層を形成し、容量絶縁層上に第２の電極を形成する。ここで、応力緩和層と、少なくとも、容量絶縁層あるいは第２の電極とが、同一の工程で形成される。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態について図面に基づいて説明する。
〔第１の実施形態〕
第１の実施形態について、図１、図２および図３を用いて説明する。図１は本実施形態にかかる半導体装置の断面図である。半導体基板１０１表層に形成された導電性不純物の拡散層１０２を第１の導電層とし、その上層に第１の絶縁膜１０３が形成されている。第１の絶縁膜１０３には、第１の導電層（拡散層１０２）に達する開口部１０４が形成されており、この開口部１０４を通じて第２の導電層１０５が第１の導電層（拡散層１０２）と電気的に接続している。開口部１０４の形状に起因して生じる第２の導電層１０５表面の段差部を覆うように応力緩和層１１０として絶縁層１０６および導電層１０７が形成されている。少なくとも応力緩和層１１０上には、第２の絶縁膜１０８を有している。
【００１７】
上記の本実施形態にかかる半導体装置の製造方法について説明する。図２および図３は本実施形態にかかる半導体装置の製造方法の主要な工程を示す断面図である。
まず、図２（ａ）に示すように半導体基板１０１表層に通常の不純物拡散法により拡散層１０２を形成し、第１の導電層とする。次に、図２（ｂ）に示すように、第１の導電層（拡散層１０２）を有する基板１０１上に第１の絶縁膜１０３を１００ｎｍ〜１μｍ程度形成した後、フォトリソグラフィーおよびドライエッチングなどにより第１の絶縁層１０３の所定の位置に第１の導電層（拡散層１０２）を露出させるように開口部１０４を、たとえば直径０．４μｍ以上に形成する。このとき、第１の絶縁膜１０３は、誘電率の低いものが望ましく、シリコン酸化膜あるいはシリコン窒化膜などのシリコン系絶縁膜や樹脂系絶縁膜を化学的気相成長法（ＣＶＤ法；Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法）あるいは回転塗布法などを用いて形成することとする。
【００１８】
次に、図２（ｃ）に示すように、開口部１０４を設けた第１の絶縁膜上にＴｉ、ＴｉＯＮおよびＴｉの積層体などからなるバリア金属層、Ａｌを主成分とする合金層およびＴｉＮ層をＣＶＤ法あるいはスパッタリング法などにより上記の順に、全体として３００〜１０００ｎｍ程度積層し、第２の導電層１０５とする。図中では各層ごとに図示せず、バリア金属層、合金層およびＴｉＮ層の積層体を導電層１０５として図示する。
【００１９】
基板表面の拡散層とＡｌを主成分とする合金層との間に形成するバリア金属は、微細な開口部への安定した接触を図るための一般的な方法として用いられている。具体的には、基板材料Ｓｉおよび導電層材料Ａｌとの合金化反応が比較的遅い種類の金属をＳｉ基板とＡｌ配線の間に挟むことで、このバリア金属が接合破壊をもたらすＳｉとＡｌとの合金化反応を抑え、かつＳｉ基板への低抵抗のオーミックコンタクト形成の役割を果たしている。バリア金属としてはＷのような高融点金属やＴｉＮ、ＴｉＯＮのような化合物がよく知られている。特性として、熱的に安定で合金化反応が進行しにくいこと、ショットキー障壁高さが低いこと、低い抵抗率を有すること、自然酸化膜に対する還元力が大きいことなどの性質を有するものであれば、本実施形態に記載されているものに特に限定されない。
【００２０】
Ａｌを主成分とする合金としては、ＡｌにＳｉあるいはＣｕなどを含むものが挙げられるが、特に限定されず、抵抗率が低く、成膜の容易さや安定性を考慮し、セルサイズあるいは配線構造などにより適宜最適なものを用いることとする。
【００２１】
また、第２の導電層１０５の最上層として形成されるＴｉＮ層は、次に応力緩和層１１０としてその上層に形成する、Ｔａ２ Ｏ５ からなる絶縁層１０６に対して耐酸化性が強く、Ａｌの合金層上に形成することによりＡｌがＴａ２ Ｏ５ により酸化されるのを防ぐことができる。さらに、ＴｉＮ層は上層に形成される応力緩和層１１０をフォトリソグラフィーによりパターニングする際に反射防止膜の役割を果たし、配線加工の精度を向上することができる。上層に形成する絶縁層１０６が第２の導電層１０５に影響を与える構成でなければ、この限りではない。
【００２２】
続いて、図２（ｄ）に示すように、開口部１０４の形状に起因して生じた第２の導電層１０５表面の段差を覆うように、Ｔａ２ Ｏ５ などからなる応力緩和層１１０として応力を緩和する機能を有する絶縁層１０６をプラズマ励起型化学気相成長法（ＰＥ−ＣＶＤ法；Ｐｌａｓｍａ Ｅｘｃｉｔｅｄ−Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法）あるいは熱ＣＶＤ法、またはスパッタリング法により１０〜２００ｎｍ形成する。次に、ＴｉＮなどからなる応力緩和層１１０として、応力を緩和する機能を有する導電層１０７をスパッタリング法などにより２０〜４００ｎｍ形成する。これらの成膜方法は代表的なものを表記してあり、特に限定されるものではない。
【００２３】
Ｔａ２ Ｏ５ は比較的誘電率が高く、また、有機ソースを用いたＣＶＤ法により成膜が容易なことより、容量素子の誘電体膜として広く用いられる。ただし、タンタル酸化膜は、タンタルと酸素との化学量論比および結晶状態により異なる誘電率を有する層が多数存在する。
【００２４】
また、Ｔａ２ Ｏ５ におけるタンタルと酸素との結合は、必ずしも強固ではなく、ＴｉやＡｌなど、酸化されやすい金属と接すると、金属を酸化すると同時にタンタル酸化膜中の酸素を放出する傾向が強い。そこでＴａ２ Ｏ５ 層と導電層であるＡｌとの界面に導電層１０５の最上層として前記ＴｉＮ層を形成することにより、Ｔａ２ Ｏ５ 中からの酸素の放出を抑制し、化学両論的にも容量値的にも非常に安定なＴａ２ Ｏ５ 層を形成している。
【００２５】
応力緩和層１１０として用いたＴａ２ Ｏ５ などからなる絶縁層１０６およびＴｉＮなどからなる導電層１０７は第２の導電層として用いたＡｌと比較し硬質なので、第２の導電層１０５と第２の絶縁膜１０８との応力が集中しやすい段差部においても応力が緩和される。さらに、たとえば、Ｔａ２ Ｏ５ の代わりにＳｉＯ２ 、ＳｉＮあるいはＳｉＯＮを、ＴｉＮの代わりに、ＴｉあるいはＴｉＯＮなどのＴｉ化合物を用いても同様の効果を得ることができる。
【００２６】
図３（ｅ）に示すように、第２の導電層１０５上に形成した応力緩和層１１０（絶縁層１０６および導電層１０７）をフォトリソグラフィーおよび反応性イオンエッチング（ＲＩＥ；Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）工程により少なくとも配線層上の段差部分に残すように加工する。次に、図３（ｆ）に示すように、第２の導電層１０５をフォトリソグラフィーおよびＲＩＥ工程により所望のパターンに加工し、続いて、図３（ｇ）に示すように第２の絶縁膜１０８を形成する。その後、ＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）およびエッチバックプロセス、あるいは化学機械的研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などの平滑化工程を行う。第２の絶縁膜１０８も、第１の絶縁膜１０３と同様に、誘電率の低いものが望ましく、シリコン酸化膜あるいはシリコン窒化膜などのシリコン系絶縁膜や樹脂系絶縁膜をＣＶＤ法あるいは回転塗布法などを用いて形成することとする。
【００２７】
本実施形態によれば、半導体基板１０１表面に形成された第１の導電層（拡散層１０２）と、開口部１０４によって接続されている第２の導電層１０５を有し、第２の導電層１０５表面の段差を覆うように、応力緩和層１１０として応力を緩和する機能を有する絶縁層１０６および導電層１０７を形成する。これにより、第２の導電層１０５と第２の絶縁膜１０８との熱膨張差に起因して第２の導電層１０５と第２の絶縁膜１０８との間にかかる応力を緩和しストレスマイグレーションを抑制することができる。
【００２８】
本実施形態では、応力緩和層１１０として応力を緩和する機能を有する絶縁層１０６および導電層１０７を積層したが、絶縁層１０６のみを形成した場合でも応力を緩和する効果は得られる。
【００２９】
また、本実施形態では、半導体基板１０１表層に形成した拡散層１０２を第１の導電層として説明したが、基板および拡散層の種類には特に依存せず、同様の効果を得ることが出来る。
【００３０】
〔第１の実施形態の変形例〕
図４は第１の実施形態の変形例にかかる模式的な半導体装置の断面図である。半導体基板１０１上に第１の導電層２０２が形成されており、その上層に第１の絶縁膜１０３が形成されている。第１の絶縁膜１０３には第１の導電層２０２に達する開口部１０４が形成されており、この開口部１０４を通じて第２の導電層１０５が第１の導電層２０２に電気的に接続されている。開口部１０４に起因して生じる第２の導電層１０５表面の段差部を覆うように応力緩和層１１０として絶縁層１０６および導電層１０７が形成されている。少なくとも応力緩和層１１０上には、第２の絶縁膜１０８を有している。
【００３１】
本変形例においては、第１の導電層２０２と開口部１０４を通じて電気的に接続することに起因して生じた第２の導電層１０５の段差上に、応力緩和層１１０として絶縁層１０６および導電層１０７が形成される。これにより、第２の導電層１０５上に形成される第２の絶縁膜１０８との熱膨張差に起因する応力を緩和し、ストレスマイグレーションを抑制することができる。
【００３２】
本変形例では、応力緩和層１１０として絶縁層１０６および導電層１０７を積層したが、絶縁層１０６のみでも応力を緩和し、ストレスマイグレーションを抑制する効果は得られる。
【００３３】
第１の実施形態および変形例では、開口部１０４の形状に起因して生じた段差上にかかる応力を緩和するための層の形成について説明したが、これらは開口部１０４に起因して生じた段差に限定されることはなく、あらゆる下地の段差により生じるストレスマイグレーションの抑制に有用である。
【００３４】
〔第２の実施形態〕
次に、第２の実施形態について図５、６および７を用いて説明する。図５は本実施形態にかかる半導体装置の断面図である。配線領域と静電容量素子領域とを有する半導体装置の配線領域において、半導体基板１０１の表層に導電性不純物の拡散層１０２が形成され、第１の導電層とする。その上層に第１の絶縁膜１０３が形成されており、第１の絶縁膜１０３には第１の導電層（拡散層１０２）に達する開口部１０４が形成されており、この開口部１０４を通じて第２の導電層１０５が第１の導電層（拡散層１０２）と電気的に接続している。第２の導電層１０５上には、開口部に起因して生じる段差部を覆うように応力緩和層１１０として絶縁層１０６および導電層１０７が形成されている。そして、少なくとも応力緩和層１１０上には、第２の絶縁膜１０８が形成されている。一方、静電容量素子領域においては、半導体基板１０１上に第１の絶縁膜１０３が形成されており、その上層に第１の電極３１５が形成されている。さらに、その上層に容量絶縁層３１６および第２の電極３１７が形成されており、静電容量素子部を被覆するように第２の絶縁膜１０８が形成されている。第２の絶縁膜１０８には第１の電極３１５および第２の電極３１７にそれぞれ達する開口部が形成され、それぞれ第１の電極の取り出し部３２０および第２の電極の取り出し部３２１が形成されており、それぞれの取り出し口に取り出し電極３２２を有する。
【００３５】
図６および７は本実施形態にかかる半導体装置の製造方法の製造工程を示す断面図である。まず、図６（ａ）に示すように、第１の実施形態で示した図２（ａ）〜（ｃ）の工程と同様に、半導体基板１０１表面に通常の不純物拡散法により拡散層１０２を形成し、第１の導電層とする。第１の導電層（拡散層１０２）を有する基板上にＳｉＯ２ などの第１の絶縁膜１０３を形成した後、フォトリソグラフィーおよびドライエッチングなどにより第１の絶縁膜１０３の所望の位置に第１の導電層（拡散層１０２）を露出するように開口部１０４を形成する。
次に、開口部１０４を設けた第１の絶縁層１０３上にＴｉ、ＴｉＯＮおよびＴｉの積層体などからなるバリア金属層、Ａｌを主成分とする合金層およびＴｉＮ層をＣＶＤ法あるいはスパッタリング法などにより前記の順に、全体として３００〜１０００ｎｍ程度積層し、第２の導電層１０５を形成する。
【００３６】
さらに、図６（ｂ）に示すように第２の導電層１０５上に、応力を緩和する性質を有するＴａ２ Ｏ５ などからなる絶縁層１０６をＰＥ−ＣＶＤ法あるいは熱ＣＶＤ法、またはスパッタリング法により１０〜２００ｎｍ形成する。次に、絶縁膜１０６上に同じく応力を緩和する性質を有するＴｉＮなどからなる導電層１０７をスパッタリング法などにより２０〜４００ｎｍ形成する。これらの成膜方法は代表的なものを表記してあり、特に限定されるものではない。
【００３７】
タンタル酸化膜は比較的誘電率が高く、Ｔａ２ Ｏ５ を誘導体とした容量素子を得ることができる。また、Ｔａ２ Ｏ５ の代わりにＳｉＯ２ 、ＳｉＮ、ＳｉＯＮ、ＳｉＮ／ＳｉＯ２ の２層膜、ＰＺＴあるいはＢａｘ Ｓｒ１−ｘ ＴｉＯ３ などの誘電体層を、ＴｉＮの代わりにＴｉあるいはＴｉＯＮなどのＴｉ化合物を用いても同様の効果を得ることができる。
【００３８】
図６（ｃ）に示すように、形成したＴａ２ Ｏ５ などからなる絶縁層１０６およびＴｉＮなどからなる導電層１０７をフォトリソグラフィーおよびＲＩＥ工程により所定の位置にパターニングし、配線領域において第２の導電層１０５の段差部分に応力緩和層１１０となる絶縁膜１０６および導電層１０７を、静電容量素子領域において容量絶縁層３１６および第２の電極３１７を形成する。
【００３９】
次に、図７（ｄ）に示すように、第２の導電層１０５をフォトリソグラフィーおよびＲＩＥ工程により所定の位置にパターニングし、第２の導電層１０５および下部電極３１５とする。続いて、図７（ｅ）に示すように、ＣＶＤ法などによりＳｉＯ２ などの第２の絶縁膜１０８を静電容量素子部を被覆するように堆積し、その後ＳＯＧおよびエッチバックプロセス、あるいはＣＭＰなどの平滑化工程を行う。
【００４０】
さらに、図７（ｆ）に示すように、静電容量素子領域においては、第１の電極および第２の電極の取り出し部分３２０および３２１を所定の位置に形成するために、第２の絶縁層１０８にフォトリソグラフィーおよびＲＩＥ工程を行う。図７（ｇ）に示すように、形成した第１および第２電極の取り出し部に導電層を形成し、静電容量素子の取り出し電極３２２とする。
【００４１】
本実施形態では、第１の導電層として半導体基板１０１表面に形成した拡散層１０２を用いて説明したが、基板および拡散層の種類には特に依存せず、同様の効果を得ることが出来る。
また、応力緩和層１１０として応力を緩和する機能を有する絶縁層１０６および導電層１０７を積層したが、絶縁層１０６のみでも応力緩和層１１０の機能は保持される。その場合の製造方法としては、たとえば、形成した絶縁層１０６および導電層１０７を別々にフォトリソグラフィーおよびＲＩＥ工程によりパターニングし、絶縁層１０６のみを配線領域の段差部および静電容量素子領域に残し、応力緩和層１１０および容量絶縁層３１６とする。導電層１０７は配線領域は除去し、静電容量素子領域に第２の電極３１７とする。
【００４２】
本実施形態によれば、半導体基板１０１表層に形成された第１の導電層（拡散層１０２）と接続している第２の導電層１０５上に応力を緩和する機能を有する絶縁層１０６および導電層１０７を形成する。配線領域において開口部１０４の形状に起因し生じる第２の導電層１０５の段差部に応力緩和層１１０を形成すると同時に、絶縁容量素子領域を形成することができる。そのとき、応力緩和層１１０は絶縁容量素子領域と同一の構成の層を少なくとも１つ含む。これにより、第２の導電層１０５と第２の絶縁膜１０８との熱膨張差に起因する応力を緩和しストレスマイグレーションを抑制すると同時に、第２の導電層１０５を第１の電極３１５に、絶縁層１０６を容量絶縁層３１６に、導電層１０７を第２の電極３１７とするＭＩＭ容量素子を形成することができる。
【００４３】
また、本実施形態によれば、絶縁層１０６および導電層１０７を段差上に形成するため、ＭＩＭ容量素子形成時において段差部の導電層にＲＩＥ工程などでダメージを与えることがなくなり信頼性向上にも寄与することができる。
【００４４】
本発明は上記の実施形態に限定されない。たとえば、応力を緩和する性質を有し、Ｔａ２ Ｏ５ から構成される絶縁層１０６は、ＳｉＯ２ ，ＳｉＮ、ＳｉＯＮ、前記Ｓｉ酸化物の積層体あるいは強誘電体層に、ＴｉＮから構成される導電層１０７はＴｉあるいはＴｉＯＮなどのＴｉ化合物を用いてもに変更できる。その他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００４５】
【発明の効果】
以上説明してきたように、本発明によれば、半導体装置において、少なくとも開口部の形状に起因して生じた導電層の段差上に応力緩和層を形成することにより、ストレスマイグレーションを抑制し、信頼性の高く歩留りを向上することができる。
また、半導体装置の製造方法において、少なくとも開口部の形状に起因して生じた導電層の段差上に応力緩和層を形成する工程をもうけることにより、ストレスマイグレーションを抑制し、信頼性の高く歩留りを向上し得る。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体装置の層構成の一部を示す概略断面図である。
【図２】本発明の第１の実施形態の半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図３】本発明の第１の実施形態の半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図４】本発明の第１の実施形態の変形例の半導体装置の層構成の一部を示す概略断面図である。
【図５】本発明の第２の実施形態の半導体装置の層構成の一部を示す概略断面図である。
【図６】本発明の第２の実施形態の半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図７】本発明の第２の実施形態の半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図８】従来の技術を示す概略断面図である。
【符号の説明】
１０１…半導体基板、１０２…拡散層（第１の導電層）、１０３…第１の絶縁膜、１０４…開口部、１０５…第２の導電層、１０６…絶縁層、１０７…導電層、１０８…第２の絶縁膜、１１０…応力緩和層、２０２…第１の導電層、３１５…第１の電極、３１６…容量絶縁層、３１７…第２の電極、３２０…第１の電極の取り出し部、３２１…第２の電極の取り出し部、３２２…取り出し電極、４０１…半導体基板、４０２…拡散層、４０３…第１の絶縁膜、４０５…導電層、４０８…第２の絶縁膜、４１０…段差部
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関する。詳しくは、本発明は応力を緩和する機能を有する層を形成することによって、ストレスマイグレーションを抑制し、信頼性が高く歩留りを向上し得る半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の製造工程において、導電層が絶縁膜との膨張率の違いによりストレスあるいは応力が加わり、ストレスマイグレーション（ＳＭ：Ｓｔｒｅｓｓ
Ｍｉｇｒａｔｉｏｎ）を生じる現象が知られている。
【０００３】
たとえば、一般に導電層として用いられるＡｌは強い引張り応力を持っているが、その上にさらに引張り応力を持つ絶縁膜を堆積すると、Ａｌ配線は応力に耐えられず断線することがある。これは、配線に通電していなくても配線の長手方向に引張り応力が加わることにより１５０〜２５０℃に放置するだけで導電層が断線を起こし得る。
【０００４】
図８は従来例にかかる模式的な半導体装置の断面図である。半導体基板４０１の表層に導電性不純物の拡散層４０２が形成されており、その上層に第１の絶縁膜４０３が形成されており、拡散層４０２に達する開口部１０４が形成されている。この開口部１０４を通じて導電層４０５が拡散層４０２と電気的に接続している。また、導電層４０５上には第２の絶縁膜４０８を有している。
【０００５】
上記のような、従来の半導体装置の製造方法としては、開口部を形成する絶縁膜とその開口部により絶縁膜下層の導電層に電気的に接続するように絶縁膜上に形成された導電層との間に、高融点金属および高融点金属シリサイドを開口部に堆積し、その上に高融点金属の窒化物を堆積することにより、開口部を埋め込む。そして、開口部を埋め込んだ窒化高融点金属を通して、絶縁膜下層の導電層と絶縁膜上の導電層が接続するように形成する方法が知られている（たとえば、特許文献１参照）。また、高融点金属、高融点金属シリサイドおよび高融点金属の窒化物を複数回堆積させて開口部を埋め込んだ後に、埋め込み部上に第２の導電層を形成する方法も知られている（たとえば、特許文献２参照）。
【０００６】
一方、半導体集積回路、特にアナログ、ミックスシグナル用途の半導体集積回路において、回路を簡略化および高性能化する上で、高性能受動素子の混載技術は重要である。特に、静電容量素子については、容量寄生および寄生抵抗が小さく、高周波用途も対応できるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量が注目されている。
【０００７】
【特許文献１】
特開平１０−２０９２７８号公報 （第３−５頁、第１図）
【特許文献２】
特開２０００−２２８３７２号公報 （第４−６頁、第１図）
【０００８】
【発明が解決しようとする課題】
しかしながら、半導体デバイスの高集積化および多機能化に伴い、配線は微細化および多層化してきており、ストレスマイグレーションによる断線はより顕著化する傾向にある。特に、導電層は下地の段差や開口部の形状に起因して生じた導電層表面の段差等で、膜厚の変化が大きいために応力が集中してストレスマイグレーションを生じやすい。また、ストレスマイグレーションによる断線は導電層上に形成された絶縁膜の成膜工程や導電層上の絶縁膜形成後の熱工程によって顕著に発生し易くなっている。
【０００９】
本発明はかかる事情に鑑みてなされたものであり、その目的はストレスマイグレーションを防いで、信頼性の高く歩留りを向上し得る半導体装置および製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の半導体装置は、基板に形成された第１の導電層と、前記第１の導電層上に形成された第１の絶縁膜と、前記第１の絶縁膜に形成され、前記第１の導電層を露出させる開口部と、前記第１の導電層と接続するように前記開口部内および前記第１の絶縁膜上に形成された第２の導電層と、前記第２の導電層上に形成された第２の絶縁膜とを有し、前記第２の導電層と前記第２の絶縁膜との界面において、少なくとも前記開口部の形状に起因して生じた前記第２の導電層の表面の段差を覆うように形成された、前記第２の導電層と前記第２の絶縁膜との熱膨張差に起因して、前記第２の導電層と前記第２の絶縁膜との間にかかる応力を緩和する応力緩和層を有する。
【００１１】
また、本発明の第２の半導体装置は、配線領域と静電容量素子領域とを有する半導体装置であって、前記配線領域において、基板に形成された第１の導電層と、前記第１の導電層上に形成された第１の絶縁膜と、前記第１の絶縁膜に形成された前記第１の導電層を露出させる開口部と、前記第１の導電層と接続するように前記開口部内および前記第１の絶縁膜上に形成された第２の導電層と、前記第２の導電層上に形成された第２の絶縁膜とを有し、前記第２の導電層と前記第２の絶縁膜との界面において、少なくとも前記開口部の形状に起因して生じた前記第２の導電層の表面を覆うように、前記第２の導電層と前記第２の絶縁膜との熱膨張差に起因して、前記第２の導電層と前記第２の絶縁膜との間にかかる応力を緩和する応力緩和層を有し、前記静電容量素子領域において、基板上に形成された第１の電極と、前記第１の電極上に形成された容量絶縁層と、前記容量絶縁層上に形成された第２の電極とを有し、前記応力緩和層は、少なくとも前記容量絶縁層あるいは前記第２の電極と同一の構成の層を含む。
【００１２】
ここで、導電層とは、半導体に導電性不純物がドープされて導電性が付与されたものを含むこととする。また、応力緩和層とは、その応力緩和層を挟む２つの層間にかかる応力を緩和する機能を有する層である。さらに、応力とは、第２の導電層と第２の絶縁膜などの２層間に働く、熱膨張差に起因する力である。
上記の本発明の第１の半導体装置においては、第２の導電層と第２の絶縁膜の間に、開口部の形状に起因して生じた第２導電層上の段差を覆うように応力緩和層が形成されており、これにより第２の導電層と第２の絶縁膜との熱膨張差に起因して第２の導電層と第２の絶縁膜との間にかかる応力が緩和される。
また、上記の本発明の第２の半導体装置においては、配線領域と静電容量素子領域を有する半導体装置の配線領域の第２の導電層と第２の絶縁膜との界面において、少なくとも開口部の形状に起因して生じた第２導電層上の段差を覆うように応力緩和層が形成され、該応力緩和層は、少なくとも静電容量素子領域の容量絶縁層あるいは第２の電極と同一の構成の層を含む。
【００１３】
本発明の第１の半導体装置の製造方法は、基板に第１の導電層を形成する工程と、前記第１の導電層上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜に前記第１の導電層を露出させるように開口部を形成する工程と、前記第１の導電層と接続するように前記開口部内および前記第１の絶縁膜上に第２の導電層を形成する工程と、前記第２の導電層上に、少なくとも前記開口部の形状に起因して生じた前記第２の導電層の表面の段差を覆うように、応力緩和層を形成する工程と、少なくとも前記応力緩和層上に、第２の絶縁膜を形成する工程とを有し、前記応力緩和層を形成する工程においては、前記第２の導電層と前記第２の絶縁膜との熱膨張差に起因して前記第２の導電層と前記第２の絶縁膜との間にかかる応力を緩和する層を形成する。
【００１４】
また、本発明による第２の半導体装置の製造方法は、配線領域と静電容量素子領域とを有する半導体装置の製造方法であって、前記配線領域において、基板に第１の導電層を形成する工程と、前記第１の導電層上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜に前記第１の導電層を露出させるように開口部を形成する工程と、前記第１の導電層と接続するように前記開口部内および前記第１の絶縁膜上に第２の導電層を形成する工程と、前記第２の導電層上に、少なくとも前記開口部の形状に起因して生じた前記第２の導電層の表面の段差を覆うように、応力緩和層を形成する工程と、少なくとも前記応力緩和層上に、第２の絶縁膜を形成する工程とを有し、前記静電容量素子領域において、基板上に第１の電極を形成する工程と、前記第１の電極上に容量絶縁層を形成する工程と、前記容量絶縁層上に第２の電極を形成する工程とを有し、前記応力緩和層を形成する工程と、少なくとも前記容量絶縁層を形成する工程、あるいは、前記第２の電極を形成する工程が、同一の工程で行われる。
【００１５】
上記の本発明の第１の半導体装置の製造方法は、基板に第１の導電層を形成し、第１の導電層上に第１の絶縁膜を形成し、第１の絶縁膜に第１の導電層を露出させるように開口部を形成し、第１の導電層と接続するように開口部内および第１の絶縁膜上に第２の導電層を形成する。その後、第２の導電層上に、少なくとも開口部の形状に起因して生じた第２の導電層の表面の段差を覆うように応力緩和層を形成し、少なくとも応力緩和層上に第２の絶縁膜を形成する。
上記の本発明の第２の半導体装置の製造方法は、配線領域と静電容量素子領域とを有する半導体装置の配線領域において、基板に第１の導電層を形成し、第１の導電層上に第１の絶縁膜を形成し、第１の絶縁膜に第１の導電層を露出させるように開口部を形成する。その後、第１の導電層と接続するように開口部内および第１の絶縁膜上に第２の導電層を形成し、第２の導電層上に、少なくとも開口部の形状に起因して生じた第２の導電層の段差を覆うように、応力緩和層を形成し、少なくとも応力緩和層上に第２の絶縁膜を形成する。一方、静電容量領域においては、基板上に第１の電極を形成し、第１の電極上に容量絶縁層を形成し、容量絶縁層上に第２の電極を形成する。ここで、応力緩和層と、少なくとも、容量絶縁層あるいは第２の電極とが、同一の工程で形成される。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態について図面に基づいて説明する。
〔第１の実施形態〕
第１の実施形態について、図１、図２および図３を用いて説明する。図１は本実施形態にかかる半導体装置の断面図である。半導体基板１０１表層に形成された導電性不純物の拡散層１０２を第１の導電層とし、その上層に第１の絶縁膜１０３が形成されている。第１の絶縁膜１０３には、第１の導電層（拡散層１０２）に達する開口部１０４が形成されており、この開口部１０４を通じて第２の導電層１０５が第１の導電層（拡散層１０２）と電気的に接続している。開口部１０４の形状に起因して生じる第２の導電層１０５表面の段差部を覆うように応力緩和層１１０として絶縁層１０６および導電層１０７が形成されている。少なくとも応力緩和層１１０上には、第２の絶縁膜１０８を有している。
【００１７】
上記の本実施形態にかかる半導体装置の製造方法について説明する。図２および図３は本実施形態にかかる半導体装置の製造方法の主要な工程を示す断面図である。
まず、図２（ａ）に示すように半導体基板１０１表層に通常の不純物拡散法により拡散層１０２を形成し、第１の導電層とする。次に、図２（ｂ）に示すように、第１の導電層（拡散層１０２）を有する基板１０１上に第１の絶縁膜１０３を１００ｎｍ〜１μｍ程度形成した後、フォトリソグラフィーおよびドライエッチングなどにより第１の絶縁層１０３の所定の位置に第１の導電層（拡散層１０２）を露出させるように開口部１０４を、たとえば直径０．４μｍ以上に形成する。このとき、第１の絶縁膜１０３は、誘電率の低いものが望ましく、シリコン酸化膜あるいはシリコン窒化膜などのシリコン系絶縁膜や樹脂系絶縁膜を化学的気相成長法（ＣＶＤ法；Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法）あるいは回転塗布法などを用いて形成することとする。
【００１８】
次に、図２（ｃ）に示すように、開口部１０４を設けた第１の絶縁膜上にＴｉ、ＴｉＯＮおよびＴｉの積層体などからなるバリア金属層、Ａｌを主成分とする合金層およびＴｉＮ層をＣＶＤ法あるいはスパッタリング法などにより上記の順に、全体として３００〜１０００ｎｍ程度積層し、第２の導電層１０５とする。図中では各層ごとに図示せず、バリア金属層、合金層およびＴｉＮ層の積層体を導電層１０５として図示する。
【００１９】
基板表面の拡散層とＡｌを主成分とする合金層との間に形成するバリア金属は、微細な開口部への安定した接触を図るための一般的な方法として用いられている。具体的には、基板材料Ｓｉおよび導電層材料Ａｌとの合金化反応が比較的遅い種類の金属をＳｉ基板とＡｌ配線の間に挟むことで、このバリア金属が接合破壊をもたらすＳｉとＡｌとの合金化反応を抑え、かつＳｉ基板への低抵抗のオーミックコンタクト形成の役割を果たしている。バリア金属としてはＷのような高融点金属やＴｉＮ、ＴｉＯＮのような化合物がよく知られている。特性として、熱的に安定で合金化反応が進行しにくいこと、ショットキー障壁高さが低いこと、低い抵抗率を有すること、自然酸化膜に対する還元力が大きいことなどの性質を有するものであれば、本実施形態に記載されているものに特に限定されない。
【００２０】
Ａｌを主成分とする合金としては、ＡｌにＳｉあるいはＣｕなどを含むものが挙げられるが、特に限定されず、抵抗率が低く、成膜の容易さや安定性を考慮し、セルサイズあるいは配線構造などにより適宜最適なものを用いることとする。
【００２１】
また、第２の導電層１０５の最上層として形成されるＴｉＮ層は、次に応力緩和層１１０としてその上層に形成する、Ｔａ２ Ｏ５ からなる絶縁層１０６に対して耐酸化性が強く、Ａｌの合金層上に形成することによりＡｌがＴａ２ Ｏ５ により酸化されるのを防ぐことができる。さらに、ＴｉＮ層は上層に形成される応力緩和層１１０をフォトリソグラフィーによりパターニングする際に反射防止膜の役割を果たし、配線加工の精度を向上することができる。上層に形成する絶縁層１０６が第２の導電層１０５に影響を与える構成でなければ、この限りではない。
【００２２】
続いて、図２（ｄ）に示すように、開口部１０４の形状に起因して生じた第２の導電層１０５表面の段差を覆うように、Ｔａ２ Ｏ５ などからなる応力緩和層１１０として応力を緩和する機能を有する絶縁層１０６をプラズマ励起型化学気相成長法（ＰＥ−ＣＶＤ法；Ｐｌａｓｍａ Ｅｘｃｉｔｅｄ−Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法）あるいは熱ＣＶＤ法、またはスパッタリング法により１０〜２００ｎｍ形成する。次に、ＴｉＮなどからなる応力緩和層１１０として、応力を緩和する機能を有する導電層１０７をスパッタリング法などにより２０〜４００ｎｍ形成する。これらの成膜方法は代表的なものを表記してあり、特に限定されるものではない。
【００２３】
Ｔａ２ Ｏ５ は比較的誘電率が高く、また、有機ソースを用いたＣＶＤ法により成膜が容易なことより、容量素子の誘電体膜として広く用いられる。ただし、タンタル酸化膜は、タンタルと酸素との化学量論比および結晶状態により異なる誘電率を有する層が多数存在する。
【００２４】
また、Ｔａ２ Ｏ５ におけるタンタルと酸素との結合は、必ずしも強固ではなく、ＴｉやＡｌなど、酸化されやすい金属と接すると、金属を酸化すると同時にタンタル酸化膜中の酸素を放出する傾向が強い。そこでＴａ２ Ｏ５ 層と導電層であるＡｌとの界面に導電層１０５の最上層として前記ＴｉＮ層を形成することにより、Ｔａ２ Ｏ５ 中からの酸素の放出を抑制し、化学両論的にも容量値的にも非常に安定なＴａ２ Ｏ５ 層を形成している。
【００２５】
応力緩和層１１０として用いたＴａ２ Ｏ５ などからなる絶縁層１０６およびＴｉＮなどからなる導電層１０７は第２の導電層として用いたＡｌと比較し硬質なので、第２の導電層１０５と第２の絶縁膜１０８との応力が集中しやすい段差部においても応力が緩和される。さらに、たとえば、Ｔａ２ Ｏ５ の代わりにＳｉＯ２ 、ＳｉＮあるいはＳｉＯＮを、ＴｉＮの代わりに、ＴｉあるいはＴｉＯＮなどのＴｉ化合物を用いても同様の効果を得ることができる。
【００２６】
図３（ｅ）に示すように、第２の導電層１０５上に形成した応力緩和層１１０（絶縁層１０６および導電層１０７）をフォトリソグラフィーおよび反応性イオンエッチング（ＲＩＥ；Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）工程により少なくとも配線層上の段差部分に残すように加工する。次に、図３（ｆ）に示すように、第２の導電層１０５をフォトリソグラフィーおよびＲＩＥ工程により所望のパターンに加工し、続いて、図３（ｇ）に示すように第２の絶縁膜１０８を形成する。その後、ＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）およびエッチバックプロセス、あるいは化学機械的研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などの平滑化工程を行う。第２の絶縁膜１０８も、第１の絶縁膜１０３と同様に、誘電率の低いものが望ましく、シリコン酸化膜あるいはシリコン窒化膜などのシリコン系絶縁膜や樹脂系絶縁膜をＣＶＤ法あるいは回転塗布法などを用いて形成することとする。
【００２７】
本実施形態によれば、半導体基板１０１表面に形成された第１の導電層（拡散層１０２）と、開口部１０４によって接続されている第２の導電層１０５を有し、第２の導電層１０５表面の段差を覆うように、応力緩和層１１０として応力を緩和する機能を有する絶縁層１０６および導電層１０７を形成する。これにより、第２の導電層１０５と第２の絶縁膜１０８との熱膨張差に起因して第２の導電層１０５と第２の絶縁膜１０８との間にかかる応力を緩和しストレスマイグレーションを抑制することができる。
【００２８】
本実施形態では、応力緩和層１１０として応力を緩和する機能を有する絶縁層１０６および導電層１０７を積層したが、絶縁層１０６のみを形成した場合でも応力を緩和する効果は得られる。
【００２９】
また、本実施形態では、半導体基板１０１表層に形成した拡散層１０２を第１の導電層として説明したが、基板および拡散層の種類には特に依存せず、同様の効果を得ることが出来る。
【００３０】
〔第１の実施形態の変形例〕
図４は第１の実施形態の変形例にかかる模式的な半導体装置の断面図である。半導体基板１０１上に第１の導電層２０２が形成されており、その上層に第１の絶縁膜１０３が形成されている。第１の絶縁膜１０３には第１の導電層２０２に達する開口部１０４が形成されており、この開口部１０４を通じて第２の導電層１０５が第１の導電層２０２に電気的に接続されている。開口部１０４に起因して生じる第２の導電層１０５表面の段差部を覆うように応力緩和層１１０として絶縁層１０６および導電層１０７が形成されている。少なくとも応力緩和層１１０上には、第２の絶縁膜１０８を有している。
【００３１】
本変形例においては、第１の導電層２０２と開口部１０４を通じて電気的に接続することに起因して生じた第２の導電層１０５の段差上に、応力緩和層１１０として絶縁層１０６および導電層１０７が形成される。これにより、第２の導電層１０５上に形成される第２の絶縁膜１０８との熱膨張差に起因する応力を緩和し、ストレスマイグレーションを抑制することができる。
【００３２】
本変形例では、応力緩和層１１０として絶縁層１０６および導電層１０７を積層したが、絶縁層１０６のみでも応力を緩和し、ストレスマイグレーションを抑制する効果は得られる。
【００３３】
第１の実施形態および変形例では、開口部１０４の形状に起因して生じた段差上にかかる応力を緩和するための層の形成について説明したが、これらは開口部１０４に起因して生じた段差に限定されることはなく、あらゆる下地の段差により生じるストレスマイグレーションの抑制に有用である。
【００３４】
〔第２の実施形態〕
次に、第２の実施形態について図５、６および７を用いて説明する。図５は本実施形態にかかる半導体装置の断面図である。配線領域と静電容量素子領域とを有する半導体装置の配線領域において、半導体基板１０１の表層に導電性不純物の拡散層１０２が形成され、第１の導電層とする。その上層に第１の絶縁膜１０３が形成されており、第１の絶縁膜１０３には第１の導電層（拡散層１０２）に達する開口部１０４が形成されており、この開口部１０４を通じて第２の導電層１０５が第１の導電層（拡散層１０２）と電気的に接続している。第２の導電層１０５上には、開口部に起因して生じる段差部を覆うように応力緩和層１１０として絶縁層１０６および導電層１０７が形成されている。そして、少なくとも応力緩和層１１０上には、第２の絶縁膜１０８が形成されている。一方、静電容量素子領域においては、半導体基板１０１上に第１の絶縁膜１０３が形成されており、その上層に第１の電極３１５が形成されている。さらに、その上層に容量絶縁層３１６および第２の電極３１７が形成されており、静電容量素子部を被覆するように第２の絶縁膜１０８が形成されている。第２の絶縁膜１０８には第１の電極３１５および第２の電極３１７にそれぞれ達する開口部が形成され、それぞれ第１の電極の取り出し部３２０および第２の電極の取り出し部３２１が形成されており、それぞれの取り出し口に取り出し電極３２２を有する。
【００３５】
図６および７は本実施形態にかかる半導体装置の製造方法の製造工程を示す断面図である。まず、図６（ａ）に示すように、第１の実施形態で示した図２（ａ）〜（ｃ）の工程と同様に、半導体基板１０１表面に通常の不純物拡散法により拡散層１０２を形成し、第１の導電層とする。第１の導電層（拡散層１０２）を有する基板上にＳｉＯ２ などの第１の絶縁膜１０３を形成した後、フォトリソグラフィーおよびドライエッチングなどにより第１の絶縁膜１０３の所望の位置に第１の導電層（拡散層１０２）を露出するように開口部１０４を形成する。
次に、開口部１０４を設けた第１の絶縁層１０３上にＴｉ、ＴｉＯＮおよびＴｉの積層体などからなるバリア金属層、Ａｌを主成分とする合金層およびＴｉＮ層をＣＶＤ法あるいはスパッタリング法などにより前記の順に、全体として３００〜１０００ｎｍ程度積層し、第２の導電層１０５を形成する。
【００３６】
さらに、図６（ｂ）に示すように第２の導電層１０５上に、応力を緩和する性質を有するＴａ２ Ｏ５ などからなる絶縁層１０６をＰＥ−ＣＶＤ法あるいは熱ＣＶＤ法、またはスパッタリング法により１０〜２００ｎｍ形成する。次に、絶縁膜１０６上に同じく応力を緩和する性質を有するＴｉＮなどからなる導電層１０７をスパッタリング法などにより２０〜４００ｎｍ形成する。これらの成膜方法は代表的なものを表記してあり、特に限定されるものではない。
【００３７】
タンタル酸化膜は比較的誘電率が高く、Ｔａ２ Ｏ５ を誘導体とした容量素子を得ることができる。また、Ｔａ２ Ｏ５ の代わりにＳｉＯ２ 、ＳｉＮ、ＳｉＯＮ、ＳｉＮ／ＳｉＯ２ の２層膜、ＰＺＴあるいはＢａｘ Ｓｒ１−ｘ ＴｉＯ３ などの誘電体層を、ＴｉＮの代わりにＴｉあるいはＴｉＯＮなどのＴｉ化合物を用いても同様の効果を得ることができる。
【００３８】
図６（ｃ）に示すように、形成したＴａ２ Ｏ５ などからなる絶縁層１０６およびＴｉＮなどからなる導電層１０７をフォトリソグラフィーおよびＲＩＥ工程により所定の位置にパターニングし、配線領域において第２の導電層１０５の段差部分に応力緩和層１１０となる絶縁膜１０６および導電層１０７を、静電容量素子領域において容量絶縁層３１６および第２の電極３１７を形成する。
【００３９】
次に、図７（ｄ）に示すように、第２の導電層１０５をフォトリソグラフィーおよびＲＩＥ工程により所定の位置にパターニングし、第２の導電層１０５および下部電極３１５とする。続いて、図７（ｅ）に示すように、ＣＶＤ法などによりＳｉＯ２ などの第２の絶縁膜１０８を静電容量素子部を被覆するように堆積し、その後ＳＯＧおよびエッチバックプロセス、あるいはＣＭＰなどの平滑化工程を行う。
【００４０】
さらに、図７（ｆ）に示すように、静電容量素子領域においては、第１の電極および第２の電極の取り出し部分３２０および３２１を所定の位置に形成するために、第２の絶縁層１０８にフォトリソグラフィーおよびＲＩＥ工程を行う。図７（ｇ）に示すように、形成した第１および第２電極の取り出し部に導電層を形成し、静電容量素子の取り出し電極３２２とする。
【００４１】
本実施形態では、第１の導電層として半導体基板１０１表面に形成した拡散層１０２を用いて説明したが、基板および拡散層の種類には特に依存せず、同様の効果を得ることが出来る。
また、応力緩和層１１０として応力を緩和する機能を有する絶縁層１０６および導電層１０７を積層したが、絶縁層１０６のみでも応力緩和層１１０の機能は保持される。その場合の製造方法としては、たとえば、形成した絶縁層１０６および導電層１０７を別々にフォトリソグラフィーおよびＲＩＥ工程によりパターニングし、絶縁層１０６のみを配線領域の段差部および静電容量素子領域に残し、応力緩和層１１０および容量絶縁層３１６とする。導電層１０７は配線領域は除去し、静電容量素子領域に第２の電極３１７とする。
【００４２】
本実施形態によれば、半導体基板１０１表層に形成された第１の導電層（拡散層１０２）と接続している第２の導電層１０５上に応力を緩和する機能を有する絶縁層１０６および導電層１０７を形成する。配線領域において開口部１０４の形状に起因し生じる第２の導電層１０５の段差部に応力緩和層１１０を形成すると同時に、絶縁容量素子領域を形成することができる。そのとき、応力緩和層１１０は絶縁容量素子領域と同一の構成の層を少なくとも１つ含む。これにより、第２の導電層１０５と第２の絶縁膜１０８との熱膨張差に起因する応力を緩和しストレスマイグレーションを抑制すると同時に、第２の導電層１０５を第１の電極３１５に、絶縁層１０６を容量絶縁層３１６に、導電層１０７を第２の電極３１７とするＭＩＭ容量素子を形成することができる。
【００４３】
また、本実施形態によれば、絶縁層１０６および導電層１０７を段差上に形成するため、ＭＩＭ容量素子形成時において段差部の導電層にＲＩＥ工程などでダメージを与えることがなくなり信頼性向上にも寄与することができる。
【００４４】
本発明は上記の実施形態に限定されない。たとえば、応力を緩和する性質を有し、Ｔａ２ Ｏ５ から構成される絶縁層１０６は、ＳｉＯ２ ，ＳｉＮ、ＳｉＯＮ、前記Ｓｉ酸化物の積層体あるいは強誘電体層に、ＴｉＮから構成される導電層１０７はＴｉあるいはＴｉＯＮなどのＴｉ化合物を用いてもに変更できる。その他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００４５】
【発明の効果】
以上説明してきたように、本発明によれば、半導体装置において、少なくとも開口部の形状に起因して生じた導電層の段差上に応力緩和層を形成することにより、ストレスマイグレーションを抑制し、信頼性の高く歩留りを向上することができる。
また、半導体装置の製造方法において、少なくとも開口部の形状に起因して生じた導電層の段差上に応力緩和層を形成する工程をもうけることにより、ストレスマイグレーションを抑制し、信頼性の高く歩留りを向上し得る。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体装置の層構成の一部を示す概略断面図である。
【図２】本発明の第１の実施形態の半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図３】本発明の第１の実施形態の半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図４】本発明の第１の実施形態の変形例の半導体装置の層構成の一部を示す概略断面図である。
【図５】本発明の第２の実施形態の半導体装置の層構成の一部を示す概略断面図である。
【図６】本発明の第２の実施形態の半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図７】本発明の第２の実施形態の半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図８】従来の技術を示す概略断面図である。
【符号の説明】
１０１…半導体基板、１０２…拡散層（第１の導電層）、１０３…第１の絶縁膜、１０４…開口部、１０５…第２の導電層、１０６…絶縁層、１０７…導電層、１０８…第２の絶縁膜、１１０…応力緩和層、２０２…第１の導電層、３１５…第１の電極、３１６…容量絶縁層、３１７…第２の電極、３２０…第１の電極の取り出し部、３２１…第２の電極の取り出し部、３２２…取り出し電極、４０１…半導体基板、４０２…拡散層、４０３…第１の絶縁膜、４０５…導電層、４０８…第２の絶縁膜、４１０…段差部
Claims (10)
- 基板に形成された第１の導電層と、
前記第１の導電層上に形成された第１の絶縁膜と、
前記第１の絶縁膜に形成され、前記第１の導電層を露出させる開口部と、
前記第１の導電層と接続するように前記開口部内および前記第１の絶縁膜上に形成された第２の導電層と、
前記第２の導電層上に形成された第２の絶縁膜とを有し、
前記第２の導電層と前記第２の絶縁膜との界面において、少なくとも前記開口部の形状に起因して生じた前記第２の導電層の表面の段差を覆うように、前記第２の導電層と前記第２の絶縁膜との熱膨張差に起因して、前記第２の導電層と前記第２の絶縁膜との間にかかる応力を緩和する応力緩和層が形成されている
半導体装置。 - 前記応力緩和層が、少なくとも応力を緩和する機能を有する絶縁層を含む
請求項１記載の半導体装置。 - 前記応力緩和層が、応力を緩和する機能を有する絶縁層および導電層の積層体を含む
請求項１記載の半導体装置。 - 配線領域と静電容量素子領域とを有する半導体装置であって、
前記配線領域において、
基板に形成された第１の導電層と、
前記第１の導電層上に形成された第１の絶縁膜と、
前記第１の絶縁膜に形成された前記第１の導電層を露出させる開口部と、
前記第１の導電層と接続するように前記開口部内および前記第１の絶縁膜上に形成された第２の導電層と、
前記第２の導電層上に形成された第２の絶縁膜とを有し、
前記第２の導電層と前記第２の絶縁膜との界面において、少なくとも前記開口部の形状に起因して生じた前記第２の導電層の表面を覆うように、前記第２の導電層と前記第２の絶縁膜との熱膨張差に起因して、前記第２の導電層と前記第２の絶縁膜との間にかかる応力を緩和する応力緩和層が形成されており、
前記静電容量素子領域において、
基板上に形成された第１の電極と、
前記第１の電極上に形成された容量絶縁層と、
前記容量絶縁層上に形成された第２の電極とを有し、
前記応力緩和層は、少なくとも前記容量絶縁層あるいは前記第２の電極と同一の構成の層を含む
半導体装置。 - 前記応力緩和層は、前記容量絶縁層および前記第２の電極の積層体と同一の構成の層を含む
請求項４記載の半導体装置。 - 基板に第１の導電層を形成する工程と、
前記第１の導電層上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に前記第１の導電層を露出させるように開口部を形成する工程と、
前記第１の導電層と接続するように前記開口部内および前記第１の絶縁膜上に第２の導電層を形成する工程と、
前記第２の導電層上に、少なくとも前記開口部の形状に起因して生じた前記第２の導電層の表面の段差を覆うように、応力緩和層を形成する工程と、
少なくとも前記応力緩和層上に、第２の絶縁膜を形成する工程とを有し、
前記応力緩和層を形成する工程においては、前記第２の導電層と前記第２の絶縁膜との熱膨張差に起因して、前記第２の導電層と前記第２の絶縁膜との間にかかる応力を緩和する層を形成する
半導体装置の製造方法。 - 前記応力緩和層を形成する工程は、少なくとも前記第２の導電層と前記第２の絶縁膜との熱膨張差に起因して、前記第２の導電層と前記第２の絶縁膜との間にかかる応力を緩和する機能を有する絶縁層を形成する工程を含む
請求項６記載の半導体装置の製造方法。 - 前記応力緩和層を形成する工程は、前記第２の導電層と前記第２の絶縁膜との熱膨張差に起因して、前記第２の導電層と前記第２の絶縁膜との間にかかる応力を緩和する機能を有する絶縁層および導電層の積層体を形成する工程を含む
請求項６記載の半導体装置の製造方法。 - 配線領域と静電容量素子領域とを有する半導体装置の製造方法であって、
前記配線領域において、
基板に第１の導電層を形成する工程と、
前記第１の導電層上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に前記第１の導電層を露出させるように開口部を形成する工程と、
前記第１の導電層と接続するように前記開口部内および前記第１の絶縁膜上に第２の導電層を形成する工程と、
前記第２の導電層上に、少なくとも前記開口部の形状に起因して生じた前記第２の導電層の表面の段差を覆うように、応力緩和層を形成する工程と、
少なくとも前記応力緩和層上に、第２の絶縁膜を形成する工程とを有し、
前記静電容量素子領域において、
基板上に第１の電極を形成する工程と、
前記第１の電極上に容量絶縁層を形成する工程と、
前記容量絶縁層上に第２の電極を形成する工程とを有し、
前記応力緩和層を形成する工程と、少なくとも前記容量絶縁層を形成する工程、あるいは、前記第２の電極を形成する工程が、同一の工程で行われる
半導体装置の製造方法。 - 前記応力緩和層を形成する工程と、前記容量絶縁層を形成する工程および前記第２の電極を形成する工程とが同一の工程で行われる
請求項９記載の半導体装置の製造方法。
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| JP2004193198A true JP2004193198A (ja) | 2004-07-08 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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