DE10106836A1 - Integrierte Schaltungsanordnung aus einem flächigen Substrat - Google Patents

Integrierte Schaltungsanordnung aus einem flächigen Substrat

Info

Publication number
DE10106836A1
DE10106836A1 DE10106836A DE10106836A DE10106836A1 DE 10106836 A1 DE10106836 A1 DE 10106836A1 DE 10106836 A DE10106836 A DE 10106836A DE 10106836 A DE10106836 A DE 10106836A DE 10106836 A1 DE10106836 A1 DE 10106836A1
Authority
DE
Germany
Prior art keywords
substrate
integrated circuit
circuit arrangement
curvature
arrangement according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE10106836A
Other languages
English (en)
Other versions
DE10106836B4 (de
Inventor
Marcus Janke
Peter Laackmann
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to DE10106836A priority Critical patent/DE10106836B4/de
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to CNB028049780A priority patent/CN100392846C/zh
Priority to EP02703497A priority patent/EP1360718A2/de
Priority to PCT/DE2002/000191 priority patent/WO2002065548A2/de
Priority to JP2002564764A priority patent/JP3979942B2/ja
Priority to TW091101654A priority patent/TW519759B/zh
Publication of DE10106836A1 publication Critical patent/DE10106836A1/de
Priority to US10/641,264 priority patent/US7199448B2/en
Application granted granted Critical
Publication of DE10106836B4 publication Critical patent/DE10106836B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/57Protection from inspection, reverse engineering or tampering
    • H01L23/573Protection from inspection, reverse engineering or tampering using passive means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/13Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3511Warping

Landscapes

  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Die Bonding (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

Es ist eine integrierte Schaltung vorgesehen, deren Substrat zum einen eine integrierte Schaltung aufweist, die über mehrere Schichten ausgebildet ist, wobei zumindest eine Oberfläche des Substrats in einer Ausbreitungsrichtung nicht planar gestaltet ist.

Description

Die Erfindung betrifft eine integrierte Schaltungsanordnung aus einem flächigen Substrat gemäß Patentanspruch 1.
Die Entwicklungskosten von integrierten Schaltungen, die sich auf einem Halbleiterchip befinden, sind heutzutage so hoch, daß es für den Wettbewerber zunehmend interessant wird diese zu analysieren, um sie nachzubauen. Außerdem beruhen einige der heutigen Angriffe auf Halbleiterchips, die deren Sicher­ heit gefährden können, auf der detaillierten Kenntnis des in­ ternen Aufbaus dieser Bausteine. Daher wird auch aus Sicher­ heitsgründen versucht zu verhindern, daß ein Angreifer De­ tails über den Aufbau eines solchen Halbleiterchips erfährt. Weiterhin sind inzwischen Anwendungen üblich, bei denen die integrierten Schaltungen fest abgespeicherte Daten aufweisen. Um derartige Bausteine vor der Analyse zu schützen, sind bis­ her eine Vielzahl von Verfahren bekannt. Beispielsweise ist es bekannt, die Oberfläche integrierter Schaltungen so abzu­ decken, daß sie auf optischem Wege nicht ohne weiteres analy­ sierbar sind. In der EP 0981162 A1 ist ein solcher Schutz beschrieben.
Solche Schutzmaßnahmen lassen sich jedoch dadurch umgehen, daß die Abdeckung durch vorsichtiges Abschleifen freigelegt wird, selbst wenn der Oberflächenschutz ätzfest ist. Durch schichtweises Abtragen und Fotografieren der jeweils freige­ legten Schicht läßt sich bei derartigen Anordnungen der Auf­ bau der integrierten Schaltung nachträglich analysieren.
Der Erfindung liegt somit die Aufgabe zugrunde, eine inte­ grierte Schaltungsanordnung vorzusehen, die mit geringem Auf­ wand eine hohe Analysiersicherheit bietet.
Diese Aufgabe wird erfindungsgemäß mit den im Patentanspruch 1 angegebenen Maßnahmen gelöst. Dadurch, daß das Substrat zu­ mindest in einer Ausbreitungsrichtung nicht planar ist, läßt es sich mit vertretbarem Aufwand nicht mittels Schleifverfah­ ren derart bearbeiten, daß die Oberfläche schichtweise voll­ ständig analysierbar abgetragen werden kann.
Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den untergeordneten Ansprüche angegeben. Durch die nicht vor­ handene Planarität in einer zweiten Richtung, wird die zuvor angegebene Sicherheit erhöht. Durch das Auftragen eines Mate­ rials, zum Beispiel eines Klebstoffs oder einer aushärtbaren Keramik, welches eine hohe mechanische Spannung erzeugt, er­ folgt die Verformung des Substrates.
Durch das Auftragen des Substrats auf einen Träger, dessen Oberfläche nicht eben ist, läßt sich die Oberfläche des Sub­ strates leicht verformen.
Die gewünschte Verformung kann auch durch mechanische Span­ nungen erzeugt werden, die in dem Substrat selbst entstehen, beispielsweise durch Veränderung des chemischen oder physika­ lischen Gefüges des Substrats. Hierfür sind beispielsweise Implantationsverfahren, Diffusionsverfahren oder thermische Verfahren nutzbar. Löt- und Verbindungsverfahren, etwa zwi­ schen mehreren Substraten, die übereinander angeordnet sind, können ebenfalls bei geeigneter Technologie dazu verwendet werden, gezielt mechanische Spannungen im Substrat zu erzeu­ gen.
Ein verformtes Substrat behält in der Regel nach einiger Zeit seine verformte Gestalt bei. Um zu verhindern, daß durch Aus­ üben eines Druckes das Substrat wieder in eine ebene, planare Form gebracht wird, können auch zumindest auf einer Oberflä­ che Teilbereiche entfernt sein.
Durch das Vorsehen von Erhöhungen auf dem Träger läßt sich mit einfachen Mitteln eine sehr aufwendige nicht planare Oberflächenform der integrierten Schaltungsanordnung erzie­ len.
Nachfolgend wird die Erfindung unter Bezugnahme auf die Zeichnung erläutert.
Es zeigen:
Fig. 1 den grundsätzlichen Aufbau einer integrierten Schal­ tungsanordnung auf einem Halbleiter-Chip,
Fig. 2 ein erstes Ausführungsbeispiel einer erfindungsgemä­ ßen integrierten Schaltungsanordnung auf einem Halbleiter- Chip,
Fig. 3 die Oberfläche bei einer Abwandlung des ersten Aus­ führungsbeispiels,
Fig. 4 ein zweites erfindungsgemäßes Ausführungsbeispiel,
Fig. 5 eine Abwandlung des zweites Ausführungsbeispiels,
Fig. 6 eine zweite Abwandlung des zweiten Ausführungsbei­ spiels und
Fig. 7 eine mögliche Oberflächengestaltung.
In Fig. 1 ist der grundsätzliche Aufbau einer integrierten Schaltungsanordnung dargestellt. Auf einem Substrat 1 sind in mehreren Schichten, die hier als die Schichten 2 und 3 als Minimallösung dargestellt sind, eine integrierte Schaltung in bekannter Weise aufgebaut. Üblich sind derzeit deutlich mehr als zwei Schichten. Minimal ist die Erfindung erst ab zwei Schichten sinnvoll anwendbar, da nur dann eine Schicht vor­ handen ist, die abgetragen werden kann, um die darunter lie­ gende Schicht zu analysieren.
In Fig. 2 ist dargestellt, daß auf der den Schichten 2 und 3 angewandten Seite ein Material 4 aufgebracht ist, das beim Aushärten zu einer Verspannung des Substrates 1 führt, so daß sich eine zumindest in einer Richtung gekrümmte Oberfläche bildet. Hierzu sind handelsübliche Klebstoffe auf Epoxydharz­ basis einsetzbar.
Wird diese Oberfläche mit einem Schleifvorgang beispielsweise auf Höhe der gestrichelten Linie S abgetragen, so ist von der darunter liegenden Schicht nur ein geringer Ausschnitt zu er­ kennen. Soll auch der Rest der Schicht 3 abgetragen werden, so würde gleichzeitig ein großer Teil der Schicht 2 ebenfalls mit abgetragen werden.
Neben einer in eine Richtung möglichen Krümmung ist, wie in Fig. 3 dargestellt, auch eine Krümmung in zwei Richtungen möglich. Bei heute üblichen Chipdicken von 185 µm lassen sich somit leicht zu Verformungen von mindestens 1 µm über die ge­ samte Chipfläche erreichen. Dabei ist zu beachten, daß gege­ benenfalls der Chip stärker gedünnt werden könnte um eine stärkere Verformung zu erzielen. Ebenfalls ist an eine tor­ sionsartige Verformung, wie in Fig. 7 dargestellt zu denken. Dabei ist beispielsweise, wie mit den dargestellten Pfeilen angedeutet, ein gegengleiches Verdrehen jeweils gegenüberlie­ gender Seiten, möglich.
Um zu verhindern, daß für den Fall, daß es gelingt, das Mate­ rial 4 abzutragen, mittels Druck das Substrat 1 wieder in ei­ ne ebene Form zu drücken sei, können von der Substratoberflä­ che Teile A entfernt werden, wie in Fig. 2 gestrichelt ange­ deutet ist. Dies erfolgt entweder durch schräges Abätzen oder Schleifen von Randbereichen des Substrates wie auf der linken Seite von Fig. 2 dargestellt ist oder durch Herausätzen oder Schleifen von einzelnen Teilen A, wie auf der rechten Seite von Fig. 2 dargestellt ist. Auf diese Weise ist gewährlei­ stet, daß es nicht gelingt, oder zumindest sehr aufwendig ist, das Substrat 1 nach einer Verformung wieder in eine ebe­ ne Form zu bringen.
Gemäß Fig. 4 ist die integrierte Schaltungsanordnung so auf­ gebaut, daß das Substrat auf einem Träger 5 aufgebracht ist, wobei der Träger 5 das Substrat formt. Auch hier könnten wie­ der Ausnehmungen vorgesehen sein, die im Zusammenhang mit Fig. 4 nicht dargestellt sind. Gemäß der Ausgestaltung nach Fig. 5, ist der Träger 5 nicht wie gemäß Fig. 4 nur an ei­ ner Oberfläche verformt, sondern ebenfalls insgesamt aus ei­ ner ebenen Form in eine gekrümmte oder auch verdrehte Form gebracht.
In einem weiteren erfindungsgemäßen Ausführungsbeispiel sind auf der Oberfläche des Trägers 5 Erhebungen 6 ausgebildet, die beim Zusammenbringen mit dem Substrat 1, das Substrat 1 zusammen mit seinen aufgetragenen Schichten verformt. Dies kann insbesondere dadurch erfolgen, daß ein ähnliches Materi­ al 4, wie im gemäß Fig. 2 dargestellten Ausführungsbeispiel in die Zwischenräume zwischen den Erhebungen, dem Substrat und dem Träger eingebracht ist, der mit dem Trocknen zur Ver­ spannung des Substrates führt.
Zusammenfassend sei darauf hingewiesen, daß die Grundidee der Erfindung darin beruht, das eine integrierte Schaltung tra­ gende Substrat dauerhaft so zu verformen, daß es nicht ge­ lingt mittels eines Schleifverfahrens selektiv die auf dem Substrat aufgetragenen Schichten schichtweise abzutragen.
Grundsätzlich ist es auch denkbar, einen Halbleiter-Chip mit einer grundsätzlich von der Planarität abweichenden Oberflä­ che direkt zu fertigen. Auf einer derartigen Chipoberfläche sind die üblichen Verfahrensschritte zu Herstellung inte­ grierter Schaltungen mit den heute verfügbaren Technologien nur sehr schwer einsetzbar, um integrierte Schaltungen mit der gewünschten Komplexität herzustellen.
Bezugszeichenliste
1
Substrat
2
erste Schicht
3
zweite Schicht
4
Material (z. B. Klebstoff, Keramik)
5
Träger
6
Erhebungen
A Ausnehmungen

Claims (8)

1. Integrierte Schaltungsanordnung bestehend aus einem flä­ chigen Substrat(1), auf dem zumindest einseitig eine inte­ grierte Schaltung in mehreren Schichten (2, 3) ausgebildet ist, dadurch gekennzeichnet, daß zumindest eine Oberfläche des Substrats (1) zumindest in ei­ ner Ausbreitungsrichtung nicht planar ist.
2. Integrierter Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die zumindest eine Oberfläche in einer zweiten Richtung nicht planar ist.
3. Integrierte Schaltungsanordnung nach einem der Ansprüche 1 und 2, dadurch gekennzeichnet, daß die Krümmung der Oberfläche durch ein auf dem Substrat aufge­ tragenes Material(4) erzeugt ist, der das Substrat verformt.
4. Integrierte Schaltung nach einem der Ansprüche 1 bis 2, dadurch gekennzeichnet, daß das Substrat (1) auf einem Träger (5) angeordnet ist, der dem Substrat die Krümmung verleiht.
5. Integrierte Schaltungsanordnung nach einem der vorherge­ henden Ansprüch, dadurch gekennzeichnet, daß das Substrat (1) durch eine geeignete Verbindungstechnik mit mindestens einem zweiten Substrat verbunden wird, wodurch me­ chanische Spannungen entstehen, die dem Substrat die Krümmung verleihen.
6. Integrierte Schaltung nach einem der vorhergehenden An­ sprüche, dadurch gekennzeichnet, daß im Substrat (1) durch chemische oder physikalische Änderungen des Gefüges des Substrates mechanische Spannungen entstehen, die dem Substrat die Krümmung verleihen.
7. Integrierte Schaltungsanordnung nach einem der vorherge­ henden Ansprüche, dadurch gekennzeichnet, daß dem Substrat (1) an einer seiner Oberflächen Teilbereiche entfernt sind, so daß Strukturen entstehen, in die das nach Anspruch 3 aufgebrachte Material eindringen kann.
8. Integrierte Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß der Träger (5) an seiner Oberfläche mindestens eine Erhebung (6) aufweist.
DE10106836A 2001-02-14 2001-02-14 Integrierte Schaltungsanordnung aus einem flächigen Substrat Expired - Fee Related DE10106836B4 (de)

Priority Applications (7)

Application Number Priority Date Filing Date Title
DE10106836A DE10106836B4 (de) 2001-02-14 2001-02-14 Integrierte Schaltungsanordnung aus einem flächigen Substrat
EP02703497A EP1360718A2 (de) 2001-02-14 2002-01-22 Integrierte schaltungsanordnung aus einem flächigen substrat
PCT/DE2002/000191 WO2002065548A2 (de) 2001-02-14 2002-01-22 Integrierte schaltungsanordnung aus einem flächigen substrat
JP2002564764A JP3979942B2 (ja) 2001-02-14 2002-01-22 平坦な基板を備える集積回路装置及び集積回路装置を製作する方法
CNB028049780A CN100392846C (zh) 2001-02-14 2002-01-22 包合薄板状基材之集成电路配置
TW091101654A TW519759B (en) 2001-02-14 2002-01-31 Integrated circuit arrangement comprising a sheet-like substrate
US10/641,264 US7199448B2 (en) 2001-02-14 2003-08-14 Integrated circuit configuration comprising a sheet-like substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10106836A DE10106836B4 (de) 2001-02-14 2001-02-14 Integrierte Schaltungsanordnung aus einem flächigen Substrat

Publications (2)

Publication Number Publication Date
DE10106836A1 true DE10106836A1 (de) 2002-09-05
DE10106836B4 DE10106836B4 (de) 2009-01-22

Family

ID=7674011

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10106836A Expired - Fee Related DE10106836B4 (de) 2001-02-14 2001-02-14 Integrierte Schaltungsanordnung aus einem flächigen Substrat

Country Status (7)

Country Link
US (1) US7199448B2 (de)
EP (1) EP1360718A2 (de)
JP (1) JP3979942B2 (de)
CN (1) CN100392846C (de)
DE (1) DE10106836B4 (de)
TW (1) TW519759B (de)
WO (1) WO2002065548A2 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004004289A1 (de) * 2004-01-28 2005-08-25 Infineon Technologies Ag Integrierte Schaltungsanordnung

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004007690B3 (de) 2004-02-16 2005-10-13 Infineon Technologies Ag Integrierte Schaltungsanordnung
US8691663B2 (en) * 2009-11-06 2014-04-08 Alliance For Sustainable Energy, Llc Methods of manipulating stressed epistructures
JP5601384B2 (ja) 2011-02-08 2014-10-08 富士電機株式会社 半導体モジュール用放熱板の製造方法、その放熱板およびその放熱板を用いた半導体モジュール

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH087526A (ja) * 1994-06-23 1996-01-12 Sony Corp 記録再生用カセットの基板取付構造
US5783845A (en) * 1994-03-04 1998-07-21 Fujitsu Limited Semiconductor device and its manufacture utilizing crystal orientation dependence of impurity concentration
US5955776A (en) * 1996-12-04 1999-09-21 Ball Semiconductor, Inc. Spherical shaped semiconductor integrated circuit

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4021097A (en) * 1976-03-08 1977-05-03 Sperry Rand Corporation Distributive tee coupler
JPS58164231A (ja) 1982-03-25 1983-09-29 Toshiba Corp 半導体装置の製造方法
JPH01244625A (ja) * 1988-03-26 1989-09-29 Mitsubishi Electric Corp 半導体装置
JPH08288424A (ja) * 1995-04-18 1996-11-01 Nec Corp 半導体装置
US6027958A (en) * 1996-07-11 2000-02-22 Kopin Corporation Transferred flexible integrated circuit
JP2845232B2 (ja) 1997-01-13 1999-01-13 日本電気株式会社 半導体装置
JP3400329B2 (ja) * 1998-01-07 2003-04-28 日本電信電話株式会社 半導体装置
EP0981162B1 (de) 1998-08-19 2007-03-07 Infineon Technologies AG Halbleiterchip mit Oberflächenabdeckung gegen optische Untersuchung der Schaltungsstruktur
TW452982B (en) * 1998-10-05 2001-09-01 Seiko Epson Corp Semiconductor device and method for producing the same
JP3720599B2 (ja) * 1998-10-07 2005-11-30 日本電信電話株式会社 半導体装置
TW460927B (en) * 1999-01-18 2001-10-21 Toshiba Corp Semiconductor device, mounting method for semiconductor device and manufacturing method for semiconductor device
JP3515012B2 (ja) * 1999-04-23 2004-04-05 シャープ株式会社 半導体装置およびその製造方法
JP3553457B2 (ja) 2000-03-31 2004-08-11 シャープ株式会社 半導体装置およびその製造方法
JP3265301B2 (ja) * 2000-06-05 2002-03-11 株式会社東芝 半導体装置とその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5783845A (en) * 1994-03-04 1998-07-21 Fujitsu Limited Semiconductor device and its manufacture utilizing crystal orientation dependence of impurity concentration
JPH087526A (ja) * 1994-06-23 1996-01-12 Sony Corp 記録再生用カセットの基板取付構造
US5955776A (en) * 1996-12-04 1999-09-21 Ball Semiconductor, Inc. Spherical shaped semiconductor integrated circuit

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP 08007526 A in: Patent Abstracts of Japan; *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004004289A1 (de) * 2004-01-28 2005-08-25 Infineon Technologies Ag Integrierte Schaltungsanordnung
US7088006B2 (en) 2004-01-28 2006-08-08 Infineon Technologies Ag Integrated circuit arrangement

Also Published As

Publication number Publication date
US20040070052A1 (en) 2004-04-15
JP2004523904A (ja) 2004-08-05
DE10106836B4 (de) 2009-01-22
US7199448B2 (en) 2007-04-03
CN1541413A (zh) 2004-10-27
JP3979942B2 (ja) 2007-09-19
EP1360718A2 (de) 2003-11-12
WO2002065548A3 (de) 2002-10-17
TW519759B (en) 2003-02-01
CN100392846C (zh) 2008-06-04
WO2002065548A2 (de) 2002-08-22

Similar Documents

Publication Publication Date Title
DE4434321C2 (de) Optischer Wellenleiter mit einem Polymerkern und dessen Herstellungsverfahren
DE102015209615B4 (de) Flexible-Anzeige-Hauptplatine und Verfahren zur Herstellung einer Flexible-Anzeige-Hauptplatine
DE19700734B4 (de) Verfahren zur Herstellung von Sensoren sowie nicht-vereinzelter Waferstapel
DE69015511T2 (de) Verfahren und Vorrichtung zum Verbinden von Halbleitersubstraten.
DE10235482B3 (de) Vorrichtung zum Fixieren dünner und flexibler Substrate
DE10152096A1 (de) Halbleiter-Wafer
EP1116166B1 (de) Sensorfeld für einen kapazitiv messenden fingerprint-sensor und verfahren zur herstellung eines derartigen sensorfeldes
DE10051890A1 (de) Halbleiterwaferteilungsverfahren
DE102005021048A1 (de) Vorrichtung zum Stabilisieren eines Werkstücks bei einer Bearbeitung
WO2000014789A1 (de) Verfahren zum aufbringen eines schaltungschips auf einen träger
DE112017003219T5 (de) Verfahren zum Bearbeiten eines Wafers
DE102009018977A1 (de) Vorrichtung zur Ausrichtung und Vorfixierung eines Wafers
DE102013202484B4 (de) SOI-Wafer und Verfahren zu seiner Herstellung
DE10106836A1 (de) Integrierte Schaltungsanordnung aus einem flächigen Substrat
DE19743765A1 (de) Verfahren zum Herstellen eines Halbleiterbauteils mit einem Muster zur Verhinderung von Rißbildung
DE10237522A1 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE102005002550B4 (de) Lift-Off-Verfahren
EP1304726B1 (de) Anordnung und Verfahren zur Aufnahme und zum Bearbeiten eines dünnen Wafers
WO2007093279A2 (de) Verfahren zur herstellung von elektronischen bauelementen und drucksensor
DE102004007690B3 (de) Integrierte Schaltungsanordnung
DE102018129191B4 (de) Verfahren zum herstellen einer leuchtvorrichtung und eine leuchtvorrichtung mit einem lichtemittierenden optoelektronischen bauelement
DE69821677T2 (de) Halbleiterbaustein und Verfahren zu dessen Herstellung
DE102020210891A1 (de) Sondentestkarte und herstellungsverfahren derselben
DE10304777B4 (de) Verfahren zur Herstellung eines Chipnutzens mittels eines Hitze- und Druckprozesses unter Verwendung eines thermoplastischen Materials und Vorrichtung zur Durchführung des Verfahrens
DE10006447A1 (de) Bauelement mit konstant verspannter Verklebung und Verfahren zur Verklebung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R082 Change of representative

Representative=s name: EPPING HERMANN FISCHER, PATENTANWALTSGESELLSCH, DE

Representative=s name: EPPING HERMANN FISCHER, PATENTANWALTSGESELLSCHAFT

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee