JP2004523904A - 平坦な基板を備える集積回路装置 - Google Patents

平坦な基板を備える集積回路装置 Download PDF

Info

Publication number
JP2004523904A
JP2004523904A JP2002564764A JP2002564764A JP2004523904A JP 2004523904 A JP2004523904 A JP 2004523904A JP 2002564764 A JP2002564764 A JP 2002564764A JP 2002564764 A JP2002564764 A JP 2002564764A JP 2004523904 A JP2004523904 A JP 2004523904A
Authority
JP
Japan
Prior art keywords
substrate
integrated circuit
circuit device
carrier
layers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002564764A
Other languages
English (en)
Other versions
JP3979942B2 (ja
JP2004523904A5 (ja
Inventor
マルクス ヤンケ，
ペーター ラークマン，
Original Assignee
インフィネオン テクノロジーズ アクチェンゲゼルシャフト
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インフィネオン テクノロジーズ アクチェンゲゼルシャフト filed Critical インフィネオン テクノロジーズ アクチェンゲゼルシャフト
Publication of JP2004523904A publication Critical patent/JP2004523904A/ja
Publication of JP2004523904A5 publication Critical patent/JP2004523904A5/ja
Application granted granted Critical
Publication of JP3979942B2 publication Critical patent/JP3979942B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/57—Protection from inspection, reverse engineering or tampering
    • H01L23/573—Protection from inspection, reverse engineering or tampering using passive means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Die Bonding (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

本発明は、複数の層上に配置された集積回路を有する基板を含む集積回路装置に関する。その基板の少なくとも１つの表面は、広がり方向に平面でないように構成される。本発明による集積回路装置は、少なくとも１つの面に複数の層（２、３）の集積回路が形成される平坦な基板（１）を備えた集積回路装置であって、該基板（１）の少なくとも１つの表面は、少なくとも１つの広がり方向が平面でない、集積回路装置であって、該基板（１）は、該基板に湾曲を付与するキャリア（５）上に構成されることを特徴とする。
【選択図】図２

Description

【技術分野】
【０００１】
本発明は、請求項１に記載の平坦な基板を備える集積回路装置に関する。
【背景技術】
【０００２】
今日、半導体チップ上に配置される集積回路の開発コストが非常に高いので、その集積回路をコピーするための解析が、益々競合企業の関心の対象になっている。さらに、半導体チップの安全性を危うくし得、半導体チップに対する今日の攻撃のいくつかは、これらのモジュールの内部構造の詳細な知識に基づいている。従って、安全性の理由からも、攻撃者が、このような半導体チップの構造についての詳細を知ることを防止する試みがなされる。さらに、その間には、集積回路が常駐の態様で格納されたデータを有する用途が一般化している。このようなモジュールを解析から保護するために、これまで複数の方法が開示されてきた。例として、集積回路が光学的に容易に解析され得ないように、集積回路の表面を覆うことが公知である。欧州特許出願公開第０９８１１６２ Ａ１号は、このような保護を記載する。
【０００３】
しかしながら、このような防護策は、表面保護がエッチングに対して耐性を有する場合であっても、研削で慎重に除去して被覆を取り外すことによって破られ得る。このタイプの構成の場合、層を連続的に除去し、かつ露出した層をそれぞれ撮影することによって、引き続き、集積回路の構造が解析され得る。
【０００４】
米国特許第５，９５５，７６６号は、球形の基板上に集積回路を形成することを開示する。しかしながら、この構造は、従来技術を用いて製作され得ない。
【０００５】
従って、本発明は、解析に対する高い安全性を少ない経費で提供する集積回路装置を提供するという目的に基づく。
【０００６】
本目的は、請求項１に規定される措置により、本発明によって達成される。すなわち、基板の、少なくとも１つの広がり方向が、キャリアによって平面（ｐｌａｎａｒ）の形状から非平面（ｎｏｎ−ｐｌａｎａｒ）の形状にされるという事実により、基板は、研削法によってでは、許容可能なコストで、表面が、解析可能な態様で層ごとに完全に除去され得るようには処理され得ない。
【０００７】
さらに、本発明のさらなる有利な改良点は、従属請求項に規定される。第２の方向の平面性の欠如は、上述の安全性を高める。基板は、例えば、接着剤または硬化性セラミックといった、高い機械的応力を生成する材料を付与することによって変形される。
【０００８】
所望の変形は、基板自体、例えば、基板の化学的または物理的微細構造の変更により生じる機械的応力によってもまた生成され得る。例えば、注入法、拡散法または熱的方法が、この目的で利用され得る。基板に目的の態様の機械的応力を発生させるために、例えば、重ね合わされた構成の複数の基板間をはんだ付けおよび接続する方法が同様に用いられ得、適切な技術が付与され得る。
【０００９】
変形された基板は、通常、その変形された形状を特定の時間の後に維持する。かけられた圧力によって、基板が平坦な平面の形状に戻ることを防止するために、部分的領域が、少なくとも１つの表面上で除去されることもまた可能である。
【００１０】
キャリアを隆起させることによって、集積回路装置の非常に複雑な非平面の表面形状が単純な手段を用いて取られ得る。
【００１１】
本発明は、以下において、図面を参照して説明される。
【発明の開示】
【課題を解決するための手段】
【００１２】
図１は、集積回路装置の基本構造を示す。基板１上に、公知の態様の複数の層の集積回路が構成され、これらは、本明細書中において、最小限の解決策として層２および層３として図示される。現在においては、通常、２つよりもはるかに多い層がある。２つの層は、本発明の便宜的適用可能性に対する最小限の出発点である。なぜなら、そうしてのみ、下に位置する層を解析するために除去され得る層の存在が１つになるからである。
【００１３】
図２における図示は、材料４が層２および層３から離れた面に付与されることを示す。この材料は、硬化すると、基板１に応力をもたらし、これにより、少なくとも１つの方向に湾曲された表面を形成する。エポキシ樹脂を基材とする市販の接着剤が、この目的で用いられ得る。
【００１４】
この表面が、例えば、破線Ｓのレベルにて研削作業によって除去された場合、認識可能なのは、下に位置する層のほんの細部のみである。層３の残り部分も除去された場合、さらに、層２の大部分が付随して同時に除去される。
【００１５】
図３に図示されるように、１つの方向に可能な湾曲に加えて、２方向の湾曲もまた可能である。今日の一般的なチップ厚さは１８５μｍであるので、少なくとも１μｍの変形は、チップ領域全体にわたって容易に達成され得る。この場合、適切ならば、チップは、より大きい変形を得るために、より大きく広がるまで薄くされ得る。図７に図示されるように、ねじり変形が同様に考えられ得る。この場合、例として、図示された矢印によって示されるように、両面をそれぞれ正反対の方向にねじることが可能である。
【００１６】
材料４が除去された場合、基板１が圧力によって平面形状に強制的に戻されることを防止するために、図２に破線によって示されるように、部分Ａは基板表面から除去され得る。これは、図２の左手側に図示されるように、基板を斜めにエッチングして除去するか、または基板のエッジ領域を研削することによって、あるいは、図２の右手側に図示されるように、個々の部分Ａをエッチングして取り去るか、または研削することによって行われる。これは、基板１が、変形後、これを平面形状に戻すことが不可能であるか、または少なくとも非常に複雑なプロセスであることを保証する。
【００１７】
図４に従って、集積回路装置は、基板がキャリア５上に付与され、このキャリア５が基板を形づくるように構成される。この場合も、凹部が再び提供され得る。この凹部は、図４との関連では図示されない。図５による構成によると、図４によるものとは異なって、キャリア５は、１つの表面が変形されるだけでなく、むしろ、同様に、その全体が、平面形状から湾曲形状、またはそうでない場合ねじられた形状にされる。
【００１８】
本発明による、さらなる例示的実施形態において、キャリア５の表面に隆起６が形成され、基板１と一緒にされる場合、付与された層と一緒に基板１を変形させる。これは、特に、図２により図示された例示的実施形態におけるものと類似であり、隆起と基板とキャリアとの間のすきまに導入される材料４によってなされ得、その結果、乾燥すると、基板に応力が生じる。
【００１９】
まとめとして、本発明の基本的考え方は、集積回路を支持する基板を永続的に変形させて、基板上に付与された層が、研削法により、層ごとに選択的に除去されることができないようにするということに基づくといえる。
【００２０】
原則的に平面から外れる表面を有する半導体チップを直接製造することもまた考えられ得る。所望の複雑性を有する集積回路を製造するために、このタイプのチップ面上で、今日利用可能である技術を用いて、集積回路を製造する従来の方法工程がどうにか用いられ得る。
【図面の簡単な説明】
【００２１】
【図１】図１は、半導体チップ上の集積回路装置の基本構造を示す。
【図２】図２は、半導体チップ上の、本発明による集積回路装置の第１の例示的実施形態を示す。
【図３】図３は、第１の例示の実施形態を改変した場合の表面を示す。
【図４】図４は、本発明による第２の例示的実施形態を示す。
【図５】図５は、第２の例示的実施形態の改変を示す。
【図６】図６は、第２の例示的実施形態の第２の改変を示す。
【図７】図７は、可能な表面構成を示す。
【符号の説明】
【００２２】
１ 基板
２ 第１の層
３ 第２の層
４ 材料（例えば、接着剤、セラミック）
５ キャリア
６ 隆起
Ａ 凹部

Claims (6)

  1. 少なくとも１つの面に複数の層（２、３）の集積回路が形成される平坦な基板（１）を備えた集積回路装置であって、該基板（１）の少なくとも１つの表面は、少なくとも１つの広がり方向が平面でない、集積回路装置であって、
    該基板（１）は、該基板に湾曲を付与するキャリア（５）上に構成されることを特徴とする、集積回路装置。
  2. 前記少なくとも１つの表面は、第２の方向が平面でないことを特徴とする、請求項１に記載の集積回路装置。
  3. 前記基板（１）は、適切な接続技術によって、少なくとも１つの第２の基板と接続され、それによって、該基板に前記湾曲を付与する機械的応力が生じることを特徴とする、請求項１または２に記載の集積回路装置。
  4. 前記基板に前記湾曲を付与する機械的応力は、前記基板の微細構造の化学的または物理的変化の結果として前記基板（１）に生じることを特徴とする、請求項１〜３のいずれか１つに記載の集積回路装置。
  5. 前記基板の表面の１つにおいて該基板（１）から部分領域が除去され、それにより、請求項３に記載の付与された材料が貫通し得る構造を生成することを特徴とする、請求項１〜４のいずれか１つに記載の集積回路装置。
  6. 前記キャリア（５）は、表面上に少なくとも１つの隆起（６）を有することを特徴とする、請求項４に記載の集積回路装置。
JP2002564764A 2001-02-14 2002-01-22 平坦な基板を備える集積回路装置及び集積回路装置を製作する方法 Expired - Fee Related JP3979942B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10106836A DE10106836B4 (de) 2001-02-14 2001-02-14 Integrierte Schaltungsanordnung aus einem flächigen Substrat
PCT/DE2002/000191 WO2002065548A2 (de) 2001-02-14 2002-01-22 Integrierte schaltungsanordnung aus einem flächigen substrat

Publications (3)

Publication Number Publication Date
JP2004523904A true JP2004523904A (ja) 2004-08-05
JP2004523904A5 JP2004523904A5 (ja) 2007-06-28
JP3979942B2 JP3979942B2 (ja) 2007-09-19

Family

ID=7674011

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002564764A Expired - Fee Related JP3979942B2 (ja) 2001-02-14 2002-01-22 平坦な基板を備える集積回路装置及び集積回路装置を製作する方法

Country Status (7)

Country Link
US (1) US7199448B2 (ja)
EP (1) EP1360718A2 (ja)
JP (1) JP3979942B2 (ja)
CN (1) CN100392846C (ja)
DE (1) DE10106836B4 (ja)
TW (1) TW519759B (ja)
WO (1) WO2002065548A2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004004289A1 (de) * 2004-01-28 2005-08-25 Infineon Technologies Ag Integrierte Schaltungsanordnung
DE102004007690B3 (de) * 2004-02-16 2005-10-13 Infineon Technologies Ag Integrierte Schaltungsanordnung
US8691663B2 (en) * 2009-11-06 2014-04-08 Alliance For Sustainable Energy, Llc Methods of manipulating stressed epistructures
WO2012108073A1 (ja) * 2011-02-08 2012-08-16 富士電機株式会社 半導体モジュール用放熱板の製造方法、その放熱板およびその放熱板を用いた半導体モジュール

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4021097A (en) * 1976-03-08 1977-05-03 Sperry Rand Corporation Distributive tee coupler
JPS58164231A (ja) 1982-03-25 1983-09-29 Toshiba Corp 半導体装置の製造方法
JPH01244625A (ja) * 1988-03-26 1989-09-29 Mitsubishi Electric Corp 半導体装置
JP3360105B2 (ja) * 1994-03-04 2002-12-24 富士通株式会社 半導体装置の製造方法
JP3393233B2 (ja) * 1994-06-23 2003-04-07 ソニー株式会社 記録再生用カセットの基板取付構造
JPH08288424A (ja) * 1995-04-18 1996-11-01 Nec Corp 半導体装置
US6027958A (en) * 1996-07-11 2000-02-22 Kopin Corporation Transferred flexible integrated circuit
US5955776A (en) * 1996-12-04 1999-09-21 Ball Semiconductor, Inc. Spherical shaped semiconductor integrated circuit
JP2845232B2 (ja) 1997-01-13 1999-01-13 日本電気株式会社 半導体装置
JP3400329B2 (ja) * 1998-01-07 2003-04-28 日本電信電話株式会社 半導体装置
EP0981162B1 (de) * 1998-08-19 2007-03-07 Infineon Technologies AG Halbleiterchip mit Oberflächenabdeckung gegen optische Untersuchung der Schaltungsstruktur
KR100506963B1 (ko) * 1998-10-05 2005-08-10 세이코 엡슨 가부시키가이샤 반도체 장치 및 그의 제조방법
JP3720599B2 (ja) * 1998-10-07 2005-11-30 日本電信電話株式会社 半導体装置
TW460927B (en) * 1999-01-18 2001-10-21 Toshiba Corp Semiconductor device, mounting method for semiconductor device and manufacturing method for semiconductor device
JP3515012B2 (ja) * 1999-04-23 2004-04-05 シャープ株式会社 半導体装置およびその製造方法
JP3553457B2 (ja) 2000-03-31 2004-08-11 シャープ株式会社 半導体装置およびその製造方法
JP3265301B2 (ja) * 2000-06-05 2002-03-11 株式会社東芝 半導体装置とその製造方法

Also Published As

Publication number Publication date
TW519759B (en) 2003-02-01
US20040070052A1 (en) 2004-04-15
EP1360718A2 (de) 2003-11-12
JP3979942B2 (ja) 2007-09-19
WO2002065548A2 (de) 2002-08-22
CN100392846C (zh) 2008-06-04
DE10106836B4 (de) 2009-01-22
CN1541413A (zh) 2004-10-27
WO2002065548A3 (de) 2002-10-17
US7199448B2 (en) 2007-04-03
DE10106836A1 (de) 2002-09-05

Similar Documents

Publication Publication Date Title
JP3516592B2 (ja) 半導体装置およびその製造方法
KR101945633B1 (ko) 언더 스크린 센서 어셈블리
US20150189204A1 (en) Semiconductor Device On Cover Substrate And Method Of Making Same
AU2012312082B2 (en) Electronic device including finger sensor and related methods
CN114730716A (zh) 适于组装到电线元件的功能芯片的制造方法
US6127274A (en) Process for producing electronic devices
JP2004055852A (ja) 半導体装置及びその製造方法
JP2004523904A (ja) 平坦な基板を備える集積回路装置
JP4694263B2 (ja) 接合基板の切断方法
US7088006B2 (en) Integrated circuit arrangement
US7633149B2 (en) Integrated circuit arrangement
US20070290377A1 (en) Three Dimensional Six Surface Conformal Die Coating
TW200823996A (en) Method and structure of pattern mask for dry etching
JP2000148960A (ja) 半導体装置
JPH11204566A (ja) 半導体装置
JP4386570B2 (ja) 安全集積回路デバイスとその製造方法
RU2251153C2 (ru) Защищенный от несанкционированного доступа носитель данных
KR100925483B1 (ko) 멤스 구조체 제조 방법
JP2002208571A (ja) 半導体装置の製造方法および半導体装置
KR101688591B1 (ko) 반도체 칩의 제조 방법
JP2003037030A (ja) 半導体装置
JP2000112825A (ja) 半導体装置
TW202305564A (zh) 可撓式感測裝置及其製造方法
JP2002270719A (ja) 半導体装置及びその製造方法
JPS62275787A (ja) Ｉｃカ−ド

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060113

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060118

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060418

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060524

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20060823

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20060905

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061124

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20061225

A524 Written submission of copy of amendment under article 19 pct

Free format text: JAPANESE INTERMEDIATE CODE: A524

Effective date: 20070425

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20070514

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070528

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070626

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100706

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110706

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110706

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120706

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120706

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130706

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees