JP2000112825A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 ＩＣチップに記憶された個人のプライバシー
や金銭などの重要な情報が不法行為等により改竄され易
いという課題を解決し、特にウエハ裏面から内部回路が
観察されやすいという課題を解決する。 【解決手段】 集積回路を有するチップ（ＩＣチップ
７）と、このチップを実装するための配線基板（ＩＣカ
ード基板９）とを備えた半導体装置において、上記配線
基板は、その表面に段差を有し、上記チップは、上記段
差の形状に概略沿って湾曲した状態で上記配線基板上に
実装される。
や金銭などの重要な情報が不法行為等により改竄され易
いという課題を解決し、特にウエハ裏面から内部回路が
観察されやすいという課題を解決する。 【解決手段】 集積回路を有するチップ（ＩＣチップ
７）と、このチップを実装するための配線基板（ＩＣカ
ード基板９）とを備えた半導体装置において、上記配線
基板は、その表面に段差を有し、上記チップは、上記段
差の形状に概略沿って湾曲した状態で上記配線基板上に
実装される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にＩＣカード等に利用されるものであり、個人の
プライバシーや金銭等の重要な情報を記憶および処理す
る機能を備えた半導体装置に関するものである。
し、特にＩＣカード等に利用されるものであり、個人の
プライバシーや金銭等の重要な情報を記憶および処理す
る機能を備えた半導体装置に関するものである。
【０００２】
【従来の技術】従来、クレジットカードや電子マネーと
して使用されるＩＣカードは、個人のプライバシーや金
銭等の重要な情報を記憶および処理するための種々の機
能をＩＣチップ中に備え、このＩＣチップをプラスチッ
クのカードに封止することにより作られている。そのた
め、場合によってはＩＣチップの表面を光学顕微鏡で観
察し、集積回路の機能、動作方式、回路方式、回路パタ
ン、記憶データ等を不正に解析してその内容を改竄した
りする者が現れる可能性がある。そこで、ＩＣカードの
製造にあたっては、これらの不正行為を防止するため、
ＩＣチップに対して何らかの防御手段を施す必要があ
る。
して使用されるＩＣカードは、個人のプライバシーや金
銭等の重要な情報を記憶および処理するための種々の機
能をＩＣチップ中に備え、このＩＣチップをプラスチッ
クのカードに封止することにより作られている。そのた
め、場合によってはＩＣチップの表面を光学顕微鏡で観
察し、集積回路の機能、動作方式、回路方式、回路パタ
ン、記憶データ等を不正に解析してその内容を改竄した
りする者が現れる可能性がある。そこで、ＩＣカードの
製造にあたっては、これらの不正行為を防止するため、
ＩＣチップに対して何らかの防御手段を施す必要があ
る。
【０００３】ところで、このような不正行為には、大き
く分けて２つの手法がある。すなわち、ＩＣチップを破
壊して内部を観察する手法と非破壊で観察する手法であ
る。また、観察の仕方によってはさらに２通りの手法に
分けられる。すなわち、ＩＣチップの表面側（素子形成
領域側）から観察する手法と、それとは逆に裏面側から
観察する手法である。
く分けて２つの手法がある。すなわち、ＩＣチップを破
壊して内部を観察する手法と非破壊で観察する手法であ
る。また、観察の仕方によってはさらに２通りの手法に
分けられる。すなわち、ＩＣチップの表面側（素子形成
領域側）から観察する手法と、それとは逆に裏面側から
観察する手法である。
【０００４】ここで、不正行為のうち、最も脅威となる
非破壊で能動状態のＩＣチップを観察する具体例につい
て詳細に説明する。集積回路の１μｍ以下の微細パタン
に対しては、観察光の波長がパタン幅に近いと回折の影
響が大きくなるため、比較的波長の短いレーザ光を用い
ることによって分解能および焦点深度の向上が図られて
いる。
非破壊で能動状態のＩＣチップを観察する具体例につい
て詳細に説明する。集積回路の１μｍ以下の微細パタン
に対しては、観察光の波長がパタン幅に近いと回折の影
響が大きくなるため、比較的波長の短いレーザ光を用い
ることによって分解能および焦点深度の向上が図られて
いる。
【０００５】しかし、ＩＣチップ内の配線層が多層化さ
れるにつれて、下層の配線パタンを精度良く読みとるた
めには上層の膜が邪魔となり、これらを除去する必要が
生じる。そのため、ＩＣを動作させたままの非破壊状態
で観察することは困難となり、短波長レーザ光を用いた
回路観察法によっても、最下層のＭＯＳトランジスタの
ゲート電極にデータが記憶されているＥＥＰＲＯＭ（El
ectrically ErasableProgrammable Read Only Memory）
等の観察は困難である。
れるにつれて、下層の配線パタンを精度良く読みとるた
めには上層の膜が邪魔となり、これらを除去する必要が
生じる。そのため、ＩＣを動作させたままの非破壊状態
で観察することは困難となり、短波長レーザ光を用いた
回路観察法によっても、最下層のＭＯＳトランジスタの
ゲート電極にデータが記憶されているＥＥＰＲＯＭ（El
ectrically ErasableProgrammable Read Only Memory）
等の観察は困難である。
【０００６】しかしながら、ウエハを裏面から非破壊
で、ウエハ表面近傍の回路を観察する方法も用いられて
いる。すなわち、観察光源としてシリコンウエハに吸収
されにくい波長の赤外線を用いることにより、ウエハの
透明性を高めて主に金属からなる配線パタンなどをウエ
ハ裏面から観察することができる。この方法を用いると
最下層のトランジスタのパタンや第１層の配線パタンを
非破壊で観察することができる。
で、ウエハ表面近傍の回路を観察する方法も用いられて
いる。すなわち、観察光源としてシリコンウエハに吸収
されにくい波長の赤外線を用いることにより、ウエハの
透明性を高めて主に金属からなる配線パタンなどをウエ
ハ裏面から観察することができる。この方法を用いると
最下層のトランジスタのパタンや第１層の配線パタンを
非破壊で観察することができる。
【０００７】特に、最近の高密度実装技術においては、
ＩＣチップの表面側に、実装基板との電気的な接続を取
るためのバンプ電極を配置し、チップを裏返して実装基
板上に接続する方法が頻繁に採用されている。従って、
このような実装状態ではチップ裏面が外側に露出するた
め、チップ表面側からよりもむしろ裏面側からのパタン
観察が容易となる。
ＩＣチップの表面側に、実装基板との電気的な接続を取
るためのバンプ電極を配置し、チップを裏返して実装基
板上に接続する方法が頻繁に採用されている。従って、
このような実装状態ではチップ裏面が外側に露出するた
め、チップ表面側からよりもむしろ裏面側からのパタン
観察が容易となる。
【０００８】また、チップを裏返して実装する場合にお
いては、通常チップ裏面にはチップ保護用のエポキシ樹
脂膜等がコーティングされているが、これらは化学薬品
を使えば容易に除去が可能であるため、これらによって
観察を阻止することは困難である。もちろん、化学薬品
やプラズマを用いたエッチングに耐える保護膜を用いる
ことも考えられなくはないが、機械的な研削や砥粒を用
いた研磨に耐え得る材料は未だ存在しないため、保護膜
形成による裏面保護では十分とはいえない。
いては、通常チップ裏面にはチップ保護用のエポキシ樹
脂膜等がコーティングされているが、これらは化学薬品
を使えば容易に除去が可能であるため、これらによって
観察を阻止することは困難である。もちろん、化学薬品
やプラズマを用いたエッチングに耐える保護膜を用いる
ことも考えられなくはないが、機械的な研削や砥粒を用
いた研磨に耐え得る材料は未だ存在しないため、保護膜
形成による裏面保護では十分とはいえない。
【０００９】一方、裏面からの観察を防止する方法とし
ては、その他にシリコンウエハ裏面を写真蝕刻技術を用
いて削り、一面に断面が鋸歯状の溝を形成することによ
って赤外光を反射・散乱させる方法もある。しかし、ウ
エハ裏面を上記溝よりも深く研削および研磨することに
よって溝を除去することが可能であり、平滑度の高い裏
面を再度出現させることができるため、このような裏面
の蝕刻による凹凸形成を行っても、裏面観察に対する防
御手段としては十分ではない。
ては、その他にシリコンウエハ裏面を写真蝕刻技術を用
いて削り、一面に断面が鋸歯状の溝を形成することによ
って赤外光を反射・散乱させる方法もある。しかし、ウ
エハ裏面を上記溝よりも深く研削および研磨することに
よって溝を除去することが可能であり、平滑度の高い裏
面を再度出現させることができるため、このような裏面
の蝕刻による凹凸形成を行っても、裏面観察に対する防
御手段としては十分ではない。
【００１０】
【発明が解決しようとする課題】以上に述べた如く、ひ
とたび回路の解読や記憶情報の改竄等の不法行為を目的
とする観察や解析が実施されると、従来技術でこれらの
不正を阻止することは困難であり、特にウエハ裏面から
の観察に対して、従来の防御対策では不十分であった。
とたび回路の解読や記憶情報の改竄等の不法行為を目的
とする観察や解析が実施されると、従来技術でこれらの
不正を阻止することは困難であり、特にウエハ裏面から
の観察に対して、従来の防御対策では不十分であった。
【００１１】本発明の目的は、このような課題を解決す
るためのものであり、ＩＣチップに記憶された個人のプ
ライバシーや金銭などの重要な情報が不法行為等により
改竄され易いという課題を解決し、特にウエハ裏面から
内部回路が観察されやすいという課題を解決する半導体
装置を提供することを目的とする。
るためのものであり、ＩＣチップに記憶された個人のプ
ライバシーや金銭などの重要な情報が不法行為等により
改竄され易いという課題を解決し、特にウエハ裏面から
内部回路が観察されやすいという課題を解決する半導体
装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】このような目的を達成す
るために、請求項１に係る本発明の半導体装置は、集積
回路を有するチップと、このチップを実装するための配
線基板とを備えた半導体装置において、上記配線基板
は、その表面に段差を有し、上記チップは、上記段差の
形状に概略沿って湾曲した状態で上記配線基板上に実装
されたものである。
るために、請求項１に係る本発明の半導体装置は、集積
回路を有するチップと、このチップを実装するための配
線基板とを備えた半導体装置において、上記配線基板
は、その表面に段差を有し、上記チップは、上記段差の
形状に概略沿って湾曲した状態で上記配線基板上に実装
されたものである。
【００１３】また、請求項２に係る本発明の半導体装置
は、請求項１において、上記段差は、複数段からなるも
のである。
は、請求項１において、上記段差は、複数段からなるも
のである。
【００１４】また、請求項３に係る本発明の半導体装置
は、請求項１において、上記配線基板は、その表面に少
なくとも１以上の凹部を有し、上記チップは、上記凹部
の形状に概略沿って湾曲した状態で上記配線基板上に実
装されているものである。
は、請求項１において、上記配線基板は、その表面に少
なくとも１以上の凹部を有し、上記チップは、上記凹部
の形状に概略沿って湾曲した状態で上記配線基板上に実
装されているものである。
【００１５】また、請求項４に係る本発明の半導体装置
は、請求項３において、上記凹部は、上記チップで覆わ
れる領域内に設けられているものである。
は、請求項３において、上記凹部は、上記チップで覆わ
れる領域内に設けられているものである。
【００１６】また、請求項５に係る本発明の半導体装置
は、請求項３において、上記凹部は、上記チップで覆わ
れる領域を横断する溝であるようにしたものである。
は、請求項３において、上記凹部は、上記チップで覆わ
れる領域を横断する溝であるようにしたものである。
【００１７】また、請求項６に係る本発明の半導体装置
は、請求項１乃至５の何れか一項において、上記チップ
は、ＩＣカードに組み込まれるものである。
は、請求項１乃至５の何れか一項において、上記チップ
は、ＩＣカードに組み込まれるものである。
【００１８】このように構成することにより、本発明で
は、ウエハ裏面に形成された観察阻止用の防御膜や乱反
射用の凹凸等を、研削や研磨等の機械的な機構を含む方
法で平面状に研削除去しようとしても、防御膜等を除去
しきる前にウエハ表面の一部が除去されてしまうため、
半導体上の能動領域を残そうとすると防御膜等のみを完
全に除去することはできない。
は、ウエハ裏面に形成された観察阻止用の防御膜や乱反
射用の凹凸等を、研削や研磨等の機械的な機構を含む方
法で平面状に研削除去しようとしても、防御膜等を除去
しきる前にウエハ表面の一部が除去されてしまうため、
半導体上の能動領域を残そうとすると防御膜等のみを完
全に除去することはできない。
【００１９】従って、ウエハ裏面から赤外線を用いてウ
エハ表面の回路パタンを観察しようと試みても、観察阻
止用の防御膜や乱反射用の凹凸等が取り残されており、
光が反射・散乱されてウエハ表面の回路パタン像が著し
くゆがみ、正確な能動状態での観察が妨げられる。
エハ表面の回路パタンを観察しようと試みても、観察阻
止用の防御膜や乱反射用の凹凸等が取り残されており、
光が反射・散乱されてウエハ表面の回路パタン像が著し
くゆがみ、正確な能動状態での観察が妨げられる。
【００２０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図を用いて説明する。図１，２は、本発明の第一の実
施の形態を示す断面図であり、図中の（ａ）〜（ｊ）は
製造工程における各ステップを示し、その詳細について
は以下において順次説明する。
て図を用いて説明する。図１，２は、本発明の第一の実
施の形態を示す断面図であり、図中の（ａ）〜（ｊ）は
製造工程における各ステップを示し、その詳細について
は以下において順次説明する。
【００２１】本実施の形態においては、チップのサイズ
を４ｍｍ角とした集積回路を直径６インチのシリコンウ
エハ表面に薄膜堆積技術と写真蝕刻技術等を用いて形成
する。このとき、ウエハの厚さを６２５μｍ、最小パタ
ンの線幅を０．５μｍとする。また、形成する回路は８
ビットの中央演算装置のほかに、１キロバイトのＲＡＭ
（Random Access Memory）、８キロバイトのＲＯＭ（Re
ad Only Memory）、および８キロバイトの不揮発性ＥＥ
ＰＲＯＭ等のメモリ装置を含むものとする。
を４ｍｍ角とした集積回路を直径６インチのシリコンウ
エハ表面に薄膜堆積技術と写真蝕刻技術等を用いて形成
する。このとき、ウエハの厚さを６２５μｍ、最小パタ
ンの線幅を０．５μｍとする。また、形成する回路は８
ビットの中央演算装置のほかに、１キロバイトのＲＡＭ
（Random Access Memory）、８キロバイトのＲＯＭ（Re
ad Only Memory）、および８キロバイトの不揮発性ＥＥ
ＰＲＯＭ等のメモリ装置を含むものとする。
【００２２】さらに、ウエハ表面に表面保護用のＳｉ3
Ｎ4およびＳｉＯ2からなるパシベーション膜を形成して
ウエハの前処理工程を完成させる。その後、従来工程と
は異なり、木発明によるところの効果を得るために次の
ステップを追加する。
Ｎ4およびＳｉＯ2からなるパシベーション膜を形成して
ウエハの前処理工程を完成させる。その後、従来工程と
は異なり、木発明によるところの効果を得るために次の
ステップを追加する。
【００２３】まず、ステップ（ａ）において、上述のと
おり、ウエハ１の表面側には集積回路２が形成されてい
る。ステップ（ｂ）において、ウエハ１の表面側に接着
剤を用いてウエハ１を保持するための高分子材料シート
３を貼り付ける。ステップ（ｃ）において、図示しない
ウエハ研削装置および研磨装置を用いてウエハ１の厚さ
を薄くし、３０μｍの厚さになるまで研磨する。もちろ
ん、この研磨量は集積回路２の電気特性に影響が出ない
ように決定する。
おり、ウエハ１の表面側には集積回路２が形成されてい
る。ステップ（ｂ）において、ウエハ１の表面側に接着
剤を用いてウエハ１を保持するための高分子材料シート
３を貼り付ける。ステップ（ｃ）において、図示しない
ウエハ研削装置および研磨装置を用いてウエハ１の厚さ
を薄くし、３０μｍの厚さになるまで研磨する。もちろ
ん、この研磨量は集積回路２の電気特性に影響が出ない
ように決定する。
【００２４】次いで、ステップ（ｄ）において、ウエハ
全体を図示しないレーザマーカ装置に装填し、ウエハ１
の裏面にレーザビームによる照射痕跡４を形成する。そ
の際、レーザ光源の波長を５３２ｎｍとし、レンズで光
を絞ってウエハ１内に形成する照射痕跡４の凹部の深さ
に焦点を合わせる。各照射位置にはそれぞれ３個のレー
ザパルスを照射し、ウエハ１の裏面に円形でクレータ状
の照射痕跡４を形成する。すると、シリコンはレーザ光
を吸収することにより生じた熱で溶融し、中央部が凹む
とともに、周辺部に溶融物が押しやられてウエハ面より
も盛り上がった形状となる。
全体を図示しないレーザマーカ装置に装填し、ウエハ１
の裏面にレーザビームによる照射痕跡４を形成する。そ
の際、レーザ光源の波長を５３２ｎｍとし、レンズで光
を絞ってウエハ１内に形成する照射痕跡４の凹部の深さ
に焦点を合わせる。各照射位置にはそれぞれ３個のレー
ザパルスを照射し、ウエハ１の裏面に円形でクレータ状
の照射痕跡４を形成する。すると、シリコンはレーザ光
を吸収することにより生じた熱で溶融し、中央部が凹む
とともに、周辺部に溶融物が押しやられてウエハ面より
も盛り上がった形状となる。
【００２５】また、平均的な痕跡の形状は、直径が６０
μｍ、ウエハ面からの痕跡中央部までの深さが５μｍ、
周辺部の盛り上がり部分の高さが３μｍである。痕跡の
断面形状は、光源のガウス分布に近いエネルギー分布を
そのまま残して集光し、かつ上述の焦点位置の設定方法
を採用したことにより、概ねＶ字型の形状となる。この
ようにウエハ裏面には、その全面にわたって上述の方法
でクレータ状の照射痕跡を互いに隣接するように多数形
成する。
μｍ、ウエハ面からの痕跡中央部までの深さが５μｍ、
周辺部の盛り上がり部分の高さが３μｍである。痕跡の
断面形状は、光源のガウス分布に近いエネルギー分布を
そのまま残して集光し、かつ上述の焦点位置の設定方法
を採用したことにより、概ねＶ字型の形状となる。この
ようにウエハ裏面には、その全面にわたって上述の方法
でクレータ状の照射痕跡を互いに隣接するように多数形
成する。
【００２６】次いで、ステップ（ｅ）において、ウエハ
１の裏面に耐熱性接着剤を用いてポリイミドシート５を
張り付ける。ステップ（ｆ）において、ウエハ１の表面
側の高分子材料シート３を剥離した後、ウエハ１の表面
上に集積回路２と外部との電気的な導通をとるためのバ
ンプ６をＩＣチップの四隅に２カ所ずつ、計８カ所形成
する。ステップ（ｇ）において、ウエハ１をダイシング
してＩＣチップ７を分離する。
１の裏面に耐熱性接着剤を用いてポリイミドシート５を
張り付ける。ステップ（ｆ）において、ウエハ１の表面
側の高分子材料シート３を剥離した後、ウエハ１の表面
上に集積回路２と外部との電気的な導通をとるためのバ
ンプ６をＩＣチップの四隅に２カ所ずつ、計８カ所形成
する。ステップ（ｇ）において、ウエハ１をダイシング
してＩＣチップ７を分離する。
【００２７】ステップ（ｈ）において、表面に１００μ
ｍの段差を設けたＩＣカード基板９を用意する。このＩ
Ｃカード基板９は金属とガラスエポキシ板からなる。そ
して、この段差に整合するように表面にＳ字状の１００
μｍの段差を設けた治具８を用い、ＩＣチップ７の表面
を下側にして、ＩＣカード基板９の上に、電極１０とバ
ンプ６とを位置合わせしてから接続する。
ｍの段差を設けたＩＣカード基板９を用意する。このＩ
Ｃカード基板９は金属とガラスエポキシ板からなる。そ
して、この段差に整合するように表面にＳ字状の１００
μｍの段差を設けた治具８を用い、ＩＣチップ７の表面
を下側にして、ＩＣカード基板９の上に、電極１０とバ
ンプ６とを位置合わせしてから接続する。
【００２８】さて、ステップ（ｈ）における工程は本発
明特有のもので、通常はチップの平面性を保ったまま接
続するが、ここではＩＣチップ７を湾曲させてＩＣカー
ド基板９上に固定することを特徴とする。すなわち、Ｉ
Ｃチップ７はチップ面に凸部と凹部が生ずるようにして
フリップチップ実装技術を使って装填されており、チッ
プ表面はＩＣカード基板９上の段差に概ね沿って湾曲し
た状態となる。例えば、ＩＣチップ７とＩＣカード基板
９との間隙はチップの縁周辺部で７０μｍ、チップの中
央の段差上では０〜３μｍとなっている。
明特有のもので、通常はチップの平面性を保ったまま接
続するが、ここではＩＣチップ７を湾曲させてＩＣカー
ド基板９上に固定することを特徴とする。すなわち、Ｉ
Ｃチップ７はチップ面に凸部と凹部が生ずるようにして
フリップチップ実装技術を使って装填されており、チッ
プ表面はＩＣカード基板９上の段差に概ね沿って湾曲し
た状態となる。例えば、ＩＣチップ７とＩＣカード基板
９との間隙はチップの縁周辺部で７０μｍ、チップの中
央の段差上では０〜３μｍとなっている。
【００２９】また、ＩＣチップ７を湾曲させた際にその
中央部がＩＣカード基板９に接触したとしても何ら支障
はない。チップと基板との間にはアンダーフィル剤を充
填するため回路面が固定され、接触していても回路面が
基板の段差で擦れたりすることはないからである。な
お、ＩＣチップ７の周辺部に対する中央部の最大の反り
の量がＩＣチップ７の厚さを超えるように湾曲した状態
で実装するのが好ましい。
中央部がＩＣカード基板９に接触したとしても何ら支障
はない。チップと基板との間にはアンダーフィル剤を充
填するため回路面が固定され、接触していても回路面が
基板の段差で擦れたりすることはないからである。な
お、ＩＣチップ７の周辺部に対する中央部の最大の反り
の量がＩＣチップ７の厚さを超えるように湾曲した状態
で実装するのが好ましい。
【００３０】その後、ステップ（ｉ）において、流動性
の高いエポキシ樹脂からなるアンダーフィル剤１１をＩ
Ｃチップ７とＩＣカード基板９との間隙に充填した後、
キュアして硬化させる。
の高いエポキシ樹脂からなるアンダーフィル剤１１をＩ
Ｃチップ７とＩＣカード基板９との間隙に充填した後、
キュアして硬化させる。
【００３１】ステップ（ｊ）において、治具８による加
圧を解除した後、ポリイミドシート５を剥離する。この
とき、ＩＣチップ７の湾曲した形状は、アンダーフィル
剤１１によって維持されたままである。そして、高分子
材料に無機質の耐磨耗剤を配合した耐薬品性のレジン
（樹脂）１２をＩＣチップ７の裏面全体を覆うように塗
布することにより、ＩＣチップ７の裏面を保護する。そ
の後、周知の工程を用いてＩＣチップ７等を塩化ビニー
ル樹脂からなるカード基材で被覆すると、所望のＩＣカ
ードが完成する。
圧を解除した後、ポリイミドシート５を剥離する。この
とき、ＩＣチップ７の湾曲した形状は、アンダーフィル
剤１１によって維持されたままである。そして、高分子
材料に無機質の耐磨耗剤を配合した耐薬品性のレジン
（樹脂）１２をＩＣチップ７の裏面全体を覆うように塗
布することにより、ＩＣチップ７の裏面を保護する。そ
の後、周知の工程を用いてＩＣチップ７等を塩化ビニー
ル樹脂からなるカード基材で被覆すると、所望のＩＣカ
ードが完成する。
【００３２】次に、このような構造を持つＩＣカードに
ついて、外部端子からの解析以外に、チップ内部の回路
パタンを光学的に読みとり、回路及び記憶データの解析
を行う手順の一部を述べる。
ついて、外部端子からの解析以外に、チップ内部の回路
パタンを光学的に読みとり、回路及び記憶データの解析
を行う手順の一部を述べる。
【００３３】まず、ＩＣカード表面を切削工具を用いて
削り、ＩＣカード表面の塩化ビニールの一部およびエポ
キシ樹脂等からなるカード構成部材の一部を除去する。
その後、従来技術においては例えば加熱した発煙硝酸を
用いてエポキシ樹脂等からなるチップ裏面保護膜を溶解
してＩＣチップの裏面を露出させ、次いで波長１．１５
μｍのＨｅ−Ｎｅレーザを用いた赤外顕微鏡でチップ裏
面を観察していた。これによりシリコン基板を透してチ
ップ表面近傍のトランジスタ回路や第１層配線を観察す
ることができる。
削り、ＩＣカード表面の塩化ビニールの一部およびエポ
キシ樹脂等からなるカード構成部材の一部を除去する。
その後、従来技術においては例えば加熱した発煙硝酸を
用いてエポキシ樹脂等からなるチップ裏面保護膜を溶解
してＩＣチップの裏面を露出させ、次いで波長１．１５
μｍのＨｅ−Ｎｅレーザを用いた赤外顕微鏡でチップ裏
面を観察していた。これによりシリコン基板を透してチ
ップ表面近傍のトランジスタ回路や第１層配線を観察す
ることができる。
【００３４】しかし、本実施の形態では耐薬品性の裏面
保護レジンを用いているため、この工程のみではレジン
を完全に除去することはできない。また、仮にエッチン
グ技術を工夫することによりレジンを完全に除去できた
としても、ＩＣチップ７の裏面にはクレータ状の照射痕
跡４が多数形成されているため、これによって赤外光が
乱反射され、チップ裏面からウエハを透かしてチップ表
面側の回路を観察することはできない。
保護レジンを用いているため、この工程のみではレジン
を完全に除去することはできない。また、仮にエッチン
グ技術を工夫することによりレジンを完全に除去できた
としても、ＩＣチップ７の裏面にはクレータ状の照射痕
跡４が多数形成されているため、これによって赤外光が
乱反射され、チップ裏面からウエハを透かしてチップ表
面側の回路を観察することはできない。
【００３５】このとき、観察する側の工夫としては、次
のステップとして研削と研磨によりチップ裏面を削って
レジン１２を除去し、さらにシリコンウエハまでも削り
込んで照射痕跡をも除去し、裏面を平滑に研磨すること
により観察をなし得ようとすることが考えられる。
のステップとして研削と研磨によりチップ裏面を削って
レジン１２を除去し、さらにシリコンウエハまでも削り
込んで照射痕跡をも除去し、裏面を平滑に研磨すること
により観察をなし得ようとすることが考えられる。
【００３６】しかし、本実施の形態においては、厚さ３
０μｍのチップが１００μｍの段差を跨いで湾曲して実
装されているため、チップ表面に形成された集積回路２
を損傷させることなくチップ裏面全体を平面状に研削す
ることはできない。また、研削によってチップが損傷を
受けた状態では、回路を能動状態にすることはできず、
動作状態での観察が阻止される。
０μｍのチップが１００μｍの段差を跨いで湾曲して実
装されているため、チップ表面に形成された集積回路２
を損傷させることなくチップ裏面全体を平面状に研削す
ることはできない。また、研削によってチップが損傷を
受けた状態では、回路を能動状態にすることはできず、
動作状態での観察が阻止される。
【００３７】なお、上記の実施の形態においては１段の
段差を跨いで湾曲して実装される例を示したが、湾曲の
仕方は本発明の主旨からして特に限定されなくてもその
効果が得られることは明らかである。
段差を跨いで湾曲して実装される例を示したが、湾曲の
仕方は本発明の主旨からして特に限定されなくてもその
効果が得られることは明らかである。
【００３８】ただし、実際に実装する技術としては容易
な方法を取る必要があり、いくつかの方法には回路特性
上に優位性がある。本実施の形態で示した１方向のみの
湾曲は工程が容易であり、かつチップ上のデバイスに及
ぼす機械的ストレスの方向をトランジスタ等のデバイス
の機構上から比較的許容しやすい方向に選べるなどの利
点がある。
な方法を取る必要があり、いくつかの方法には回路特性
上に優位性がある。本実施の形態で示した１方向のみの
湾曲は工程が容易であり、かつチップ上のデバイスに及
ぼす機械的ストレスの方向をトランジスタ等のデバイス
の機構上から比較的許容しやすい方向に選べるなどの利
点がある。
【００３９】また、溝はＩＣチップ７で覆われた領域を
横断するように設けられており、ＩＣチップ７で覆われ
た領域を超える位置まで形成されていてもよい。さら
に、段差はＩＣカード基板９の表面に対してほぼ直角に
形成されているが、この角度には種々の傾斜を持たせる
ことができることは明らかである。
横断するように設けられており、ＩＣチップ７で覆われ
た領域を超える位置まで形成されていてもよい。さら
に、段差はＩＣカード基板９の表面に対してほぼ直角に
形成されているが、この角度には種々の傾斜を持たせる
ことができることは明らかである。
【００４０】次に、本発明のその他の実施の形態につい
て図を参照して説明する。図３は、本発明の第二の実施
の形態を示す断面図である。同図に示すように、ＩＣカ
ード基板９に高さや幅等の異なる複数の段差が形成され
ており、それらの上にＩＣチップ７が湾曲されて実装さ
れている。第一の実施の形態では湾曲の断面の変曲点の
数は１であるが、第二の実施の形態では３に増してお
り、より複雑な湾曲を形成している。これにより、研磨
による裏面保護用レジン１２の除去が一層困難になる利
点がある。なお、これらの段差はＩＣチップ７で覆われ
た領域を横断するように設けられており、ＩＣチップ７
で覆われた領域を超える位置まで形成されていてもよ
い。
て図を参照して説明する。図３は、本発明の第二の実施
の形態を示す断面図である。同図に示すように、ＩＣカ
ード基板９に高さや幅等の異なる複数の段差が形成され
ており、それらの上にＩＣチップ７が湾曲されて実装さ
れている。第一の実施の形態では湾曲の断面の変曲点の
数は１であるが、第二の実施の形態では３に増してお
り、より複雑な湾曲を形成している。これにより、研磨
による裏面保護用レジン１２の除去が一層困難になる利
点がある。なお、これらの段差はＩＣチップ７で覆われ
た領域を横断するように設けられており、ＩＣチップ７
で覆われた領域を超える位置まで形成されていてもよ
い。
【００４１】図４は、本発明の第三の実施の形態を示す
断面図である。同図に示すように、ＩＣカード基板９に
は２つの段差で構成された溝が形成されており、この上
のＩＣチップ７は湾曲されて配置され、バンプ６は溝を
跨いで同じ高さの電極１０に接続されている。従って、
従来の平面基板上へのフリップチップ実装工程をわずか
に変更するのみでバンプ接続工程を実現できる利点があ
る。なお、この溝はＩＣチップ７で覆われた領域を横断
するように設けられており、ＩＣチップ７で覆われた領
域を超える位置まで形成されていてもよい。
断面図である。同図に示すように、ＩＣカード基板９に
は２つの段差で構成された溝が形成されており、この上
のＩＣチップ７は湾曲されて配置され、バンプ６は溝を
跨いで同じ高さの電極１０に接続されている。従って、
従来の平面基板上へのフリップチップ実装工程をわずか
に変更するのみでバンプ接続工程を実現できる利点があ
る。なお、この溝はＩＣチップ７で覆われた領域を横断
するように設けられており、ＩＣチップ７で覆われた領
域を超える位置まで形成されていてもよい。
【００４２】図５は、本発明の第四の実施の形態を示す
断面図である。同図に示すように、ＩＣカード基板９に
は３つの溝が形成されており、この上のＩＣチップ７は
溝に沿って６個の変曲点を持つ湾曲を形成して配置され
ている。溝が１本の場合に比べて湾曲が細かく形成され
るため、溝の深さをより浅くしても研磨により平面化さ
れる面積を十分に小さくできる利点がある。
断面図である。同図に示すように、ＩＣカード基板９に
は３つの溝が形成されており、この上のＩＣチップ７は
溝に沿って６個の変曲点を持つ湾曲を形成して配置され
ている。溝が１本の場合に比べて湾曲が細かく形成され
るため、溝の深さをより浅くしても研磨により平面化さ
れる面積を十分に小さくできる利点がある。
【００４３】なお、本実施の形態においては、バンプ６
と電極１０との接続に異方導電性フィルム（以下、ＡＣ
Ｆ:Anisotropic Conductive Filmという）を用いてい
る。すなわち、電極１０を含むＩＣカード基板９上にＡ
ＣＦを載置し、その上にＩＣチップ７を載せてから、端
部が波形形状の治具を押しつけることにより、バンプ６
と電極１０とはＡＣＦ中の導電性粒子によって電気的に
接続される。さらに、このＡＣＦの接着力により、ＩＣ
チップ７は波形形状が維持された状態でＩＣカード基板
９上に固定される。その後の工程は第１の実施の形態と
同様である。また、上述の溝はＩＣチップ７で覆われた
領域を横断するように設けられており、ＩＣチップ７で
覆われた領域を超える位置まで形成されていてもよい。
と電極１０との接続に異方導電性フィルム（以下、ＡＣ
Ｆ:Anisotropic Conductive Filmという）を用いてい
る。すなわち、電極１０を含むＩＣカード基板９上にＡ
ＣＦを載置し、その上にＩＣチップ７を載せてから、端
部が波形形状の治具を押しつけることにより、バンプ６
と電極１０とはＡＣＦ中の導電性粒子によって電気的に
接続される。さらに、このＡＣＦの接着力により、ＩＣ
チップ７は波形形状が維持された状態でＩＣカード基板
９上に固定される。その後の工程は第１の実施の形態と
同様である。また、上述の溝はＩＣチップ７で覆われた
領域を横断するように設けられており、ＩＣチップ７で
覆われた領域を超える位置まで形成されていてもよい。
【００４４】図６は、本発明の第五の実施の形態を示す
平面図と断面図であり、特に図６（ａ）はフリップチッ
プ実装したＩＣチップ７とＩＣカード基板９を示す平面
図であり、図６（ｂ）は図中の実線Ａ−Ａ’に沿った断
面図である。図６（ａ）に示すように、ＩＣカード基板
９には、ＩＣチップ７で覆われる領域内に深さ１００μ
ｍの円筒状の凹部がくり抜かれていて、その上をＩＣチ
ップが凹部に沿って概略覆うように配置されている。
平面図と断面図であり、特に図６（ａ）はフリップチッ
プ実装したＩＣチップ７とＩＣカード基板９を示す平面
図であり、図６（ｂ）は図中の実線Ａ−Ａ’に沿った断
面図である。図６（ａ）に示すように、ＩＣカード基板
９には、ＩＣチップ７で覆われる領域内に深さ１００μ
ｍの円筒状の凹部がくり抜かれていて、その上をＩＣチ
ップが凹部に沿って概略覆うように配置されている。
【００４５】ところで、チップ表面上または裏面上に形
成したパッシベーション膜や金属膜、絶縁膜などから発
生する内部応力を使ってチップを湾曲させた場合には、
内部応力は面内で一様となり、一般に１軸性の湾曲では
なく球面で近似される湾曲が発生する。特にチップ表面
に発生した内部応力の総和が圧縮応力となる場合には、
チップ表面側が凸面となる湾曲が発生する。この現象を
利用して、この湾曲を図６（ａ）のＩＣカード基板９上
に形成した凹部にあわせるように配置する。
成したパッシベーション膜や金属膜、絶縁膜などから発
生する内部応力を使ってチップを湾曲させた場合には、
内部応力は面内で一様となり、一般に１軸性の湾曲では
なく球面で近似される湾曲が発生する。特にチップ表面
に発生した内部応力の総和が圧縮応力となる場合には、
チップ表面側が凸面となる湾曲が発生する。この現象を
利用して、この湾曲を図６（ａ）のＩＣカード基板９上
に形成した凹部にあわせるように配置する。
【００４６】この場合、チップヘの外力印加を必要とし
ないままチップを湾曲させることができるため、ＩＣカ
ード基板側には力が掛からず、基板の剛性が問われない
利点がある。また、チップに加わる内部応力はチップ表
面上の各方位に対して概ね等方的なため、表面に配設さ
れたトランジスタにも面内で等方的なひずみが加わる。
従って、このひずみでＭＯＳ型トランジスタの閾値電圧
などの特性が変化してもチップ内の全てのトランジスタ
で値が平行シフトするのみで、素子間の特性ばらつきの
新たな発生を十分に小さい範囲に押さえることができる
利点がある。
ないままチップを湾曲させることができるため、ＩＣカ
ード基板側には力が掛からず、基板の剛性が問われない
利点がある。また、チップに加わる内部応力はチップ表
面上の各方位に対して概ね等方的なため、表面に配設さ
れたトランジスタにも面内で等方的なひずみが加わる。
従って、このひずみでＭＯＳ型トランジスタの閾値電圧
などの特性が変化してもチップ内の全てのトランジスタ
で値が平行シフトするのみで、素子間の特性ばらつきの
新たな発生を十分に小さい範囲に押さえることができる
利点がある。
【００４７】
【発明の効果】以上説明したように、本発明によるとこ
ろの半導体装置では、集積回路を有するＩＣチップを湾
曲した状態で配線基板上に実装したものである。これに
より、ウエハ裏面に形成された観察阻止用の防御膜を研
削や研磨などの機械的な機構を含む方法で平面状に研削
除去しようとしても、湾曲したＩＣチップにおいては防
御膜等を除去しきれる前に、ＩＣチップ表面の集積回路
の一部も除去してしまうため、半導体上の能動領域を生
かしたまま防御膜を除去することはできない。
ろの半導体装置では、集積回路を有するＩＣチップを湾
曲した状態で配線基板上に実装したものである。これに
より、ウエハ裏面に形成された観察阻止用の防御膜を研
削や研磨などの機械的な機構を含む方法で平面状に研削
除去しようとしても、湾曲したＩＣチップにおいては防
御膜等を除去しきれる前に、ＩＣチップ表面の集積回路
の一部も除去してしまうため、半導体上の能動領域を生
かしたまま防御膜を除去することはできない。
【００４８】従って、半導体基板の裏面から赤外線等を
用いて基板表面の回路パタンを観察しようと試みても、
観察阻止用の防御膜のために光が反射・散乱され、基板
表面の回路パタン像が著しくゆがみ、正確な能動状態で
の観察が妨げられる。それゆえ、不法行為による改竄な
どを目的としたＩＣチップの裏面からの観察を防ぐこと
ができる。
用いて基板表面の回路パタンを観察しようと試みても、
観察阻止用の防御膜のために光が反射・散乱され、基板
表面の回路パタン像が著しくゆがみ、正確な能動状態で
の観察が妨げられる。それゆえ、不法行為による改竄な
どを目的としたＩＣチップの裏面からの観察を防ぐこと
ができる。
【００４９】このように本発明は、改竄等の不法行為か
ら記憶情報を保護することができ、半導体装置を用いた
各種情報処理システムを安全かつ高い信頼性のもとに機
能させ得る利点がある。
ら記憶情報を保護することができ、半導体装置を用いた
各種情報処理システムを安全かつ高い信頼性のもとに機
能させ得る利点がある。
【００５０】なお、上記実施の形態においては、半導体
ウエハとしてシリコン製のものを用いたが、シリコンに
限定されるものではなく、化合物半導体（例えば、Ｇａ
ＡｓやＩｎＰなど）からなるウエハにおいても同様に本
発明を適用することができることは明らかである。ま
た、セラミック基板上のハイブリッドＩＣ、マイクロマ
シン素子等においても本発明を適用すると効果的なこと
は明らかである。
ウエハとしてシリコン製のものを用いたが、シリコンに
限定されるものではなく、化合物半導体（例えば、Ｇａ
ＡｓやＩｎＰなど）からなるウエハにおいても同様に本
発明を適用することができることは明らかである。ま
た、セラミック基板上のハイブリッドＩＣ、マイクロマ
シン素子等においても本発明を適用すると効果的なこと
は明らかである。
【図１】 本発明の第一の実施の形態を示す断面図であ
る。
る。
【図２】 図１に係る工程の続きを示す断面図である。
【図３】 本発明の第二の実施の形態を示す断面図であ
る。
る。
【図４】 本発明の第三の実施の形態を示す断面図であ
る。
る。
【図５】 本発明の第四の実施の形態を示す断面図であ
る。
る。
【図６】 本発明の第五の実施の形態を示す平面図
（ａ）および断面図（ｂ）である。
（ａ）および断面図（ｂ）である。
１…ウエハ、２…集積回路、３…高分子材料シート、４
…照射痕跡、５…ポリイミドシート、６…バンプ、７…
ＩＣチップ、８…治具、９…ＩＣカード基板、１０…電
極、１１…アンダーフィル剤、１２…レジン。
…照射痕跡、５…ポリイミドシート、６…バンプ、７…
ＩＣチップ、８…治具、９…ＩＣカード基板、１０…電
極、１１…アンダーフィル剤、１２…レジン。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 海野 秀之 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内 (72)発明者 小川 重男 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内 (72)発明者 前田 正彦 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内 Ｆターム(参考） 5B017 AA08 BA08 BB03 CA11 5B035 AA13 BA03 BB09 CA38
Claims (6)
- 【請求項１】 集積回路を有するチップと、このチップ
を実装するための配線基板とを備えた半導体装置におい
て、 前記配線基板は、その表面に段差を有し、 前記チップは、前記段差の形状に概略沿って湾曲した状
態で前記配線基板上に実装されていることを特徴とする
半導体装置。 - 【請求項２】 請求項１において、 前記段差は、複数段からなることを特徴とする半導体装
置。 - 【請求項３】 請求項１において、 前記配線基板は、その表面に少なくとも１以上の凹部を
有し、 前記チップは、前記凹部の形状に概略沿って湾曲した状
態で前記配線基板上に実装されていることを特徴とする
半導体装置。 - 【請求項４】 請求項３において、 前記凹部は、前記チップで覆われる領域内に設けられて
いることを特徴とする半導体装置。 - 【請求項５】 請求項３において、 前記凹部は、前記チップで覆われる領域を横断する溝で
あることを特徴とする半導体装置。 - 【請求項６】 請求項１乃至５の何れか一項において、 前記チップは、ＩＣカードに組み込まれることを特徴と
する半導体装置。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002065548A2 (de) * | 2001-02-14 | 2002-08-22 | Infineon Technologies Ag | Integrierte schaltungsanordnung aus einem flächigen substrat |
| US6554194B1 (en) * | 1998-09-18 | 2003-04-29 | Hitachi, Ltd. | IC card and its manufacturing method |
| WO2008047705A1 (fr) * | 2006-10-16 | 2008-04-24 | Dai Nippon Printing Co., Ltd. | Étiquette de marqueur à circuits imprimés |
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-
1998
- 1998-10-07 JP JP28534898A patent/JP3720599B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6554194B1 (en) * | 1998-09-18 | 2003-04-29 | Hitachi, Ltd. | IC card and its manufacturing method |
| WO2002065548A2 (de) * | 2001-02-14 | 2002-08-22 | Infineon Technologies Ag | Integrierte schaltungsanordnung aus einem flächigen substrat |
| WO2002065548A3 (de) * | 2001-02-14 | 2002-10-17 | Infineon Technologies Ag | Integrierte schaltungsanordnung aus einem flächigen substrat |
| US7199448B2 (en) | 2001-02-14 | 2007-04-03 | Infineon Technologies Ag | Integrated circuit configuration comprising a sheet-like substrate |
| DE10106836B4 (de) * | 2001-02-14 | 2009-01-22 | Infineon Technologies Ag | Integrierte Schaltungsanordnung aus einem flächigen Substrat |
| WO2008047705A1 (fr) * | 2006-10-16 | 2008-04-24 | Dai Nippon Printing Co., Ltd. | Étiquette de marqueur à circuits imprimés |
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