DE10052939A1

DE10052939A1 - Folge- und Halteschaltkreis

Info

Publication number: DE10052939A1
Application number: DE10052939A
Authority: DE
Inventors: Hisao Kakitani
Original assignee: Agilent Technologies Japan Ltd
Current assignee: Verigy Singapore Pte Ltd
Priority date: 1999-10-27
Filing date: 2000-10-25
Publication date: 2001-05-03
Anticipated expiration: 2020-10-26
Also published as: US6504406B1; US6630848B2; US20030076135A1; JP2001126492A; DE10052939B4

Abstract

Zur Verringerung der harmonischen Verzerrung wird ein Folge- und Halteschaltkreis vorgeschlagen, mit einem MOS-Transistorschalter (3), einem Haltekondensator (4) und einem Spannungsstabilisierer (6) zum Vorspannen des Substratpotentials des MOS-Transistorschalters (3) auf eine bestimmte Spannung.

Description

Die Erfindung betrifft einen Folge- und Halteschaltkreis und spezieller einen Folge- und Hal teschaltkreis mit hoher Genauigkeit und geringer Verzerrung, der sich für die Eingangsseite (Frontend) eines Analog-Digital-Wandlers eignet.

Ein Folge- und Halteschaltkreis ist einer der grundlegenden analogen Schaltkreise, die z. B. als eine Eingangsstufe (Frontend) eines Analog-Digital-Wandlers verwendet werden und zum Abtasten der Signalwerte, welche sich über der Zeit kontinuierlich ändern, in diskreten Zei tintervallen dient. Es gibt drei Faktoren, die zur Verzerrung dieses Folge- und Halteschaltkrei ses beitragen. Diese Faktoren werden im Folgenden anhand des grundlegensten Beispiels ei nes Folge- und Halteschaltkreises des Standes der Technik, der in Fig. 4 gezeigt ist, klassifi ziert.

(A) Variation der Ladezeit eines Haltekondensators in dem Folgemodus

Der in Fig. 4 gezeigte Folge- und Halteschaltkreis besteht aus zwei Verstärkern 101 und 102, einem MOS-Transistor 103, der als ein FET-Schalter arbeitet, einem Haltekondensator 104 und einer Taktquelle 105. Ein Masseanschluß des MOS-Transistors 103 ist mit einem gemeinsamen Potentialpunkt (Erde) verbunden. Der Basiswiderstand R_on ist für den Fall, dass der MOS-Transistor 103 leitet, von der Gatesteuerspannung V_ϕ, der Drain-Eingangsspannung V_in und der Schwellspannung V_th des MOS-Transistors 103 abhängig, wobei die folgende Beziehung zwischen diesen Größen gilt:

R_on = 1/{β(V_ϕ - V_in - V_th)} (1)

wobei β eine Konstante ist, die vom Herstellungsverfahren abhängig ist, und β = µC_oxW/L (µ: Mobilität, C_ox: Gateoxidkapazität pro Einheitsfläche, W: Gatebreite, L: Gatelänge).

Wenn daher V_in variiert, variiert auch R_on. Dies führt zu Variationen einer Zeitkonstante zum Laden des Haltekondensators 104, die gegeben ist durch R_on × C_H. Die Abhängigkeit des Ein schalt-Widerstands R_on des MOS-Transistors 103 von Signalen, d. h. die Abhängigkeit des Einschalt-Widerstands R_on des MOS-Transistors 103 von V_in, das selbstverständlich variiert, führt notwendig zu Variationen der Ladezeit des Haltekondensators und somit zu harmoni schen Verzerrungen.

(B) Elektrische Ladungsiniektion zur Zeit des Modusübergangs

Wie in Fig. 5 gezeigt, werden ferner elektrische Ladungen, die bei dem Gate des MOS- Transistors 103 gespeichert sind, zur Zeit des Übergangs vom Folgemodus zum Haltemodus freigegeben. Das heißt, eine elektrische Ladung Q1, die in das Gate des MOS-Transistors 103 injiziert wird, wenn der MOS-Transistor 103 eingeschaltet ist, wird freigesetzt, wenn er aus geschaltet wird. Ferner wird auch die elektrische Ladung Q2, die in der parasitären Kapazität C_gs zwischen dem Gate und der Source des MOS-Transistors 103 gespeichert ist, freigesetzt, wenn er ausgeschaltet wird. Die Verlagerung der elektrischen Ladung Q1 und Q2 in den Hal tekondensator zu der Zeit, zu der der MOS-Transistor 103 ausgeschaltet wird, könnte zu har monischen Verzerrungen führen. Es ist bekannt, dass Q1 und Q2 durch die folgenden For meln berechnen werden können:

Q1 = -C_oxA(V_ϕ - V_in - V_th) (2)

wobei C_ox die Gateoxidkapazität pro Einheitsfläche des MOS-Transistors 103 ist, wie bereits gesagt; A ist die Gatefläche des MOS-Transistors 103; V_ϕ ist die Taktspannung; V_in ist die Draineingangsspannung, wie oben gesagt; und die Gatespannung V_th ist gleich der Schwell spannung des MOS-Transistors 103, wie oben gesagt.

Q2 = -C_gs(V_in + V_th) (3)

wobei C_gs die Kapazität zwischen dem Gate und der Source des MOS-Transistors und V_th die Schwellspannung ist, wie oben gesagt. Ferner ist C_gs abhängig von der Eingangsspannung gemäß der folgenden Formel:

C_gs = C_gs0/{1 - (V_ϕ - V_in - V_th)/Ψ₀}^½ (4)

wobei ψ₀ das sogenannte eingebaute Potential ist und C_gs0 den Wert von C_gs bei V_gs = 0 dar stellt.

Q1 und Q2 hängen daher beide von der Eingangssignalspannung V_in ab, was zur harmoni schen Verzerrung führen könnte. Q2 insbesondere hängt von V_in nicht-linear ab.

Versuche zur Verringerung der Verzerrungen, die durch Variationen der Eingangsspannung verursacht werden, wurden durchgeführt. Einer besteht darin, die Abhängigkeit des Durch laßwiderstands von Eingangssignalen zu verringern, indem eine höhere Gate- Ansteuerspannung angelegt oder die Struktur eines CMOS-Schalters übernommen wird. Bei dem ersten Verfahren wird eine hohe Ansteuerspannung zu einer Erhöhung der elektrischen Ladungen führen, die bei dem Übergang freigesetzt werden. Die Verwendung der hohen An steuerspannungen läuft ferner einer Entwicklung entgegen, gemäß der in den jüngeren Schalt kreiskonzepten niedrigere Spannungen verwendet werden. Das zweite Verfahren erfordert einen Hochgeschwindigkeits-PMOS und hat die Schwierigkeit, dass sich aufgrund einer Dif ferenz in V_th eine Verschiebung der Übergangszeit ergibt.

Es wurde ein weiterer Versuch zur Veränderung der Gate-Spannungen nach Maßgabe des Pegels der Eingangssignale unternommen. Siehe z. B. ein Anmeldungsvermerk AN301 von Siliconix Department der TEMIC Semiconductor Inc. (10. März 1997) oder das japanische Patent Nr. 2833070 (japanische Auslegeschrift (Heisei) 3-219724). Eine solche Schalt kreisstruktur erfordert jedoch eine Spannungsquelle von 10 bis 15 Volt. Sie kann daher z. B. für Messinstrumente verwendet werden, sie eignet sich jedoch nicht für System-LSIs, bei de nen die Betriebsspannung niedrig sein muß. Ferner werden die Ansteuerschaltkreise komplex.

Die Verringerung der elektrischen Leitungsinjektion mittels eines Dummy-Schalters wurde auch in Erwägung gezogen (siehe z. B. japanische Auslegeschrift (Heisei) 10-312698). Bei diesem Verfahren wird ein weiterer MOS-Transistor zwischen dem obigen MOS-Transistor 103 und dem Verstärker 102 auf der Ausgangsseite oder Masse angeordnet, um wenigstens einen Teil der elektrischen Ladungen zu absorbieren, die in den Haltekondensator fließen. Dies erfordert jedoch eine Feinsteuerung der Ansteuerzeiten des zusätzlichen MOS- Transistors. Das grundlegendere Problem ist ferner, dass es schwierig ist, die elektrische La dungsinjektion quantitativ zu behandeln.

Unter Berücksichtigung der Probleme des oben erörterten Standes der Technik ist es eine Aufgabe der Erfindung, einen Folge- und Halteschaltkreis vorzusehen, der mit einer niedrige ren Spannung arbeitet und Verzerrungen in Haltewellenformen reduzieren kann.

Die Erfindung reduziert Verzerrungen eines Folge- und Halteschaltkreises durch Vorspannen des Masse- oder Substratpotentials eines MOS-Transistorschalters mit einer bestimmten Spannung.

Die Erfindung sieht einen Folge- und Halteschaltkreis mit einem MOS-Transistorschalter und einem Haltekondensator vor, bei dem eine bestimmte Spannung an das Volumen- oder Sub stratpotential des MOS-Transistorschalters angelegt wird. Ferner kann der Folge- und Halte schaltkreis einen Verstärker aufweisen. Ein Anschluß des Haltekondensators, der mit dem MOS-Transistorschalter verbunden ist, ist mit dem Eingang des Verstärkers verbunden, und der Ausgang des Verstärkers bildet den Ausgang des Folge- und Halteschaltkreises. Zusätz lich kann ein Pufferverstärker zwischen dem MOS-Transistorschalter und dem Eingangsende des Folge- und Halteschaltkreises angeschlossen sein.

Die Erfindung sieht auch einen Folge- und Halteschaltkreis mit einem Verstärker vor, dessen invertierter Eingangsanschluß Eingangssignale im Folgemodus empfängt, mit einem Halte kondensator, dessen eines Ende mit dem Ausgang des Verstärkers elektrisch verbunden ist und dessen anderes Ende mit dem invertierten Eingangsanschluß des Verstärkers im Halte modus elektrisch verbunden wird, einem ersten MOS-Transistorschalter, der zwischen dem anderen Ende des Haltekondensators und dem invertierten Eingangsanschluß angeschlossen ist, einem zweiten MOS-Transistorschalter, der zwischen dem anderen Ende des Haltekon densators und einem gemeinsamen Potentialpunkt liegt, einem dritten MOS- Transistorschalter, der zwischen einem Eingangssignalanschluß und dem invertierten Eingang angeschlossen ist, einem vierten MOS-Transistorschalter, der zwischen dem Eingangssig nalanschluß und dem gemeinsamen Potentialpunkt angeschlossen ist, und einem Konstant spannungsschaltkreis, der mit Substratanschlüssen der ersten bis vierten MOS- Transistorschalter verbunden ist.

In diesen Folge- und Halteschaltkreisen gemäß der Erfindung kann ein Konstantspannungs schaltkreis aus einem Speicher und einem Digital-Analog-Wandler der ein digitales Signal von dem Speicher empfängt, bestehen.

Fig. 1 zeigt einen Schaltplan eines Folge- und Halteschaltkreises gemäß einer ersten Ausführungsform der Erfindung;

Fig. 2 zeigt einen Schaltplan eines Folge- und Halteschaltkreises gemäß einer zweiten Ausführungsform der Erfindung;

Fig. 3 zeigt einen Graphen der Beziehung zwischen dem Potential am Substratanschluß und der zweiten und dritten harmonischen Verzerrung in einem Ausführungsbei spiel der Erfindung;

Fig. 4 zeigt einen Schaltplan eines Folge- und Halteschaltkreises gemäß des Standes der Technik;

Fig. 5 zeigt einen Schaltplan zur Beschreibung der elektrischen Ladungsinjektion und der parasitären Kapazität eines MOS-Transistors in dem in Fig. 4 gezeigten Fol ge- und Halteschaltkreises gemäß dem Stand der Technik.

Eine erste Ausführungsform der Erfindung ist in Fig. 1 gezeigt. Ein Folge- und Halteschalt kreis gemäß der ersten Ausführungsform umfaßt einen Pufferverstärker 1, einen Ausgangsstu fenverstärker 2, einen MOS-Transistor 3 (in diesem Fall nur einen), der zwischen diesen zwei Verstärkern angeordnet ist und als ein FET-Schalter arbeitet, eine Taktquelle 5, die mit dem Gate des MOS-Transistors 3 verbunden ist, und einen Konstantspannungsschaltkreis 6, der mit einem Substratanschluß des MOS-Transistors 3 verbunden ist. Der Konstantspannungs schaltkreis 6 ist im wesentlichen ein einfacher Leistungsversorgungsschaltkreis, der seine Ausgangsspannung auf einen konstanten Wert einstellen kann. Bei dieser Ausführungsform umfasst er jedoch einen Analog-Digital-Wandler (DAC) 7, der durch eine Energiequelle, nicht gezeigt, und einen Speicher 8 betrieben wird, der einen bestimmten digitalen Wert aus geben kann. Konkret gesagt kann jede Speichereinrichtung, wie ein ROM oder EPROM, als der Speicher 8 verwendet werden, wobei ein nicht-flüchtiger Speicher bevorzugt wird.

Eine zweite Ausführungsform der Erfindung ist im Folgenden beschrieben. Die Struktur eines Schaltkreises gemäß der zweiten Ausführungsform ist in Fig. 2 beispielhaft dargestellt. Bei dieser Ausführungsform wird der Grundsatz der Erfindung auf einen integralen Folge- und Halteschaltkreis angewendet. Hauptelemente dieser Schaltungsstruktur sind vier MOS- Transistoren SW1, SW2, SW3 und SW4, die als FET-Schalter arbeiten, ein Verstärker 11 und ein Haltekondensator 12 (C_H). Ferner wird ein Konstantspannungsschaltkreis 13, der für die Erfindung spezifisch ist, zum Vorspannen des Volumenpotentials (Substratpotentials) jedes MOS-Transistors hinzugefügt. Jeder Schaltkreis, der eine bestimmte einstellbare Spannung liefern kann, kann als der Konstantspannungsschaltkreis 13 verwendet werden, wie bei dem obigen Konstantspannungsschaltkreis 6. In diesem Fall umfasst der Konstantspannungs schaltkreis 13 einen Digital-Analog-Wandler 14 und einen Speicher 15, der numerische Werte annehmen und nach Bedarf ausgeben kann. Wie im obigen Fall können bevorzugt ein ROM, ein EPROM oder dergleichen als der Speicher 15 verwendet werden. Der Vorteil einer Kom bination des Digital-Analog-Wandlers 14 und des Speichers 15 ist, dass die Einstellung des Volumenpotentials in dem Folge- und Halteschaltkreis gemäß der Erfindung auf einen be stimmten Wert durch Eingeben numerischer Werte in den Speicher 15 mit einem Computer oder dergleichen erfolgen kann. Dies macht Operationen, wie die Einstellung von Wider standswerten, überflüssig. Ferner können der Konstantspannungsschaltkreis und der Folge- und Halteschaltkreis auf einem einzigen Chip hergestellt werden, ohne dass Widerstände oder dergleichen getrennt vorgesehen werden müssen.

Die in Fig. 2 gezeigte Schaltungsstruktur ist im Folgenden mit weiteren Einzelheiten be schrieben. Der erste und der zweite MOS-Transistor, SW1 und SW2, sind zwischen dem in vertierten Eingangsanschluß c des Verstärkers 11 und einem gemeinsamen Potentialpunkt (Masse) in Reihe geschaltet, und der Haltekondensator 12 (Kondensator C_H) ist zwischen dem Ausgangsanschluß des Verstärkers 11 und den MOS-Transistoren SW1 und SW2 angeschlos sen. Die Drains von SW1 und SW2 sind bei einem Knoten b miteinander verbunden, und die Source von SW1 ist mit dem invertierten Eingangsanschluß c des Verstärkers 11 verbunden. Die Source von SW2 ist mit dem gemeinsamen Potentialpunkt verbunden.

Der dritte und der vierte MOS-Transistor, SW3 und SW4, sind zwischen dem invertierten Eingangsanschluß c des Verstärkers 11 und dem gemeinsamen Potentialpunkt in Reihe ge schaltet. Die Drains von SW3 und SW4 sind bei einem Knoten a miteinander verbunden, und die Source von SW3 ist mit dem invertierten Eingangsanschluß c des Verstärkers 11 verbun den. Die Source von SW4 ist mit dem gemeinsamen Potentialpunkt verbunden. Die Gates von SW2 und SW3 werden durch einen Folge- und Haltetakt (T/H) angesteuert; die Gates von SW1 und SW4 werden von seinem invertierten Takt (der in den Zeichnungen als T/H mit einem Querstrich darüber dargestellt ist) angesteuert. Diese Takte werden von externen Schaltkreisen erzeugt.

Im Folgemodus sind die MOS-Transistoren SW2 und SW3 eingeschaltet und die MOS- Transistoren SW1 und SW4 sind ausgeschaltet. V'_in wird als ein invertiertes Signal mit einem Absolutwert gemäß dem Verstärkungsfaktor des Verstärkers ausgegeben. Im Haltemodus sind die MOS-Transistoren SW1 und SW4 eingeschaltet und die MOS-Transistoren SW2 und SW3 ausgeschaltet. Der Haltekondensator 12 hält den Spannungswert eines invertierten Aus gangssignals zu der Zeit, zu der SW2 ausgeschaltet wird. Der MOS-Transistor SW4 ist einge schaltet, so dass ein durch die Eingangsspannung V'_in erzeugter Eingangsstrom in den ge meinsamen Potentialpunkt fließt und von dem Ausgang des Verstärkers getrennt ist. In Fig. 2 zeigen die wellenförmigen Symbole am Eingangssignalanschluß V'_in und am Ausgangsan schluß V_out, dass die Phase der Eingangswelle zu der der Ausgangswelle entgegengesetzt ist.

Als nächstens wird mit Bezug auf zwei von mehreren oben beispielhaft beschriebenen Ursa chen betrachtet, wie der erfindungsgemäße Schaltkreis Verzerrungen verringern kann. Diese Betrachtung sollen das Verständnis der Erfindung fördern, der Bereich der Erfindung wird durch sie jedoch nicht begrenzt.

Wie oben erwähnt ist der Durchlaßwiderstand von eines MOS-Transistors durch die folgende Formel gegeben:

R_on = 1/{β(V_ϕ - V_in - V_th)} (5)

Schwankungen in der Größe der elektrischen Leitungsinjektion zur Zeit des Übergangs vom Folgemodus in den Haltemodus gemäß Fig. 5 werden berücksichtigt. Die Größe Q2 der überlappenden elektrischen Ladungsinjektion ist durch die folgende Formel gegeben:

Q2 = -C_gs(V_in + V_th) (6)

wobei, wie oben gesagt, C_gs abhängig von der Eingangsspannung und durch die folgende Formel gegeben ist:

C_gs = C_gs0/{1 - (V_ϕ - V_in - V_th)/ψ₀}^½ (7)

wobei Wo das sogenannte eingebaute Potential ist und C_gs0 den Wert von C_gs bei V_gs = 0 dar stellt.

In Bezug auf die Abhängigkeit von R_on von der Eingangsspannung wird R_on größer, wenn V_in steigt. Das Potential am Knoten b steigt somit in Fig. 2, unter der Annahme, daß das Potential am Knoten 6 gleich dem Potential V_in ist, ebenfalls. In Bezug auf die überlappende elektrische Ladungsinjektion gilt, dass dann, wenn V_in steigt, der Absolutwert von Q2 größer wird, wäh rend Q2 negativ bleibt, wobei die Gleichungen 6 und 7 gelten. Q2 hat die Funktion der Ab senkung des Potentials am Knoten b. Jede dieser zwei Ursachen für Verzerrungen wird somit durch die andere ausgelöscht. Verzerrungen können verringert werden, indem die beiden Ur sachen kontrolliert werden.

Die obigen Formeln sollten nochmals betrachtet werden. Diese Formeln zeigen, dass dann, wenn sich die Schwellspannung V_th ändert, sich auch die Steigung einer Änderung in Q2 und die Steigung einer Änderung in R_on ändert. Die Schwellspannung V_th ändert sich, wenn sich die Vorspannung am Substratanschluß eines MOS-Transistors verändert. Die Spannung V_bulk an dem Substratanschluß ändert sich daher, um den optimalen Punkt für die Aufhebung der Ursachen der Verzerrung zu finden. Der Erfinder hat herausgefunden, dass die optimale Vor spannung am Substratanschluß aufgrund von Variablen in den Herstellungsprozessen und zwischen den Herstellungschargen von Produkt zu Produkt erheblich schwankt.

Die Beziehung zwischen der Vorspannung am Substratanschluß und den Verzerrungen in den einzelnen Schaltkreisen oder in Schaltkreisproben jedes Produktionsloses wird daher in der Praxis untersucht, und die Vorspannung wird, gestützt auf die Ergebnisse, auf den optimalen Wert eingestellt. Diese Beziehung zwischen der Vorspannung und der Verzerrung kann au tomatisch gemessen werden, und die Vorspannung kann auf den optimalen Wert eingestellt werden, indem die Ausgangsspannung des Konstantspannungsschaltkreises eingestellt wird. In diesem Fall macht es die Kombination aus dem Speicher 15 und dem Digital-Analog- Wandler 14 möglich, die Vorspannung durch Eingeben eines gewählten numerischen Wertes in den Speicher 15 einzustellen. Im Allgemeinen muß ein Wert für die Vorspannung, die an den Substratanschluß eines MOS-Transistors angelegt wird, nur einmal zur Zeit der Herstel lung eines Folge- und Halteschaltkreises eingestellt und später nicht nachgestellt werden. Sie kann jedoch zu geeigneten Zeitpunkten mit Hilfe eines beschreibbaren EPROM oder derglei chen, das als Speicher 15 verwendet wird, nachgestellt werden.

Ein Schaltkreis, wie er in Fig. 2 gezeigt ist, wurde in der Praxis hergestellt, und seine zwei ten und dritten harmonischen Verzerrungen im Haltemodus wurden gemessen. Die Messung wurde mit Bezug auf den Fall durchgeführt, dass das Volumen- oder Substratpotential (bulk potential) mit dem gemeinsamen Potentialpunkt (Vergleichsbeispiel) verbunden ist, und mit Bezug auf den Fall, dass das Volumen- oder Substratpotential durch den in Fig. 2 gezeigten Konstantspannungsschaltkreis 13 auf eine bestimmte Spannung vorgespannt wurde (Ausfüh rungsbeispiel gemäß der Erfindung). Eine Sinuswelle mit einer Spannung von ±5 Volt und einer Frequenz von 100 kHz wurde als Eingangssignal verwendet. C_H = 100 pF. Die Abta strate war 1 M pro Sekunde (d. h. Abtastfrequenz = 1 MHz).

Die Beziehung zwischen V_bulk der zweiten harmonischen Verzerrung (zweite HD) und die Beziehung zwischen V_bulk und der dritten harmonischen Verzerrung (dritte HD) sind in Fig. 3 gezeigt. Diese Figur zeigt, dass es dann, wenn sich das Potential V_bulk am Substratanschluß ändert, Punkte gibt, bei denen die Verzerrung minimal wird. Bei diesem Beispiel wurde eine Vorspannung von -4,3 Volt verwendet, und die unten in Tabelle 1 gezeigten Ergebnisse wur den erhalten:

Tabelle 1

Die Gleichstromlinearität, der Frequenzbereich, das Grundrauschen, etc. des Beispiels gemäß der Erfindung waren gleich wie bei dem Vergleichsbeispiel, was belegt, dass die harmoni schen Verzerrungen ohne unerwünschte Nebeneffekte verbessert werden können.

Erfindungsgemäß kann die harmonische Verzerrung mit Hilfe eines Pegelverschiebungs schaltkreises verbessert werden, wobei, wie oben erwähnt, die Gleichstromlinearität, der Fre quenzbereich, das Grundrauschen, etc. nicht geopfert werden.

Man sollte verstehen, dass die obige Beschreibung lediglich zur Erläuterung der Erfindung dient. Die hier vorgestellten bevorzugten Ausführungsbeispiele der Erfindung können von dem Fachmann modifiziert oder überarbeitet werden, ohne die Erfindung zu verlassen. Der Bereich der Erfindung soll somit all solche Modifikationen und Variationen umfassen, die in den Bereich der folgenden Ansprüche fallen. Zum Beispiel ist ein FET-Schalter nicht auf eine bestimmte Transistorart beschränkt, und die Anzahl der Transistoren kann abhängig von der Verwendung oder für weitere Verbesserungen verändert werden.

Auf die gesamte Offenbarung der japanischen Patentanmeldung Nr. 305425/1999, angemeldet am 27. Oktober 1999, einschließlich deren Beschreibung, Ansprüche, Zeichnungen und Zu sammenfassung wird hiermit bezuggenommen.

Claims

1. Folge- und Halteschaltkreis mit: einen MOS-Transistorschalter (3) und einem Haltekondensator (4), wobei das Sub stratpotential des MOS-Transistorschalters (3) auf eine bestimmte Spannung vorge spannt wird.

2. Folge- und Halteschaltkreis mit folgenden Merkmalen:
ein MOS-Transistorschalter (3), der abhängig von seiner Gatespannung eine Eingangs spannung übertragen oder sperren kann;
ein Haltekondensator (4), der mit dem MOS-Transistorschalter (3) elektrisch verbun den ist und eine Ausgangsspannung erzeugt; und
ein Konstantspannungsschaltkreis (6), der ein bestimmtes Potential an einen Substra tanschluß des MOS-Transistors (3) liefert.

3. Folge- und Halteschaltkreis nach Anspruch 2, wobei der Konstantspannungsschaltkreis (6) einen Speicher (8) und einen Digital-Analog-Wandler (7), der ein digitales Signal von dem Speicher (8) empfängt, aufweist.

4. Folge- und Halteschaltkreis nach einem der vorangehenden Ansprüche, mit einem Verstärker (2), wobei ein Anschluß des Haltekondensators (4), der mit dem MOS- Transistorschalter (3) verbunden ist, mit einem Eingang des Verstärkers (2) verbunden ist und ein Ausgang des Verstärkers (2) ein Ausgang des Folge- und Halteschaltkreises ist.

5. Folge- und Halteschaltkreis nach einem der vorangehenden Ansprüche, wobei ein Puf ferverstärker (1) zwischen den MOS-Transistorschalter (3) und einem Eingangsende des Folge- und Halteschaltkreises angeschlossen ist.

6. Folge- und Halteschaltkreis mit folgenden Merkmalen:
ein Verstärker (11), an dessen invertierten Eingangsanschluß in einem Folgemodus Eingangssignale angelegt werden;
ein Haltekondensator (12), dessen eines Ende in einem Haltemodus mit einem Aus gang des Verstärkers (11) elektrisch verbunden wird und dessen anderes Ende mit dem invertierten Eingangsanschluß des Verstärkers (11) verbunden wird;
ein erster MOS-Transistorschalter (SW1), der zwischen dem anderen Ende des Halte kondensators (12) und dem invertierten Eingangsanschluß angeschlossen ist;
ein zweiter MOS-Transistorschalter (SW2), der zwischen dem anderen Ende des Hal tekondensators (12) und einem gemeinsamen Potentialpunkt angeschlossen ist;
ein dritter MOS-Transistorschalter (SW3), der zwischen einem Eingangssignalan schluß und dem invertierten Eingangsanschluß angeschlossen ist;
ein vierter MOS-Transistorschalter (SW4), der zwischen dem Eingangssignalanschluß und dem gemeinsamen Potentialpunkt angeschlossen ist; und
ein Konstantspannungsschaltkreis (13), der mit den Substratanschlüssen des ersten, zweiten, dritten und vierten MOS-Transistorschalters (SW1-SW4) verbunden ist.

7. Folge- und Halteschaltkreis nach Anspruch 6, wobei der Konstantspannungsschaltkreis (13) einen Speicher (15) und einen Digital-Analog-Wandler (14), der ein digitales Si gnal von dem Speicher (15) erhält, aufweist.