DE10010888A1 - Schaltungsanordnung und Verfahren zum Bewerten von Kapazitäten in Matrizen - Google Patents
Schaltungsanordnung und Verfahren zum Bewerten von Kapazitäten in MatrizenInfo
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Abstract
Die Erfindung betrifft eine Schaltungsanordnung zum Bewerten von Kapazitäten einer Matrix, die in zumindest einer Dimension eine Mehrzahl von Reihen (12, 13) mit zumindest einer Kapazität (C¶char¶) aufweist, mit einem Prüfzweig (2), der mit ersten Elektroden jeder der zu bewertenden Kapazitäten (C¶char¶) verbunden ist und mit dem an die ersten Elektroden zwei verschiedene Potentiale (V¶1¶, V¶2¶) anlegbar sind; einem Meßzweig (3), der mit zweiten Elektroden jeder der zu bewertenden Kapazitäten (C¶char¶) verbunden ist und der aufweist einen ersten Meßpfad und einen zweiten Meßpfad, die an einem gemeinsamen Potential (V¶0¶) anliegen, wobei der erste Meßpfad ein Instrument (1) zur Bewertung der Kapazitäten (C¶char¶) aufweist und erster Meßpfad und zweiter Meßpfad mit den zweiten Elektroden verbindbar sind. Die Schaltungsanordnung ist gekennzeichnet durch Ansteuerungsmittel, die jede der zu bewertenden Kapazitäten (C¶char¶) einzeln auf die zwei verschiedenen potentiale schalten können.
Description
Die vorliegende Erfindung betrifft allgemein eine Schaltungs
anordnung sowie ein Verfahren zum Bewerten von Kapazitäten in
Matrizen.
Das möglichst exakte Bewerten von Kapazitäten, das heißt das
numerische Bestimmen eines Werts der Kapazität in einer vor
gesehenen Einheit, spielt in zahlreichen Anwendungen der
Technik eine große Rolle, insbesondere bei kleinen Kapazitä
ten. Für bestimmte wie beispielsweise Meßzwecke, wo die Größe
der Kapazität möglichst exakt bekannt sein muß, ist eine prä
zise Bestimmung der in der Schaltung vorkommenden Kapazi
tät(en) essentiell für das Erhalten des gewünschten Ergebnis
ses.
Speziell für die parametrische Beschreibung von CMOS-
Prozessen und anderen Technologien ist es nötig, den Absolut
wert beabsichtigter On-Chip-Kapazitäten, beispielsweise für
Analoganwendungen, und unbeabsichtigter, aber technisch un
vermeidbarer Parasitärkapazitäten, z. B. Leitungsbeläge, Lei
tungskreuzungen in verschiedenen Metallebenen, etc. zu cha
rakterisieren. Für die mitunter sehr kritischen Analoganwen
dungen ist es zudem erforderlich, das Matching-Verhalten
(Paarigkeits-Verhalten) gewünschter On-Chip-Kapazitäten zu
kennen, d. h. es müssen Kapazitätsverhältnisse charakteri
siert werden.
Um bei geringem Chipflächenverbrauch eine große Zahl von Aus
führungsvarianten bewerten zu können und/oder um - ebenfalls
bei vertretbarem Chipflächenverbrauch - eine gute statische
Basis bei den vorgenommenenen Untersuchungen, z. B. für Matching-Untersuchungen,
zu erhalten, ist es sinnvoll, die zu
charakterisierenden Kapazitäten in Matrizen anzuordnen.
Darüber hinaus müssen matrixförmige Kapazitätsanordnungen z. B.
in kapazitiven Sensoren vorgenommen werden, deren Aufgabe
es ist, kapazitiv erfaßbare Parameter innerhalb bestimmter
Grenzen als Funktion des Ortes zu messen (Beispiele: ortsauf
gelöste Drucksensoren, Fingertipsensor).
Dabei ist für diese Fälle in bestimmten Anwendungen eine sehr
hohe Genauigkeit wünschenswert oder erforderlich. Im Stand
der Technik sind einige Meßmethoden bzw. -schaltungen be
kannt, welche die zu charakterisierende Kapazität in einen
Strom, eine Spannung oder eine Frequenz umsetzen, da diese
Parameter mit externen Meßgeräten relativ problemlos mit ho
her Genauigkeit gemessen werden können. Eine direkte Messung
des Kapazitätswertes ist aufgrund der Parasiten in externen
Zuleitungen, sowie Zuleitungen und Pads On-Chip ohnehin nicht
möglich.
Schaltungen für die On-Chip-Kapazitäts-Spannungs-, On-Chip-
Kapazitäts-Strom-, oder On-Chip-Kapazitäts-Frequenz-Umsetzung
werden darüber hinaus in Produkten benötigt, in welchen Sen
sorsignale, die von kapazitiven Sensoren stammen, bewertet
und weiterverarbeitet werden müssen (z. B. kapazitive Druck
sensoren, Beschleunigungssensoren, . . .)
Alle vorbekannten Schaltungen weisen jedoch den Nachteil auf,
daß interne Parasitärkapazitäten sowie andere Nicht-
Idealitäten der verwendeten Bauelemente zu einem bestimmten
Meßfehler führen, welcher um so größer ist, je geringer die
zu charakterisierende Kapazität ist.
Im Stand der Technik werden Prinzipien und Schaltungen ange
geben, die den Wert von Kapazitäten oder das Verhältnis zwei
er oder mehrerer Kapazitäten in eine einfacher handhabbare
Größe wie Strom, Spannung oder Frequenz bzw. Strom-, Span
nungs-, oder Frequenzverhältnisse umsetzen. Alle diese Schal
tungen besitzen aber die im folgenden aufgeführten Nachteile:
- - Parasitärkapazitäten und andere nicht-ideale Eigenschaften der in der jeweiligen Bewerterschaltung eingesetzten realen Bauelemente verfälschen das Meßergebnis oder müssen mit schaltungstechnischen Mitteln so weit wie möglich kompensiert werden. Keine der bislang bekannten Kompensationsmethoden führt jedoch zu einer vollständigen Fehlerunterdrückung.
- - Viele der angegebenen Konzepte normieren die gemessenen Werte auf eine ebenfalls integrierte, quantitativ jedoch nicht exakt bekannte Referenzkapazität. Somit erlauben diese Verfahren zwar Aussagen über Kapazitätsverhältnisse, wie sie für Matching-Untersuchungen benötigt werden, präzise Schal tungen sind jedoch zum einen sehr aufwendig und die erzielte Auflösung bleibt trotz allen designtechnischen Aufwandes durch Parasitäreffekte und Nicht-Idealitäten der verwendeten Bauelemente beschränkt. Absolutwertbestimmungen kleiner Kapa zitäten (z. B. Leitungskreuzungen), welche für die Prozeß- Parametrisierung unabdingbar sind, sind mit solchen Schaltun gen ohnehin unmöglich.
So wurde beispielsweise von Chen et al. in "Proceedings of
the IEEE International Conference on Microelectronic Test
Structures", 1997, Seite 77 und "IEEE Transactions on Semi
conductor Manufacturing", Band 11, Nr. 2, 1998, Seite 204,
eine Bewerterschaltung vorgeschlagen. Auch mit diesem Verfah
ren war es jedoch nicht möglich, bei realen Bauelementen auftretende
Parasitärkapazitäten völlig von der Messung auszu
schliessen.
Zusammenfassend kann gesagt werden, daß bis heute keine Me
thode bzw. Schaltung bekannt ist, die eine einfache und prä
zise, von Parasitäreffekten und dem Einfluß nicht-idealer Ei
genschaften der in der Bewerterschaltung verwendeten Bauele
mente freie Bestimmung der Absolutwerte von Kapazitäten, spe
ziell von On-Chip-Kapazitäten in Matrizen-Anordnungen von Ka
pazitäten erlaubt. Das gleiche gilt für Schaltungen zur prä
zisen Bewertung von Kapazitätsverhältnissen. Selbstverständ
lich gilt, daß für den Fall der Verfügbarkeit einer hochprä
zisen Schaltung oder Methode für die Absolutwertbestimmung
gleichzeitig das Problem der Charakterisierung von Kapazi
tätsverhältnissen gelöst ist.
Der Erfindung liegt daher die Aufgabe zugrunde, eine Schal
tung und ein mit dieser Schaltung anwendbares Verfahren zur
Verfügung zu stellen, welches die meßtechnische Eliminierung
von Parasitäreffekten und sonstige Abweichungen bei der kor
rekten Bestimmung von Kapazitäten in Matrizen ermöglicht.
Diese Aufgabe wird durch die Schaltungsanordnung zum Bewerten
von Kapazitäten in Matrizen gemäß dem unabhängigen Patentan
spruch 1 sowie das Verfahren zum Bewerten von Kapazitäten in
Matrizen gemäß dem unabhängigen Patentanspruch 21 gelöst.
Weitere vorteilhafte Aspekte, Details und Ausgestaltungen der
vorliegenden Erfindung ergeben sich aus den abhängigen Pa
tentansprüchen, der Beschreibung und den beigefügten Zeich
nungen.
Die Erfindung ist zunächst gerichtet auf eine Schaltungsan
ordnung zum Bewerten von Kapazitäten einer Matrix, die in
zumindest einer Dimension eine Mehrzahl von Reihen mit zumin
dest einer Kapazität aufweist, mit einem Prüfzweig, der mit
einer ersten Elektrode jeder der zu bewertenden Kapazitäten
verbunden ist und mit dem an die ersten Elektroden zwei ver
schiedene Potentiale anlegbar sind, einem Meßzweig, der mit
den zweiten Elektroden jeder der zu bewertenden Kapazitäten
verbunden ist und der aufweist:
einen ersten Meßpfad und einen zweiten Meßpfad, die an einem gemeinsamen Potential anliegen, wobei der erste Meßpfad ein Instrument zur Bewertung der Kapazität aufweist und erster Meßpfad und zweiter Meßpfad mit den zweiten Elektroden ver bindbar sind; wobei die Schaltungsanordnung durch Ansteu erungsmittel, die jede der zu bewertenden Kapazitäten einzeln auf die zwei verschiedenen Potentiale schalten können, gek ennzeichnet ist.
einen ersten Meßpfad und einen zweiten Meßpfad, die an einem gemeinsamen Potential anliegen, wobei der erste Meßpfad ein Instrument zur Bewertung der Kapazität aufweist und erster Meßpfad und zweiter Meßpfad mit den zweiten Elektroden ver bindbar sind; wobei die Schaltungsanordnung durch Ansteu erungsmittel, die jede der zu bewertenden Kapazitäten einzeln auf die zwei verschiedenen Potentiale schalten können, gek ennzeichnet ist.
Unter den zu bewertenden Kapazitäten sind hierbei alle in ei
ner Matrix vorkommenden Kapazitäten zu verstehen, die gemes
sen werden müssen, beispielsweise On-Chip-Kapazitäten, die
mit Halbleiter-Prozessen hergestellt werden können oder Kapa
zitäten bei diskreten Schaltungsanordnungen, Kondensatoren
etc.
Eine Matrix weist eine Anordnung von Kapazitäten auf. Im ein
fachsten Fall handelt es sich dabei um eine einzelne Reihe
von Kapazitäten. Eine solche Matrix könnte man als eindimen
sional bezeichnen, da lediglich in einer der Dimensionen eine
Anordnung von Kapazitäten vorhanden ist. Eine zweidimensiona
le Matrix weist eine Mehrzahl von Reihen von Kapazitäten auf
(demgegenüber weist die eindimensionale Matrix für jede die
ser Reihen nur eine Kapazität auf), wobei jede der Kapazitä
ten einer Reihe zu einer anderen Reihe von Kapazitäten in der
anderen Dimension gehört. Dementsprechend ist jede der Kapa
zitäten durch ihre eindeutige Zuordnung zu den Reihen der
beiden Dimensionen definiert. Genauso verhält es sich bei
drei- oder mehrdimensionalen Matrizen, bei denen allerdings
mehr Gruppen von Reihen von Kapazitäten vorkommen. Jede Kapa
zität weist zwei Elektroden auf, die mit dem Rest einer
Schaltung verbunden sind. Im Falle der Schaltungsanordnung
zur Bewertung von Kapazitäten wird der Teil der Schaltung,
welcher mit der einen Elektrode jeder der Kapazitäten verbun
den ist, als Prüfzweig bezeichnet, da er bei der Prüfung der
Kapazitäten beteiligt ist und der mit der anderen Elektrode
jeder der Kapazitäten verbundene Zweig wird als Meßzweig be
zeichnet, der so genannt wird, da in ihm die eigentliche Mes
sung, das heißt Bewertung der Kapazitäten vorgenommen wird.
Unter einem Pfad ist hier ein Punkte eindeutig verbindendes
elektrisch Leitsystem zu verstehen, in das neben den eigent
lichen Leitern weitere Elemente wie Schalter, Transistoren
und Meßinstrumente eingegliedert sein können.
Diese erfindungsgemäße Schaltungsanordnung ermöglicht durch
ihre Anlegbarkeit der verschiedenen Potentiale die Durchfüh
rung des erfindungsgemäßen Verfahrens zur Bewertung von Kapa
zitäten.
Das erfinderische Grundprinzip besteht darin, jeweils zumin
dest eine der zu bewertenden Kapazitäten zu aktivieren, d. h.
die verwendeten Potentiale an sie anzulegen, um eine Bewer
tung der Kapazität vornehmen zu können, und dann eine mess
fehlerfreie Bewertung der Kapazität mittels des Meßzweigs
durchzuführen. Kapazitäten können bei geeigneter Ansteuerung
auch gruppiert werden, so daß mehrere Kapazitäten gleichzei
tig bewertet werden können. Auch ist es möglich, einer ent
sprechenden Matrix von Kapazitäten mehrere Bewerterschaltun
gen zuzuordnen, welche entweder jeweils für Teilbereiche der
Matrix zuständig sind oder die alle mit beliebigen Kapazitä
ten der Matrix verschaltet werden können.
Vorzugsweise weisen die Ansteuerungsmittel für jede Dimension
der Matrix einer Anordnung von Schaltpfaden auf, wobei jeder
der Reihen mit Kapazitäten zumindest ein Schaltpfad zugewie
sen ist, der aufweist eine Ansteuerung und zumindest ein von
der Ansteuerung schaltbares, in den Prüfzweig integriertes
Steuerschaltelement, das zumindest eines der zwei verschiedenen
Potentiale an die ersten Elektroden einer Reihe mit
Kapazitäten anlegbar macht.
Auf diese Weise bildet sich ein n-dimensionales Gitter von
Schaltpfaden, mit dem durch Anwahl jeweils einer der Reihen
pro Dimension eine bestimmte, im Schnittpunkt der Reihen
liegende Kapazität angesteuert werden kann. Das Aktivieren
geschieht einfach dadurch, daß das erste und das zweite Po
tential auf die Elektrode der Kapazität geschaltet werden,
was mit den Schaltelementen geschieht, welche für jede der
Dimensionen an eine Stelle des für die jeweilige Kapazität
zuständigen Teils des Prüfpfads in den Prüfpfad eingebaut
werden.
Hierbei besteht die Möglichkeit, daß die Schaltpfade zu
mindest einer Dimension für jede der Kapazitäten einer Reihe
zumindest ein in den zu der Kapazität führenden Teil des
Prüfzweigs integriertes Steuerschaltelement aufweisen. Für
solche Dimensionen weist also jeder Teil des Prüfzweigs, der
eine Kapazität versorgt, ein eigenes Steuerschaltelement zu
seiner Aktivierung auf. Die von einem Schaltpfad angesteuer
ten Steuerschaltelemente einer Reihe von Kapazitäten werden
gleichzeitig geschaltet.
Alternativ können die Schaltpfade zumindest einer Dimension
für jede der Reihen von Kapazitäten zumindest ein in den zu
der Reihe führenden Teil des Prüfzweigs integriertes Steuer
schaltelement aufweisen. Bei dieser Variante wird also nicht
jede Kapazität in der jeweiligen Dimension einzeln schaltbar,
sondern es können nur ganze Reihen geschaltet werden. Dies
stellt gegenüber der obigen Möglichkeit eine Vereinfachung
dar, da für jeden der Schaltpfade nur noch ein Steuerschal
telement benötigt wird. Es versteht sich, daß die beiden Konzepte
der Anschaltung miteinander kombiniert werden können,
so daß beispielsweise für eine erste Dimension jede einzelne
Kapazität ein eigenes Schaltelement erhält und für eine
zweite Dimension alle Kapazitäten über ein gemeinsames Steu
erschaltelement aktiviert werden.
Zu Realisierung der Steuerung der Schaltpfade können die An
steuerungsmittel einen Adressdecoder mit einem individuell
ansteuerbaren Ausgang für jede der Reihen von Kapazitäten und
die Ansteuerungen eine Signalleitung zwischen jedem Ausgang
und dem Steuerschaltelement aufweisen. Für jede der Dimen
sionen wird ein eigener Adresscecoder benötigt, wobei die Ad
ressdecoder der einzelnen Dimensionen zu einer gemeinsamen
Einheit zusammengefasst werden können.
In einer einfachen bevorzugten Ausführungsform kann an den
Prüfzweig einfach eine Wechselspannung angelegt werden, deren
Amplitudenmaxima dann jeweils die zwei verschiedenen Poten
tiale darstellen. Die Wechselspannung kann vorzugsweise eine
Rechteckspannung sein, um ein klares und schnelles Hin- und
Herschalten zwischen den beiden verschiedenen Potentialen zu
ermöglichen.
Alternativ ist es auch möglich, daß der Prüfzweig für jede
der Kapazitäten einen ersten Prüfpfad mit einem ersten Schal
telement und einen zweiten Prüfpfad mit einem zweiten Schal
telement aufweist, wobei am ersten Prüfpfad ein erstes Poten
tial und am zweiten Prüfpfad ein zweites Potential anliegen
und beide Prüfpfade über einen Knoten mit der ersten Elektro
de verbunden sind. Durch diese bevorzugte Anordnung ist ver
mittels der beiden Schaltelemente gewährleistet, daß die ver
schiedenen Potentiale an die Elektrode einer Kapazität anleg
bar sind. In diesem Falle erfolgt die Verbindbarkeit über
Schaltelemente, welche in die Prüfpfade integriert sind.
Vorteilhafterweise sollten beide Prüfpfade jeweils einschalt
bar sein. Daher ist es bevorzugt, daß die Schaltpfade zu
mindest einer Dimension für jede der Kapazitäten einer Reihe
ein in den ersten Prüfpfad integriertes Steuerschaltelement
und ein in den zweiten Prüfpfad integriertes Steuerschaltele
ment aufweisen.
Auch diese Schaltungsanordnung lässt sich wie oben dadurch
vereinfachen, daß die Schaltpfade zumindest einer Dimension
für jede Reihe von Kapazitäten ein in den ersten Prüfpfad in
tegriertes Steuerschaltelement und ein in den zweiten Prüf
pfad integriertes Steuerschaltelement aufweisen. Bei dieser
Ausführungsform werden also wiederum alle Kapazitäten einer
Reihe, die von einem gemeinsamen Schaltpfad gesteuert werden,
von einem einzigen Steuerschaltelement geschaltet (sofern
auch in den anderen Dimensionen die entsprechenden Steuer
schaltelemente eingeschaltet werden).
Das bezüglich der Schaltelemente oben ausgeführte gilt auch
im Meßzweig, der dadurch gekennzeichnet sein kann, daß die
Verbindung des ersten Meßpfads über ein drittes Schaltelement
und die Verbindung des zweiten Meßpfads über ein viertes
Schaltelement erfolgen. Vorzugsweise ist zumindest eines der
Schaltelemente ein Transistor. In der Tat werden bei üblichen
Schaltungen, speziell bei Halbleiterschaltungen, alle Schal
telemente Transistoren sein.
Vorzugsweise ist das Instrument zur Bewertung der Kapazitäten
ein Strommeßgerät. Es ist jedoch auch vorstellbar, andere In
strumente zu verwenden, sofern sie geeignet sind, eine Bewer
tung der zu bewertenden Kapazitäten durchzuführen. Insbeson
dere werden sogenannte integrierende Meßgeräte verwendet,
welche in der Lage sind, ein Stromflußintegral am Meßpfad zu
bestimmen. Wie weiter unten im Einzelnen erläutert werden
wird, erfolgt eine Bewertung der Kapazität mittels des Meßin
struments während des Ladens oder während des Entladens der
Kapazität mit den Potentialen. Während des komplementären
Vorgangs, also des Entladens oder des Ladens, erfolgt hinge
gen an diesem Meßinstrument keine Bewertung.
Es ist jedoch möglich, ein zweites Meßinstrument in den zwei
ten Meßpfad zu integrieren, welches eine von der ersten Be
wertung unabhängige, zweite Bewertung der Kapazität während
des zur ersten Bewertung komplementären Vorgangs, also des
Entladens oder des Ladens, vornimmt. Durch Abgleich der bei
den so erhaltenen, voneinander unabhängigen Bewertungen kann
die Genauigkeit des erfindungsgemäßen Verfahrens weiter ge
steigert werden.
Ein wichtiger Aspekt beim erfindungsgemäßen Verfahren ist das
zeitlich koordinierte Anlegen der verschiedenen Potentiale an
die verschiedenen Pfade, beziehungsweise Zweige, einer Schal
tungsanordnung. Daher werden vorzugsweise zur Ansteuerung der
Schaltelemente Taktsignale vorgesehen, die direkt oder indi
rekt an die Schaltelemente geführt werden und die ermöglichen
können, periodisch und synchronisiert die verschiedenen rele
vanten Potentiale an die Elektroden der zu bewertenden Kapa
zität anzulegen. Diese verschiedenen Taktsignale können von
einander unabhängig generiert werden oder einen gemeinsamen
Ursprung aufweisen. Beispielsweise ist es möglich, daß am er
sten Schaltelement und am zweiten Schaltelement eine gemein
same Taktwechselspannung als Taktsignal anliegt und das erste
oder zweite Schaltelement so ausgebildet sind, daß sie von
der Wechselspannung alternierend geschaltet werden oder ge
schaltet werden können. Hierzu bietet sich beispielsweise bei
Verwendung von Transistoren an, daß das erste und zweite
Schaltelement einen pMOS- und einen nMOS-Transistor aufwei
sen, welche von der Taktwechselspannung alternierend geschal
tet werden oder geschaltet werden können.
Um die Synchronisierung der Taktsignale oder einer eventuell
verwendeten Taktwechselspannung in einfacher Weise sicherzu
stellen, kann es außerdem bevorzugt sein, daß die Schaltungs
anordnung weiterhin aufweist: ein Mittel zur Erzeugung der an
den Schaltelementen anliegenden Taktsignale und gegebenen
falls einer verwendeten Taktwechselspannung aus einem Master
taktsignal.
Somit wird nur ein Mastertaktsignal benötigt, um daraus alle
anderen für die Ausführung des erfindungsgemäßen Verfahrens
mit der Schaltungsanordnung notwendigen Taktsignale zu gene
rieren.
Um die Ausführung der Schaltungsanordnung weiter zu vereinfa
chen, kann es weiterhin bevorzugt sein, daß das gemeinsame
Potential gleich dem ersten oder dem zweiten Potential ist.
Wiederum kann es vorteilhaft sein, wenn das erste oder zweite
Potential eine Betriebsspannung, die der Schaltungsanordnung
ohnedies immanent ist, darstellt und das andere der zweiten
oder ersten Potentials die Masse ist.
Die Erfindung ist weiter gerichtet auf ein Verfahren zum Be
werten von Kapazitäten, insbesondere unter Verwendung der
oben beschriebenen erfindungsgemäßen Schaltungsanordnung mit
folgenden Schritten:
- - Aktivieren zumindest einer bestimmten, zu bewertenden Kapazität einer Matrix, die in zumindest einer Dimension eine Mehrzahl von Reihen mit zumindest einer Kapazität aufweist,
- - Laden und Entladen der zu bewertenden, aktivierten Kapazität durch alternierendes Anlegen eines ersten und eines zweiten, vom ersten unterschiedlichen Potentials an eine erste Elektrode der Kapazität über einen Prüfzweig und Anlegen eines gemeinsamen Potentials an eine zweite Elektrode der Kapazität über einen Meßzweig; und
- - Zumindest ein Bewerten der Kapazität während des Ladens oder des Entladens der Kapazität in dem Meßzweig.
Bezüglich der Vorteile und Details des erfindungsgemäßen Ver
fahrens wird auf das oben zur Schaltungsanordnung Gesagte
verwiesen und vollinhaltlich Bezug genommen. Ebenso versteht
sich, daß alles für das erfindungsgemäße Verfahren ausgeführ
te in gleicher Weise für die erfindungsgemäße Schaltungsan
ordnug gelten soll. Das Prinzip des erfindungsgemäßen Verfah
rens beruht darauf, daß nach Aktivierung einer bestimmten Ka
pazität in einer Matrix von Kapazitäten eine der beiden Elek
troden der zu bewertenden Kapazität (bei Verwendung einer er
findungsgemäßen Schaltanordnung, die mit dem Prüfzweig ver
bundene Elektrode) zwischen zwei Potentialen periodisch umge
laden wird, während die andere Elektrode auf einem gemeinsa
men Potential verbleibt und die Bewertung der Kapazität nur
anhand des Lade- beziehungsweise Entladevorgangs erfolgt.
Das Aktivieren erfolgt vorzugsweise dadurch, daß der zu einer
bestimmten Kapazität führende Teil des Prüfzweigs eingeschal
tet wird.
Das Einschalten des bestimmten Teils des Prüfzweigs kann
durch in diesen Teil des Prüfzweigs integrierte Steuerschal
telemente erfolgen, wobei für jede der Dimensionen ein Steu
erschaltelement vorgesehen ist.
Alternativ kann das Einschalten des bestimmten Teils des
Prüfzweigs durch in den Prüfzweig integrierte Steuerschaltelemente
erfolgen, wobei für zumindest eine der Dimensionen
ein Steuerschaltelement in diesen bestimmten Teil des
Prüfzweigs integriert ist und für zumindest eine der Dimen
sionen ein Steuerschaltelement in einen Teil des Prüfzweigs
integriert ist, der zu einer Reihe von Kapazitäten führt und
zu dem auch der bestimmte Teil gehört. Diese beiden Aus
führungsformen lassen sich bei mehreren Dimension miteinander
kombinieren.
Das zumindest eine Bewerten der Kapazität erfolgt vorzugswei
se durch ein Instrument, welches in einen ersten Meßpfads des
Meßzweigs integriert ist. Dieses Meßinstrument kann bei
spielsweise ein Strommeßgerät sein, so daß das Bewerten mit
tels Messen eines Stromflußintegrals durch den ersten Meßpfad
des Meßzweigs während des Ladens oder des Entladens der Kapa
zität erfolgen kann.
Um den Fehler während der Meßbewertung der Kapazität zu mini
mieren, wird es insbesondere bevorzugt, daß im Falle der Be
wertung der Kapazität während des Ladens die zumindest eine
Bewertung nicht während des Entladens erfolgt, und daß im
Falle der Bewertung der Kapazität während des Entladens die
zumindest eine Bewertung nicht während des Ladens erfolgt.
Das erfindungsgemäß angelegte gemeinsame Potential, welches
während des Bewertens über das Meßinstrument geführt werden
muß, wird vorzugsweise über einen zweiten Meßpfad des Meß
zweigs direkt an die zweite Elektrode angelegt, während die
zumindest eine Bewertung nicht erfolgt. Auf diese Weise ist
es möglich, zuverlässig sicherzustellen, daß nur während des
eigentlichen Meßvorgangs, also entweder während des Ladens
oder während des Entladens, eine Messung über das Meßinstru
ment erfolgt und dennoch während der gesamten Zeit die zweite
Elektrode am gemeinsamen Potential verbleibt, um ein Umladen
zu gewährleisten. Die oben geschilderten zeitlichen Verläufe
der Messung während des Ladens und Entladens bedeuten nicht,
daß zu allen Zeiten eine Messung erfolgen muß oder ein be
stimmtes Potential an den Elektroden anliegen muß. Vielmehr
ist es auch möglich, nur über bestimmte Zeitintervalle Poten
tiale anzulegen, beziehungsweise Messungen durchzuführen,
während in anderen Zeitintervallen die für das erfindungsge
mäße Verfahren verwendete Anordnung völlig von allen äußeren
Potentialen abgekoppelt ist und somit auch nicht gemessen
wird.
Es ist allerdings bevorzugt, daß das Bewerten der Kapazität
so erfolgt, daß der gesamte Ladevorgang oder der gesamte Ent
ladevorgang erfaßt wird.
Wie bereits oben im Hinblick auf die Vorrichtung ausgeführt,
kann eine weitere, unabhängige Bewertung während des komple
mentären Vorgangs zur zumindest einen Bewertung erfolgen. Die
Erfindung weist daher vorzugsweise den weiteren Schritt auf:
- - Zweites Bewerten der Kapazität während des Vorgangs des Ent ladens oder Ladens, bei dem das zumindest eine Bewerten nicht durchgeführt wird.
Das zweite Bewerten der Kapazität wird vorzugsweise durch ein
zweites Instrument erfolgen, welches in einen zweiten Meßpfad
integriert ist, um zu gewährleisten, daß der vom ersten In
strument abgeleitete Stromfluß während des komplementären
Vorgangs des Entladens oder des Ladens durch das zweite In
strument fließen kann.
Das alternierende Anlegen des ersten und zweiten Potentials
an die erste Elektrode kann beispielsweise in einem einfachen
Fall durch Anlegen einer Wechselspannung an den Prüfzweig er
folgen. Es ist allerdings auch möglich, daß das alternierende
Anlegen des ersten und des zweiten Potentials durch alternie
rendes Aufschalten eines ersten Prüfpfads mit einem ersten
Potential und eines zweiten Prüfpfads mit einem zweiten Po
tential auf die erste Elektrode erfolgen kann.
Dieses Aufschalten kann beispielsweise mittels in die Prüf
pfade integrierte Schaltelemente, beispielsweise Schalter
oder Transistoren, erfolgen.
Um zu gewährleisten, daß eine Bewertung der Kapazität tat
sächlich nur während des gewünschten Vorgangs, also bei
spielsweise des Ladens oder des Entladens, erfolgt, ist es
möglich, daß der erste Meßpfad und der zweite Meßpfad alter
nierend auf die zweite Elektrode aufgeschaltet werden. Auch
dieses Aufschalten kann mittels in die Meßpfade integrierter
Schaltelemente erfolgen.
Eine besonders bevorzugte Ausführungsform des erfindungsge
mäßen Verfahrens führt zu einer weiteren Reduktion des Meß
fehlers, da der Mismatch innerhalb des Meßzweigs eliminiert
wird. Dieses Verfahren weist die weiteren Schritte auf:
- - Vertauschen der zeitlichen Korrelation zwischen dem Anlegen des ersten und zweiten Potentials und dem zumindest einen Be werten während des Laden oder des Entladens;
- - Erneutes Bewerten der Kapazität in dem Meßzweig; und
- - Genaueres Bestimmen der Kapazität aus den beiden Bewertun gen.
Das Vertauschen der zeitlichen Korrelation kann beispielswei
se dadurch erfolgen, das die Phase der Wechselspannung um
180° gegenüber dem Zeitraum der zumindest einen Bewertung
verschoben wird, oder dadurch, daß entweder die zeitliche An
steuerung der beiden Meßpfade oder das Anlegen der beiden Po
tentiale am Prüfzweig miteinander vertauscht werden.
Im folgenden soll die Erfindung anhand von bevorzugten Aus
führungsbesipielen erläutert werden, wobei auf die beigefügten
Zeichnungen Bezug genommen werden wird, in denen folgen
des dargestellt ist:
Fig. 1 zeigt eine Schaltungsanordnung, welche die eigentliche
Bewertung jeder einzelnen Kapazität durchführen kann;
Fig. 2 zeigt ein Ausführungsbeispiel einer Schaltungsanord
nung gemäß der vorliegenden Erfindung;
Fig. 3 zeigt ein weiteres Ausführungsbeispiel einer verein
fachten Schaltungsanordnung gemäß der vorliegenden Erfindung;
Fig. 4 zeigt noch ein weiteres Ausführungsbeispiel einer
Schaltungsanordnung gemäß der vorliegenden Erfindung unter
Verwendung von Wechselspannung.
Bevor die Erfindung im einzelnen erläutert wird, soll zu
nächst die für die Erfindung verwendete Schaltungsanordnung
zur Bewertung einer einzelnen Kapazität dargestellt werden.
Fig. 1 zeigt eine schematische Darstellung einer Prin
zipschaltung, welche in der Erfindung verwendet werden kann.
Die in der Figur mit eingezeichneten Kapazitäten Cp,12 und
Cp,34 stehen für die in realen technischen Anwendungen unver
meidbaren Parasitärkapazitäten an den Knoten N12 und N34. Ihre
Auswirkung auf die Funktion der Schaltung, bzw. die Tatsache,
daß diese Parasitärkapazitäten das Meßergebnis nicht verfäl
schen, wird weiter unten im Detail diskutiert.
Das in Fig. 1 gezeigte Prinzip beruht darauf, daß eine erste
Elektrode der Kapazität Cchar, die mit dem Knoten N12 des Prüf
zweigs 2 verbunden ist, periodisch umgeladen wird zwischen
den Spannungswerten V1 und V2, welche an den beiden Prüfpfa
den anliegen, während die andere, zweite Elektrode, die mit
dem Knoten N34 des Meßzweigs 3 verbunden ist, auf dem gemein
samen Potential V0 verbleibt und der Mittelwert des nur wäh
rend des Lade- (bzw. je nach Definition und Wahl von V1, V2
und V34 ggf. auch des Entlade-) vorgangs auftretenden Ver
schiebestromes gemessen wird, der zwischen der Elektrode der
Kapazität, die auf konstantem Potential V0 liegt, und der
Spannungsquelle, die dieses Potential liefert, auftritt. Dies
geschieht dadurch,
- - daß eine der beiden Elektroden der Kapazität (diejenige, die in der Abbildung mit dem Knoten N12 des Prüfzweigs ver bunden ist) mittels der Schaltelemente (hier der Tranisto ren T1 und T2) in periodischem Wechsel gemäß dem in der Ab bildung gezeigten Timing-Diagramm mit den Potentialen V1 und V2 verbunden wird, so daß der Knoten N12 mit der glei chen Periode zwischen diesen beiden Potentialen umgeladen wird,
- - daß die andere der beiden Elektroden (diejenige, die in der Abbildung mit dem Knoten N34 des Meßzweigs verbunden ist), auf ein festes Potential, beispielsweise V0 gelegt wird, wobei die Verbindung dieser Elektrode mit der Spannungs quelle, die das Potential V0 liefert, gemäß dem in der Fig. 1a gezeigten Timing-Diagramm entweder über den Strom- Prüfpfad, der durch Schließen des Transistors T3 entsteht, oder aber über den Strom-Prüfpfad, der durch Schließen des Transistors T4 entsteht, hergestellt wird,
- - und daß entweder der mit dem Lade- oder der mit dem Entla devorgang auftretende Verschiebestrom (in der Fig. 1a Imeas,3) mittels eines geeigneten Instrumentes gemessen wird, welches träge gegenüber der gewählten Taktfrequenz ist und damit integrierend wirkt, und wobei dieses Strom meßinstrument 1 entweder (wie in der Figur gezeigt) in dem gleichen Strom-Meßpfad wie der Transistor T3 oder aber in dem gleichen Strom-Meßpfad wie der Transistor T4 liegt. Hierbei können an allen Stellen statt der dargestellten Transistoren auch andere Formen von Schaltelementen verwen det werden.
Wie aus dem Timing-Diagramm in Fig. 1a ersichtlich ist, ha
ben alle zur Ansteuerung verwendeten Signale Φ1, Φ2, Φ3, und
Φ4 die gleiche Frequenz, jedoch unterschiedliche Phasenlage
und ggf. auch unterschiedliche Duty-Cycle-Verhältnisse.
Gemäß dem in Fig. 1a gezeigten Timing-Diagramm für den
"OPEN"- und "CLOSED"-Zustand der Transistoren T1, T2, T3, und
T4, welcher durch die Ansteuersignale Φ1, Φ2, Φ3, und Φ4 de
finiert wird, wird die Einhaltung der beiden folgenden, für
das Funktionieren der Methode vorteilhaften Bedingungen ga
rantiert:
- - der Knoten N34 wird jeweils vor Beginn und nach Beendigung eines Umladevorgangs der zu bewertenden Kapazität über ge nau einen der beiden möglichen Meßpfade mit dem Potential V0 verbunden, so daß das Strommeßinstrument 1 - je nachdem, ob es in dem gleichen Meßpfad wie der Transistor T3 oder aber in dem gleichen Meßpfad wie der Transistor T4 liegt - entweder den Verschiebungsstrom, der dem gesamtem Ladevor gang entspricht oder aber den Verschiebungsstrom, der dem gesamtem Entladevorgang der Kapazität Cchar entspricht, mißt.
- - Frequenz und Dauer der "OPEN"-Phasen der Signale Φ1, Φ2, Φ3, und Φ4 werden so gewählt, daß das Potential am Knoten N12 während der Umladevorgänge jeweils sicher die vollen Werte V1 und V2 erreicht.
Im Timing-Diagramm der Fig. 1a sind ferner Zeitintervalle
eingezeichnet (punktierte Bereiche), in denen die eine oder
die andere oder aber beide der beiden Elektroden der Kapazi
tät Cchar "floaten". Insbesondere ist auch eine exakt komple
mentäre Ansteuerung der Transistoren T1 und T2 möglich, d. h.
daß das Schließen von T1 (T2) jeweils zeitgleich mit dem Öff
nen von T2 (T1) erfolgt bzw. daß das Ansteuersignal Φ2 exakt
komplementär zum Ansteuersignal Φ1 ist.
Die Berechnung der Kapazität aus den Parametern V1, V2 und f
= 1/T erfolgt durch die oben angegebene Gleichung (1). Die
Wahl des Potentials V0 hat keinen Einfluß auf das Meßergeb
nis, sofern Cchar spannungsunabhängig ist, es sich also um ei
ne ideale Kapazität handelt.
Das Meßergebnis wird ferner nicht vom Wert und von den weite
ren Eigenschaften, z. B. Linearität oder Spannungsabhängig
keit, der Parasitärkapazitäten Cp,12 und Cp,34 beeinflußt. Zwar
wird die Parasitärkapazität Cp,12 ebenfalls zwischen den Po
tentialen V1 und V2 umgeladen, der hierfür nötige Strom
fließt aber ausschließlich über die Transistoren T1 und T2
und durch die Quellen V1 und V2, nicht aber über die Transi
storen T3 und T4, und somit auch nicht über das Strommeßin
strument 1 und die Quelle V0. Da als Meßgröße Imeas,3 hier der
zwischen dem Knoten N34 und der Spannungsquelle V0 fließende
Verschiebungsstrom herangezogen wird, und dieser exakt gleich
ist mit dem zum Umladen der mit dem Knoten N12 verbundenen
Elektrode von Cchar benötigten Strom (≠ Gesamtstrom zum Umla
den des Knotens N12), wird diese Meßgröße nicht von der Para
sitärkapazität Cp,12 beeinträchtigt.
Die Parasitärkapazität Cp,34 geht ebenfalls nicht ins Meßer
gebnis ein, da sie als Folge des konstanten Potentials am
Knoten N34 während des gesamten Meßablaufs nicht umgeladen
wird und somit auch nicht zum Auftreten eines dieser Kapazi
tät zuzuordnenden Lade-/Entladestromes führt.
Es ist möglich, die Takte Φ1 und Φ2 bzw. Φ12 zu vertauschen
und zu invertieren (sofern die Aufschaltung über n-MOS und p-
MOS Transistoren T1 bzw. T2 erfolgt) oder die Takte Φ3 und Φ4
miteinander zu vertauschen, bzw. den Strom nicht in dem Pfad
mit dem Transistor T3 sondern in dem mit dem Transistor T4 zu
messen. Alle diese Maßnahmen wirken sich bei idealen Bauele
menten und Meßinstrumenten nur auf das Vorzeichen des Mittel
wertes der Meßgröße Imeas aus, nicht jedoch auf deren Betrag.
Der zeitliche Mittelwert des gemessenen Stromes ergibt sich
für diese ideale Anordnung gemäß
Imeas,1 = Cchar × (V1 - V2) × f (1)
wobei f = 1/T und T die Periodendauer ist. Daraus ergibt
sich für die zu bewertende Kapazität
Imeas,1 Steht dabei für den zeitlichen Mittelwert des gemessenen
Stromes Imeas,1(t) über eine ganze Periode T bzw. ein ganzzah
liges Vielfaches davon, wobei die Festlegung des Startpunktes
τ dieser Periode(n) beliebig ist. In der meßtechnischen Pra
xis erhält man den Wert von Cchar, indem man den Mittelwert
des Ladestromes Imeas,1 bei einer nicht zu geringen Frequenz f
(z. B. f ≧ 10 kHz) mit Hilfe eines Meßinstrumentes, welches
bei der gewählten Frequenz zu träge ist, um dem Zeitverlauf
des Stromes zu folgen, z. B. alle Typen der von der Fa.
Hewlett-Packard angebotenen Parameter-Analyzern, über eine
Zeitdauer mißt, welche groß gegen die Periodendauer T ist.
Das Meßinstrument wirkt in diesem Falle also integrierend.
Weiterhin spielen Parametervariationen der Transistoren T1
und T2 keine Rolle. Mismatch der Transistoren T3 und T4 kann
jedoch zu einer geringfügigen Verfälschung des Meßergebnisses
führen, was jedoch durch wiederholte Messung eines Zweigstro
mes mit invertiertem Signal Φ12 (bezugnehmend auf Fig. 1b))
vollständig kompensiert werden kann. Die Kapazität berechnet
sich in diesem Falle gemäß
Cchar = (|Imess,3(Φ12 nicht invertiert)| + |Imess,3(Φ12 inver
tiert)|)/[2 × (V1 - V2) × f] (2a)
bzw.
Cchar = (|Imess,4(Φ12 nicht invertiert)| + |Imess,4(Φ12 inver
tiert)|)/[2 × (V1 - V2) × f] (2a)
Ebenso kann sich ein Mismatch in den Pegeln der Signale Φ3
und Φ4 ähnlich wie ein Schwellenspannungsmismatch der Transi
storen T3 und T4 auswirken. Auch dieser Effekt wird durch die
oben genannte Maßnahme kompensiert bzw. kann von vornherein
dadurch unterbunden werden, daß die zur Ansteuerung der Gates
von T3 und T4 bereitgestellten Signale On-Chip von Invertern
gepuffert werden, die wiederum mit identischen Versorgungs
spannungen betrieben werden.
Gemäß dem Timing-Diagramm in Fig. 1a ist es möglich, Φ1 = Φ2
zu wählen. In Fig. 1b ist dieser für die Praxis sehr günsti
ge Spezialfall dargestellt. Die Signale Φ1 und Φ2 aus Fig.
1a werden hier zu einem Signal Φ12 zusammengefaßt, das den
gemeinsamen Gateanschluß der Transistoren T1 und T2 ansteu
ert. Die Transistoren T1 und T2 bilden dabei einen einfachen
CMOS-Inverter, der zur Ansteuerung nur ein Eingangssignal be
nötigt, was eine vorteilhafte Vereinfachung gegenüber der
Schaltung aus Fig. 1a darstellt.
Die Frequenz und Dauer der entsprechenden Zeitintervalle der
Taktsignale Φ1, Φ2, Φ3 und Φ4, bzw. Φ12, Φ3, und Φ4 muß in
dieser konkretisierten, mit realen Bauelementen ausgeführten
Umsetzung so gewählt werden, daß eine Aufladung der Kapazität
Cchar auf den vollen Wert von V1 bzw. eine Entladung auf den
vollen Wert von V2 möglich ist und daß die jeweiligen Ver
schiebungsströme während der Zeitintervalle, in denen T3 bzw.
T4 leitet, vollständig wieder abklingen.
Fig. 2 zeigt eine Ausführungsform der erfindungsgemäßen
Schaltungsanordnung mit einer N × M Matrixschaltung auf Basis
eines CMOS-Prozesses, in der das Prinzip gemäß Fig. 1 erfin
dungsgemäß auf eine Matrixanordnung sngewendet wurde. Dabei
sind Reihen von Kapazitäten in einer Dimension (12) und in
der anderen Dimension (13) vorhanden. Jede "Zelle" 5 inner
halb dieser Matrix enthält neben der zu bewertenden Kapazität
Cchar,x,y, x = 1, 2, 3, . . ., y = 1, 2, 3, . . . Transistoren T1,x,y
und T2,x,y, deren Funktion der Funktion der Transistoren T1 und
T2 in Fig. 1 entspricht, ferner Transistoren T5,x,y, T6,x,y,
T7,x,y, und T8,x,y als Steuerschaltelemente, mittels derer die
Auswahl genau einer Kapazität bzw. Zelle innerhalb der Matrix
geschieht. Die Transistoren T5,x,y, T6,x,y, T7,x,y, und T8,x,y werden
dabei über Schaltpfade 6, 7, 8, 9, angesprochen. Die
Funktion der Transistoren T9,x,y und T10,x,y wird weiter unten
besprochen.
Die Auswahl geschieht dadurch, daß zwei Ansteuerungsmittel,
die x- und y-Decoder 10, 11 an genau einem ihrer Ausgänge
XOUTx, x = 1 . . . N, bzw. YOUTy, y = 1 . . . M, ein logisches H-
Signal (H) und an allen anderen Ausgängen ein logisches L-
Signal (L) an die Schaltpfade 6, 8 liefern. An den Komplemen
tärausgängen XOUTx und YOUTy für die Schaltpfade 7, 9 liegen
die entsprechenden logischen Komplementärsignale an.
Dadurch sind genau in der Zelle 5 mit den Koordinaten x und y
mit 1 ≦ x ≦ N und 1 ≦ y ≦ M, für XOUTx = H und YOUTx = H und YOUTy = H
gilt, die Transistoren T5,x,y, T6,x,y, T7,x,y, und T8,x,y in lei
tendem Zustand, so daß eine Umladung der in dieser Zelle be
findlichen Kapazität über die über das Signal Φ12 angesteuer
ten Transistoren T1,x,y und T2,x,y möglich ist. Die Transistoren
T9,x,y, und T10,x,y, in dieser Zelle sind ferner beide in ge
sperrtem Zustand, so daß sie den Umladevorgang nicht beein
flussen. In allen anderen (nicht ausgewählten "Zellen")
sperrt mindestens einer der Transistoren T5,x,y und T6,x,y, und
mindestens einer der Transistoren T7,x,y und T8,x,y, so daß eine
Umladung der Kapazitäten innerhalb dieser Zellen über die je
weiligen Transistoren T1,x,y und T2,x,y nicht möglich ist. Fer
ner ist dort mindestens einer der Transistoren T9,x,y und
T10,x,y innerhalb dieser Zellen in leitendem Zustand, so daß
über allen nicht ausgewählten Kapazitäten ein definiertes Po
tential (hier V2 - V0) liegt.
In Tabelle 1 ist das Ergebnis einer Simulation einer 2 × 2
Matrix gezeigt, die Kapazitäten enthält, deren Werte um den
Mittelwert 10 fF streuen. Dabei wurde ferner V1 = VDD = 3.3 V,
V2 = V0 = GND-Potential
= 0 V, und T = 1000 ns gewählt.
Die Technologieparameter für die Transistoren T1 - T4 ent
stammen einem 3.3 V CMOS-Prozeß mit einer Oxiddicke von 9 nm
und einer minimalen Kanallänge von 0.5 µm. Die Kanallänge al
ler Transistoren wurde zu L = 1 µm gewählt. Für die Weite der
Transistoren T3 und T4 gilt hier W = 10 µm, alle übrigen n-
MOS-Transistoren besitzen die Weite W = 1 µm, alle p-MOS-
Transistoren die Weite W = 2 µm.
Wie man sieht, ergibt sich hier eine exzellente Übereinstim
mung zwischen den in der Simulation für Cchar,x,y angegebenen
Werten und dem ermittelten Wert. Der Betrag des absoluten Be
wertungsfehlers liegt unterhalb von 0.002 fF, der Betrag des
relativen Meßfehlers ist damit ≦ 0.02%. Bei der in der Simu
lation verwendeten Betriebsspannung von VDD = 3.3 V ent
spricht dies einem Fehler von etwa 40 Elementarladungen q (q
= 1.602 10-19 As). Es kann somit angenommen werden, daß diese
Abweichungen durch numerische Ungenauigkeiten des Simulators
und nicht durch Eigenschaften der Schaltung bedingt sind.
Folgende Anmerkungen sollen die Erläuterung dieser Ausfüh
rungsform ergänzen:
- - Sofern es zulässig ist, daß eine Elektrode der nicht ausge wählten Kapazitäten "floated", können die Transistoren T9,x,y und T10,x,y entfallen.
- - Die Reihenfolge der Transistoren T1,x,y, T5,x,y und T6,x,y bzw. T2,x,y, T7,x,y und T8,x,y kann vertauscht werden. Ferner ist es möglich, die Auswahltransistoren bzgl. einer Koordinate, d. h. entweder T5,x,y und T8,x,y oder T6,x,y und T7,x,y nicht indi viduell innerhalb jeder Zelle auszuführen, sondern für ge samte Spalten (erste Dimension) oder aber für gesamte Zei len (zweite Dimension).
Fig. 3 zeigt eine weitere Ausführungsform der vorliegenden
Erfindung, in welcher gemäß den zuvor gemachten Anmerkungen
eine mögliche Vertauschung der Reihenfolge der Transistoren
innerhalb einer Zelle vorgenommen wurde, die Transistoren zur
x-Auswahl T5,x,y und T8,x,y aus Fig. 2 durch Transistoren T5,x
und T8,x ersetzt wurden, die nun komplette Reihen 12 einer Di
mension auswählen, und in denen die Transistoren T9,x,y und
T10,x,y fortgelassen wurden. Ferner wurde
V1 = VDD = 3.3 V, und V2 = V0 = GND-Potential = 0 V gewählt.
Fig. 4 zeigt eine weiter vereinfachte Ausführungsform der
vorliegenden Erfindung, bei welcher der Prüfzweig 2 von einer
Wechselspannung 4 gespeist wird. Hier wird einfach bei jeder
Zelle 5 für jede Dimension je ein Steuerschaltelement SW1,x,y
(für den Y-Decoder 11) und SW2,x,y (für den X-Decoder 10) vor
gesehen, welches in den zu der Kapazität Cchar,x,y führenden
Prüfzweig integriert ist. Anstelle der einzelnen Steuerschaltelemente,
hier Transistoren, ist es auch möglich, Transfer
gates (n parallel p) zu verwenden, bei denen jeweils ein n-
MOS und ein p-MOS Transistor dafür sorgen, daß die volle
Spannung aufgebaut werden kann. Entsprechend der verwendeten
Transistortechnologie werden hier wiederum die inverterten
Ausgänge zu Xout und Yout zur Ansteuerung mitbenötigt.
Wie bereits zuvor diskutiert, kann Mismatch der Transistoren
T3 und T4 zu einer bestimmten Verfälschung des Meßergebnisses
führen. Parametervariationen aller anderen in Fig. 2 und 3
verwendeten Transistoren sind unkritisch. Ferner kann auch
hier ein Mismatch in den Pegeln der Signale Φ3 und Φ4 wie ein
Schwellenspannungsmismatch der Transistoren T3 und T4 aufge
faßt werden, welches sich dann ebenfalls als geringer Meßfeh
ler äußert.
Wie auch bei der einfachen Schaltung gemäß Fig. 1 können
solche Fehler durch zweimalige Messung eines Zweigstromes mit
nicht-invertiertem und invertiertem Signal Φ12 und Berechnung
der Kapazität gemäß Gl. (2) vollständig kompensiert werden
kann. Ferner können die Gatesignale von T3 und T4 auch hier
mit Invertern gepuffert werden, die zu vollkommen identischen
Pegeln für beide Transistoren führen.
Für den Fall, daß Kapazitätsverhältnisse (z. B. für Untersu
chungen zum Kapazitätsmatching) bewertet werden sollen, kön
nen solche Kompensationsmaßnahmen jedoch auch für hochpräzise
Anforderungen häufig entfallen, wie in der folgenden Diskus
sion gezeigt wird.
Im folgenden soll der Fall untersucht werden, daß mit Hilfe
einer der erfindungsgemäßen Schaltungen zwei Kapazitäten mit
den Werten Cchar,1 = Cchar + ½ δCchar und Cchar,2 = Cchar - ½ δCchar ins
Verhältnis Cchar,1/Cchar,2 gesetzt werden sollen.
Die reale relative Abweichung der Kapazitätswerte δr beträgt
dann also:
Bei der Berechnung des Meßfehlers für das Kapazitätsverhält
nis muß berücksichtigt werden, daß der durch Parametervaria
tionen von T3 und T4 bedingte Meßfehler ΔCchar sich in glei
cher Weise auf Cchar,1 und Cchar,2 auswirkt, da das Transistor
paar T3 und T4 nur einmal in der gesamten Matrix vorhanden
ist und für die Bewertung aller Kapazitäten genutzt wird. Wir
erhalten also für die Abweichung Δδr, die die Differenz zwi
schen meßtechnisch ermitteltem und tatsächlichem Wert für δr
angibt:
Unter der (zutreffenden) Bedingung, daß der Meßfehler
ΔCchar/Cchar klein gegen 1 is, kann Gl. (4) näherungsweise auch
geschrieben werden als
woraus
folgt.
Wenn z. B. das Kapazitätsverhältnis von Kapazitäten, deren
Mittelwert 10 fF beträgt, ermittelt werden soll und wir für
den Maximalfehler |(ΔCchar/Cchar)max| etwa 1% annehmen, bedeutet
dieses für Kapazitäten mit Abweichungen von z. B. ±0.1%
(10.01 fF und 9.99 fF), ±1% (10.1 fF und 9.9 fF), oder ±10
% (11 fF und 9 fF), daß anstelle der wahren Ergebnisse die
Werte ±0.099%, ±0.99%, oder ±9.9% ermittelt werden.
Sofern also eine Anordnung gemäß Fig. 2 oder 3 zur Bewertung
von Kapazitätsverhältnissen eingesetzt wird (wobei häufig die
relative Streubreite der Meßwerte σ(Cchar/Cchar), d. h. die
absolute Streubreite σ(Cchar) normiert auf den Mittelwert Cchar
von Interesse ist), entspricht der Fehler dieser Streubreite
genau dem Meßfehler (ΔCchar/Cchar).
Für die allermeisten Anwendungen dieser Art ist ein solcher
Fehler vernachlässigbar.
Claims (37)
1. Schaltungsanordnung zum Bewerten von Kapazitäten einer
Matrix, die in zumindest einer Dimension eine Mehrzahl von
Reihen (12, 13) mit zumindest einer Kapazität (Cchar) auf
weist, mit
einem Prüfzweig (2), der mit ersten Elektroden jeder der zu bewertenden Kapazitäten (Cchar) verbunden ist und mit dem an die ersten Elektroden zwei verschiedene Potentiale (V1, V2) anlegbar sind;
einem Meßzweig (3), der mit zweiten Elektroden jeder der zu bewertenden Kapazitäten (Cchar) verbunden ist und der aufweist einen ersten Meßpfad und einen zweiten Meßpfad, die an einem gemeinsamen Potential (V0) anliegen, wobei der erste Meßpfad ein Instrument (1) zur Bewertung der Kapazitäten (Cchar) auf weist und erster Meßpfad und zweiter Meßpfad mit den zweiten Elektroden verbindbar sind; gekennzeichnet durch
Ansteuerungsmittel, die jede der zu bewertenden Kapazitäten (Cchar) einzeln auf die zwei verschiedenen Potentiale schalten können.
einem Prüfzweig (2), der mit ersten Elektroden jeder der zu bewertenden Kapazitäten (Cchar) verbunden ist und mit dem an die ersten Elektroden zwei verschiedene Potentiale (V1, V2) anlegbar sind;
einem Meßzweig (3), der mit zweiten Elektroden jeder der zu bewertenden Kapazitäten (Cchar) verbunden ist und der aufweist einen ersten Meßpfad und einen zweiten Meßpfad, die an einem gemeinsamen Potential (V0) anliegen, wobei der erste Meßpfad ein Instrument (1) zur Bewertung der Kapazitäten (Cchar) auf weist und erster Meßpfad und zweiter Meßpfad mit den zweiten Elektroden verbindbar sind; gekennzeichnet durch
Ansteuerungsmittel, die jede der zu bewertenden Kapazitäten (Cchar) einzeln auf die zwei verschiedenen Potentiale schalten können.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeich
net, daß die Ansteuerungsmittel aufweisen für jede Dimension
der Matrix einer Anordnung von Schaltpfaden, wobei jeder der
Reihen (12, 13) mit Kapazitäten (Cchar) zumindest ein
Schaltpfad zugewiesen ist, der aufweist eine Ansteuerung und
zumindest ein von der Ansteuerung schaltbares, in den
Prüfzweig (2) integriertes Steuerschaltelement (T5, T6, T7,
T8), das zumindest eines der zwei verschiedenen Potentiale an
die ersten Elektroden einer Reihe mit Kapazitäten (Cchar) an
legbar macht.
3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeich
net, daß die Schaltpfade zumindest einer Dimension für jede
der Kapazitäten (Cchar) einer Reihe zumindest ein in den zu
der Kapazität (Cchar) führenden Teil des Prüfzweigs (2) inte
griertes Steuerschaltelement (T5, T6, T7, T8) aufweisen.
4. Schaltungsanordnung nach Anspruch 2 oder 3, dadurch gek
ennzeichnet, daß die Schaltpfade zumindest einer Dimension
für jede der Reihen von Kapazitäten (Cchar) zumindest ein in
den zu der Reihe führenden Teil des Prüfzweigs (2) integri
ertes Steuerschaltelement (T5, T8) aufweisen.
5. Schaltungsanordnung nach einem der Ansprüche 2 bis 4,
dadurch gekennzeichnet, daß die Ansteuerungsmittel einen Ad
ressdecoder (10, 11) mit einem individuell ansteuerbaren Aus
gang (XOUT, YOUT) für jede der Reihen (12, 13) von
Kapazitäten und die Ansteuerungen eine Signalleitung (6, 7,
8, 9) zwischen jedem Ausgang (XOUT, YOUT) und dem Steuer
schaltelement aufweisen.
6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5,
dadurch gekennzeichnet, daß am Prüfzweig (2) eine Wechsel
spannung anliegt.
7. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeich
net, daß die Wechselspannung eine Rechteckspannung ist.
8. Schaltungsanordnung nach einem der Ansprüche 1 bis 7,
dadurch gekennzeichnet, daß der Prüfzweig (2) für jede der
Kapazitäten (Cchar) einen ersten Prüfpfad mit einem ersten
Schaltelement (T1) und einen zweiten Prüfpfad mit einem
zweiten Schaltelement (T2) aufweist, wobei am ersten Prüfpfad
ein erstes Potential (V1) und am zweiten Prüfpfad ein zweites
Potential (V2) anliegen und beide Prüfpfade über einen Knoten
mit der ersten Elektrode verbunden sind.
9. Schaltungsanordnung nach Anspruch 8, dadurch gekennzeich
net, daß die Schaltpfade zumindest einer Dimension für jede
der Kapazitäten (Cchar) einer Reihe (12, 13) ein in den ersten
Prüfpfad integriertes Steuerschaltelement (T5, T6) und ein in
den zweiten Prüfpfad integriertes Steuerschaltelement (T7,
T8) aufweisen.
10. Schaltungsanordnung nach Anspruch 8 oder 9, dadurch gek
ennzeichnet, daß die Schaltpfade zumindest einer Dimension
für jede Reihe von Kapazitäten (Cchar) ein in den ersten
Prüfpfad integriertes Steuerschaltelement (T6) und ein in den
zweiten Prüfpfad integriertes Steuerschaltelement
(T7) aufweisen.
11. Schaltungsanordnung nach einem der Ansprüche 1 bis 10,
dadurch gekennzeichnet, daß die Verbindung des ersten Meßp
fads über ein drittes Schaltelement (T3) und die Verbindung
des zweiten Meßpfads über ein viertes Schaltelement (T4) er
folgt.
12. Schaltungsanordnung nach einem der Ansprüche 2 bis 11,
dadurch gekennzeichnet, daß zumindest eines der Schaltele
mente oder/und Steuerschaltelemente ein Transistor ist.
13. Schaltungsanordnung nach einem der Ansprüche 1 bis 12,
dadurch gekennzeichnet, daß das Instrument (1) zur Bewertung
ein Strommeßgerät ist.
14. Schaltungsanordnung nach einem der Ansprüche 1 bis 13,
dadurch gekennzeichnet, daß der zweite Meßpfad ein zweites
Instrument für eine weitere, von der Bewertung unabhängige
zweite Bewertung der Kapazität (Cchar) aufweist.
15. Schaltungsanordnung nach einem der Ansprüche 8 bis 14,
dadurch gekennzeichnet, daß zur Ansteuerung der Schaltele
mente Taktsignale vorgesehen sind, die direkt und/oder indi
rekt in die Schaltelemente geführt werden.
16. Schaltungsanordnung nach einem der Ansprüche 8 bis 15,
dadurch gekennzeichnet, daß am ersten Schaltelement (T1) und
am zweiten Schaltelement (T2) eine gemeinsames Taktwechsel
spannung anliegt und das erste und zweite Schaltelement so
ausgebildet sind, daß sie von der Taktwechselspannung al
ternierend geschaltet werden oder geschaltet werden können.
17. Schaltungsanordnung nach Anspruch 16, dadurch gekenn
zeichnet, daß erstes und zweites Schaltelement einen p-MOS
und einen n-MOS Transistor aufweisen, die von der Taktwech
selspannung alternierend geschaltet werden oder geschaltet
werden können.
18. Schaltungsanordnung nach einem der Ansprüche 15 bis 17,
dadurch gekennzeichnet, daß sie weiterhin aufweist ein Mittel
zur Erzeugung der an den Schaltelemente anliegenden Taktsig
nale und gegebenenfalls einer verwendeten Taktwechselspannung
aus einem Mastertaktsignal.
19. Schaltungsanordnung nach einem der Ansprüche 1 bis 18,
dadurch gekennzeichnet, daß das gemeinsame Potential gleich
dem ersten oder dem zweiten Potential ist.
20. Schaltungsanordnung nach einem der Ansprüche 1 bis 19,
dadurch gekennzeichnet, daß das erste oder das zweite Poten
tial eine Betriebspannung ist und das zweite oder das erste
Potential die Masse ist.
21. Verfahren zum Bewerten von Kapazitäten, insbesondere un
ter Verwendung einer Schaltungsanordnung nach einem der An
sprüche 1 bis 20, mit folgenden Schritten:
- - Aktivieren zumindest einer bestimmten, zu bewertenden Kapazität (Cchar) einer Matrix, die in zumindest einer Dimen sion eine Mehrzahl von Reihen (12, 13) mit zumindest einer Kapazität (Cchar) aufweist,
- - Laden und Entladen der zu bewertenden, aktivierten Kapazität (Cchar) durch alternierendes Anlegen eines ersten und eines zweiten, vom ersten unterschiedlichen Potentials an eine er ste Elektrode der Kapazität (Cchar) über einen Prüfzweig (2) und Anlegen eines gemeinsamen Potentials an eine zweite Elek trode der Kapazität (Cchar) über einen Meßzweig (3);
- - Zumindest ein Bewerten der Kapazität (Cchar) während des Ladens oder des Entladens der Kapazität (Cchar) in dem Meß zweig (3).
22. Verfahren nach Anspruch 21, dadurch gekennzeichnet, daß
das Aktivieren dadurch erfolgt, daß der zu einer bestimmten
Kapazität (Cchar) führende Teil des Prüfzweigs (2) eingeschal
tet wird.
23. Verfahren nach Anspruch 22, dadurch gekennzeichnet, daß
das Einschalten des bestimmten Teils des Prüfzweigs (2) durch
in diesen Teil des Prüfzweigs (2) integrierte Steuerschal
telemente (T5, T6, T7, T8) erfolgt, wobei für jede der Dimen
sionen zumindest ein Steuerschaltelement vorgesehen ist.
24. Verfahren nach Anspruch 22 oder 23, dadurch gekennzeich
net, daß das Einschalten des bestimmten Teils des Prüfzweigs
durch in den Prüfzweig integrierte Steuerschaltelemente er
folgt, wobei für zumindest eine der Dimensionen zumindest ein
Steuerschaltelement (T6, T7) in diesen bestimmten Teil des
Prüfzweigs integriert ist und für zumindest eine der Dimen
sionen zumindest ein Steuerschaltelement (T5, T8) in einen
Teil des Prüfzweigs integriert ist, der zu einer Reihe von
Kapazitäten (Cchar) führt und zu dem auch der bestimmte Teil
gehört.
25. Verfahren nach einem der Ansprüche 21 bis 24, dadurch
gekennzeichnet, daß das Bewerten der Kapazität (Cchar) durch
ein Instrument (1) erfolgt, welches in einen ersten Meßpfad
des Meßzweigs (3) integriert ist.
26. Verfahren nach einem der Ansprüche 21 bis 25, dadurch
gekennzeichnet, daß das Bewerten mittels Messen eines Strom
flussintegrals durch den ersten Meßpfad des Meßzweigs (3)
während des Ladens oder des Entladens der Kapazität (Cchar)
erfolgt.
27. Verfahren nach einem der Ansprüche 21 bis 26, dadurch
gekennzeichnet, daß im Falle der Bewertung der Kapazität
(Cchar) während des Ladens die zumindest eine Bewertung nicht
während des Entladens erfolgt und daß im Falle der Bewertung
der Kapazität (Cchar) während des Entladens die zumindest eine
Bewertung nicht während des Ladens erfolgt.
28. Verfahren nach einem der Ansprüche 21 bis 27, dadurch
gekennzeichnet, daß das gemeinsame Potential über einen
zweiten Meßpfad des Meßzweigs (3) an die zweite Elektrode an
gelegt wird, während die zumindest eine Bewertung nicht er
folgt.
29. Verfahren nach einem der Ansprüche 21 bis 28, dadurch
gekennzeichnet, daß das Bewerten der Kapazität (Cchar) so er
folgt, daß der gesamte Ladevorgang oder der gesamte Entlade
vorgang erfasst wird.
30. Verfahren nach einem der Ansprüche 21 bis 29, dadurch ge
kennzeichnet, daß es den weiteren Schritt aufweist:
- - Zweites Bewerten der Kapazität (Cchar) während des Vorgangs des Entladens oder Ladens, bei dem das zumindest eine Bewer ten nicht durchgeführt wird.
31. Verfahren nach Anspruch 30, dadurch gekennzeichnet, daß
das zweite Bewerten der Kapazität (Cchar) durch ein zweites
Meßinstrument erfolgt, welches in einen/den zweiten Meßpfad
des Meßzweigs (3) integriert ist.
32. Verfahren nach einem der Ansprüche 21 bis 31, dadurch
gekennzeichnet, daß das alternierende Anlegen des ersten und
zweiten Potentials durch Anlegen einer Wechselspannung an den
Prüfzweig (2) erfolgt
33. Verfahren nach einem der Ansprüche 21 bis 32, dadurch
gekennzeichnet, daß das alternierende Anlegen des ersten und
zweiten Potentials durch alternierendes Aufschalten eines er
sten Prüfpfads mit einem ersten Potential und eines zweiten
Prüfpfads mit einem zweiten Potential auf die erste Elektrode
erfolgt.
34. Verfahren nach Anspruch 33, dadurch gekennzeichnet, daß
das Aufschalten mittels in die Prüfpfade integrierter Schal
telemente erfolgt.
35. Verfahren nach einem der Ansprüche 21 bis 34, dadurch
gekennzeichnet, daß der erste Meßpfad und der zweite Meßpfad
alternierend auf die zweite Elektrode aufgeschaltet werden.
36. Verfahren nach Anspruch 35, dadurch gekennnzeichnet, daß
das Aufschalten mittels in die Meßpfade integrierter Schal
telemente erfolgt.
37. Verfahren nach einem der Ansprüche 21 bis 36, dadurch ge
kennzeichnet, daß es die weiteren Schritte aufweist:
- - Vertauschen der zeitlichen Korrelation zwischen dem Anlegen des ersten und zweiten Potentials und dem zumindest einen Be werten während des Laden oder des Entladens;
- - Erneutes Bewerten der Kapazität (Cchar) in dem Meßzweig; und
- - Genaueres Bestimmen der Kapazität (Cchar) aus den beiden Be wertungen.
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102007025947A1 (de) * | 2007-06-04 | 2008-12-11 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Integrierter kapazitiver Sensor |
US9793220B2 (en) | 2012-03-16 | 2017-10-17 | Intel Deutschland Gmbh | Detection of environmental conditions in a semiconductor chip |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5342443A (en) * | 1993-04-06 | 1994-08-30 | Engelhard Corporation | Method for bleaching kaolin clay |
DE10325863A1 (de) * | 2003-06-06 | 2005-01-05 | Infineon Technologies Ag | Verfahren zum Herstellen eines integrierten Fingerabdrucksensors sowie Sensorschaltungsanordnung und Einspritzanordnung |
CN100396055C (zh) * | 2005-02-04 | 2008-06-18 | 华为技术有限公司 | 组播源过滤的处理方法 |
DE102005028507B3 (de) * | 2005-06-17 | 2006-11-30 | Texas Instruments Deutschland Gmbh | Verfahren zur Kapazitäts-Spannungs-Wandlung und Kapazitäts-Spannungs-Wandler |
US8736000B1 (en) * | 2006-10-19 | 2014-05-27 | Sandia Corporation | Capacitive chemical sensor |
WO2009047703A1 (en) | 2007-10-12 | 2009-04-16 | Nxp B.V. | A sensor, a sensor array, and a method of operating a sensor |
EP2490221A1 (de) * | 2011-02-17 | 2012-08-22 | Nanya Technology Corporation | Speicherzelle und Speicheranordnung mit der Speicherzelle |
DE102013102557B4 (de) * | 2012-03-16 | 2014-07-10 | Intel Mobile Communications GmbH | Erfassung von Umgebungsbedingungen in einem Halbleiterchip |
CN103376375B (zh) * | 2012-04-27 | 2015-10-28 | 上海三菱电梯有限公司 | 电容组内部连接方式辨识与参数设置方法 |
CN105224153A (zh) * | 2015-08-31 | 2016-01-06 | 京东方科技集团股份有限公司 | 触控电极的电学性能检测装置和检测方法 |
CN110383089B (zh) * | 2018-02-12 | 2021-11-05 | 深圳市汇顶科技股份有限公司 | 矩阵电容板及芯片测试方法 |
US11062763B2 (en) | 2019-04-09 | 2021-07-13 | Micron Technology, Inc. | Memory array with multiplexed digit lines |
JP7294036B2 (ja) * | 2019-09-30 | 2023-06-20 | 三菱電機株式会社 | 半導体試験装置、半導体装置の試験方法および半導体装置の製造方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4237196C1 (de) * | 1992-11-04 | 1994-02-10 | Vega Grieshaber Gmbh & Co | Verfahren und Anordnung zur Messung zumindest einer Kapazität |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2529475C3 (de) * | 1975-07-02 | 1981-10-08 | Ewald Max Christian Dipl.-Phys. 6000 Frankfurt Hennig | Elektrische Schaltungsanordnung zum zeitabhängigen Messen von physikalischen Größen |
US4783796A (en) * | 1982-09-28 | 1988-11-08 | Opcom | PBX telephone call control system |
US4728932A (en) * | 1986-07-25 | 1988-03-01 | Honeywell Inc. | Detector for capacitive sensing devices |
US6011859A (en) * | 1997-07-02 | 2000-01-04 | Stmicroelectronics, Inc. | Solid state fingerprint sensor packaging apparatus and method |
DE19833210C2 (de) * | 1998-07-23 | 2000-06-21 | Siemens Ag | Verstärkerschaltung zur Kapazitätsmessung |
-
2000
- 2000-03-06 DE DE10010888A patent/DE10010888B4/de not_active Expired - Fee Related
-
2001
- 2001-02-16 WO PCT/DE2001/000626 patent/WO2001067119A1/de not_active Application Discontinuation
- 2001-02-16 EP EP01913677A patent/EP1264190A1/de not_active Withdrawn
- 2001-02-16 KR KR1020027011686A patent/KR20030009381A/ko not_active Application Discontinuation
-
2002
- 2002-09-06 US US10/236,889 patent/US6870373B2/en not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4237196C1 (de) * | 1992-11-04 | 1994-02-10 | Vega Grieshaber Gmbh & Co | Verfahren und Anordnung zur Messung zumindest einer Kapazität |
Non-Patent Citations (4)
Title |
---|
CHEN, James C. [u.a.]: An On-Chip, Attofarad Interconnect Charge-Based Capacitance Measurement (CBCM) Technique. In: IEDM, 1969, S. 69-72 * |
CHEN, James C. [u.a.]: An On-Chip, Interconnect Capacitance Characterization Method with Sub- Femto-Farad Resolution. In: Proc. IEEE 1997 Int. Conference on Microelectronic Test Structures, 1997, Bd. 10, S. 77-80 * |
CHEN, James C., SYLVESTER, Dennis, HU, Chenming: An On-Chip, Interconnect Capacitance Characteriza-tion Method with Sub-Femto-Farad Resolution. In: IEEE Transaction on Semiconductor Mfg., 1998, Bd. 11, Nr. 2, S. 204-209 * |
McGAUGHY, Bruce W. [u.a.]: A Simple Method for On-Chip, Sub-Femto Farad Interconnect Capacitance Measurement. In: IEEE Electron Device Letters, 1997, Bd. 18, Nr. 1, S. 21-23 * |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102007025947A1 (de) * | 2007-06-04 | 2008-12-11 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Integrierter kapazitiver Sensor |
DE102007025947B4 (de) * | 2007-06-04 | 2009-02-26 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Integrierter kapazitiver Sensor |
US9793220B2 (en) | 2012-03-16 | 2017-10-17 | Intel Deutschland Gmbh | Detection of environmental conditions in a semiconductor chip |
Also Published As
Publication number | Publication date |
---|---|
US20030062905A1 (en) | 2003-04-03 |
US6870373B2 (en) | 2005-03-22 |
EP1264190A1 (de) | 2002-12-11 |
DE10010888B4 (de) | 2004-02-12 |
WO2001067119A1 (de) | 2001-09-13 |
KR20030009381A (ko) | 2003-01-29 |
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