DD276380A1

DD276380A1 - Schaltungsanordnung zum einstellbaren runden von zahlen

Info

Publication number: DD276380A1
Application number: DD32087688A
Authority: DD
Inventors: Heinz-Bodo Krause
Original assignee: Zentr Wissenschaft & Tech Veb
Priority date: 1988-10-19
Filing date: 1988-10-19
Publication date: 1990-02-21

Abstract

Die Erfindung bezieht sich auf die Rundung von Zahlen, die aus seriellen digitalen Signalwerten bestehen. Sie ist innerhalb digitaler Zaehlschaltungen realisierbar und kann insbesondere in der Messtechnik bzw. im Rationalisierungsmittelbau angewendet werden. Zwischen den Zaehlern einer Zaehlerkette sind gemaess der Erfindung erste Multiplexer angeordnet. Die Eingaenge der Zaehler sind an einen zweiten Multiplexer und die Zaehlausgaenge der Zaehler sind an einen dritten Multiplexer gefuehrt. Von diesen Multiplexern werden durch eine Auswertelogikschaltung die Signale fuer das Runden gewonnen und ueber einen Demultiplexer den ersten, zwischen den Zaehlern angeordneten Multiplexern zugefuehrt. Ein Rundungsstellenschalter steuert Multiplexer und Demultiplexer. Durch Einfuegen eines vierten Multiplexers, der die Uebertragssignale erfasst, kann mit Hilfe eines Betriebsartenumschalters zwischen "Runden" und "Nichtrunden" umgeschaltet werden. Die Schaltungsanordnung arbeitet schnell und ist gut integrierbar.

Description

Ziel der Erfindung

Das Ziel dor Erfindung besteht darin, eine einfach und ökonomisch feriigbars Schaltungsanordnung zur Rundung von mehrstelligen Zahlen anzugeben, die keinen zusätzlichen Speicher benötigt und gut integrierbar ist.

Darlegung des Wesens der Erfindung

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zum Runden von Zahlen zu erstellen, die während der Zählung von abzählbaren digitalen Signalwerten Rundungsoperationen durchführt. Es soll einstellig, jedoch wahlweise auf jede beliebige Stelle umschaltbar gerundet werden können.

Diese Aufgabe wird mit einer Schaltungsanordnung zum einstellbaren Runden von Zahlen, die aus seriellen digitalen Signalwerten bestehen, unter Verwendung einer von η Zählern gebildeten Zählerkette erfindungsgemäß dadurch gelöst, daß die Zslilerkette aufgetrennt wird, indem zwischen die Zähler m erste Multiplexer folgendermaßen eingefügt sind, wobei η - m = 1 ist:

Die Übertragsausgänge des vorhergehenden Zählers sind an Eingänge des jeweils zwischengeschalteten ersten Multiplexers geführt, dessen Ausgänge wiederum an die Takteingänge des nachfolgenden Zählers angeschlossen sind. Die Takteingänge der Zähler sind an einen zweiten Multiplexer geführt. Weiterhin ist ein dritter Multiplexer mit den Zählausgängen der Zähler beaufschlagt. Die Ausgänge dieser beiden Multiplexer sind an die Eingänge einer Auswertelogikschaltung geführt. Ein vierter Multiplexer erhält die Übertragssigns'e der Zähler als Eingangssignale. Die Ausgänge der Auswertelogikschaltung oder die des vierten Multiplexers gelangen wahlweise, bedingt durch die Stellung eines Betriebsartenumschalters, auf die Eingänge eines Demultiplexers. Die Ausgänge des Demultiplexers sind an weitere Eingänge aller ersten Multiplexer angeschlossen. Ein Rundungsstellenschalter steuert die Adreßeingänge sämtlicher Multiplexer und des Demultiplexers an. Wird kein Betriebsartenumschalter eingesetzt, so kann der vierte Multiplexer entfallen.

Grundprinzip der während der Zählung erfolgenden Rundung ist, daß die Takt- bzw. Übertragssignale, die an jedem Zähler eingangsseitig anliegen, ausgezählt werden. An jedem Zähler liegen ausgangsseitig binär kodierte Zahlen und Übertragssignale für den nächsten Zähler an. Entsprechend der gewählten Stellung des Rundungsstellenschalters werden Taktsignal und Zählerausgangssignal des Zählers vor dem Zähler der Stelle, auf die gerundet werden soll, auf die Ausgänge des zweiten und des dritten Multiplexers durchgeschaltet. Die Auswertelogikschaltung erkennt, oh auf- oder abgerundet werden soll. In der Stellung „Runden* des Betriebsartenumschalters gelangt das von der Auswertelogikschaltung gebildete Rundungs- bzw. Übertragssignal auf den Demultiplexer und von diesem wird es demjenigen ersten Multiplexer zugeordnet, der vor dem Zähler der Stelle angeordnet ist, auf die gerundet werden soll. In der Stellung .Nichtrunden" des Betriebsartenumschalters wird das ursprüngliche Übertragssignal über den vierten Multiplexer an den entsprechenden ersten Multiplexer gegeben. Während es bei Mikroprozessorlösungen darauf ankommt, mit wenigen Befehlen eine oder mehrere Aufgaben zu lösen, werden bei der erfindungsgemäßen Lösung binäre Daten einer zentralen Rundungsschaltung in der beschriebenen Art und Weise über Multiplexer zugeführt und danach werden die verknüpften Daten der Ausgangsschaltung über den Demultiplexer wieder zugeordnet. Durch die vollständig digitale Arbeitsweise der erfindungsgemäßen Schaltungsanordnung ergibt sich eine sehr zuverlässige Arbeitsweise und eine gute Integrationsmöglichkeit der gesamten Schaltungsanordnung. Die Grenzgeschwindigkeit liegt mit etwa dem Faktor 0,95 unter der der Schaltkreistechnologie. Gegenüber Mikroprozessorlösungen wird eine Geschwindigkeitsverbesserung um den Faktor 40 erreicht.

Die Auswertelogikschaltung als zentrale Rundungtschaltung besteht bei Zählerketten für binär kodierte Dezimalzahlen (BCD) zweckmäßigerweise aus einem ersten NAND-Gatter für .Runden vorwärts" und einem zweiten NAND-Gatter für .Runden rückwärts". Dem ersten NAND-Gatter werden die beiden niederwertigen Zählerausgänge des dritten Multiplexers und der den Takt vorwärts führende Ausgang des zweiten Multiplexers negiert, und der Ausgang des dritten Multiplexer mit der Wertigkeit 2^! unnegiert zugeführt. Das zweite NAND-Gatter erhält den Takt rückwärts negiert, ebenso den Ausgang des dritten Multiplexers mit der Wertigkeit 2¹, und die Wertigkeiten 2° und 2² unnegiert. Die höchstwertigste Stelle der BCD wird nicht mit in die Auswertung einbezogen. Die Hinzuziehung des Taktes ermöglicht eine für den Betrieb der Zählorkette erforderliche zeitliche Fixierung des Rundungssignales.

Ausführungsbeispiel

Die Erfindung soll nachstehend an einem Ausführungsbeispiel näher erläutert werden. Die zugehörige Zeichnung zeigt in

Fig. 1: eine erfindungsgemäße Rundungsschaltung Fig. 2: eine für binär kodierte Dezimalzahlen zweckmäßige Ausführung dar Auswertelogikschaltung

Wie in Fig. 1 dargestellt, sind die Übertragsausgänge Ü_v, Ü« eines Zählers lan einen Multiplexer 2 geführt, dessen Ausgänge mit den Takteingängen Cu, Cq eines nächsten Zählers 3 verbunden sind. Diesem ist in gleicher Weise ein auf einen weiteren Zähler 5 führender Multiplexer nachgeschaltet usw., so daß sich eine von 2 χ 2-zu-2-f/i;!:ip!cxc.Ti unterbrochene Zählerkette ergibt. Nach einem letzten Multiplexer 16 folgen dio hier nicht dargestellten Zähhr der Stellen, die nicht gerundet werden sollen. Die Takteingänge C_u# C, der Zähler 1,3,5,... 15sindaneinenm χ 2-zu-2 Multiplexer 8 geführt, während die beispielsweise eine BCD führenden Zählausgänge OA, OB, OC, OD der Zähler 1,3,5,... 15 auf ninen m χ 4-zu-4-Multiplexer 9 gegeben werden, wobei im gewählten Beispiel m = 8 beträgt. Die Ausgänge der Multiplexer 8,9 sind an eine Auswertebgikschaltung 10 angeschlossen, deren Ausgänge an jeweils einen Kontakt eines Betriebsartonumschalters 13,14 geführt sind. An den anderen Kontakt des Betriebsartenumschalters 13,14 ist der Ausgang eines weiteren m x 2-zu-2-Multiplexers 11 angescnloss6n, welcher die Ausgangs-Übertragungsdaten Ü_v, Ü_R der Zähler 1,3,5,... 15 führt. Die Auswertelogikschaltung 10 bildet das Rundungs-Übertragssignal aus den Ausgangssignaion der Multiplexer 8,9. Der Betriebsartenumschalter 13,14 ermöglicht dem Betreiber

der Schallungsanordnung das Umschalten zwischen den Betriebsarten .Runden" und .Nichtrunden". In der unteren Stellung gelangt das Rundungssignal und in der oberen Stellung, d.h. in der Stellung .Nichtrunden", gelangt das ursprüngliche Übertragssignal vom Multiplexer 11 auf einen 2-zu-2 χ m-Demultiplexer 12, der mit den weiteren Eingängen der Multiplexer 2, 4,6,.. 16 ausgangsseitig verbunden ist.

Ein Rundungsstellenschalter 7 ist mit sämtlichen Multiplexern und dem Demultiplexer 12 verbunden. Er ordnet die Multiplexer- bzw. Demultiplexerausgänge einander in der beschriebenen Art und Weise zu. Hierbei erhalten die Multiplexer 2,4,6,... 16 jeweils ein binäres Signal und den Multiplexern 8,9 11 sowie dem Demultiplexer 12 werden m = 8 Signale zugeführt. Ein Rücksetzschalter 17 ermöglicht das zentrale Rücksetzen aller Zähler. Die Zählausgänge OA, OB, OC, OD der Zähler 1,3,5,... 15 sind-wie hier jedoch nicht näher dargestellt-mit einem Dekoder und einem Display verbunden. Die Ausblendung der gerundeten Stellen erfolgt im Dekoder unter Ausnutzung der Steuersignale des Rundungsstellenschalters 7. Figur 2 zeigt eine Ausführung der Auswertelogikschaltung 10, die für binär kodierte Dezimalzahlen an den Zählausgängen OA, OB, OC, OD geeignet ist, wobei hier nur die drei niederwertigen Ausgänge OA, OB, OC in die Auswertung einbezogen werden, was eine Reduzierung bei Multiplexer 9 gestattet. Verwendet werden zwei NAND-Gatter 18,19. Am ersten NAND-Gatter 18 liegen die gemultiplexten Daten der Zählerausgänge OA, OB mit der Wertigkeit 2° bzw. 2' negiert, der Zählerausgang OC mit dsr Wertigkeit 2² unnegiert und die gemultiplöxten Vorwärts-Übertragsdaten wiederum negiert an. Damit wird der Vorwärtsübertrag bei einem Übergang der BCD von LHLL zu LHLH gebildet. Am zweiten NAND-Gatter 19 liegen die gemultiplexten Daten mit der Wertigkeit 2° und 2¹ unnegiert, mit der Werktigkeit 2¹ negiert und die gemultiplexten Übertragsdaten rückwärts wiederum negiert an. Damit wird der Rückwärts-Übertrag bei einem Übergang der BCD von LHLH zu LHLL gebildet.

Claims

1. Schaltungsanordnung zum einstellbaren Runden von Zahlen, die aus seriellen digitalen Signalwerten bestehen, mit einer von η Zählern gebildeten Zählerkette, gekennzeichnet dadurch, daß m erste Multiplexer (2,4,6,... 16), wobei η - m = 1, so zwischen den Zählern (1,3,5,... 15) der Zählerkette angeordnet sind, daß die Übertragungsausgänge (Ü_v, Ür) des vorhergehenden Zählors an Eingänge des jeweils zwischengeschalteten ersten Multiplexers geführt sind und dessen Multiplexerausgänge mit den Takteingängen (C_U( Cp) des nachfolgenden Zählers verbunden sind, daß die Takteingänge (C_U( Co) der Zähler (1,3,5,... 15) an einen zweiten Multiplexer (8) geführt sind, während dieZähiausgänge (OA, OB, OC, OD) der Zähler (1,3,5,... 15) einem dritten Multiplexer (9) zugeordnet ist, wobei die Ausgänge des zweiten und des dritten Multiplexers (8,9) an die Eingänge einer Auswertsiogikschaltung (10) geführt sind, daß die Auswertelogikschaltung (Iu) ausgar-gäseitig mit den Eingängen eines Demultiplexers (12) verbunden ist, dessen Ausgänge jeweils an weitere Eingänge der ersten Multiplexer (2,4,6,... 16) geführt sind und daß die Adreßeingänge aller Multiplexer (2,4,6,... 16,8,9) und des Demultiplexers (12) mit dem Ausgangssignal eines Rundungsstellenschalters (7) beaufschlagt sind.

2. Schaltungsanordnung zum einstellbaren Runden von Zahlen nach Anspruch 1, gekennzeichnet dadurch, daß ein vierter in gleicher Weise angesteuerter Multiplexer (11) mit den Übertragsausgängen (Ü_v, Ü_R) der Zähler (1,3, 5,... 15) beaufschlagt ist und ausgangsseitig gemeinsam mit den Ausgängen der Auswertologikschaltung (10) über einen Betriebsartenumschalter (13,14) wahlweise mit dem Eingängen des Demultiplexers (12) verbunden ist.

3. Schaltungsanordnung zum einstellbaren Runden von Zahlen nach Anspruch 1 oder nach Anspruch 1 und 2, gekennzeichnet dadurch, daß innerhalb der Auswertelogikschaltung (10) einerseits die beiden niederwertigen Ausgänge des dritten Multiplexers (9) und der den Takt vorwärts führende Ausgang des zweiten Multiplexors (8) negiert und der Ausgang des dritten Multiplexers (9) mit der Wertigkeit 2²unnegiert auf ein erstes NAND-Gatter (18) geführt sind, daß andererseits der Ausgang mit der Wertigkeit 2¹ des dritten Multiplexers (9) und der den Takt rückwärts führende Ausgang des zweiten Multiplexers (8) nagiert und die Ausgänge der Wertigkeit 2° und 2² des dritten Multiplexers (9) unnegiert auf ein zweites NAND-Gatter (19) gelangen und daß die Ausgänge der NAND-Gatter (18,19) die Ausgänge der Auswertelogikschaltung (10) sind.

Hierzu 2 Seiten Zeichnungen

Anwendungsgebiet der Erfindung

Die Erfindung betrifft eine Schaltungsanordnung zum einstellbaren Runden von Zahlen, die aus seriellen digitalen Signalwerten bestehen. Sie kann als Bestandteil digitaler Zählschaltungen insbesondere in dar Meßtechnik sowie im R'/iionalisierungsmittelbau angewendet werden.

Charakteristik des bekannten Standes der Technik

Bekannte Lösungen zur Rundung von Zahlen, bestehend aus seriellen digitalen Signalen arbeiten in der Regel in ständigem Wechsel zwischen Realisierung von Befehlen und Zwischenspeicherung. Dabei werden die digitalen Signale der betreffenden Signalquelle in Binärsignale umgewandelt und im günstigsten Fall einem großintegrierten Mikroprozessorsystem und einem externen Datenspeicher zugeführt. Anschließend erfolgt eine Binärcode-zu-Binärcode-Wandlung, um dem Nutzer verwertbare Signale anzubieten, oder es erfolgt zur weitern Verarbeitung eine Rückwandlung in serielle digitale Signale, z. B. in der Meßtechnik. Diese Systeme sind häufig als großintegrierte Schaltungsanordnungen realisiert. In WP 45579 ist eine Schaltungsanordnung zur Multiplikation zweier Dezimalzahlen mit anschließendem Rundungsvorgang angegeben, die ohne einen zusätzlichen Speicher für die Rundungsoperation auskommt. Ebenso wie aus der Multiplikation herrührende Vorschiebungen wird die Rundungsoperation durch von den normalen dual verschlüsselten Dezimalziffern abweichende Dualziffernkombinationen (Marken) gesteuert. Die Marken werden zu Beginn der Rundungsoperation in den Speicherplatz eingetragen, der die höchste abzuschneidende Ziffer enthält, und zusammen mit dem Produkt bis zur Spcicherstelle mit dem höchsten Stellenwert des jeweiligen Speichors verschoben. Diese Anordnung ist an das Vorhandensein von Speicherkapazität gebunden.