DE3030560C2 - Schaltungsanordnung zum Erkennen einer Serie unmitteblar aufeinanderfolgender Bits des gleichen Binärwertes - Google Patents

Description

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß ein zweiter Zählsteuereingang (26) mit dem Übertragungsausgang (24) verbunden ist, wobei je nach Wirkungspolarität des Übertragungsausganges (24) und des Zählsteuereinganges (26) eine direkte Verbindung zwischen beiden erfolgt oder aber ein logischer Inverter (30) zwischengeschaitet ist, derart, daß bei Auftreten eines Übertrages der Zähler (20) gesperrt ist.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet daß dem Zählsteuereingang (23) ein Gatter (4Φ) mit ODER-Wirkung vorgeschaltet ist dessen zwei Eingänge (41,42) den Zählsteuereingängen (23,26) entsprechen.

Die vorliegende Erfindung bezieht sich auf eine Schaltungsanordnung gemäß dem Oberbegriff des Anspruchs 1.

Solche Schaltungen sind in der Datenübertragungs

technik für die Plausibilitätsprufung und Fehlererkennung, insbesondere auch zum Zwecke einer Pokritätsprufung bei nicht verpolungr-sicheren, redundanten Codes erforderlich. Zum Erkennen einer Serie unmittelbar aufeinanderfolgender Bits des gleichen Binärwertes ist es üblich, daß zunächst die serielle Binärdatenfolge mittels eines wenigstens π Bit langen Schieberegisters parallelisiert wird. Die π Paralleldatenleitungen werden dann einem π Bit breiten, der Wertigkeit χ angepaßten ίο Gatter mit UND-Wirkung zugeführt Insbesondere bei größeren Werten von η führt dies zu einem relativ hohen Aufwand an integrierten Schaltkreisen. Für 8<n<15 erfordert eine solche Schaltungsanordnung immerhin zwei Parallelisierungsregisterschaltkreise sowis zusätzlich zwei bis drei Gatterschaltkreise, also im Mittel viereinhalb integrierte Schaltkreise. Für die Anwendung bei hohen Taktfrequenzen kann sich als zusätzlicher Nachteil die Kaskadierung mehrerer, durch die Schaltkapazitäten der vielen Verbindungsleitungen noch erhöhter Gatteriaufzeiten störend bemerkbar machen.

Die Aufgabe der vorliegenden Erfindung besteht demgegenüber darin, bei einer Schaltungsanordnung der eingangs erwähnten Art den baulichen Aufwand wesentlich zu verringern.

Die Aufgabe wird erfindungsgemäS durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst

Zweckmäßige Weiterbildungen für bestimmte Anwcndungsfälle ergeben sich aus den Ansprüchen 2 und 3. Mit Hilfe der erfindungsgemäßen Schaltungsanordnung läßt sich unter Vermeidung einer Serien/Parallelwandlung der zu überprüfenden Datenfolge und durch Verwendung eines synchron ladbaren Zählers eine ^Bit-Serie auf einfachste Weise detektieren. Für den typischen Fall einer logisch-Einser-Bitserie der Länge d<16 erfordert die erfindungsgemäße Erkennungsschaltung beispielsweise nur einen einzigen 16poligen integrierten Schaltkreis.

Die Erfindung wird anhand der Zeichnungen näher erläutert Es zeigt

F i g. 1 eine schematische Darstellung zur Erläuterung der Funktionsweise der erfindungsgemäßen Schaltungsanordnung,

Fig.2 die erfindungsgemäße Schaltungsanordnung und

Fig.3 und 4 zweckmäßige Weiterbildungen der erfindungsgemäßen Schaltungsanordnung.

Unter Bezug auf F i g. 1 soll im folgenden die Funktionsweise der erfindungsgemäßen Schaltungsan-Ordnung im einzelnen erklärt werden.

Folgende Anforderungen seien entsprechend dem gewählten Beispiel gegeben: x= 1; n= 13. Demnach soll das Auftreten einer ununterbrochenen Serie von 13 Einserbits erkannt werden, also die Schaltung ein Signal abgeben, wenn dieser Fall eintritt, nicht aber wenn beispielsweise 13 Nullbits oder 12 Einserbits etc. in lückenloser Folge vorliegen. Das erfindungsgemäße Vorgehen besteht nun darin, daß der synchron ladbare Synchronzähler 20 mit jedem aktiven Übergang des ω Taktsignals 12 eine von zwei alternativen Funktionen ausführt, und zwar gesteuert von der Wertigkeit des jeweils zum Taktzeitpunkt anliegenden Bits des Datensignals 11:

Mit jedem Nullbit (Komplementär zu x) wird der

t>5 Zähler synchron geladen, und zwar auf einen Startwert

W, der um η vom vorliegenden Zählübertragungswert

entfernt ist. Im Beispiel ist ein 4-Bit-Binär-Aufwärtszäh-

ler angenommen (SN 74 163). Er liefert seinen Übertrag

beim Zählerstand »fünfzehn««. Fur /J= 13 ergibt das einen Startwert W= »zwei« bzw. in binärer Schreibweise 0010. In dieser Weise wären die Paralleldateneingänge 25 des Zählers 20 in F i g. 2 für den vorliegenden FaH logisch zu verdrahten.

Die andere, alternative Betriebsart besteht in einem Weiterzählen um Eins. Dies erfolgt immer dann, wenn zum Taktzeitpunkt das Datensignal 11 ein Einseibit (logischer Zustand =x) aufweist

Je mehr Einserbits lückenlos folgen, um so näher kommt der Zähler seinem übertrag (im Beispiel 15), doch bewirkt jedes zu χ komplementäre Bit (im Seispiel Null) ein erneutes Laden auf den Startwert (im Beispiel 2). Nur immer dann, wenn lückenlos 13 Einserbits nacheinander feigen, gibt der Zähler ein Ubertragungssignal ab und erfüllt damit die gestellte Aufgabe.

Analoge Überlegungen gelten ebenso für die Detektierung von Nullbitserier. (x = 0). Hierbei wird mit jedem Nullbit gezählt und mit jctem Einserbit geladen. Ebenso sind natürlich auch Abwärtszähler verwendbar, die den Zählerstand »Null« als Übertrag ermitteln, wobei dann W--π wird, also entsprechend dem Beispie! von F i g. 1 der zu ladende Startwert W= 13 wäre.

Anhand von F i g. 2 soll nun die der oben erläuterten

Funktionsweise entsprechende Schaltungsanordnung erklärt werden. So wie dort dargestellt, also mit Drahtbrücken bei A—A', B—B' und C-C und ohne einen Inverter eignet sie sich bei Verwendung des weitverbreiteten TTL-Bausteins SN 74163 bzw. CMOS-Bausteine HEF 40 153 für das Erkennen von Einserbitserien (x=\\ Vorteilhafterweise haben diese IC-Typen unterschiedliche Wirkungspolaritäten am Ladesteuereingang 22 bzw. Zählsteuereingang 23. Das

ίο heißt im einzelnen: eine logische Ens air. Zählsteuereingang 23 bewirkt Zählen zum Taktzeitpunkt (eine logische NuU) bewirkt keine Änderung durch Zählen). Und umgekehrt: eine logische Eins am Ladesteuei eingang 22 bleibt ohne Wirkung, wohingegen hier die logische Null zum Taktzeitpunkt (synchron ladbarer Zähler!) den Ladevorgang (auf Startwert) bewirkt. Damit ergibt sich durch direktes Anlegen des Datensignals 11 an beiden Sxeuereingängen 22 und 23 ohne weiteren Aufwand die erforderliche alternative Betriebsartensteuerungfür.jr=l.

Die nachfolgende Tabelle gibt an, ob bzw. an welcher Stelle ein Inverter einzuschalten ist, je nachdem, ob Einserbitserien oder Nuübitserien detektiert werden sollen und je nach Wirkungspolarität jedes der beiden

Steuereingänge 22,2i des verwendeten Zählertyps.

Wertigkeit χ der zu er	Wirkungspolaritat des	Wirkungspolaritat des	logischer
kennenden Bitserie	Ladesteuereingangs (22),	Zählsteuereingangs (23),	Inverter
	Laden bei logisch	Zählen bei logisch	bei
0	0	0	B-B!
0	0	I	A-A'
0	1	0	-
0	1	1	C-C
1	0	G	C-C
1	0	Y 1	-
1	1	0	A-Ä
1	1	I	B-B

Will man die Schaltung mit einem Baustein SN 74 163/HEF 40 163 zum Erkennen von Nullbitserien verwenden, so benötigt man einen Inverter zwischen A und A', was ohne weiteres einleuchtet und auch aus der zweiten Tabellenzcile hervorgeht.

Ein Inverter bei B—B' bzw. C-C wird dann erforderlich, wenn andere Zähierbausteine verwendet werden, die identische Wirkungspoiarität an beiden Steuereingängen 22 und 23 aufweisen. Die Plazierung der Inverter geht auch hierfür aus der Tabelle hervor.

Die Schaltungsanordnung nach Fig.2 geht davon aus, daß nach Erkenrten einer /j-Bit-Serie mit dem Ausgangssignal 27 unmittelbare Folgemaßnahmen ausgelöst werden (z. B. Abbruch eines Übertragungszyklus, Polumkehr eines Codes), die es irrelevant erscheinen lassen bzw. unterbinden, daß nach dem λ-ten gleichwertigen Bit noch weitere Bits derselben Wertigkeit χ folgen. Gilt für andere Anwendungen diese Voraussetzung nicht und ist demgegenüber zu fordern, daß eine erfindungsgemäße Schaltungsanordnung auch nach π+1 oder /i + 7 oder allgemein n+m lückenlos gleichwertigen jr-Bits ein entsprechend verlängertes Ausgangssignal abgibt und beim ersten zu χ komplementären Bit, unabhängig von m, sofort auf den Staitwert W geladen wird, so ist eine Weiterbildung gemäß F i g. 3 möglich.

Fig.3 bezieht sich wiederum auf die ICs SN 74 163 bzw. HEF 40 163, die zum Zwecke der Kaskadierung einen zweiten Zählsteuereingang 26 aufweisen (Zählen bei 1, Sperren bei 0). Die weitergebildete Funktion erhält man einfach dadurch, daß man mit dem Übertragssignal am Übertragsausgang 24 (kein Übertrag = togisch Null, Übertrag = logisch Eins) den Zähler 20 an seinem zweiten Zählsteuereingang 26 sperrt. Folgen nach dem η-ten x-Bit weitere m Bits derselben Wertigkeit, so erfolgt wegen des Sperrsignals am Eingang 26 trotz logischer Einsen am Eingang 23 kein Weiterzählen, da bausteinintern die Sperrwirkung beider Eingänge 23 und 26 »verodert« ist Erst wenn ein zu χ komplementäres Bit folgt, wird der Zähler 20 auf den Startwert W geladen. Dieser ist immer vom Übertragungswert verschieden, weshalb durch den Ladevorgang der Übertrag am Ausgang 24 »verschwindet« und der Zähler 20 am Eingang 26 wieder entriegelt ist Ob zum Sperren am Eingang 26 das direkte oder das invertierte Signal des Ausgangs 24 benötigt wird, hängt von den Wirkungspolaritäten beider Anschlüsse ab. Für u:e ICs SN 74 163 bzw. HEF 40 163 ist ein Inverter 30 erforderlich.

Für Werte von 15<n<255 ist es natürlich erforderlich, zwei Zähler zu kaskadieren, was in bekannter Weise erfolgt In diesem Falle, oder wenn der

verwendete Baustein keinen zweiten Zählsteuereingang 26 aufweist, läßt sich die Schaltungsanordnung gemäß F i g. 3 auch wirkungsgleich mit nur einem Zählsteuereingang 23 realisieren, indem entsprechend Fig.4 diesem ein Gatter 40 mit ODER-Wirkung vorgeschaltet wird, dessen beide Eingänge 41 und 42 genauso verwendet werden wie die Eingänge 23 und 26 in F i g. 3.

Selbstverständlich eignen sich alle geschilderten Schaltungsanordnungen außer für Binärzähler ebenso auch für Dezimalzähler.

Durch den minimalen Aufwand, z. B. eines einzigen 16poligen Bausteins für einen vorzugsweise auf tretenden Anwendungsfall, eignet sich die erfindungsgemäße Schaltungsanordnung auch hervorragend als entlastende periphere Hardware für Mikroprozessorsysteme. Statt den Prozessor permanent mit einer /7-Bit-Serien-Prüfroutine zu belasten, kann der Ausgang der erfindungsgemäßen Schaltungsanordnung einen Interrupt an den Prozessor geben, wodurch sich eine deutliche Einsparung an Ausführungszeil bzw. Programmvolumen ergibt, was durch einen verschwindend kleinen Zusatzaufwand ermöglicht wird.

Hieivu 2 Bliiti Zeichnungen

Claims (1)

Patentansprüche:

1. Schaltungsanordnung zum Erkennen eintr Serie von π unmittelbar aufeinanderfolgenden Bits des gleichen Binärwertes χ innerhalb e^:ner seriellen Binärdatenfolge, wobei ar wahlweise einen der beiden logischen Zustände Null oder Eins bedeutet und wobei die Binärdatenfolge als binäres Datensignal (11) zusammen mit ebiem zugehörigen Taktsignal (12) vorliegt, gekennzeichnet durch folgende Merkmale:

a) einen synchron parallel ladbaren Zähler (20), dessen Takteingang (21) mit dem Taktsignal (12) verbunden ist und an dessen ParaUeldateneingängen (25) eine solche Bitkombination W anliegt daß bei der den. Zähler eigenen oder fest eingestellten Zählrichtung von der Zählerstellung W aus noch η Zählschritte bis zum Auftreten des Zählübertrags am Obertragungsausgang (24) erforderlich sind, wobei dieser Übertragungsausgang (24) als Ausgang (27) der Logikschaltung das Auftreten einer Ji-Bit-Serie angibt, und

b) sowohl der Ladesteuereingang (22) als auch der Zählsteuereingang (23) des Zählers (20) sind mit dem Datensignal (U) beaufschlagt, wobei je nach der Wertigkeit χ der zu erkennenden n-Bit-Serie und je nach der Wirkungspolarität jedes der beiden Steuereingänge (22, 23) entweder in der den beiden Steuereingängen gemeinsamen Zuführung (A— A')oder in einer der beiden verzweigten Zuführungen (B-B', C-C) oder aber in keiner dieser Zuführungen ein logischer Inverter zwischengeschaitet ist, derart, daß dann, wenn ein Bit der Wertigkeit χ zum jeweiligen Taktzeitpunkt im Datensignal (12) vorliegt, der Zählsteuereingang (23) die Betriebsart »Zählen« aktiviert während der Ladesteuereingang (22) die Betriebsart »Laden« sperrt und daß dann, wenn ein zu χ komplementäres Bit zum Taktzeitpunkt im Datensignal (12) vorliegt, der Zählsteuereingang (23) die Betriebsart »Zählen« sperrt, während der Ladesteuereingang (22) die Betriebsart »Laden« aktiviert