DE19806299B4

DE19806299B4 - Normalisierungsschaltung für eine Fließkomma-Berechnungseinrichtung

Info

Publication number: DE19806299B4
Application number: DE19806299A
Authority: DE
Inventors: Atsushi Miyanishi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-07-14
Filing date: 1998-02-16
Publication date: 2004-05-19
Anticipated expiration: 2018-02-17
Also published as: KR100310566B1; US5948049A; KR19990013310A; JPH1139138A; DE19806299A1

Abstract

Normalisierungsschaltung mit:
a) einer Referenzsignal-Erzeugungseinrichtung (3) zum Erzeugen eines Referenzsignals, in dem eines oder mehrere der höherwertigen Bit sämtlich auf Eins gesetzt sind und in dem die verbleibenden Bit sämtlich auf Null gesetzt sind, wobei die Anzahl der höherwertigen Bit durch den Wert eines ersten Eingangssignals, das den Exponententeil einer zu verarbeitenden Fließkommazahl repräsentiert, definiert ist, wenn der Wert des ersten Eingangssignals größer ist als Null; und andernfalls Erzeugen eines Referenzsignals, in dem sämtliche Bit auf Null gesetzt sind;
b) einem ersten UND-Tor (8) zum Berechnen der logischen UND-Verknüpfung des durch die Referenzsignal-Erzeugungseinrichtung (3) erzeugten Referenzsignals mit einem zweiten Eingangssignal, das den Mantissenteil der bitweise zu verarbeitenden Fließkommazahl repräsentiert;
c) einem ODER-Tor (9) zum Berechnen der logischen ODER-Verknüpfung sämtlicher Bit des Ausgangs des ersten UND-Tors (9); d) einer Führungsbit-Erfassungseinrichtung (5) zum Durchsu chen aller Bit des zweiten Eingangssignals ausgehend von dessen höchstwertigem Bit, und sodann Ermitteln, ob jedes...

Description

Sie bezieht sich insbesondere auf eine Normalisierungsschaltung, die ein Fließkomma-Berechnungsergebnis derart normalisieren kann, daß dessen Mantissenteil in dem Bereich 1 ≤ Mantissenteil ≤ 2 liegt, d.h. der Mantissenteil des Fließkomma- Berechnungsergebnisses in der Form 1.xxx dargestellt wird (x ist ein "beliebiger" bzw. ein "don't care"-Zustand) (diese Operation wird als Normalisierung oder Normierung bezeichnet), ausgenommen dann, wenn der Exponententeil des Fließkomma-Berechnungsergebnisses 0 ist und der Mantissenteil des Fließkomma-Berechnungsergebnisses daher in der Form 0.xxx dargestellt wird (x ist ein "beliebiger" Zustand bzw. ein "don't care"-Zustand), welcher wert kleiner als 1 ist, so daß das Fließkomma-Berechnungsergebnis als eine nicht normalisierte Fließkomma-Zahl dargestellt wird (diese Operation wird als Nichtnormalisierung oder Nichtnormierung bezeichnet), und ausgenommen dann, wenn der Mantissenteil des Fließkomma-Berechnungsergebnisses 0 ist und der Exponententeil des Fließ- komma-Berechnungsergebnisses daher, auf 0 gesetzt wird (diese Operation wird als Nullfunktion bezeichnet).
Nachstehend erfolgt eine Beschreibung eines Verfahrens zum Darstellen einer Fließkomma-Zahl mit einfacher Genauigkeit, das, der IEEE-Norm P754 entspricht. Bei der einfachen Genauigkeit, die der IEEE-Norm P754 entspricht, wird eine Fließkomma-Zahl als 32 Bit-Binärwort ausgedrückt, welches aus einem Vorzeichenbit S, einem Exponententeil E mit 8 Bit und einem Mantissenteil F mit dreiundzwanzig Bit besteht. Eine Fließkomma-Zahl mit einfacher Genauigkeit, die der IEEE-Norm P754 entspricht, kann entweder als eine normalisierte Zahl oder als eine nicht normalisierte Zahl klassifiziert werden. Wenn der Exponententeil größer als 0 und kleiner als 255 ist, wird die Fließkomma-Zahl als "normalisierte" Zahl bezeichnet. Der Mantissenteil einer normalisierten Zahl erfüllt die folgende Beziehung: 1 ≤ Mantissenteil ≤ 2. Darüber hinaus können, weil das höchstwertige Bit (MSB) des Mantissenteils ohne Ausnahme 1 ist, nur Bit niedrigerer Ordnung des Mantissenteils, die sich wertigkeitsbezogen unterhalb des höchstwertigen Bit befinden, in der Darstellung einer normalisierten Zahl gezeigt werden. Eine normalisierte Zahl wird somit gemäß der folgenden Gleichung ausgedrückt: Normalisierte Zahl = (-1)s × (1 + F × 2-23) × 2E-127
Andererseits wird eine Fließkomma-Zahl, bei der der Exponententeil Null ist, als "nicht normalisierte Zahl" bezeichnet. Eine derartige nicht normalisierte Kommazahl wird durch die folgende Gleichung ausgedrückt: Nicht normalisierte Zahl = (-1)s × (F × 2-23) × 2-126

Die DE 198 23 465 A1 offenbart eine Normalisierungsschaltung gemäß dem Oberbegriff des Patentanspruchs 1.

Desweiteren offenbart das US-Patent Nr. 5,103,418 eine derartige bekannte Normalisierungsschaltung zur Verwendung in Fließkomma-Berechnungseinrichtungen. Bei arithmetischen Fließkomma-Berechnungen kann es sich nicht vermeiden lassen, daß Berechnungsergebnisse mit Nullmantissenteil erzeugt werden. In solch einem Fall ist es dann erforderlich, den Exponententeil unter Verwendung der vorstehend erwähnten Nullfunktion auf Null zu setzen. Die aus dem Stand der Technik bekannte Normalisierungsschaltung, wie sie in dem US-Patent Nr. 5,103,418 offenbart ist, beinhaltet jedoch die Nullfunk tion nicht. Demgemäß muß in eine mit einer derartigen bekannten Normalisierungsschaltung versehene Fließkomma-Berechnungseinrichtung eine zusätzliche Schaltung mit der bzw. für die Nullfunktion einbezogen werden.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Normalisierungsschaltung mit einer "Normalisierungsfunktion", einer "Nichtnormalisierungsfunktion" und einer "Nullfunktion" bereitzustellen, die mit einer im Vergleich zu den genannten bekannten Normalisierungsschaltungen höheren Geschwindigkeit arbeiten kann und dadurch den Betrieb von Fließkomma-Berechnungseinrichtungen, in welche die erfindungsgemäße Normalisierungsschaltung einbezogen werden kann, beschleunigt.

Diese Aufgabe wird erfindungsgemäß gelöst durch eine Normalisierungsschaltung, mit einer Referenzsignal-Erzeugungseinrichtung zum Erzeugen eines Referenzsignals, in dem eines oder mehrere der höherwertigen Bit sämtlich auf 1 gesetzt sind und in dem die verbleibenden Bit sämtlich auf Null gesetzt sind, in Übereinstimmung mit dem Wert eines ersten Eingangssignals, das den Exponententeil einer zu verarbeitenden Fließkommazahl repräsentiert, wenn der Wert des ersten Eingangssignals größer ist als Null; und andernfalls Erzeugen eines Referenzsignals, in dem sämtliche Bit auf Null gesetzt sind; einem ersten UND-Tor zum Berechnen der logischen UND-Verknüpfung des durch die Referenzsignal-Erzeugungseinrichtung erzeugten Referenzsignals mit einem zweiten Eingangssignal, das den Mantissenteil der bitweise zu verarbeitenden Fließkommazahl repräsentiert; einem ODER-Tor zum Berechnen der logischen ODER-Verknüpfung sämtlicher Bit des Ausgangs des ersten UND-Tors; einer Führungsbit-Erfassungseinrichtung zum Durchsuchen aller Bit des zweiten Eingangssignals ausgehend von dessen höchstwertigem Bit und sodann Ermitteln, ob jedes Bit des zweiten Eingangssignals Null oder Eins ist, um die Bitposition der führenden Eins des zweiten Eingangssignals zu erfassen, und sodann Erzeugen eines Signals, in dem nur ein Bit an der erfaßten Bitposition auf Eins gesetzt ist und zu dem ein auf Null gesetztes Bit als höchstwertiges Bit des Signals addiert wird, oder eines Signals, in dem nur das höchstwertige Bit auf Eins gesetzt ist, wenn sämtliche Bit des zweiten Eingangssignals mit Ausnahme von dessen niedrigstwertigen Bit Null sind; einer Einrichtung zum Bereitstellen des höchstwertigen Bit des Signals aus der Führungsbit-Erfassungseinrichtung als höchstwertiges Bit eines Steuersignals, das einen Verschiebebetrag zum Verschieben des zweiten Eingangssignals repräsentiert; einer Ein-Bit-Verschiebeeinrichtung zum Verschieben sämtlicher Bit des Signals aus der Führungsbit-Erfassungseinrichtung, mit Ausnahme von dessen höchstwertigem Bit, um eine Bitposition nach rechts; einer Decodiereinrichtung zum Decodieren des ersten Eingangssignals in ein Signal mit einer Bitbreite, die gleich der des zweiten Eingangssignals ist; einer ersten Auswahleinrichtung zum Auswählen und Bereitstellen des Ausgangs der Ein-Bit-Verschiebeeinrichtung als sämtliche Bit des Steuersignals, mit Ausnahme von dessen höchstwertigem Bit, wenn der Ausgang des, ODER-Tors auf logisch Eins liegt, und zum Auswählen und Bereitstellen des Ausgangs der Decodiereinrichtung als sämtliche Bit des Steuersignals, mit Ausnahme von dessen höchstwertigem Bit, wenn der Ausgang des ODER-Tors auf logisch Null liegt; einer Verschiebeeinrichtung zum Verschieben des zweiten Eingangssignals um den durch das Steuersignal, welches aus dem höchstwertigen Bit, das durch die Bereitstellungseinrichtung bereitgestellt wird, und sämtlichen Bit des durch die erste Auswahleinrichtung bereitgestellten Ausgangs besteht, repräsentierten Verschiebebetrag, um ein Signal zu erzeugen, welches einen binären Wert aufweist, der den Mantis senteil der verarbeiteten Fließkomma-Zahl repräsentiert; einer Codier-Einrichtung zum Festlegen, ob jedes Bit einer Binärzahl Eins oder Null ist, während sämtliche Bit der Binärzahl ausgehend von ihrem höchstwertigem Bit durchsucht werden, um die Bitposition der führenden Eins zu erfassen, und sodann Subtrahieren von Eins von der die Bitposition der führenden Eins, gezählt ausgehend von dem höchstwertigen Bit, zeigenden Zahl, und Erzeugen eines Signals mit einem binären Wert, der dem Subtraktionsergebnis entspricht; und einer zweiten Auswahleinrichtung zum Bereitstellen eines Subtraktionsergebnisses, das durch Subtrahieren des Werts des Signals aus der Codiereinrichtung von dem Wert des ersten Eingangssignals als ein Ausgangssignal, das den Exponententeil der verarbeiteten Fließkomma-Zahl repräsentiert, erhalten wird, wenn der Ausgang des ODER-Tors auf logisch Eins liegt, und zum Bereitstellen eines Signals mit einem binären Wert von Null als den Exponententeil der verarbeiteten Fließkomma-Zahl repräsentierenden Ausgangssignals, wenn der Ausgang des ODER-Tors auf logisch Null liegt, gekennzeichnet durch ein zweites UND-Tor zum Berechnen der logischen UND-Verknüpfung des niedrigstwertigen Bit des zweiten Eingangssignals mit dem höchstwertigen Bit des Signals aus der Führungsbit-Erfassungseinrichtung; wobei die Binärzahl der Codier-Einrichtung aus sämtlichen Bit des Signals mit Ausnahme des höchstwertigen Bit aus der Führungsbit-Erfassungseinrichtung und dem Ausgang des zweiten UND-Tors als seinem niedrigstwertigen Bit besteht.

In Übereinstimmung mit einer bevorzugten Weiterbildung der Erfindung weist die zweite Auswahleinrichtung einen Subtrahierer zum Subtrahieren des Werts des Signals aus der Codiereinrichtung von dem Wert des ersten Eingangssignals und eine Multiplexerschaltung zum Bereitstellen eines Signals mit einem binären Wert von Null, das an einem ersten Eingangsanschluß derselben als das den Exponententeil der verarbeiteten Fließkomma-Zahl repräsentierende Ausgangssignal zugeführt wird, wenn der Ausgang des ODER-Tors auf logisch Null liegt, und zum Bereitstellen eines Signals mit einem binären Wert, der dem Subtraktionsergebnis aus dem Subtrahierer entspricht und das an einem zweiten Eingangsanschluß derselben als das den Exponententeil der verarbeiteten Fließkomma-Zahl repräsentierende Ausgangssignal zugeführt wird, wenn der Ausgang des ODER-Tors auf logisch Eins liegt, auf.

In Übereinstimmung mit einer bevorzugten Weiterbildung der Erfindung weist die zweite Auswahleinrichtung einen Subtrahierer zum Subtrahieren des Werts des Signals aus der Codiereinrichtung von dem Wert des ersten Eingangssignals und ein drittes UND-Tor, dessen erster Eingangsanschluß mit einem Ausgangsanschluß des Subtrahierers verbunden ist und dessen zweiter Eingangsanschluß mit einem Ausgangsanschluß des ODER-Tors verbunden ist, auf.

In Übereinstimmung mit einer bevorzugten Weiterbildung der Erfindung weist die zweite Auswahleinrichtung eine Multiplexerschaltung zum Bereitstellen des ersten Eingangssignals, das an einen Eingangsanschluß derselben zugeführt wird, wenn der Ausgang des ODER-Tors auf logisch Null liegt, und zum Bereitstellen des Ausgangssignals aus der Codiereinrichtung, das an einen zweiten Eingangsanschluß derselben zugeführt wird, wenn der Ausgang des ODER-Tors auf logisch Eins liegt, und einen Subtrahierer zum Subtrahieren des Werts des Signals aus der Multiplexerschaltung von dem Wert des ersten Eingangssignals, auf.

Bevorzugt erzeugt die Verschiebeeinrichtung ein Signal mit einem binären Wert, der den Mantissenteil der verarbeiteten Fließkomma-Zahl repräsentiert, mit einer Bitbreite, die kleiner ist als die des zweiten Eingangssignals, indem das zweite Eingangssignal um den Verschiebebetrag verschoben wird.

In Übereinstimmung mit einer bevorzugten Weiterbildung der Erfindung erzeugt die Referenzsignal-Erzeugungseinrichtung ein Referenzsignal, bei dem eines oder mehrere der höherwertigen Bit sämtlich auf Eins und die verbleibenden Bit auf Null gesetzt sind, wobei die Anzahl der höchstwertigen Bit durch den Wert des ersten Eingangssignals festgelegt sind, oder ein Referenzsignal, bei dem sämtliche Bit auf Null gesetzt sind, direkt aus dem ersten Eingangssignal.

In Übereinstimmung mit einer bevorzugten Weiterbildung der Erfindung erzeugt die Referenzsignal-Erzeugungseinrichtung ein Referenzsignal, bei dem eines oder mehrere der höherwertigen Bit sämtlich auf Eins und die verbleibenden Bit auf Null gesetzt sind, wobei die Anzahl der höchstwertigen Bit durch den Wert des ersten Eingangssignals festgelegt sind, oder ein Referenzsignal, bei dem die Bit auf Null gesetzt sind, direkt aus dem Ausgangssignal der Decodiereinrichtung.

Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die beigefügte Zeichnung näher beschrieben. Es zeigen:

1 ein Blockdiagramm, das die Struktur einer Normalisierungsschaltung in Übereinstimmung mit einem ersten Ausführungsbeispiel zeigt;

2 ein Diagramm, das die Wahrheitstabelle eines Decodierers in der in 1 gezeigten Normalisierungsschaltung zeigt;

3 ein vereinfachtes Schaltungsdiagramm des Decodierers;

4 ein Diagramm, das die Wahrheitstabelle eines Führungsbit-Detektors in der in 1 gezeigten Normalisierungsschaltung zeigt;

5 ein vereinfachtes Schaltungsdiagramm des Führungsbit-Detektors;

6 ein Diagramm, das die Wahrheitstabelle eines Prioritäts-Codierers in der in 1 gezeigten Normalisierungsschaltung zeigt;

7 ein Diagramm, das die Wahrheitstabelle einer Referenzsignal-Erzeugungsschaltung in der in 1 gezeigten Normalisierungsschaltung zeigt;

8 ein vereinfachtes Schaltungsdiagramm der Referenzsignal-Erzeugungsschaltung;

9 ein Diagramm, das die Wahrheitstabelle einer Verschiebeeinrichtung in der in 1 gezeigten Normalisierungsschaltung zeigt;

10 ein vereinfachtes Schaltungsdiagramm der Verschiebeeinrichtung;

11 ein Blockdiagramm, das die Struktur einer Variante des ersten Ausführungsbeispiels, in der ein Multiplexer durch ein UND-Tor ersetzt ist, zeigt;

12 ein Blockdiagramm, das die Struktur einer Normalisierungsschaltung in Übereinstimmung mit einem zweiten Ausführungsbeispiel zeigt;

13 ein Blockdiagramm, das die Struktur einer Normalisierungsschaltung in Übereinstimmung mit einem dritten Ausführungsbeispiel zeigt;

14 ein Diagramm, das die Wahrheitstabelle eines Codierers in der in 13 gezeigten Normalisierungsschaltung zeigt;

15 ein vereinfachtes Schaltungsdiagramm des Codierers;

16 ein Blockdiagramm, das die Struktur einer Variante des dritten Ausführungsbeispiels, in der ein Multiplexer durch ein UND-Tor ersetzt ist, zeigt;

17 ein Blockdiagramm, das die Struktur einer Normalisierungsschaltung in Übereinstimmung mit einem vierten Ausführungsbeispiel zeigt;

18 ein Blockdiagramm, das die Struktur einer Normalisierungsschaltung in Übereinstimmung mit einem fünften Ausführungsbeispiel zeigt;

19 ein Diagramm, das die Wahrheitstabelle einer Referenzsignal-Tabellenschaltung in der in 18 gezeigten Normalisierungsschaltung zeigt;

20 ein vereinfachtes Schaltungsdiagramm der Referenzsignal-Tabellenschaltung;

21 ein Blockdiagramm, das die Struktur einer Variante des fünften Ausführungsbeispiels, in der ein Multiplexer durch ein UND-Tor ersetzt ist, zeigt;

22 ein Blockdiagramm, das die Struktur einer Normalisierungsschaltung in Übereinstimmung mit einem sechsten Ausführungsbeispiel zeigt;

23 ein Blockdiagramm, das die Struktur einer Normalisierungsschaltung in Übereinstimmung mit einem siebten Ausführungsbeispiel zeigt;

24 ein Blockdiagramm, das die Struktur einer Variante des siebten Ausführungsbeispiels, in der ein Multiplexer durch ein UND-Tor ersetzt ist, zeigt; und

25 ein Blockdiagramm, das die Struktur einer Normalisierungsschaltung in Übereinstimmung mit einem achten Ausführungsbeispiel zeigt.

Erstes Ausführungsbeispiel

Nachstehend wird auf 1 Bezug genommen, in der ein Blockdiagramm dargestellt ist, das die Struktur einer Normalisierungsschaltung in Übereinstimmung mit einem ersten Ausführungsbeispiel zur Verwendung in Fließkomma-Berechnungseinrichtungen zeigt.

In 1 bezeichnet das Bezugszeichen 2 einen Prioritäts-Codierer, bezeichnet 3 eine Referenzsignal-Erzeugungsschaltung, bezeichnet 4 einen Decodierer, bezeichnet 5 einen Führungsbit-Detektor bzw. eine eine führende Eins in einem binären Wort erfassende Erfassungseinrichtung, bezeichnet 6 einen Subtrahierer, bezeichnet 7a eine erste Multiplexerschaltung (MUX), bezeichnet 7b eine zweite Multiplexerschaltung, bezeichnet 8 ein UND-Tor, bezeichnet 9 ein ODER-Tor, bezeichnet 10 einen Schieber bzw. eine Verschiebeeinrichtung, bezeichnet 21 einen Ein-Bit-Rechtsverschieber zum Verschieben einer an diesen angelegten binären Zahl um eine Bitposition nach rechts, und bezeichnet 20 eine Auswahlsignal-Erzeugungsschaltung.

In 1 bezeichnet das Bezugszeichen A eine zugeführte binäre Zahl, d.h. ein Eingangssignal, das den Exponententeil einer durch die Normalisierungsschaltung gemäß diesem Ausführungsbeispiel zu verarbeitenden Fließkomma-Zahl repräsentiert, bezeichnet B eine weitere zugeführte binäre Zahl, d.h. ein weiteres Eingangssignal, das den Mantissenteil der durch die Normalisierungsschaltung gemäß diesem Ausführungsbeispiel zu verarbeitenden Fließkomma-Zahl repräsentiert, und bezeichnet E eine ausgegebene binäre Zahl, d.h. ein Ausgangssignal, das den Exponententeil der durch die Normalisierungsschaltung verarbeiteten Fließkomma-Zahl repräsentiert, der beispielsweise normalisiert ist, nicht normalisiert ist oder über den die Nullfunktion ausgeführt wurde. Darüber hinaus bezeichnet das Bezugszeichen D eine binäre Zahl, d.h. ein Steuersignal, das einen Schiebe- bzw. Verschiebebetrag zum Normalisieren bzw. Normieren des den Mantissenteil der zu verarbeitenden Fließkomma-Zahl repräsentierenden Eingangssignals B repräsentiert, und bezeichnet das Bezugszeichen F eine weitere ausgegebene binäre Zahl, d.h. ein weiteres Ausgangssignal, das den Mantissenteil der durch die Normalisierungsschaltung gemäß diesem Ausführungsbeispiel verarbeiteten Fließkomma-Zahl repräsentiert. Ferner gibt jeder Zusatz [n:m], der neben jedem jedes Signal in 1 zeigenden Buchstaben dargestellt ist, an, daß eine entsprechende Binärzahl aus (n-m+1) Bit, von Bit m bis Bit n, besteht.

Nachstehend erfolgt eine Beschreibung von Funktionen der einzelnen Komponenten der Normalisierungsschaltung, die in diesem Fall zum Empfangen eines 8 Bit breiten Eingangssignals A, das den Exponententeil einer zu verarbeitenden Fließkomma-Zahl repräsentiert, und eines 24 Bit breiten Eingangssignals B, das den Mantissenteil der Fließkomma-Zahl repräsentiert, Bereitstellen eines 8 Bit breiten Ausgangssignals E, das den Exponententeil der durch diese Schaltung verarbeiteten Fließkomma-Zahl repräsentiert, und eines 23 Bit breiten Ausgangssignals F, das den Mantissenteil der durch diese Schaltung verarbeitetn Fließkomma-Zahl repräsentiert, und Erzeugen eines 25 Bit breiten Steuersignals D, das eine Verschiebegröße bzw. einen Verschiebebetrag zum Verschieben des Eingangssignals B repräsentiert, ausgelegt ist.

Der Decodierer 4 decodiert das ein 8 Bit breites Binärwort repräsentierende Eingangssignal A. 2 zeigt die Wahrheitstabelle des Decodierers 4. Nachstehend wird auf 3 Bezug genommen, in der ein vereinfachtes Schaltungsdiagramm dargestellt ist, welches ein Beispiel des Decodierers 4 zeigt. In 3 bezeichnet das Bezugszeichen 11 einen Inverter, d.h. ein Nicht-UND-Tor (NOT), und bezeichnet 12. ein UND-Tor.

Wenn der Führungsbit-Detektor 5 alle Bit des Eingangssignals B mit Ausnahme des niedrigstwertigen Bit B₀ empfängt, ermittelt der Führungsbit-Detektor 5 den logischen Zustand jedes Bit, d.h. ob jedes Bit des Eingangssignals B mit Ausnahme des niedrigstwertigen Bit Eins (1) ist, während ausgehend von dem höchstwertigen Bit B₂₃ alle Bit des Eingangssignals B mit Ausnahme des niedrigstwertigen Bit durchsucht werden, um die Bitposition der führenden Eins, d.h. des höchstwertigen Bit mit dem logischen Zustand 1, des Eingangssignals B zu erfassen. Der Führungsbit-Detektor 5 erzeugt dann ein 24 Bit breites Signal B'', in dem nur ein Bit an der erfaßten Bitposition auf Eins gesetzt ist, wie in der Wahrheitstabelle des Führungsbit-Detektors gemäß 4 gezeigt. Wenn sämtliche Bit des Eingangssignals mit Ausnahme des niedrigstwertigen Bit B₀ Null (0) sind, erzeugt der Führungsbit-Detektor 5 ein 24 Bit breites Signal B'', in dem das höchstwertige Bit (d.h. B''₂₄) auf Eins gesetzt ist und sämtliche der verbleibenden weiteren Bit 23 bis 1 (d.h. B''₂₃ bis B''₁) auf Null gesetzt sind. Sämtliche der Bit des Ausgangssignals B'' mit Ausnahme des höchstwertigen Bit B''₂₄ aus dem Führungsbit-Detektor 5 werden an den Ein-Bit-Rechtsverschieber 21 ausgegeben. Das höchstwertige Bit B''₂₄ wird über eine in 1 gezeigte Signalleitung 22 als das höchstwertige Bit des Signals D an den Schieber 10 ausgegeben. Nachstehend wird auf 5 Bezug genommen, in der die Struktur eines Beispiels des Führungsbit-Detektors 5 dargestellt ist. In 5 bezeichnet das Bezugszeichen 11 einen Inverter (d.h. ein Nicht-UND-Tor), und bezeichnet 12 ein UND-Tor.

Der Prioritäts-Codierer 2 ermittelt den logischen Zustand jedes Bit des Eingangssignals B, d.h. ob jedes Bit des Eingangssignals B Eins ist oder nicht, während alle Bit des Eingangssignals B ausgehend von dem höchstwertigen Bit B₂₃ durchsucht werden, um die Bitposition der führenden Eins des Eingangssignals B zu erfassen. Der Prioritäts-Codierer 2 erzeugt dann ein Signal B' mit einem binären Wert, der durch Subtrahieren von Eins von der die Bitposition der führenden Eins anzeigenden Zahl, gezählt von dem höchstwertigen Bit B₂₃, erhalten wird, wie in der Wahrheitstabelle des Prioritäts-Codierers 2 gemäß 6 gezeigt. Die Bitbreite des Ausgangssignals B' in dem Fall, in dem das Eingangssignal B n Bit lang bzw. breit ist, beträgt {int(log₂(n-1)) + 1} Bit. Demgemäß beträgt dann, wenn das an den Prioritäts-Codierer 24 angelegte Eingangssignal B 24 Bit umfaßt, die Bitbreite des Ausgangssignals B' 5 Bit. Wenn sämtliche der Bit des Eingangssignals B Null sind, erzeugt der Prioritäts-Codierer 2 ein Ausgangssignal B' mit einem wert Null, wie in 6 gezeigt.

Die Referenzsignal-Erzeugungsschaltung 3 setzt eines oder mehrere der höherwertigen Bit seines Ausgangssignals A'' für die durch das binäre Eingangswort A repräsentierte Dezimalzahl auf Eins, falls der Wert des binären Worts A größer ist als Null, wie in der Wahrheitstabelle der Referenzsignal-Erzeugungsschaltung 3 gemäß 7 gezeigt. Wenn der Wert des Eingangssignals A Null ist, erzeugt die Referenzsignal-Erzeugungsschaltung 3 ein Ausgangssignal A'', in dem sämtliche Bit auf Null gesetzt sind. Mit anderen Worten ausgedrückt, erzeugt dann, wenn der Wert des Eingangssignals A in dezimaler Schreibweise n (> 0) ist, die Referenzsignal-Erzeugungsschaltung 3 ein Ausgangssignal A'', in dem die n höchstwertigen Bit auf Eins gesetzt sind, und in dem die verbleibenden Bit sämtlich auf Null gesetzt sind. Ferner erzeugt dann, wenn der Wert des Eingangssignals A gleich oder größer als dezimal 24 ist, die Referenzsignal-Erzeugungsschaltung 3 ein Ausgangssignal A'', in dem sämtliche Bit auf Eins gesetzt sind. Nachstehend wird auf 8 Bezug genommen, in der ein Beispiel der Referenzsignal-Erzeugungsschaltung 3 gezeigt ist. In 8 bezeichnet das Bezugszeichen 12 ein UND-Tor, bezeichnet 13 ein UND-ODER-Tor, und bezeichnet 14 ein ODER-Tor.

Der Subtrahierer 6 empfängt das Eingangssignal A über seinen ersten Eingangsanschluß S und das Ausgangssignal B' aus dem Prioritäts-Codierer 2 über seinen zweiten Eingangsanschluß R. Der Subtrahierer 6 subtrahiert den Wert des Signals B' von dem Wert des Eingangssignals A und gibt dann das Subtraktionsergebnis (A-B') in Form eines Ausgangssignals H über seinen Ausgangsanschluß S-R an die Multiplexerschaltung 7b aus.

Die Multiplexerschaltung 7b wählt entweder ein Eingangssignal mit einem Erd- bzw. Massepotential, das an ihrem ersten Eingangsanschluß P zugeführt wird, oder das Ausgangssignal H aus dem Subtrahierer 6, das an ihrem zweiten Eingangsanschluß Q zugeführt wird, in Übereinstimmung mit dem Pegel eines Auswahlsignals G', das dieser über ihren Steueranschluß S zugeführt wird, um das ausgewählte Signal als Ausgangssignal E bereitzustellen. Wenn das Auswahlsignal G' auf dem logischen Pegel 0 liegt, wählt die Multiplexerschaltung 7b das Eingangssignal mit dem Massepotential als Ausgangssignal E aus. Wenn das Auswahlsignal G' auf dem logischen Pegel 1 liegt, wählt die Multiplexerschaltung 7b das Ausgangssignal H aus dem Subtrahierer 6 als Ausgangssignal E aus.

Die Multiplexerschaltung 7a wählt entweder das Ausgangssignal A' aus dem Decodierer 4, das an ihrem ersten Eingangsanschluß P zugeführt wird, oder ein Ausgangssignal C aus dem Ein-Bit-Rechtsverschieber 21, das an ihrem zweiten Eingangsanschluß Q zugeführt wird, in Übereinstimmung mit dem Pegel des Auswahlsignals G', das dieser über ihren Steueranschluß S zugeführt wird, aus, um das ausgewählte Signal als Steuersignal D, welches einen dem Schieber 10 zugeführten Verschiebebetrag repräsentiert, bereitzustellen. Wenn das Auswahlsignal G' auf dem logischen Pegel 0 liegt, wählt die Multiplexerschaltung 7a das Ausgangssignal A' aus dem Decodierer 4 als Steuersignal D aus. Wenn das Auswahlsignal G' auf dem logischen Pegel 1 liegt, wählt die Multiplexerschaltung 7a das Ausgangssignal C aus dem Ein-Bit-Rechtsschieber 21 als Steuersignal D aus.

Der Schieber 10 verschiebt das Eingangssignal B in Übereinstimmung mit dem ihm zugeführten Steuersignal D (oder T). 9 zeigt die Wahrheitstabelle des Schiebers 10. Darüber hinaus zeigt 10 ein Beispiel des Schiebers 10. In 10 bezeichnet das Bezugszeichen 15 einen N-Kanal-MOSFET.

Nachstehend wird die Funktionsweise der Normalisierungsschaltung dieses Ausführungsbeispiels beschrieben.

Zunächst sei angenommen, daß der Wert des Eingangssignals A, das den Exponententeil einer zu verarbeitenden Fließkomma- Zahl repräsentiert, dezimal 127 ist, und daß der binäre Wert des Eingangssignals B, das den Mantissenteil der Fließkomma-Zahl repräsentiert, gleich 0000 0001 0001 0001 0001 0001 ist. Dies ist ein Beispiel für eine Normalisierung. Die Normalisierungsschaltung führt wie folgt eine Normalisierung für die ihr zugeführte Fließkomma-Zahl durchs

(1) Die Referenzsignal-Erzeugungsschaltung 3 erzeugt ein Ausgangssignal A'' mit einem binären wert von 1111 1111 1111 1111 1111 1111, wie in 7 gezeigt, weil der Wert des Eingangssignals A größer als 24 dezimal ist.
(2) Das UND-Tor 8 gibt dann ein Ausgangssignal G mit einem binären Wert von 0000 0001 0001 0001 0001 0001 aus.
(3) Das ODER-Tor 9 berechnet die logische ODER-Verknüpfung sämtlicher Bit des Ausgangssignals G aus dem UND-Tor 8 und stellt dann ein Ausgangssignal G' mit dem logischen Pegel 1 bereit.
(4) Wenn der Prioritäts-Codierer 2 das Eingangssignal B, das den Mantissenteil der zu normalisierenden Fließkomma-Zahl repräsentiert, empfängt, gibt er ein Ausgangssignal B' mit einem dezimalen Wert von 7 (d.h. einem binären Wert von 00111) an den Subtrahierer 6 aus.
(5) Der Subtrahierer 6 subtrahiert den Wert des Signals B' aus dem Prioritäts-Codierer 2 von dem Wert des Eingangssignals A und erzeugt dann das Ausgangssignal H mit einem Wert, der gleich dem Subtraktionsergebnis (127-7) = 120 ist.
(6) Die Multiplexerschaltung 7b wählt dann in Antwort auf das Auswahlsignal G' mit dem logischen Pegel 1 aus dem ODER-Tor 9 das ihr über ihren zweiten Eingangsanschluß Q zugeführte Signal H mit einem Wert von 120 aus dem Subtrahierer 6 als Ausgangssignal E aus.
(7) Wenn der Decodierer 4 das Eingangssignal A empfängt, erzeugt er in Übereinstimmung mit der in 2 gezeigten Wahrheitstabelle ein Ausgangssignal A' mit einem binären Wert von 0000 0000 0000 0000 0000 0000.
(8) Wenn der Führungsbit-Detektor 5 sämtliche Bit des Eingangssignals B mit Ausnahme des niedrigstwertigen Bit B₀ empfängt, erzeugt er in Übereinstimmung mit der in 4 gezeigten Wahrheitstabelle ein Ausgangssignal B'' mit einem binären Wert von 0 0000 0001 0000 0000 0000 000.
(9) Der Ein-Bit-Rechtsverschieber 21 verschiebt sämtliche Bit des Signals B'' mit Ausnahme des höchstwertigen Bit B''₂₄ um eine Bitposition nach rechts und gibt dann ein Ausgangssignal C mit einem binären Wert von 0000 0000 1000 0000 0000 0000 an die Multiplexerschaltung 7a aus.
(10) Die Multiplexerschaltung 7a wählt dann in Antwort auf das Auswahlsignal G' mit dem logischen Pegel 1 aus dem ODER-Tor 9 das Signal C aus dem Ein-Bit-Rechtsverschieber 21, das an ihrem zweiten Eingangsanschluß Q zugeführt wird, aus und gibt dieses an den Schieber 10 als Bit D₂₃ bis D₀ des Steuersignals D aus. Außerdem wird das höchstwertige Bit B''₂₄ des Signals B'' als höchstwertiges Bit D₂₄ des Steuersignals D ebenfalls an den Schieber 10 ausgegeben. Der binäre Wert des an den Schieber 10 angelegten Steuersignals D ist somit zu 0 0000 0000 1000 0000 0000 0000 gegeben.
(11) Der Schieber 10 verschiebt dann das Eingangssignal B in Übereinstimmung mit dem Wert des ihm zugeführten Steuersignals D und erzeugt dann ein Ausgangssignal F mit einem binären Wert von 000 1000 1000 1000 1000 0000.

Nun sei angenommen, daß der Wert des Eingangssignals A, das den Exponententeil einer zu verarbeitenden Fließkomma-Zahl repräsentiert, dezimal 5 ist, und daß der binäre Wert des Eingangssignals B, das den Mantissenteil der Fließkomma-Zahl repräsentiert, gleich 0000 0001 0001 0001 0001 0001 ist. Dies ist ein Beispiel für eine Nichtnormalisierung. Die Normalisierungsschaltung führt wie folgt eine Nichtnormalisierung für die ihr zugeführte Fließkomma-Zahl durch:

(1) Die Referenzsignal-Erzeugungsschaltung 3 erzeugt in Übereinstimmung mit der in 7 gezeigten Wahrheitstabelle ein Ausgangssignal A'' mit einem binären Wert von 1111 1000 0000 0000 0000 0000.
(2) Das UND-Tor 8 gibt dann ein Ausgangssignal G mit einem binären Wert von 0000 0000 0000 0000 0000 0000 aus.
(3) Das ODER-Tor 9 berechnet die logische ODER-Verknüpfung sämtlicher Bit des Ausgangssignals G aus dem UND-Tor 8 und stellt dann ein Ausgangssignal G' mit dem logischen Pegel 0 bereit.
(4) Wenn der Prioritäts-Codierer 2 das Eingangssignal B, das den Mantissenteil der nicht zu normalisierenden Fließkomma-Zahl repräsentiert, empfängt, gibt er ein Ausgangssignal B' mit einem dezimalen Wert von 7 (d.h. einem binären Wert von 00111) an den Subtrahierer 6 aus.
(5) Der Subtrahierer 6 subtrahiert den wert des Signals B' aus dem Prioritäts-Codierer 2 von dem Wert des Eingangssignals A und erzeugt dann das Ausgangssignal H mit einem Wert, der gleich dem Subtraktionsergebnis (5-7) = -2 ist.
(6) Die Multiplexerschaltung 7b wählt dann in Antwort auf das Auswahlsignal G' mit dem logischen Pegel 0 aus dem ODER-Tor 9 das ihr über ihren ersten Eingangsanschluß P zugeführte Eingangssignal mit dem Massepotential als Ausgangssignal E aus.
(7) Wenn der Decodierer 4 das Eingangssignal A empfängt, erzeugt er in Übereinstimmung mit der in 2 gezeigten Wahrheitstabelle ein Ausgangssignal A' mit einem binären Wert von 0000 0100 0000 0000 0000 0000.
(8) Wenn der Führungsbit-Detektor 5 sämtliche Bit des Eingangssignals B mit Ausnahme des niedrigstwertigen Bit B₀ empfängt, erzeugt er in Übereinstimmung mit der in 4 gezeigten Wahrheitstabelle ein Ausgangssignal B'' mit einem binären Wert von 0 0000 0001 0000 0000 0000 000.
(9) Der Ein-Bit-Rechtsverschieber 21 verschiebt sämtliche Bit des Signals B'' mit Ausnahme des höchstwertigen Bit B''₂₄ um eine Bitposition nach rechts und gibt dann ein Ausgangssignal C mit einem binären Wert von 0000 0000 1000 0000 0000 0000 an die Multiplexerschaltung 7a aus.
(10) Die Multiplexerschaltung 7a wählt dann in Antwort auf das Auswahlsignal G' mit dem logischen Pegel 0 aus dem ODER-Tor 9 das Signal A' aus dem Decodierer 4, das an ihrem ersten Eingangsanschluß P zugeführt wird, aus und gibt dieses an den Schieber 10 als Bit D₂₃ bis D₀ des Steuersignals D aus. Außerdem wird das höchstwertige Bit B''₂₄ des Signals B'' als höchstwertiges Bit D₂₄ des Steuersignals D ebenfalls an den Schieber 10 ausgegeben. Der binäre Wert des Steuersignals D ist somit zu 0 0000 0000 0100 0000 0000 0000 gegeben.
(11) Der Schieber 10 verschiebt das Eingangssignal B in Übereinstimmung mit dem Wert des ihm zugeführten Steuersignals D und erzeugt dann ein Ausgangssignal F mit einem binären wert von 001 0001 0001 0001 00001 0001.

Nun sei angenommen, daß der Wert des Eingangssignals A, das den Exponententeil einer zu verarbeitenden Fließkomma-Zahl repräsentiert, dezimal 7 ist, und daß der binäre Wert des Eingangssignals B, das den Mantissenteil der Fließkomma-Zahl repräsentiert, gleich 0000 0001 0001 0001 0001 0001 ist. Dies ist ein weiteres Beispiel für eine Nichtnormalisierung. Die Normalisierungsschaltung führt wie folgt eine Nichtnormalisierung für die ihr zugeführte Fließkomma-Zahl durch:

(1) Die Referenzsignal-Erzeugungsschaltung 3 erzeugt in Übereinstimmung mit der in 7 gezeigten Wahrheitstabelle ein Ausgangssignal A'' mit einem binären Wert von 1111 1110 0000 0000 0000 0000.
(2) Das UND-Tor 8 gibt dann ein Ausgangssignal G mit einem binären Wert von 0000 0000 0000 0000 0000 0000 aus.
(3) Das ODER-Tor 9 berechnet die logische ODER-Verknüpfung sämtlicher Bit des Ausgangssignals G aus dem UND-Tor 8 und stellt daher ein Ausgangssignal G' mit dem logischen Pegel 0 bereit.
(4) Wenn der Prioritäts-Codierer 2 das Eingangssignal B, das den Mantissenteil der nicht zu normalisierenden Fließkomma-Zahl repräsentiert, empfängt, gibt er ein Ausgangssignal B' mit einem dezimalen Wert von 7 (d.h. einem binären Wert von 00111) an den Subtrahierer 6 aus.
(5) Der Subtrahierer 6 subtrahiert den Wert des Signals B' aus dem Prioritäts-Codierer 2 von dem Wert des Eingangssignals A und erzeugt dann das Ausgangssignal H mit einem Wert, der gleich dem Subtraktionsergebnis (7-7) = 0 ist.
(6) Die Multiplexerschaltung 7b wählt dann in Antwort auf das Auswahlsignal G' mit dem logischen Pegel 0 aus dem ODER-Tor 9 das ihr über ihren ersten Eingangsanschluß P zugeführte Eingangssignal mit dem Massepotential (d.h. einem Wert von Null) als Ausgangssignal E aus.
(7) Wenn der Decodierer 4 das Eingangssignal A empfängt, erzeugt er in Übereinstimmung mit der in 2 gezeigten Wahrheitstabelle ein Ausgangssignal A' mit einem binären Wert von 0000 0001 0000 0000 0000 0000.
(8) Wenn der Führungsbit-Detektor 5 sämtliche Bit des Eingangssignals B mit Ausnahme des niedrigstwertigen Bit B₀ empfängt, erzeugt er in Übereinstimmung mit der in 4 gezeigten Wahrheitstabelle ein Ausgangssignal B'' mit einem binären wert von 0 0000 0001 0000 0000 0000 000.
(9) Der Ein-Bit-Rechtsverschieber 21 verschiebt sämtliche Bit des Signals B'' mit Ausnahme des höchstwertigen Bit B''₂₄ um eine Bitposition nach rechts und gibt dann ein Ausgangssignal C mit einem binären Wert von 0000 0000 1000 0000 0000 0000 an die Multiplexerschaltung 7a aus.
(10) Die Multiplexerschaltung 7a wählt dann in Antwort auf das Auswahlsignal G' mit dem logischen Pegel 0 aus dem ODER-Tor 9 das Signal A' aus dem Decodierer 4, das an ihrem ersten Eingangsanschluß P zugeführt wird, aus und gibt dieses an den Schieber 10 als Bit D₂₃ bis D₀ des Steuersignals D aus. Außerdem wird das höchstwertige Bit B''₂₄ des Signals B'' als höchstwertiges Bit D₂₄ des Steuersignals D ebenfalls an den Schieber 10 ausgegeben. Der binäre Wert des Steuersignals D ist somit zu 0 0000 0001 0000 0000 0000 0000 gegeben.
(11) Wenn der Schieber 10 das Eingangssignal B empfängt, verschiebt er das Eingangssignal B in Übereinstimmung mit dem Wert des ihm an seinem Steueranschluß T zugeführten Steuersignal D und erzeugt dann das Ausgangssignal F mit einem binären Wert von 100 0100 0100 0100 0100 0000.

Wie vorstehend erklärt, kann die Normalisierungsschaltung gemäß dem ersten Ausführungsbeispiel eine Nichtnormalisierung auch dann korrekt ausführen, wenn der Wert des Ausgangssignals H aus dem Subtrahierer 6 gleich Null ist.

Nun sei angenommen, daß der Wert des Eingangssignals A, das den Exponententeil einer zu verarbeitenden Fließkomma-zahl repräsentiert, dezimal 127 ist, und daß der binäre Wert des Eingangssignals B, das den Mantissenteil der Fließkomma-Zahl repräsentiert, gleich 0000 0000 0000 0000 0000 0000 ist. Dies ist ein weiteres Beispiel für die Nullfunktion. Die Normalisierungsschaltung führt wie folgt die Nullfunktion für die ihr zugeführte Fließkomma-Zahl durch:

(1) Die Referenzsignal-Erzeugungsschaltung 3 erzeugt in Übereinstimmung mit der in 7 gezeigten Wahrheitstabelle ein Ausgangssignal A'' mit einem binären Wert von 1111 1111 1111 1111 1111 1111.
(2) Das UND-Tor 8 gibt dann ein Ausgangssignal G mit einem binären Wert von 0000 0000 0000 0000 0000 0000 aus.
(3) Das ODER-Tor 9 berechnet die logische ODER-Verknüpfung sämtlicher Bit des Ausgangssignals G aus dem UND-Tor 8 und stellt daher ein Ausgangssignal G' mit dem logischen Pegel 0 bereit.
(4) Wenn der Prioritäts-Codierer 2 das Eingangssignal B, das den Mantissenteil der Fließkomma-Zahl repräsentiert, über die die Nullfunktion auszuführen ist, empfängt, gibt er ein Ausgangssignal B' mit einem dezimalen Wert von 0 (d.h. einem binären Wert von 00000) an den Subtrahierer 6 aus.
(5) Der Subtrahierer 6 subtrahiert den Wert des Signals B' aus dem Prioritäts-Codierer 2 von dem Wert des Eingangssignals A und erzeugt dann das Ausgangssignal H mit einem Wert, der gleich dem Subtraktionsergebnis (127-7) = 127 ist.
(6) Die Multiplexerschaltung 7b wählt dann in Antwort auf das Auswahlsignal G' mit dem logischen Pegel 0 aus dem ODER-Tor 9 das ihr über ihren ersten Eingangsanschluß P zugeführte Eingangssignal mit dem Massepotential (d.h. einem Wert von Null) als Ausgangssignal E aus.
(7) Wenn der Decodierer 4 das Eingangssignal A empfängt, erzeugt er in Übereinstimmung mit der in 2 gezeigten Wahrheitstabelle ein Ausgangssignal A' mit einem binären Wert von 0000 0000 0000 0000 0000 0000.
(8) wenn der Führungsbit-Detektor 5 sämtliche Bit des Eingangssignals B mit Ausnahme des niedrigstwertigen Bit B₀ empfängt, erzeugt er in Übereinstimmung mit der in 4 gezeigten Wahrheitstabelle ein Ausgangssignal B'' mit einem binären Wert von 1 0000 0000 0000 0000 0000 000.
(9) Der Ein-Bit-Rechtsverschieber 21 verschiebt sämtliche Bit des Signals B'' mit Ausnahme des höchstwertigen Bit B''₂₄ um eine Bitposition nach rechts und gibt dann ein Ausgangssignal C mit einem binären Wert von 0000 0000 0000 0000 0000 0000 an die Multiplexerschaltung 7a aus.
(10) Die Multiplexerschaltung 7a wählt dann in Antwort auf das Auswahlsignal G' mit dem logischen Pegel 0 aus dem ODER-Tor 9 das Signal A' aus dem Decodierer 4, das an ihrem ersten Eingangsanschluß P zugeführt wird, aus und gibt dieses an den Schieber 10 als Bit D₂₃ bis D₀ des Steuersignals D aus. Außerdem wird das höchstwertige Bit B''₂₄ des Signals B'' als höchstwertiges Bit D₂₄ des Steuersignals D ebenfalls an den Schieber 10 ausgegeben. Der binäre Wert des Steuersignals D ist somit zu 1 0000 0000 0000 0000 0000 0000 gegeben.
(11) Der Schieber 10 verschiebt das Eingangssignal B in Übereinstimmung mit dem Wert des ihm zugeführten Steuersignals D und erzeugt dann das Ausgangssignal F mit einem binären Wert von 000 0000 0000 0000 0000 0000.

Nachstehend wird auf 11 Bezug genommen, in der ein vereinfachtes Schaltungsdiagramm einer Variante des ersten Ausführungsbeispiels dargestellt ist. Wie in 11 gezeigt, ist ein weiteres UND-Tor 16 mit zwei Eingängen bereitge stellt, und zwar mit einem ersten Eingangsanschluß, der mit dem Ausgangsanschluß (S-R) des Subtrahierers 6 verbunden ist, und einem zweiten Eingangsanschluß, der anstelle mit der in 1 gezeigten Multiplexerschaltung 7b mit dem Ausgangsanschluß des ODER-Tors 9 verbunden ist. In der Variante wechselt das Ausgangssignal E, welches den Mantissenteil zeigt, auf logisch Null, wenn das Signal G' aus dem ODER-Tor 9 auf Null liegt; andernfalls wird das Ausgangssignal H aus dem Subtrahierer 6 als Ausgangssignal E ausgegeben. Auf diese Art und Weise bietet die Variante einen Vorteil dahingehend, daß sie in der Lage ist, die Nullfunktion zu implementieren, ohne den Einbezug einer zusätzlichen Schaltung in die Fließkomma-Berechnungseinrichtung zu erfordern.

Zweites Ausführungsbeispiel

Nachstehend wird auf 12 Bezug genommen, in der ein Blockdiagramm dargestellt ist, das die Struktur einer Normalisierungsschaltung in Übereinstimmung mit einem zweiten Ausführungsbeispiel zur Verwendung in Fließkomma-Berechnungseinrichtungen zeigt.

In 12 bezeichnet das Bezugszeichen 2 einen Prioritäts-Codierer, bezeichnet 3 eine Referenzsignal-Erzeugungsschaltung, bezeichnet 4 einen Decodierer, bezeichnet 5 einen Führungsbit-Detektor, bezeichnet 60 einen Subtrahierer, bezeichnet 7a eine erste Multiplexerschaltung (MUX), bezeichnet 7c eine zweite Multiplexerschaltung, bezeichnet 8 ein UND-Tor, bezeichnet 9 ein ODER-Tor, bezeichnet 10 einen Schieber, bezeichnet 21 einen Ein-Bit-Rechtsverschieber zum Verschieben einer an diesen angelegten binären Zahl um eine Bitposition nach rechts, und bezeichnet 20 eine Auswahlsignal-Erzeugungsschaltung.

In 12 bezeichnet das Bezugszeichen A eine zugeführte binäre Zahl, d.h. ein Eingangssignal, das den Exponententeil einer durch die Normalisierungsschaltung gemäß diesem Ausführungsbeispiel zu verarbeitenden Fließkomma-zahl repräsentiert, bezeichnet B eine weitere zugeführte binäre Zahl, d.h. ein weiteres Eingangssignal, das den Mantissenteil der durch die Normalisierungsschaltung gemäß diesem Ausführungsbeispiel zu verarbeitenden Fließkomma-Zahl repräsentiert, und bezeichnet E eine ausgegebene binäre Zahl, d.h. ein Ausgangssignal, das den Exponententeil der durch die Normalisierungsschaltung verarbeiteten Fließkomma-Zahl repräsentiert, der beispielsweise normalisiert ist, nicht normalisiert ist oder über den die Nullfunktion ausgeführt wurde. Darüber hinaus bezeichnet das Bezugszeichen D eine binäre Zahl, d.h. ein Steuersignal, das einen Verschiebebetrag zum Normalisieren des den Mantissenteil der zu verarbeitenden Fließkomma-Zahl repräsentierenden Eingangssignals B repräsentiert, und bezeichnet F eine weitere ausgegebene binäre Zahl, d.h. ein weiteres Ausgangssignal, das den Mantissenteil der durch die Normalisierungsschaltung gemäß diesem Ausführungsbeispiel verarbeiteten Fließkomma-Zahl repräsentiert. Ferner gibt jeder Zusatz [n:m], der neben jedem jedes Signal in 1 zeigenden Buchstaben dargestellt ist, an, daß eine entsprechende Binärzahl aus (n-m+1) Bit, von Bit m bis Bit n, besteht.

Die Normalisierungsschaltung gemäß dem in 12 gezeigten zweiten Ausführungsbeispiel ist derart aufgebaut, daß sie ein 8 Bit breites Eingangssignal A, das den Exponententeil einer zu verarbeitenden Fließkomma-Zahl repräsentiert, und ein 24 Bit breites Eingangssignal B, das den Mantissenteil der Fließkomma-Zahl repräsentiert, empfängt, ein 8 Bit breites Ausgangssignal E, das den Exponententeil der durch diese Schaltung verarbeiteten Fließkomma-Zahl repräsentiert, und ein 23 Bit breites Ausgangssignal F, das den Mantissenteil der durch diese Schaltung verarbeiteten Fließkomma-Zahl repräsentiert, bereitstellt und ein 25 Bit breites Steuersignal D, das eine Verschiebegröße repräsentiert, erzeugt.

Der Decodierer 4, der Führungsbit-Detektor 5, der Prioritäts-Codierer 2, die Referenzsignal-Erzeugungsschaltung 3, der Subtrahierer 60, die erste und die zweite Multiplexerschaltung 7a und 7c und der Schieber 10 haben jeweils denselben Aufbau wie die entsprechenden Komponenten der Normalisierungsschaltung gemäß dem vorstehend beschriebenen ersten Ausführungsbeispiel.

Nachstehend wird die Funktionsweise der Normalisierungsschaltung gemäß diesem Ausführungsbeispiel beschrieben.

Zunächst sei angenommen, daß der Wert des Eingangssignals A, das den Exponententeil einer zu verarbeitenden Fließkomma-Zahl repräsentiert, dezimal 127 ist, und daß der binäre wert des Eingangssignals B, das den Mantissenteil der Fließkomma-Zahl repräsentiert, gleich 0000 0001 0001 0001 0001 0001 ist. Dies ist ein Beispiel für eine Normalisierung. Die Normalisierungsschaltung führt wie folgt eine Normalisierung für die ihr zugeführte Fließkomma-Zahl durch:

(1) Die Referenzsignal-Erzeugungsschaltung 3 erzeugt ein Ausgangssignal A'' mit einem binären Wert von 1111 1111 1111 1111 1111 1111, wie in 7 gezeigt, weil der Wert des Ein gangssignals A größer als 24 dezimal ist.
(2) Das UND-Tor 8 gibt dann ein Ausgangssignal G mit einem binären Wert von 0000 0001 0001 0001 0001 0001 aus.
(3) Das ODER-Tor 9 berechnet die logische ODER-Verknüpfung sämtlicher Bit des Ausgangssignals G aus dem UND-Tor 8 und stellt dann ein Ausgangssignal G' mit dem logischen Pegel 1 bereit.
(4) Wenn der Prioritäts-Codierer 2 das Eingangssignal B, das den Mantissenteil der zu normalisierenden Fließkomma-Zahl repräsentiert, empfängt, gibt er ein Ausgangssignal B' mit einem dezimalen Wert von 7 (d.h. einem binären Wert von 00111) an die Multiplexerschaltung 7c aus.
(5) Die Multiplexerschaltung 7c wählt dann in Antwort auf das Auswahlsignal G' mit dem logischen Pegel 1 aus dem ODER-Tor 9 das Signal B' mit einem Wert von 7 aus dem Prioritäts-Codierer 2, das ihr an ihrem zweiten Eingangsanschluß Q zugeführt wird, als ihr Ausgangssignal L aus.
(6) Der Subtrahierer 60 subtrahiert den Wert des Signals L aus der Multiplexerschaltung 7c von dem Wert des Eingangssignals A und erzeugt dann ein Ausgangssignal E mit einem Wert, der gleich dem Subtraktionsergebnis (127-7) = 120 ist.
(7) Wenn der Decodierer 4 das Eingangssignal A empfängt, erzeugt er in Übereinstimmung mit der in 2 gezeigten Wahrheitstabelle ein Ausgangssignal A' mit einem binären Wert von 0000 0000 0000 0000 0000 0000.
(8) Wenn der Führungsbit-Detektor 5 sämtliche Bit des Eingangssignals B mit Ausnahme des niedrigstwertigen Bit B₀ empfängt, erzeugt er in Übereinstimmung mit der in 4 gezeigten Wahrheitstabelle ein Ausgangssignal B'' mit einem binären Wert von 0 0000 0001 0000 0000 0000 000.
(9) Der Ein-Bit-Rechtsverschieber 21 verschiebt sämtliche Bit des Signals B'' mit Ausnahme des höchstwertigen Bit B''₂₄ um eine Bitposition nach rechts und gibt dann ein Ausgangssignal C mit einem binären wert von 0000 0000 1000 0000 0000 0000 an die Multiplexerschaltung 7a aus.
(10) Die Multiplexerschaltung 7a wählt dann in Antwort auf das Auswahlsignal G' mit dem logischen Pegel 1 aus dem ODER-Tor 9 das Signal C aus dem Ein-Bit-Rechtsverschieber 21, das an ihrem zweiten Eingangsanschluß Q zugeführt wird, aus und gibt dieses an den Schieber 10 als Bit D₂₃ bis D₀ des Steuersignals D aus. Außerdem wird das höchstwertige Bit B''₂₄ des Signals B'' als höchstwertiges Bit D₂₄ des Steuersignals D ebenfalls an den Schieber 10 ausgegeben. Der binäre Wert des an den Schieber 10 angelegten Steuersignals D ist somit zu 0 0000 0000 1000 0000 0000 0000 gegeben.
(11) Der Schieber 10 verschiebt dann das Eingangssignal B in Übereinstimmung mit dem Wert des ihm zugeführten Steuersignals D und erzeugt dann ein Ausgangssignal F mit einem binären wert von 000 1000 1000 1000 1000 0000.

(1) Die Referenzsignal-Erzeugungsschaltung 3 erzeugt in Übereinstimmung mit der in 7 gezeigten Wahrheitstabelle ein Ausgangssignal A'' mit einem binären Wert von 1111 1000 0000 0000 0000 0000.
(2) Das UND-Tor 8 gibt dann ein Ausgangssignal G mit einem binären Wert von 0000 0000 0000 0000 0000 0000 aus.
(3) Das ODER-Tor 9 berechnet die logische ODER-Verknüpfung sämtlicher Bit des Ausgangssignals G aus dem UND-Tor 8 und stellt dann ein Ausgangssignal G' mit dem logischen Pegel 0 bereit.
(4) Wenn der Prioritäts-Codierer 2 das Eingangssignal B, das den Mantissenteil der nicht zu normalisierenden Fließkomma-zahl repräsentiert, empfängt, gibt er ein Ausgangssignal B' mit einem dezimalen Wert von 7 (d.h. einem binären Wert von 00111) an die Multiplexerschaltung 7c aus.
(5) Die Multiplexerschaltung 7c wählt dann in Antwort auf das Auswahlsignal G' mit dem logischen Pegel 0 aus dem ODER-Tor 9 das Eingangssignal A, das ihr an ihrem ersten Eingangsanschluß P zugeführt wird, als ihr Ausgangssignal L aus.
(6) Der Subtrahierer 60 subtrahiert den Wert des Signals L aus der Multiplexerschaltung 7c von dem wert des Eingangssignals A und erzeugt dann ein Ausgangssignal E mit einem Wert, der gleich dem Subtraktionsergebnis (5-5) = 0 ist.
(7) Wenn der Decodierer 4 das Eingangssignal A empfängt, erzeugt er in Übereinstimmung mit der in 2 gezeigten Wahrheitstabelle ein Ausgangssignal A' mit einem binären Wert von 0000 0100 0000 0000 0000 0000.
(8) Wenn der Führungsbit-Detektor 5 sämtliche Bit des Eingangssignals B mit Ausnahme des niedrigstwertigen Bit B₀ empfängt, erzeugt er in Übereinstimmung mit der in 4 gezeigten Wahrheitstabelle ein Ausgangssignal B'' mit einem binären wert von 0 0000 0001 0000 0000 0000 000.
(9) Der Ein-Bit-Rechtsverschieber 21 verschiebt sämtliche Bit des Signals B'' mit Ausnahme des höchstwertigen Bit B''₂₉ um eine Bitposition nach rechts und gibt dann ein Ausgangssignal C mit einem binären Wert von 0000 0000 1000 0000 0000 0000 an die Multiplexerschaltung 7a aus.
(10) Die Multiplexerschaltung 7a wählt dann in Antwort auf das Auswahlsignal G' mit dem logischen Pegel 0 aus dem ODER-Tor 9 das Signal A' aus dem Decodierer 4, das ihr über ihren ersten Eingangsanschluß P zugeführt wird, aus und gibt dieses an den Schieber 10 als Bit D₂₃ bis D₀ des Steuersignals D aus. Außerdem wird das höchstwertige Bit B''₂₄ des Signals B'' als höchstwertiges Bit D₂₄ des Steuersignals D ebenfalls an den Schieber 10 ausgegeben. Der binäre Wert des Steuersignals D ist somit zu 0 0000 0100 0000 0000 0000 0000 gegeben.
(11) Der Schieber 10 verschiebt das Eingangssignal B in Übereinstimmung mit dem Wert des ihm zugeführten Steuersignals D und erzeugt dann ein Ausgangssignal F mit einem binären Wert von 001 0001 0001 0001 00010 0000.

(1) Die Referenzsignal-Erzeugungsschaltung 3 erzeugt in Übereinstimmung mit der in 7 gezeigten Wahrheitstabelle ein Ausgangssignal A'' mit einem binären Wert von 1111 1110 0000 0000 0000 0000.
(2) Das UND-Tor 8 gibt dann ein Ausgangssignal G mit einem binären Wert von 0000 0000 0000 0000 0000 0000 aus.
(3) Das ODER-Tor 9 berechnet die logische ODER-Verknüpfung sämtlicher Bit des Ausgangssignals G aus dem UND-Tor 8 und stellt daher ein Ausgangssignal G' mit dem logischen Pegel 0 bereit.
(4) Wenn der Prioritäts-Codierer 2 das Eingangssignal B, das den Mantissenteil der nicht zu normalisierenden Fließkomma-Zahl repräsentiert, empfängt, gibt er ein Ausgangssignal B' mit einem dezimalen Wert von 7 (d.h. einem binären Wert von 00111) an die Multiplexerschaltung 7c aus.
(5) Die Multiplexerschaltung 7c wählt dann in Antwort auf das Auswahlsignal G' mit dem logischen Pegel 0 aus dem ODER-Tor 9 das Signal A, das ihr an ihrem ersten Eingangsanschluß P zugeführt wird, als ihr Ausgangssignal L aus.
(6) Der Subtrahierer 60 subtrahiert den Wert des Signals L aus der Multiplexerschaltung 7c von dem Wert des Eingangssignals A und erzeugt dann ein Ausgangssignal E mit einem wert, der gleich dem Subtraktionsergebnis (7-7) = 0 ist.
(7) wenn der Decodierer 4 das Eingangssignal A empfängt, erzeugt er in Übereinstimmung mit der in 2 gezeigten Wahrheitstabelle ein Ausgangssignal A' mit einem binären Wert von 0000 0001 0000 0000 0000 0000.
(8) Wenn der Führungsbit-Detektor 5 sämtliche Bit des Eingangssignals B mit Ausnahme des niedrigstwertigen Bit B₀ empfängt, erzeugt er in Übereinstimmung mit der in 4 gezeigten Wahrheitstabelle ein Ausgangssignal B'' mit einem binären Wert von 0 0000 0001 0000 0000 0000 000.
(9) Der Ein-Bit-Rechtsverschieber 21 verschiebt sämtliche Bit des Signals B'' mit Ausnahme des höchstwertigen Bit B''₂₄ um eine Bitposition nach rechts und gibt dann ein Ausgangssignal C mit einem binären Wert von 0000 0000 1000 0000 0000 0000 an die Multiplexerschaltung 7a aus.
(10) Die Multiplexerschaltung 7a wählt dann in Antwort auf das Auswahlsignal G' mit dem logischen Pegel 0 aus dem ODER-Tor 9 das Signal A' aus dem Decodierer 4, das ihr an ih rem ersten Eingangsanschluß P zugeführt wird, aus und gibt dieses an den Schieber 10 als Bit D₂₃ bis D₀ des Steuersignals D aus. Außerdem wird das höchstwertige Bit B''₂₄ des Signals B'' als höchstwertiges Bit D₂₄ des Steuersignals D ebenfalls an den Schieber 10 ausgegeben. Der binäre Wert des Steuersignals D ist somit zu 0 0000 0001 0000 0000 0000 0000 gegeben.
(11) Wenn der Schieber 10 das Eingangssignal B empfängt, verschiebt er das Eingangssignal B in Übereinstimmung mit dem Wert des ihm an seinem Steueranschluß T zugeführten Steuersignal D und erzeugt dann das Ausgangssignal F mit einem binären Wert von 100 0100 0100 0100 0100 0000.

(1) Die Referenzsignal-Erzeugungsschaltung 3 erzeugt in Übereinstimmung mit der in 7 gezeigten Wahrheitstabelle ein Ausgangssignal A'' mit einem binären Wert von 1111 1111 1111 1111 1111 1111.
(2) Das UND-Tor 8 gibt dann ein Ausgangssignal G mit einem binären Wert von 0000 0000 0000 0000 0000 0000 aus.
(3) Das ODER-Tor 9 berechnet die logische ODER-Verknüpfung sämtlicher Bit des Ausgangssignals G aus dem UND-Tor 8 und stellt daher ein Ausgangssignal G' mit dem logischen Pegel 0 bereit.
(4) Wenn der Prioritäts-Codierer 2 das Eingangssignal B, das den Mantissenteil der Fließkomma-Zahl repräsentiert, über die die Nullfunktion auszuführen ist, empfängt, gibt er ein Ausgangssignal B' mit einem dezimalen Wert von 0 (d.h. einem binären wert von 00000) an die Multiplexerschaltung 7c aus.
(5) Die Multiplexerschaltung 7c wählt dann in Antwort auf das Auswahlsignal G' mit dem logischen Pegel 0 aus dem ODER-Tor 9 das Eingangssignal A, das ihr an ihrem ersten Eingangsanschluß P zugeführt wird, als ihr Ausgangssignal L aus.
(6) Der Subtrahierer 60 subtrahiert den Wert des Signals L aus der Multiplexerschaltung 7c von dem Wert des Eingangssignals A und erzeugt dann ein Ausgangssignal E mit einem Wert, der gleich dem Subtraktionsergebnis (127-127) = 0 ist.
(7) Wenn der Decodierer 4 das Eingangssignal A empfängt, erzeugt er in Übereinstimmung mit der in 2 gezeigten Wahrheitstabelle ein Ausgangssignal A' mit einem binären Wert von 0000 0000 0000 0000 0000 0000.
(8) wenn der Führungsbit-Detektor 5 sämtliche Bit des Eingangssignals B mit Ausnahme des niedrigstwertigen Bit B₀ empfängt, erzeugt er in Übereinstimmung mit der in 4 gezeigten Wahrheitstabelle ein Ausgangssignal B'' mit einem binären Wert von 1 0000 0000 0000 0000 0000 000.
(9) Der Ein-Bit-Rechtsverschieber 21 verschiebt sämtliche Bit des Signals B'' mit Ausnahme des höchstwertigen Bit B''₂₄ um eine Bitposition nach rechts und gibt dann ein Ausgangssignal C mit einem binären Wert von 0000 0000 0000 0000 0000 0000 an die Multiplexerschaltung 7a aus.
(10) Die Multiplexerschaltung 7a wählt dann in Antwort auf das Auswahlsignal G' mit dem logischen Pegel 0 aus dem ODER-Tor 9 das Signal A' aus dem Decodierer 4, das an ihrem ersten Eingangsanschluß P zugeführt wird, aus und gibt dieses an den Schieber 10 als Bit D₂₃ bis D₀ des Steuersignals D aus.
Außerdem wird das höchstwertige Bit B''₂₄ des Signals B'' aus dem Führungsbit-Detektor 5 als höchstwertiges Bit D₂₄ des Steuersignals D ebenfalls an den Schieber 10 ausgegeben. Der binäre Wert des Steuersignals D ist somit zu 1 0000 0000 0000 0000 0000 0000 gegeben.
(11) Der Schieber 10 verschiebt das Eingangssignal B in Übereinstimmung mit dem Wert des ihm zugeführten Steuersignals D und erzeugt dann ein Ausgangssignal F mit einem binären Wert von 000 0000 0000 0000 0000 0000.

Drittes Ausführungsbeispiel

Nachstehend wird auf 13 Bezug genommen, in der ein Blockdiagramm dargestellt ist, das die Struktur einer Normalisierungsschaltung in Übereinstimmung mit einem dritten Ausführungsbeispiel zur Verwendung in Fließkomma-Berechnungseinrichtungen zeigt.

In 13 bezeichnet das Bezugszeichen 17 einen Codierer, bezeichnet 3 eine Referenzsignal-Erzeugungsschaltung, bezeichnet 4 einen Decodierer, bezeichnet 5 einen Führungsbit-Detektor, bezeichnet 6 einen Subtrahierer, bezeichnet 7a eine erste Multiplexerschaltung, bezeichnet 7b eine zweite Multiplexerschaltung, bezeichnet 8 ein UND-Tor, bezeichnet 9 ein ODER-Tor, bezeichnet 10 einen Schieber, bezeichnet 21 einen Ein-Bit-Rechtsverschieber zum Verschieben einer an diesen angelegten binären Zahl um eine Bitposition nach rechts, bezeichnet 20 eine Auswahlsignal-Erzeugungsschaltung und bezeichnet 30 ein zweites UND-Tor.

In 13 bezeichnet das Bezugszeichen A eine zugeführte binäre Zahl, d.h. ein Eingangssignal, das den Exponententeil einer durch die Normalisierungsschaltung gemäß diesem Ausführungsbeispiel zu verarbeitenden Fließkomma-Zahl repräsentiert, bezeichnet B eine weitere zugeführte binäre Zahl, d.h. ein weiteres Eingangssignal, das den Mantissenteil der durch die Normalisierungsschaltung gemäß diesem Ausführungsbeispiel zu verarbeitenden Fließkomma-Zahl repräsentiert, und bezeichnet E eine ausgegebene binäre Zahl, d.h. ein Ausgangssignal, das den Exponententeil der durch die Normalisierungsschaltung verarbeiteten Fließkomma-Zahl repräsentiert, der beispielsweise normalisiert ist, nicht normalisiert ist oder über den die Nullfunktion ausgeführt wurde. Darüber hinaus bezeichnet das Bezugszeichen D eine binäre Zahl, d.h. ein Steuersignal, das einen Verschiebebetrag zum Normalisieren des den Mantissenteil der zu verarbeitenden Fließkomma-Zahl repräsentierenden Eingangssignals B repräsentiert, und bezeichnet F eine weitere ausgegebene binäre Zahl, d.h. ein weiteres Ausgangssignal, das den Mantissenteil der durch die Normalisierungsschaltung gemäß diesem Ausführungsbeispiel verarbeiteten Fließkomma-Zahl repräsentiert. Ferner gibt jeder Zusatz [n:m], der neben jedem jedes Signal in 13 zeigenden Buchstaben dargestellt ist, an, daß eine entsprechende Binärzahl aus (n-m+1) Bit, von Bit m bis Bit n, besteht.

Die Normalisierungsschaltung gemäß dem in 13 gezeigten dritten Ausführungsbeispiel ist derart aufgebaut, daß sie ein 8 Bit breites Eingangssignal A, das den Exponententeil einer zu verarbeitenden Fließkomma-Zahl repräsentiert, und ein 24 Bit breites Eingangssignal B, das den Mantissenteil der Fließkomma-Zahl repräsentiert, empfängt, ein 8 Bit breites Ausgangssignal E, das den Exponententeil der durch diese Schaltung verarbeiteten Fließkomma-Zahl repräsentiert, und ein 23 Bit breites Ausgangssignal F, das den Mantissenteil der durch diese Schaltung verarbeiteten Fließkomma-Zahl repräsentiert, bereitstellt und ein 25 Bit breites Steuersignal D, das eine Schiebegröße repräsentiert, erzeugt.

Der Decodierer 4, der Führungsbit-Detektor 5, die Referenzsignal-Erzeugungsschaltung 3, der Subtrahierer 6, die erste und die zweite Multiplexerschaltung 7a und 7b und der Schieber 10 haben jeweils denselben Aufbau wie die entsprechenden Komponenten der Normalisierungsschaltung gemäß dem vorstehend beschriebenen ersten Ausführungsbeispiel. Die Funktionsweise dieser Komponenten ist dieselbe wie die der entsprechenden Komponenten des ersten Ausführungsbeispiels, so daß daher die Beschreibung dieser Funktionsweise bzw. der entsprechenden Operationen im folgenden weggelassen wird.

Während des Betriebs berechnet das zweite UND-Tor 30 die logische UND-Verknüpfung des niedrigstwertigen Bit B₀ des zweiten Eingangssignals B mit dem höchstwertigen Bit B''₂₄ des Signals B'' aus dem Führungsbit-Detektor 5. Der Codierer 17 legt dann fest, ob jedes Bit einer zugeführten binären Zahl B*, die aus allen Bit des Signals B'' mit Ausnahme des höchstwertigen Bit B''₂₄ aus dem Führungsbit-Detektor 5 und dem Ausgang des zweiten UND-Tors 30 als niedrigstwertigem Bit besteht, Eins oder Null ist, während sämtliche Bit des binären Worts B* ausgehend von dessen höchstwertigem Bit durchsucht werden, um die Bitposition der führenden Eins des binären Worts B* zu erfassen und sodann Eins von der die Bitposition der führenden Eins anzeigenden Zahl, gezählt von dem höchstwertigen Bit, zu subtrahieren. Der Codierer erzeugt dann ein Signal B' mit einem binären Wert, der dem Subtraktionsergebnis ent spricht. Die Bitbreite des Ausgangssignals B' in dem Fall, in dem die dem Codierer 17 zugeführte Binärzahl B* n Bit breit ist, beträgt {int (log₂(n-1)) + 1} Bit. Demgemäß beträgt dann, wenn das dem Codierer 17 zugeführte digitale Signal B* aus 24 Bit besteht, die Bitbreite des Ausgangssignals B' 5 Bit. 14 zeigt die Wahrheitstabelle des Codierers 17. Ferner ist 15 ein vereinfachtes Schaltungsdiagramm eines Beispiels des Codierers 17.

Nachstehend wird auf 16 Bezug genommen, in der ein vereinfachtes Schaltungsdiagramm einer Variante des dritten Ausführungsbeispiels dargestellt ist. Bei dieser Variante ist ein weiteres UND-Tor 16 mit zwei Eingängen, von welchen ein erster Eingangsanschluß mit dem Ausgangsanschluß (S-R) des Subtrahierers 6 und ein zweiter Eingangsanschluß anstelle mit der in 13 gezeigten Multiplexerschaltung 7b mit dem Ausgangsanschluß des ODER-Tors 9 verbunden ist, wie in 16 gezeigt. Das Ausgangssignal E, das den Mantissenteil zeigt, wechselt auf logisch 0, wenn das Signal G' aus dem ODER-Tor 9 auf logisch 0 liegt, während andernfalls das Ausgangssignal H aus dem Subtrahierer 6 als Ausgangssignal E ausgegeben wird.

Viertes Ausführungsbeispiel

Nachstehend wird auf 17 Bezug genommen, in der ein Blockdiagramm dargestellt ist, das die Struktur einer Normalisierungsschaltung in Übereinstimmung mit einem vierten Ausführungsbeispiel zur Verwendung in Fließkomma-Berechnungseinrichtungen zeigt.

In 17 bezeichnet das Bezugszeichen 17 einen Codierer, bezeichnet 3 eine Referenzsignal-Erzeugungsschaltung, bezeichnet 4 einen Decodierer, bezeichnet 5 einen Führungsbit-Detektor, bezeichnet 6 einen Subtrahierer, bezeichnet 7a eine erste Multiplexerschaltung, bezeichnet 7c eine zweite Multiplexerschaltung, bezeichnet 8 ein UND-Tor, bezeichnet 9 ein ODER-Tor, bezeichnet 10 einen Schieber, bezeichnet 21 einen Ein-Bit-Rechtsverschieber zum Verschieben einer an diesen angelegten binären Zahl um eine Bitposition nach rechts, bezeichnet 20 eine Auswahlsignal-Erzeugungsschaltung und bezeichnet 30 ein zweites UND-Tor.

In 17 bezeichnet das Bezugszeichen A eine zugeführte binäre Zahl, d.h. ein Eingangssignal, das den Exponententeil einer durch die Normalisierungsschaltung gemäß diesem Ausführungsbeispiel zu verarbeitenden Fließkomma-Zahl repräsentiert, bezeichnet B eine weitere zugeführte binäre Zahl, d.h. ein weiteres Eingangssignal, das den Mantissenteil der durch die Normalisierungsschaltung gemäß diesem Ausführungsbeispiel zu verarbeitenden Fließkomma-Zahl repräsentiert, und bezeichnet E eine ausgegebene binäre Zahl, d.h. ein Ausgangssignal, das den Exponententeil der durch die Normalisierungsschaltung verarbeiteten Fließkomma-Zahl repräsentiert, der beispielsweise normalisiert ist, nicht normalisiert ist oder über den die Nullfunktion ausgeführt wurde. Darüber hinaus bezeichnet das Bezugszeichen D eine binäre Zahl, d.h. ein Steuersignal, das einen Verschiebebetrag zum Normalisieren des den Mantissenteil der zu verarbeitenden Fließkomma-Zahl repräsentierenden Eingangssignals B repräsentiert, und bezeichnet F eine weitere ausgegebene binäre Zahl, d.h. ein weiteres Ausgangssignal, das den Mantissenteil der durch die Normalisierungsschaltung gemäß diesem Ausführungsbeispiel verarbeiteten Fließkomma-Zahl repräsentiert. Ferner gibt jeder Zusatz [n:m], der neben jedem jedes Signal in 13 zeigenden Buchstaben dargestellt ist, an, daß eine entsprechende Binärzahl aus (n-m+1) Bit, von Bit m bis Bit n, besteht.

Die Normalisierungsschaltung gemäß dem in 17 gezeigten vierten Ausführungsbeispiel ist derart aufgebaut, daß sie ein 8 Bit breites Eingangssignal A, das den Exponententeil einer zu verarbeitenden Fließkomma-Zahl repräsentiert, und ein 24 Bit breites Eingangssignal B, das den Mantissenteil der Fließkomma-Zahl repräsentiert, empfängt, ein 8 Bit breites Ausgangssignal E, das den Exponententeil der durch diese Schaltung verarbeiteten Fließkomma-Zahl repräsentiert, und ein 23 Bit breites Ausgangssignal F, das den Mantissenteil der durch diese Schaltung verarbeiteten Fließkomma-Zahl repräsentiert, bereitstellt und ein 25 Bit breites Steuersignal D, das eine Schiebegröße repräsentiert, erzeugt.

Der Decodierer 4, der Führungsbit-Detektor 5, die Referenzsignal-Erzeugungsschaltung 3, der Subtrahierer 6, die erste und die zweite Multiplexerschaltung 7a und 7c und der Schieber 10 haben jeweils denselben Aufbau wie die entsprechenden Komponenten der Normalisierungsschaltung gemäß dem vorstehend beschriebenen zweiten Ausführungsbeispiel. Darüber hinaus hat der Codierer 17 denselben Aufbau wie der des dritten Ausführungsbeispiels. Demgemäß wird die Beschreibung der Funktionsweise der Normalisierungsschaltung gemäß dem vierten Ausführungsbeispiel im folgenden weggelassen.

Fünftes Ausführungsbeispiel

Nachstehend wird auf 18 Bezug genommen, in der ein Blockdiagramm dargestellt ist, das die Struktur einer Normalisierungsschaltung in Übereinstimmung mit einem fünften Ausführungsbeispiel zur Verwendung in Fließkomma-Berechnungseinrichtungen zeigt.

In 18 bezeichnet das Bezugszeichen 2 einen Prioritäts-Codierer, bezeichnet 19 eine Referenzsignal-Tabellenschaltung zum Erzeugen eines Referenzsignals aus dem Ausgang eines Decodierers 4, bezeichnet 5 einen Führungsbit-Detektor, bezeichnet 6 einen Subtrahierer, bezeichnet 7a eine erste Multiplexerschaltung, bezeichnet 7b eine zweite Multiplexerschaltung, bezeichnet 8 ein UND-Tor, bezeichnet 9 ein ODER-Tor, bezeichnet 10 einen Schieber, bezeichnet 21 einen Ein-Bit-Rechtsverschieber zum Verschieben eines an diesen angelegten binären Worts um eine Bitposition nach rechts, und bezeichnet 20 eine Auswahlsignal-Erzeugungsschaltung.

In 18 bezeichnet das Bezugszeichen A eine zugeführte binäre Zahl, d.h. ein Eingangssignal, das den Exponententeil einer durch die Normalisierungsschaltung gemäß diesem Ausführungsbeispiel zu verarbeitenden Fließkomma-Zahl repräsentiert, bezeichnet B eine weitere zugeführte binäre Zahl, d.h. ein weiteres Eingangssignal, das den Mantissenteil der durch die Normalisierungsschaltung gemäß diesem Ausführungsbeispiel zu verarbeitenden Fließkomma-Zahl repräsentiert, und bezeichnet E eine ausgegebene binäre Zahl, d.h. ein Ausgangssignal, das den Exponententeil der durch die Normalisierungsschaltung verarbeiteten Fließkomma-Zahl repräsentiert, der beispielsweise normalisiert ist, nicht normalisiert ist oder über den die Nullfunktion ausgeführt wurde. Darüber hinaus bezeichnet das Bezugszeichen D eine binäre Zahl, d.h. ein Steuersignal, das einen Verschiebebetrag zum Normalisieren des den Mantissenteil der zu verarbeitenden Fließkomma-Zahl repräsentierenden Eingangssignals B repräsentiert, und bezeichnet F eine weitere ausgegebene binäre Zahl, d.h. ein weiteres Ausgangssignal, das den Mantissenteil der durch die Normalisierungsschaltung gemäß diesem Ausführungsbeispiel verarbeiteten Fließkomma-Zahl repräsentiert. Ferner gibt jeder Zusatz [n:m], der neben jedem jedes Signal in 18 zeigenden Buchstaben dargestellt ist, an, daß eine entsprechende Binärzahl aus (n-m+1) Bit, von Bit m bis Bit n, besteht.

Die Normalisierungsschaltung gemäß dem in 18 gezeigten fünften Ausführungsbeispiel ist derart aufgebaut, daß sie ein 8 Bit breites Eingangssignal A, das den Exponententeil einer zu verarbeitenden Fließkomma-Zahl repräsentiert, und ein 24 Bit breites Eingangssignal B, das den Mantissenteil der Fließkomma-Zahl repräsentiert, empfängt, ein 8 Bit breites Ausgangssignal E, das den Exponententeil der durch diese Schaltung verarbeiteten Fließkomma-Zahl repräsentiert, und ein 23 Bit breites Ausgangssignal F, das den Mantissenteil der durch diese Schaltung verarbeiteten Fließkomma-Zahl repräsentiert, bereitstellt und ein 25 Bit breites Steuersignal D, das eine Schiebegröße repräsentiert, erzeugt.

Der Decodierer 4, der Führungsbit-Detektor 5, der Prioritäts-Codierer 2, der Subtrahierer 6, die erste und die zweite Multiplexerschaltung 7a und 7b und der Schieber 10 haben jeweils denselben Aufbau wie die entsprechenden Komponenten der Normalisierungsschaltung gemäß dem vorstehend beschriebenen ersten Ausführungsbeispiel. Darüber hinaus hat der Codierer 17 denselben Aufbau wie der des dritten Ausführungsbeispiels. Die Funktionsweise dieser Komponenten ist dieselbe wie diejenige der entsprechenden Komponenten des ersten Ausführungsbeispiels, so daß daher die Beschreibung der Funktionsweise bzw. der entsprechenden Operationen im folgenden weggelassen wird.

Im Betrieb erzeugt die Referenzsignal-Tabellenschaltung 19 ein Referenzsignal A'' aus dem Signal A', in welches das eine binäre Zahl repräsentierende Eingangssignal A durch den Decodierer 4 decodiert wurde. Die Referenzsignal-Tabellenschaltung 19 setzt die Zustände von nur einem oder mehreren weiteren höherwertigen Bit seines Ausgangssignals A'', die sich genau oberhalb der Bitposition der führenden Eins des binären Eingangssignals A' befinden, auf Eins, falls das höchstwertige Bit des Signals A' Null ist. Wenn das höchstwertige Bit des Eingangssignals A' Eins ist, erzeugt die Referenzsignal-Tabellenschaltung 19 ein Ausgangssignal A'', in dem sämtliche Bit auf Null gesetzt sind. Darüber hinaus erzeugt dann, wenn die Werte sämtlicher Bit des Eingangssignals A' Null sind, die Referenzsignal-Tabellenschaltung 19 ein Ausgangssignal A'', in dem sämtliche Bit auf Eins gesetzt sind. 19 zeigt die Wahrheitstabelle der Referenzsignal-Tabellenschaltung 19, die das Referenzsignal A'' aus dem Signal A' aus dem Decodierer 4 erzeugt. Ferner zeigt 20 ein Beispiel der Referenzsignal-Tabellenschaltung 19. In 20 bezeichnet das Bezugszeichen 14 ein ODER-Tor.

Nachstehend wird auf 21 Bezug genommen, in der ein Blockdiagramm einer Variante des fünften Ausführungsbeispiels dargestellt ist. Bei dieser Variante ist ein weiteres UND-Tor 16 mit zwei Eingängen, von welchen ein erster Eingangsan schluß mit dem Ausgangsanschluß (S-R) des Subtrahierers 6 und ein zweiter Eingangsanschluß anstelle mit der in 13 gezeigten Multiplexerschaltung 7b mit dem Ausgangsanschluß des ODER-Tors 9 verbunden ist, wie in 21 gezeigt. Das Ausgangssignal E, das den Mantissenteil zeigt, wechselt auf logisch 0, wenn das Signal G' aus dem ODER-Tor 9 auf logisch 0 liegt, während andernfalls das Ausgangssignal H aus dem Subtrahierer 6 als Ausgangssignal E ausgegeben wird.

Sechstes Ausführungsbeispiel

Nachstehend wird auf 22 Bezug genommen, in der ein Blockdiagramm dargestellt ist, das die Struktur einer Normalisierungsschaltung in Übereinstimmung mit einem sechsten Ausführungsbeispiel zur Verwendung in Fließkomma-Berechnungseinrichtungen zeigt.

In 22 bezeichnet das Bezugszeichen 2 einen Prioritäts-Codierer, bezeichnet 19 eine Referenzsignal-Tabellenschaltung zum Erzeugen eines Referenzsignals aus dem Ausgangsignal A' des Decodierers 4, bezeichnet 5 einen Führungsbit-Detektor, bezeichnet 60 einen Subtrahierer, bezeichnet 7a eine erste Multiplexerschaltung, bezeichnet 7c eine zweite Multiplexerschaltung, bezeichnet 8 ein UND-Tor, bezeichnet 9 ein ODER-Tor, bezeichnet 10 einen Schieber, bezeichnet 21 einen Ein-Bit-Rechtsverschieber zum Verschieben eines an diesen angelegten binären Worts um eine Bitposition nach rechts, und bezeichnet 20 eine Auswahlsignal-Erzeugungsschaltung.

In 22 bezeichnet das Bezugszeichen A eine zugeführte binäre Zahl, d.h. ein Eingangssignal, das den Exponententeil einer durch die Normalisierungsschaltung gemäß diesem Ausführungsbeispiel zu verarbeitenden Fließkomma-Zahl repräsentiert, bezeichnet B eine weitere zugeführte binäre Zahl, d.h. ein weiteres Eingangssignal, das den Mantissenteil der durch die Normalisierungsschaltung gemäß diesem Ausführungsbeispiel zu verarbeitenden Fließkomma-Zahl repräsentiert, und bezeichnet E eine ausgegebene binäre Zahl, d.h. ein Ausgangssignal, das den Exponententeil der durch die Normalisierungsschaltung verarbeiteten Fließkomma-Zahl repräsentiert, der beispielsweise normalisiert ist, nicht normalisiert ist oder über den die Nullfunktion ausgeführt wurde. Darüber hinaus bezeichnet das Bezugszeichen D eine binäre Zahl, d.h. ein Steuersignal, das einen Verschiebebetrag zum Normalisieren des den Mantissenteil der zu verarbeitenden Fließkomma-Zahl repräsentierenden Eingangssignals B repräsentiert, und bezeichnet F eine weitere ausgegebene binäre Zahl, d.h. ein weiteres Ausgangssignal, das den Mantissenteil der durch die Normalisierungsschaltung gemäß diesem Ausführungsbeispiel verarbeiteten Fließkomma-Zahl repräsentiert. Ferner gibt jeder Zusatz [n:m], der neben jedem jedes Signal in 18 zeigenden Buchstaben dargestellt ist, an, daß eine entsprechende Binärzahl aus (n-m+1) Bit, von Bit m bis Bit n, besteht.

Die Normalisierungsschaltung gemäß dem in 22 gezeigten sechsten Ausführungsbeispiel ist derart aufgebaut, daß sie ein 8 Bit breites Eingangssignal A, das den Exponententeil einer zu verarbeitenden Fließkomma-Zahl repräsentiert, und ein 24 Bit breites Eingangssignal B, das den Mantissenteil der Fließkomma-Zahl repräsentiert, empfängt, ein 8 Bit breites Ausgangssignal E, das den Exponententeil der durch diese Schaltung verarbeiteten Fließkomma-zahl repräsentiert, und ein 23 Bit breites Ausgangssignal F, das den Mantissenteil der durch diese Schaltung verarbeiteten Fließkomma-Zahl repräsentiert, bereitstellt und ein 25 Bit breites Steuersignal D, das eine Verschiebegröße repräsentiert, erzeugt.

Der Decodierer 4, der Prioritäts-Codierer 2, der Führungsbit-Detektor 5, der Subtrahierer 60, die erste und die zweite Multiplexerschaltung 7a und 7c und der Schieber 10 haben jeweils denselben Aufbau wie die entsprechenden Komponenten der Normalisierungsschaltung gemäß dem vorstehend beschriebenen zweiten Ausführungsbeispiel. Darüber hinaus hat die Referenzsignal-Tabellenschaltung 19, die das Referenzsignal aus dem Ausgangssignal A' aus dem Decodierer 4 erzeugt, denselben Aufbau wie die des fünften Ausführungsbeispiels. Demgemäß wird die Beschreibung der Funktionsweise der Normalisierungsschaltung gemäß dem sechsten Ausführungsbeispiel im folgenden weggelassen wird.

Siebtes Ausführungsbeispiel

Nachstehend wird auf 23 Bezug genommen, in der ein Blockdiagramm dargestellt ist, das die Struktur einer Normalisierungsschaltung in Übereinstimmung mit einem siebten Ausführungsbeispiel zur Verwendung in Fließkomma-Berechnungseinrichtungen zeigt.

In 23 bezeichnet das Bezugszeichen 17 einen Codierer, bezeichnet 4 einen Decodierer, bezeichnet 19 eine Referenzsignal-Tabellenschaltung zum Erzeugen eines Referenzsignals aus einem durch den Decodierer 4 bereitgestellten Ausgangssignal A', bezeichnet 5 einen Führungsbit-Detektor, bezeichnet 6 einen Subtrahierer, bezeichnet 7a eine erste Multiplexerschal tung, bezeichnet 7b eine zweite Multiplexerschaltung, bezeichnet 8 ein UND-Tor, bezeichnet 9 ein ODER-Tor, bezeichnet 10 einen Schieber, bezeichnet 21 einen Ein-Bit-Rechtsverschieber zum Verschieben eines an diesen angelegten binären Worts um eine Bitposition nach rechts, bezeichnet 20 eine Auswahlsignal-Erzeugungsschaltung und bezeichnet 30 ein zweites UND-Tor.

In 23 bezeichnet das Bezugszeichen A eine zugeführte binäre Zahl, d.h. ein Eingangssignal, das den Exponententeil einer durch die Normalisierungsschaltung gemäß diesem Ausführungsbeispiel zu verarbeitenden Fließkomma-Zahl repräsentiert, bezeichnet B eine weitere zugeführte binäre Zahl, d.h. ein weiteres Eingangssignal, das den Mantissenteil der durch die Normalisierungsschaltung gemäß diesem Ausführungsbeispiel zu verarbeitenden Fließkomma-Zahl repräsentiert, und bezeichnet E eine ausgegebene binäre Zahl, d.h. ein Ausgangssignal, das den Exponententeil der durch die Normlisierungsschaltung verarbeiteten Fließkomma-zahl repräsentiert, der beispielsweise normalisiert ist, nicht normalisiert ist oder über den die Nullfunktion ausgeführt wurde. Darüber hinaus bezeichnet das Bezugszeichen D eine binäre Zahl, d.h. ein Steuersignal, das einen Verschiebebetrag zum Normalisieren des den Mantissenteil der zu verarbeitenden Fließkomma-Zahl repräsentierenden Eingangssignals B repräsentiert, und bezeichnet F eine weitere ausgegebene binäre Zahl, d.h. ein weiteres Ausgangssignal, das den Mantissenteil der durch die Normalisierungsschaltung gemäß diesem Ausführungsbeispiel verarbeiteten Fließkomma-Zahl repräsentiert. Ferner gibt jeder Zusatz [n:m], der neben jedem jedes Signal in 23 zeigenden Buchstaben dargestellt ist, an, daß eine entsprechende Binärzahl aus (n-m+1) Bit, von Bit m bis Bit n, besteht.

Die Normalisierungsschaltung gemäß dem in 23 gezeigten siebten Ausführungsbeispiel ist derart aufgebaut, daß sie ein 8 Bit breites Eingangssignal A, das den Exponententeil einer zu verarbeitenden Fließkomma-Zahl repräsentiert, und ein 24 Bit breites Eingangssignal B, das den Mantissenteil der Fließkomma-Zahl repräsentiert, empfängt, ein 8 Bit breites Ausgangssignal E, das den Exponententeil der durch diese Schaltung verarbeiteten Fließkomma-Zahl repräsentiert, und ein 23 Bit breites Ausgangssignal F, das den Mantissenteil der durch diese Schaltung verarbeiteten Fließkomma-Zahl repräsentiert, bereitstellt und ein 25 Bit breites Steuersignal D, das eine Verschiebegröße repräsentiert, erzeugt.

Der Decodierer 4, der Führungsbit-Detektor 5, der Subtrahierer 6, die erste und die zweite Multiplexerschaltung 7a und 7b und der Schieber 10 haben jeweils denselben Aufbau wie die entsprechenden Komponenten der Normalisierungsschaltung gemäß dem vorstehend beschriebenen ersten Ausführungsbeispiel. Darüber hinaus hat der Codierer 17 denselben Aufbau wie der des vorstehend beschriebenen dritten Ausführungsbeispiels. Ferner hat die Referenzsignal-Tabellenschaltung 19, die ein Referenzsignal A'' aus dem Ausgangssignal A' aus dem Decodierer 4 erzeugt, denselben Aufbau wir die der Normalisierungsschaltung gemäß dem vorstehend beschriebenen fünften Ausführungsbeispiel. Demgemäß wird die Beschreibung der Funktionsweise der Normalisierungsschaltung gemäß dem siebten Ausführungsbeispiel im folgenden weggelassen.

Nachstehend wird auf 24 Bezug genommen, in der ein Blockdiagramm einer Variante des siebten Ausführungsbeispiels dargestellt ist. Bei dieser Variante ist ein weiteres UND-Tor 16 mit zwei Eingängen, von welchen ein erster Eingangsan schluß mit dem Ausgangsanschluß (S-R) des Subtrahierers 6 und ein zweiter Eingangsanschluß anstelle mit der in 23 gezeigten Multiplexerschaltung 7b mit dem Ausgangsanschluß des ODER-Tors 9 verbunden ist, wie in 24 gezeigt. Das Ausgangssignal E, das den Mantissenteil zeigt, wechselt auf logisch 0, wenn das Signal G' aus dem ODER-Tor 9 auf logisch 0 liegt, während andernfalls das Ausgangssignal H aus dem Subtrahierer 6 als Ausgangssignal E ausgegeben wird.

Achtes Ausführungsbeispiel

Nachstehend wird auf 25 Bezug genommen, in der ein Blockdiagramm dargestellt ist, das die Struktur einer Normalisierungsschaltung in Übereinstimmung mit einem achten Ausführungsbeispiel zur Verwendung in Fließkomma-Berechnungseinrichtungen zeigt.

In 25 bezeichnet das Bezugszeichen 17 einen Codierer, bezeichnet 4 einen Codierer, bezeichnet 19 eine Referenzsignal-Tabellenschaltung zum Erzeugen eines Referenzsignals aus dem durch den Decodierer 4 bereitgestellten Ausgangssignal A', bezeichnet 5 einen Führungsbit-Detektor, bezeichnet 60 einen Subtrahierer, bezeichnet 7a eine erste Multiplexerschaltung, bezeichnet 7c eine zweite Multiplexerschaltung, bezeichnet 8 ein UND-Tor, bezeichnet 9 ein ODER-Tor, bezeichnet 10 einen Schieber, bezeichnet 21 einen Ein-Bit-Rechtsverschieber zum Verschieben eines diesem zugeführten binären Worts um eine Bitposition nach rechts, bezeichnet 20 eine Auswahlsignal-Erzeugungsschaltung, und bezeichnet 30 ein UND-Tor.

In 25 bezeichnet das Bezugszeichen A eine zugeführte binäre Zahl, d.h. ein Eingangssignal, das den Exponententeil einer durch die Normalisierungsschaltung gemäß diesem Ausführungsbeispiel zu verarbeitenden Fließkomma-Zahl repräsentiert, bezeichnet B eine weitere zugeführte binäre Zahl, d.h. ein weiteres Eingangssignal, das den Mantissenteil der durch die Normalisierungsschaltung gemäß diesem Ausführungsbeispiel zu verarbeitenden Fließkomma-Zahl repräsentiert, und bezeichnet E eine ausgegebene binäre Zahl, d.h. ein Ausgangssignal, das den Exponententeil der durch die Normalisierungsschaltung verarbeiteten Fließkomma-Zahl repräsentiert, der beispielsweise normalisiert ist, nicht normalisiert ist oder über den die Nullfunktion ausgeführt wurde. Darüber hinaus bezeichnet das Bezugszeichen D eine binäre Zahl, d.h. ein Steuersignal, das einen Verschiebebetrag zum Normalisieren des den Mantissenteil der zu verarbeitenden Fließkomma-zahl repräsentierenden Eingangssignals B repräsentiert, und bezeichnet F eine weitere ausgegebene binäre Zahl, d.h. ein weiteres Ausgangssignal, das den Mantissenteil der durch die Normalisierungsschaltung gemäß diesem Ausführungsbeispiel verarbeiteten Fließkomma-Zahl repräsentiert. Ferner gibt jeder Zusatz [n:m], der neben jedem jedes Signal in 25 zeigenden Buchstaben dargestellt ist, an, daß eine entsprechende Binärzahl aus (n-m+1) Bit, von Bit m bis Bit n, besteht.

Die Normalisierungsschaltung gemäß dem in 25 gezeigten achten Ausführungsbeispiel ist derart aufgebaut, daß sie ein 8 Bit breites Eingangssignal A, das den Exponententeil einer zu verarbeitenden Fließkomma-Zahl repräsentiert, und ein 24 Bit breites Eingangssignal B, das den Mantissenteil der Fließkomma-Zahl repräsentiert, empfängt, ein 8 Bit breites Ausgangssignal E, das den Exponententeil der durch diese Schaltung verarbeiteten Fließkomma-Zahl repräsentiert, und ein 23 Bit breites Ausgangssignal F, das den Mantissenteil der durch diese Schaltung verarbeiteten Fließkomma-Zahl repräsentiert, bereitstellt und ein 25 Bit breites Steuersignal D, das eine Schiebegröße repräsentiert, erzeugt.

Der Decodierer 4, der Führungsbit-Detektor 5, der Subtrahierer 60, die erste und die zweite Multiplexerschaltung 7a und 7c und der Schieber 10 haben jeweils denselben Aufbau wie die entsprechenden Komponenten der Normalisierungsschaltung gemäß dem vorstehend beschriebenen zweiten Ausführungsbeispiel. Der Codierer 17 hat denselben Aufbau wie der der Normalisierungsschaltung gemäß dem vorstehend beschriebenen dritten Ausführungsbeispiel. Darüber hinaus hat die Referenzsignal-Tabellenschaltung 19, die ein Referenzsignal A'' aus dem Ausgangssignal A' aus dem Decodierer 4 erzeugt, denselben Aufbau wie die der Normalisierungsschaltung gemäß dem vorstehend beschriebenen fünften Ausführungsbeispiel. Demgemäß wird die Beschreibung der Funktionsweise der Normalisierungsschaltung gemäß dem achten Ausführungsbeispiel im folgenden weggelassen.

Das Prinzip der vorstehend beschriebenen Ausführungsbeispiele kann auch auf Fließkomma-Zahlen mit doppelter Genauigkeit, die der IEEE-Norm P754 entsprechen, angewandt werden. Im Fall der doppelten Genauigkeit, die der IEEE-Norm P754 entspricht, wird eine Fließkomma-Zahl als 64 Bit breites binäres Wort ausgedrückt, das aus einem Vorzeichenbit S, dem Exponententeil mit elf Bit und dem Mantissenteil mit zweiundfünfzig Bit besteht. Eine Fließkomma-Zahl mit doppelter Genauigkeit, die der IEEE-Norm P754 entspricht, kann in entweder eine normali sierte Zahl oder in eine nicht normalisierte Zahl klassifiziert werden. Wenn der Exponententeil größer als 0 und kleiner als 2048 ist, wird die Fließkomma-Zahl als "normalisierte Zahl" bezeichnet. Der Mantissenteil einer normalisierten Zahl erfüllt die folgende Gleichung: 1 ≤ Mantissenteil ≤ 2. Darüber hinaus können, da das höchstwertige Bit (MSB) des Mantissenteils ohne Ausnahme Eins ist, nur untere Bit des Mantissenteils, die sich wertigkeitsbezogen unterhalb des MSB befinden, in der Darstellung einer normalisierten Zahl gezeigt werden. Eine normalisierte Zahl wird somit gemäß der nachfolgenden Gleichung: Normalisierte Zahl = (-1)S × (1 + F × 2-52) × 2E -1023 ausgedrückt.

Andererseits wird eine Fließkomma-Zahl, bei der der Exponententeil Null ist, als "nicht normalisierte Zahl" bezeichnet. Eine solche nicht normalisierte Zahl wird durch die nachfolgende Gleichung: Nicht normalisierte Zahl = (-1)S × (F × 2-52) × 2-1022 ausgedrückt.

Um Fließkomma-Zahlen mit doppelter Genauigkeit, die der IEEE-Norm P754 entsprechen, zu verarbeiten, müssen die Bitbreiten von durch die Normalisierungsschaltung verarbeiteten und erzeugten Signalen auf die nachstehende Art und Weise erweitert werden. Beispielsweise müssen die Bitbreiten des Exponenten-Eingangssignals A und des Exponenten-Ausgangssignals E elf Bit breit sein. Die Bitbreite des Mantissen-Eingangssignals B muß dreiundfünfzig oder mehr Bit breit sein, und die Bitbreite des Mantissen-Ausgangssignals E muß zweiundfünfzig Bit breit sein. Darüber hinaus muß die Bitbreite des Steuersignals D, das einen Verschiebebetrag zum Verschieben des Mantissen-Eingangssignals B repräsentiert, vierundfünfzig oder mehr Bit breit sein.

Wie vorstehend erwähnt, wird in Übereinstimmung den vorstehend beschriebenen Ausführungsbeispielen eine Normalisierungsschaltung bereitgestellt, die die Notwendigkeit des Einbeziehens einer zusätzlichen Schaltung mit der Nullfunktion in dieselbe vermeiden kann. Darüber hinaus kann die Normalisierungsschaltung gemäß den beschriebenen Ausführungsbeispielen eine Fließkomma-Zahl auch dann mit hoher Geschwindigkeit verarbeiten, wenn das Mantissen-Eingangssignal B die Normalisierungsschaltung nach der Ankunft des Exponenten-Eingangssignals erreicht. Demgemäß weist die Normalisierungsschaltung einen Vorteil dahingehend auf, daß sie für die Darstellung einer schnellen Fließkomma-Berechnungseinrichtung unter Verwendung einer aus MOSFETs bestehenden integrierten Schaltung geeignet ist.

Wie vorstehend beschrieben, umfaßt eine Normalisierungsschaltung ein UND-Tor 8 zum Berechnen der UND-Verknüpfung eines aus einem Exponenten-Eingang mit einem Mantissen-Eingang erzeugten Referenzsignals und ein ODER-Tor 9 zum Berechnen der ODER-Verknüpfung aller Bit des Ausgangs des UND-Tors. Ein Führungsbit-Detektor 5 erfaßt die Bitposition der führenden Eins des Mantissen-Eingangs und erzeugt dann ein Signal, bei dem nur ein Bit an der erfaßten Bitposition gesetzt ist. Ein Prioritäts-Codierer 2 subtrahiert sodann Eins von der die Bitposition der führenden Eins anzeigenden Zahl, gezählt von dem höchstwertigen Bit (MSB). Ein Ein-Bit-Verschieber 21 verschiebt alle Bit des Signals aus dem Führungsbit-Detektor 5 mit Ausnahme von dessen höchstwertigem Bit um eine Bitposition nach rechts. Die Normalisierungsschaltung umfaßt außerdem eine erste Auswahlschaltung 7a zum Bereitstellen des Ausgangs des Ein-Bit-Verschiebers 21 als sämtliche Bit eines Steuersignals mit Ausnahme von dessen höchstwertigem Bit, wenn der Ausgang des ODER-Tors 9 logisch Eins ist, und eines Ausgangs eines Decodierers 4, der die Exponenten-Eingabe als sämtliche Bit des Steuersignals mit Ausnahme von dessen höchstwertigem Bit decodiert, wenn dieser logisch Null ist, einen Schieber 10 zum Verschieben des Mantissen-Eingangs um den durch das aus dem höchstwertigen Bit des Signals aus dem Führungsbit-Detektor 5 und sämtlichen Bit des Ausgangs der ersten Auswahlschaltung 7a bestehende Steuersignal repräsentierten Verschiebebetrag, um einen Mantissen-Ausgang zu erzeugen, und eine zweite Auswahlschaltung 6, 7b zum Bereitstellen eines Subtraktionsergebnisses, welches durch Subtrahieren einer binären Zahl aus dem Prioritäts-Codierer 2 von dem Exponenten-Eingang erhalten wird, als Exponenten-Ausgang, wenn der Ausgang des ODER-Tors 9 logisch Eins ist, und einer Null-Binärzahl als Exponenten-Ausgang, wenn dieser Ausgang logisch Null ist.

Claims

Normalisierungsschaltung mit: a) einer Referenzsignal-Erzeugungseinrichtung (3) zum Erzeugen eines Referenzsignals, in dem eines oder mehrere der höherwertigen Bit sämtlich auf Eins gesetzt sind und in dem die verbleibenden Bit sämtlich auf Null gesetzt sind, wobei die Anzahl der höherwertigen Bit durch den Wert eines ersten Eingangssignals, das den Exponententeil einer zu verarbeitenden Fließkommazahl repräsentiert, definiert ist, wenn der Wert des ersten Eingangssignals größer ist als Null; und andernfalls Erzeugen eines Referenzsignals, in dem sämtliche Bit auf Null gesetzt sind; b) einem ersten UND-Tor (8) zum Berechnen der logischen UND-Verknüpfung des durch die Referenzsignal-Erzeugungseinrichtung (3) erzeugten Referenzsignals mit einem zweiten Eingangssignal, das den Mantissenteil der bitweise zu verarbeitenden Fließkommazahl repräsentiert; c) einem ODER-Tor (9) zum Berechnen der logischen ODER-Verknüpfung sämtlicher Bit des Ausgangs des ersten UND-Tors (9); d) einer Führungsbit-Erfassungseinrichtung (5) zum Durchsu chen aller Bit des zweiten Eingangssignals ausgehend von dessen höchstwertigem Bit, und sodann Ermitteln, ob jedes Bit des zweiten Eingangssignals Null oder Eins ist, um die Bitposition der führenden Eins des zweiten Eingangssignals zu erfassen, und sodann Erzeugen eines Signals, in dem nur ein Bit an der erfaßten Bitposition auf Eins gesetzt ist und zu dem ein auf Null gesetztes Bit als höchstwertiges Bit des Signals addiert wird, oder eines Signals, in dem nur das höchstwertige Bit auf Eins gesetzt ist, wenn sämtliche Bit des zweiten Eingangssignals Null sind, mit Ausnahme des niedrigstwertigen Bit; e) einer Einrichtung (22) zum Bereitstellen des höchstwertigen Bit des Signals aus der Führungsbit-Erfassungseinrichtung (5) als höchstwertiges Bit eines Steuersignals, das einen Verschiebebetrag zum Verschieben des zweiten Eingangssignals repräsentiert; f) einer Ein-Bit-Verschiebeeinrichtung (21) zum Verschieben sämtlicher Bit des Signals aus der Führungsbit-Erfassungseinrichtung, mit Ausnahme von dessen höchstwertigem Bit, um eine Bitposition nach rechts; g) einer Decodiereinrichtung (4) zum Decodieren des ersten Eingangssignals in ein Signal mit einer Bitbreite, die gleich der des zweiten Eingangssignals ist; h) einer ersten Auswahleinrichtung (7a) zum Auswählen und Bereitstellen des Ausgangs der Ein-Bit-Verschiebeeinrichtung (21) als sämtliche Bit des Steuersignals, mit Ausnahme von dessen höchstwertigem Bit, wenn der Ausgang des ODER-Tors (9) auf logisch Eins liegt, und zum Auswählen und Bereitstellen des Ausgangs der Decodiereinrichtung (4) als sämtliche Bit des Steuersignals, mit Ausnahme von dessen höchstwertigem Bit, wenn der Ausgang des ODER-Tors (9) auf logisch Null liegt; i) einer Verschiebeeinrichtung (10) zum Verschieben des zweiten Eingangssignals um den durch das Steuersignal, welches aus dem höchstwertigen Bit, das durch die Bereitstellungseinrichtung (22) bereitgestellt wird, und sämtlichen Bit des durch die erste Auswahleinrichtung (7a) bereitgestellten Ausgangs besteht, repräsentierten Verschiebebetrag, um ein Signal zu erzeugen, welches einen binären Wert aufweist, der den Mantissenteil der verarbeiteten Fließkomma-Zahl repräsentiert; j) einer Codier-Einrichtung (17) zum Festlegen, ob jedes Bit einer Binärzahl Eins oder Null ist, während sämtliche Bit der Binärzahl ausgehend von ihrem höchstwertigem Bit durchsucht werden, um die Bitposition der führenden Eins zu erfassen, und sodann Subtrahieren von Eins von der die Bitposition der führenden Eins, gezählt ausgehend von dem höchstwertigen Bit, zeigenden Zahl, und Erzeugen eines Signals mit einem binären Wert, der dem Subtraktionsergebnis entspricht; und k) einer zweiten Auswahleinrichtung (6 und 7c; 6 und 16; 60 und 7c) zum Bereitstellen eines Subtraktionsergebnisses, das durch Subtrahieren des Werts des Signals aus der Codiereinrichtung (17) von dem Wert des ersten Eingangssignals als ein Ausgangssignal, das den Exponententeil der verarbeiteten Fließkomma-Zahl repräsentiert, erhalten wird, wenn der Ausgang des ODER-Tors (9) auf logisch Eins liegt, und zum Bereitstellen eines Signals mit einem binären Wert von Null als den Exponententeil der verarbeiteten Fließkomma-Zahl repräsentierenden Ausgangssignals, wenn der Ausgang des ODER-Tors (9) auf logisch Null liegt, gekennzeichnet durch j) ein zweites UND-Tor (30) zum Berechnen der logischen UND-Verknüpfung des niedrigstwertigen Bit des zweiten Eingangssignals mit dem höchstwertigen Bit des Signals aus der Führungsbit-Erfassungseinrichtung (5), k) wobei die Binärzahl der Codier-Einrichtung (17) aus sämtlichen Bit des Signals mit Ausnahme des höchstwertigen Bit aus der Führungsbit-Erfassungseinrichtung (5) und dem Ausgang des zweiten UND-Tors (30) als seinem niedrigstwertigen Bit besteht.
Normalisierungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Auswahleinrichtung einen Subtrahierer (6) zum Subtrahieren des Werts des Signals aus der Codiereinrichtung (17) von dem Wert des ersten Eingangssignals und eine Multiplexerschaltung (7c) zum Bereitstellen eines Signals mit einem binären Wert von Null, das an einem ersten Eingangsanschluß derselben als das den Exponententeil der verarbeiteten Fließkomma-Zahl repräsentierende Ausgangssignal zugeführt wird, wenn der Ausgang des ODER-Tors (9) auf logisch Null liegt, und zum Bereitstellen eines Signals mit einem binären Wert, der dem Subtraktionsergebnis aus dem Subtrahierer (60) entspricht und das an einem zweiten Eingangsanschluß derselben als das den Exponententeil der verarbeiteten Fließkomma-Zahl repräsentierende Ausgangssignal zugeführt wird, wenn der Ausgang des ODER-Tors (9) auf logisch Eins liegt, aufweist.
Normalisierungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Auswahleinrichtung einen Subtrahierer (6) zum Subtrahieren des Werts des Signals aus der Codiereinrichtung (17) von dem Wert des ersten Eingangssignals und ein drittes UND-Tor (16), dessen erster Eingangsanschluß mit einem Ausgangsanschluß des Subtrahierers verbunden ist und dessen zweiter Eingangsanschluß mit einem Ausgangsanschluß des ODER-Tors (9) verbunden ist, aufweist.
Normalisierungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Auswahleinrichtung eine Multiplexerschaltung (7c) zum Bereitstellen des ersten Eingangssignals, das an einem Eingangsanschluß derselben zugeführt wird, wenn der Ausgang des ODER-Tors (9) auf logisch Null liegt, und zum Bereitstellen des Ausgangssignals aus der Codiereinrichtung (17), das an einem zweiten Eingangsanschluß derselben zugeführt wird, wenn der Ausgang des ODER-Tors (9) auf logisch Eins liegt, und einen Subtrahierer (60) zum Subtrahieren des Werts des Signals aus der Multiplexerschaltung (7c) von dem Wert des ersten Eingangssignals, umfaßt.
Normalisierungsschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Verschiebeeinrichtung (10) ein Signal mit einem binären Wert, der den Mantissenteil der verarbeiteten Fließkomma-Zahl repräsentiert, mit einer Bitbreite, die kleiner ist als die des zweiten Eingangssignals, erzeugt.
Normalisierungsschaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Referenzsignal-Erzeugungseinrichtung (3) ein Referenzsignal, bei dem eines oder mehrere der höherwertigen Bit sämtlich auf Eins und die verbleibenden Bit auf Null gesetzt sind, wobei die Anzahl der höchstwertigen Bit durch den Wert des ersten Eingangssignals festgelegt sind, oder ein Referenzsignal, bei dem sämtliche Bit auf Null gesetzt sind, direkt aus dem ersten Eingangssignal erzeugt.
Normalisierungsschaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Referenzsignal-Erzeugungseinrichtung (19) ein Referenzsignal, bei dem eines oder mehrere der höherwertigen Bit sämtlich auf Eins und die verbleibenden Bit auf Null gesetzt sind, wobei die Anzahl der höchstwertigen Bit durch den Wert des ersten Eingangssignals festgelegt sind, oder ein Referenzsignal, bei dem sämtliche Bit auf Null gesetzt sind, direkt aus dem Ausgangssignal der Decodiereinrichtung erzeugt.