KR100310566B1

KR100310566B1 - 정규화회로장치

Info

Publication number: KR100310566B1
Application number: KR1019980003460A
Authority: KR
Inventors: 아츠시 미야니시
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시키가이샤
Priority date: 1997-07-14
Filing date: 1998-02-06
Publication date: 2001-11-15
Also published as: KR19990013310A; DE19806299B4; JPH1139138A; US5948049A; DE19806299A1

Abstract

종래에는 0(zero) 기능 회로를 특별히 마련할 필요가 있었다.

본 발명에 따르면, OR 게이트로부터의 출력이 "1"인 경우에는 1 비트 시프트 회로의 출력을 시프터의 시프트량으로서 공급하고, OR 게이트로부터의 출력이 "0"인 경우에는 디코더로부터의 출력을 시프터의 시프트량으로서 공급하는 제 1 스위치 회로와, 가수부의 입력 신호가 입력되는 프라이어리티 인코더 회로와, 이 회로의 출력을 지수부의 입력 신호로부터 감산하는 감산 회로와, OR 게이트의 출력이 "1"인 경우에는 감산 회로로부터의 신호를 선택하여 출력하여 정규화후의 지수부 출력 신호를 얻는 제 2 스위치 회로를 구비하는 정규화 회로 장치를 제공할 수 있다.

Description

정규화 회로 장치{NORMALIZATION CIRCUITRY}

본 발명은 부동 소수점 연산 장치에 관한 것으로, 특히 부동 소수점 연산에 있어서, 연산 결과의 출력은, 통상 정규화를 행하여 가수부가 1≤가수부<2의 범위(1.△△△의 형태)에 있도록 한다(정규화). 단, 지수부가 0인 경우, 비정규화수로서 가수부는 1보다 작은 수(0.○○○의 형태)로 나타낸다(비정규화). 또한, 가수부가 0인 경우, 지수부도 0으로 한다(이하, 이것을 "0 기능"이라 칭함). 이러한 연산을 하는 정규화 회로 장치에 관한 것이다.

부동 소수점의 표현 방법으로서 IEEE의 P754에 개시된 단일 정밀도(single precision)를 예로 들어 설명한다.

IEEE의 P754에 개시된 단일 정밀도에서는, 부동 소수점을 32 비트로 표현하고, 부호 비트 S(1 비트), 지수부 E(8 비트), 가수부 F(23 비트)로 구성된다.

IEEE P754 단일 정밀도에서는, 정규화수와 비정규화수가 정해져 있다. 지수부의 값이 0보다 크고 255보다 작은 수인 경우를 정규화수라고 부르며, 정규화수에서는 1≤가수부<2이고, 가수부의 MSB(가수부의 최상위 비트)가 반드시 1이 되기 때문에, MSB를 생략하고 MSB보다 하위 비트만을 나타낸다. 정규화수는 다음의 수학식 1로 나타낸다.

한편, 지수부가 O으로 되는 경우를 비정규화수라고 부르고, 다음의 수학식 2로 나타낼 수 있다.

종래, 부동 소수점 연산 장치에 있어서의 정규화 회로 장치로서, USP5103418에 개시된 바와 같은 회로가 공지되어 있다.

부동 소수점 연산에 있어서, 연산 결과로서 얻어지는 가수부의 값이 0으로 되는 경우가 필연적으로 발생한다. 이러한 경우에는, 지수부의 값도 0으로 하지 않으면 안된다(0 기능). USP5103418에 개시된 바와 같이, 종래 기술은 0 기능을 가지고 있지 않다. 이 때문에, 별도로 0 기능을 행하는 회로(0 기능 회로)를 마련할 필요가 있었다.

본 발명의 목적은 부동 소수점 연산 장치에 있어서, 「정규화」「비정규화」「0 기능」을 구비한 고속의 정규화 회로 장치를 개발함으로써, 부동 소수점 연산 장치의 고속화를 도모하는 것이다.

도 1은 본 발명의 실시예 1의 정규화 회로 장치의 구성을 도시한 도면,

도 2는 디코더 회로의 진리값표를 도시한 도면,

도 3은 디코더 회로의 구성을 도시한 도면,

도 4는 리딩 원 디텍터 회로의 진리값표를 도시한 도면,

도 5는 리딩 원 디텍터 회로의 회로도,

도 6은 프라이어리티 인코더 회로의 진리값표를 도시한 도면,

도 7은 레퍼런스 신호 생성 회로의 진리값표를 도시한 도면,

도 8은 레퍼런스 신호 생성 회로의 회로도,

도 9는 시프터 회로의 진리값표를 도시한 도면,

도 10은 시프터 회로의 회로도,

도 11은 실시예 1에 있어서 MUX 회로를 AND 게이트 회로로 대체한 경우의 구성을 도시한 도면,

도 12는 본 발명의 실시예 2의 구성을 도시한 도면,

도 13은 본 발명의 실시예 3의 구성을 도시한 도면,

도 14는 인코더 회로의 진리값표를 도시한 도면,

도 15는 인코더 회로의 회로도,

도 16은 실시예 3에 있어서 MUX 회로를 AND 게이트 회로로 대체한 경우의 구성을 도시한 도면,

도 17은 본 발명의 실시예 4의 정규화 회로 장치의 구성을 도시한 도면,

도 18은 본 발명의 실시예 5의 정규화 회로 장치의 구성을 도시한 도면,

도 19는 레퍼런스 신호 테이블 회로(19)의 진리값표를 도시한 도면,

도 20은 레퍼런스 신호 테이블 회로의 구성을 도시한 도면,

도 21은 실시예 5에 있어서 MUX 회로를 AND 게이트 회로로 대체한 경우의 구성을 도시한 도면,

도 22는 본 발명의 실시예 6의 정규화 회로 장치의 구성을 도시한 도면,

도 23은 본 발명의 실시예 7의 정규화 회로 장치의 구성을 도시한 도면,

도 24는 실시예 7에 있어서 MUX 회로를 AND 게이트 회로로 대체한 경우의 구성을 도시한 도면,

도 25는 본 발명의 실시예 8의 정규화 회로 장치의 구성을 도시한 도면.

도면의 주요 부분에 대한 부호의 설명

2 : 프라이어리티 인코더 회로

3 : 레퍼런스 신호 생성 회로

5 : 리딩 원 디텍터 회로

7a : MUX 회로(제 1 스위치 회로)

7b : MUX 회로(제 2 스위치 회로)

8 : AND 게이트 회로(제 1 AND 게이트)

17 : 인코더 회로

19 : 레퍼런스 신호 테이블 회로

21 : 1 비트 시프트 회로

30 : AND 게이트 회로(제 2 AND 게이트)

제 1 발명에 관한 정규화 회로 장치는, 지수부의 입력 신호가 나타내는 수만큼 상위 비트로부터 "1"을 출력하는 레퍼런스 신호 생성 회로와, 레퍼런스 신호 생성 회로에 의해 생성된 신호와 가수부(假數部)의 입력 신호를 비트마다 논리곱을 취하는 제 1 AND 게이트와, 제 1 AND 게이트로부터 출력되는 값의 모든 비트의 논리합 연산을 하는 OR 게이트와, 가수부의 입력 신호를 상위 비트에서부터 검색하여, 처음으로 "1"이 존재하는 위치의 비트만을 "1"로 하는 리딩 원 디텍터 회로(leading one detector)와, 리딩 원 디텍터 회로에 의해 구한 값을 우측으로 1 비트 시프트한 값을 구하는 1 비트 시프트 회로와, 지수부의 입력 신호를 가수부의 입력 신호와 동일한 비트폭으로 디코드하는 디코더와, 가수부의 입력 신호를 외부로부터 입력되는 시프트량만큼 시프트시켜 정규화후의 가수부 신호를 출력하는 시프터와, OR 게이트로부터의 출력이 "1"인 경우에는 1 비트 시프트 회로의 출력을 상기 시프터의 시프트량으로서 공급하고, OR 게이트로부터의 출력이 "0"인 경우에는 디코더로부터의 출력을 시프터의 시프트량으로서 공급하는 제 1 스위치 회로와, 가수부의 입력 신호의 상위 비트에서부터 검색하여, 처음으로 "1"이 존재하는 위치에서 1을 뺀 수를 2진값으로 나타내는 프라이어리티 인코더 회로와, 지수부의 입력 신호로부터 프라이어리티 인코더 회로의 출력 신호를 감산하는 감산 회로와, OR 게이트의 출력이 "1"인 경우에는 감산 회로로부터의 신호를 선택하여 출력하고, OR 게이트의 출력이 "0"인 경우에는 신호 "0"을 출력하여 정규화후의 지수부 출력 신호를 얻는 제 2 스위치 회로를 구비하는 것이다.

제 2 발명에 관한 정규화 회로 장치는, 지수부의 입력 신호가 나타내는 수만큼 상위 비트로부터 "1"을 출력하는 레퍼런스 신호 생성 회로와, 레퍼런스 신호 생성 회로에 의해 생성된 신호와 가수부의 입력 신호를 비트마다 논리곱을 취하는 제 1 AND 게이트와, 제 1 AND 게이트로부터 출력되는 값의 모든 비트의 논리합 연산을 하는 OR 게이트와, 가수부의 입력 신호를 상위 비트에서부터 검색하여, 처음으로 "1"이 존재하는 위치의 비트만을 "1"로 하는 리딩 원 디텍터 회로와, 리딩 원 디텍터 회로에 의해 구한 값을 우측으로 1 비트 시프트한 값을 구하는 1 비트 시프트 회로와, 지수부의 입력 신호를 가수부의 입력 신호와 동일한 비트폭으로 디코드하는 디코더와, 가수부의 입력 신호를 외부로부터 입력되는 시프트량만큼 시프트시켜 정규화후의 가수부 신호를 출력하는 시프터와, OR 게이트로부터의 출력이 "1"인 경우에는 1 비트 시프트 회로의 출력을 시프터의 시프트량으로서 공급하고, OR 게이트로부터의 출력이 "0"인 경우에는 디코더로부터의 출력을 시프터의 시프트량으로서 공급하는 제 1 스위치 회로와, 리딩 원 디텍터의 출력 신호의 상위 비트에서부터 검색하여, "1"이 존재하는 위치에서 1을 뺀 수를 2진값으로 나타내는 인코더 회로와, 지수부의 입력 신호로부터 인코더 회로의 출력 신호를 감산하는 감산 회로와, OR 게이트의 출력이 "1"인 경우에는 감산 회로로부터의 신호를 선택하여 출력하고, OR 게이트의 출력이 "0"인 경우에는 신호 "0"을 출력하여 정규화후의 지수부의 출력 신호를 얻는 제 2 스위치 회로를 구비하는 것이다.

제 3 발명에 관한 정규화 회로 장치는, 지수부의 입력 신호를 가수부의 입력 신호와 동일한 비트폭으로 디코드하는 디코더와, 디코더의 출력 신호의 상위 비트에서부터 "1"인 비트보다 1 비트 상위의 비트까지를 "1"로 하는 레퍼런스 신호 테이블 회로와, 가수부의 입력 신호와 레퍼런스 신호 테이블 회로로부터 출력되는 신호를 비트마다 논리곱을 취하는 제 1 AND 게이트와, 제 1 AND 게이트로부터 출력되는 값의 모든 비트의 논리합 연산을 하는 OR 게이트와, 가수부의 입력 신호를 상위 비트에서부터 검색하여, 처음으로 "1"이 존재하는 위치의 비트만을 "1"로 하는 리딩 원 디텍터 회로와, 리딩 원 디텍터 회로에 의해 구한 값을 우측으로 1 비트 시프트한 값을 구하는 1 비트 시프트 회로와, 가수부의 입력 신호를 외부로부터 입력되는 시프트량만큼 시프트시켜 정규화후의 가수부 신호를 출력하는 시프터와, OR 게이트로부터의 출력이 "1"인 경우에는 1 비트 시프트 회로의 출력을 상기 시프터의 시프트량으로서 공급하고, OR 게이트로부터의 출력이 "0"인 경우에는 디코더로부터의 출력을 시프터의 시프트량으로서 공급하는 제 1 스위치 회로와, 가수부의 입력 신호의 상위 비트에서부터 검색하여, 처음으로 "1"이 존재하는 위치에서 1을 뺀 수를 2진값으로 나타내는 프라이어리티 인코더 회로와, 지수부의 입력 신호로부터 프라이어리티 인코더 회로의 출력 신호를 감산하는 감산 회로와, OR 게이트의 출력이 "1"인 경우에는 감산 회로로부터의 신호를 선택하여 출력하고, OR 게이트의출력이 "0"인 경우에는 신호 "0"을 출력하여 정규화후의 지수부의 출력 신호를 얻는 제 2 스위치 회로를 구비하는 것이다.

제 4 발명에 관한 정규화 회로 장치는, 지수부의 입력 신호를 가수부의 입력 신호와 동일한 비트폭으로 디코드하는 디코더와, 디코더의 출력 신호의 상위 비트에서부터 "1"인 비트보다 1 비트 상위의 비트까지를 "1"로 하는 레퍼런스 신호 테이블 회로와, 가수부의 입력 신호와 레퍼런스 신호 테이블 회로로부터 출력되는 신호를 비트마다 논리곱을 취하는 제 1 AND 게이트와, 제 1 AND 게이트로부터 출력되는 값의 모든 비트의 논리합 연산을 하는 OR 게이트와, 가수부의 입력 신호를 상위 비트에서부터 검색하여, 처음으로 "1"이 존재하는 위치의 비트만을 "1"로 하는 리딩 원 디텍터 회로와, 리딩 원 디텍터 회로에 의해 구한 값을 우측으로 l 비트 시프트한 값을 구하는 1 비트 시프트 회로와, 가수부의 입력 신호를 외부로부터 입력되는 시프트량만큼 시프트시켜 정규화후의 가수부 신호를 출력하는 시프터와, OR 게이트로부터의 출력이 "1"인 경우에는 1 비트 시프트 회로의 출력을 시프터의 시프트량으로서 공급하고, OR 게이트로부터의 출력이 "0"인 경우에는 상기 디코더로부터의 출력을 상기 시프터의 시프트량으로서 공급하는 제 1 스위치 회로와, 리딩 원 디텍터 회로의 출력의 상위 비트에서부터 검색하여, "1"이 존재하는 위치에서 1을 뺀 수를 2진값으로 나타내는 인코더 회로와, 지수부의 입력 신호로부터 인코더 회로의 출력 신호를 감산하는 감산 회로와, OR 게이트의 출력이 "1"인 경우에는 감산 회로로부터의 신호를 선택하여 출력하고, 상기 OR 게이트의 출력이 "0"인 경우에는 신호 "0"을 출력하여 정규화후의 지수부의 출력 신호를 얻는 제 2 스위치 회로를 구비하는 것이다.

제 5 발명에 관한 정규화 회로 장치는, 지수부의 입력 신호가 나타내는 수만큼 상위 비트로부터 "1"을 출력하는 레퍼런스 신호 생성 회로와, 레퍼런스 신호 생성 회로에 의해 생성된 신호와 가수부의 입력 신호를 비트마다 논리곱을 취하는 제 1 AND 게이트와, 제 1 AND 게이트로부터 출력되는 값의 모든 비트의 논리합 연산을 하는 OR 게이트와, 가수부의 입력 신호를 상위 비트에서부터 검색하여, 처음으로 "1"이 존재하는 위치의 비트만을 "1"로 하는 리딩 원 디텍터 회로와, 리딩 원 디텍터 회로에 의해 구한 값을 우측으로 1 비트 시프트한 값을 구하는 1 비트 시프트 회로와, 지수부의 입력 신호를 가수부의 입력 신호와 동일한 비트폭으로 디코드하는 디코더와, 가수부의 입력 신호를 외부로부터 입력되는 시프트량만큼 시프트시켜 정규화후의 가수부 신호를 출력하는 시프터와, OR 게이트로부터의 출력이 "1"인 경우에는 1 비트 시프트 회로의 출력을 시프터의 시프트량으로서 공급하고, OR 게이트로부터의 출력이 "0"인 경우에는 디코더로부터의 출력을 시프터의 시프트량으로서 공급하는 제 1 스위치 회로와, 가수부의 입력 신호의 상위 비트에서부터 검색하여, 처음으로 "1"이 존재하는 위치에서 1을 뺀 수를 2진값으로 나타내는 프라이어리티 인코더 회로와, OR 게이트의 출력이 "1"인 경우에는 프라이어리티 인코더 회로로부터의 신호를 선택하여 출력하고, 상기 OR 게이트의 출력이 "0"인 경우에는 지수부의 입력 신호를 출력하여 정규화후의 지수부의 출력 신호를 얻는 제 2 스위치 회로와 지수부의 입력 신호로부터 상기 제 2 스위치 회로의 출력 신호를 감산하는 감산 회로를 구비하는 것이다.

제 6 발명에 관한 정규화 회로 장치는, 지수부의 입력 신호가 나타내는 수만큼 상위 비트로부터 "1"을 출력하는 레퍼런스 신호 생성 회로와, 상기 레퍼런스 신호 생성 회로에 의해 생성된 신호와 가수부의 입력 신호를 비트마다 논리곱을 취하는 AND 게이트와, AND 게이트로부터 출력되는 값의 모든 비트의 논리합 연산을 하는 OR 게이트와, 가수부의 입력 신호를 상위 비트에서부터 검색하여, 처음으로 "1"이 존재하는 위치의 비트만을 "1"로 하는 리딩 원 디텍터 회로와, 리딩 원 디텍터 회로에 의해 구한 값을 우측으로 1 비트 시프트한 값을 구하는 1 비트 시프트 회로와, 지수부의 입력 신호를 가수부의 입력 신호와 동일한 비트폭으로 디코드하는 디코더와, 가수부의 입력 신호를 외부로부터 입력되는 시프트량만큼 시프트시켜 정규화후의 가수부 신호를 출력하는 시프터와, OR 게이트로부터의 출력이 "1"인 경우에는 1 비트 시프트 회로의 출력을 시프터의 시프트량으로서 공급하고, OR 게이트로부터의 출력이 "0"인 경우에는 디코더로부터의 출력을 시프터의 시프트량으로서 공급하는 제 1 스위치 회로와, 리딩 원 디텍터의 출력 신호의 상위 비트에서부터 검색하여, "1"이 존재하는 위치에서 1을 뺀 수를 2진값으로 나타내는 인코더 회로와, OR 게이트의 출력이 "1"인 경우에는 인코더로부터의 신호를 선택하여 출력하고, OR 게이트의 출력이 "0"인 경우에는 지수부의 입력 신호를 출력하여 정규화후의 지수부의 출력 신호를 얻는 제 2 스위치 회로와 지수부의 입력 신호로부터 제 2 스위치의 출력 신호를 감산하는 감산 회로를 구비하는 것이다.

제 7 발명에 관한 정규화 회로 장치는, 지수부의 입력 신호를 가수부의 입력 신호와 동일한 비트폭으로 디코드하는 디코더와, 디코더의 출력 신호의 상위 비트에서부터 "1"인 비트보다 1 비트 상위의 비트까지를 "1"로 하는 레퍼런스 신호 테이블 회로와, 가수부의 입력 신호와 레퍼런스 신호 테이블 회로로부터 출력되는 신호를 비트마다 논리곱을 취하는 AND 게이트와, AND 게이트로부터 출력되는 값의 모든 비트의 논리합 연산을 하는 OR 게이트와, 가수부의 입력 신호를 상위 비트에서부터 검색하여, 처음으로 "1"이 존재하는 위치의 비트만을 "1"로 하는 리딩 원 디텍터 회로와, 리딩 원 디텍터 회로에 의해 구한 값을 우측으로 1 비트 시프트한 값을 구하는 1 비트 시프트 회로와, 가수부의 입력 신호를 외부로부터 입력되는 시프트량만큼 시프트시켜 정규화후의 가수부 신호를 출력하는 시프터와, OR 게이트로부터의 출력이 "1"인 경우에는 1 비트 시프트 회로의 출력을 시프터의 시프트량으로서 공급하고, OR 게이트로부터의 출력이 "0"인 경우에는 디코더로부터의 출력을 시프터의 시프트량으로서 공급하는 제 1 스위치 회로와, 가수부의 입력 신호의 상위 비트에서부터 검색하여, 처음으로 "1"이 존재하는 위치에서 1을 뺀 수를 2진값으로 나타내는 프라이어리티 인코더 회로와, OR 게이트의 출력이 "1"인 경우에는 프라이어리티 인코더로부터의 신호를 선택하여 출력하고, OR 게이트의 출력이 "0"인 경우에는 지수부의 입력 신호를 출력하여 정규화후의 지수부의 출력 신호를 얻는 제 2 스위치 회로와, 지수부의 입력 신호로부터 제 2 스위치 회로의 출력 신호를 감산하는 감산 회로를 구비하는 것이다.

제 8 발명에 관한 정규화 회로 장치는, 지수부의 입력 신호를 가수부의 입력 신호와 동일한 비트폭으로 디코드하는 디코더와, 디코더의 출력 신호의 상위 비트에서부터 "1"인 비트보다 1 비트 상위의 비트까지를 "1"로 하는 레퍼런스 신호 테이블 회로와, 가수부의 입력 신호와 레퍼런스 신호 테이블 회로로부터 출력되는 신호를 비트마다 논리곱을 취하는 제 1 AND 게이트와, 제 1 AND 게이트로부터 출력되는 값의 모든 비트의 논리합 연산을 하는 OR 게이트와, 가수부의 입력 신호를 상위 비트에서부터 검색하여, 처음으로 "1"이 존재하는 위치의 비트만을 "1"로 하는 리딩 원 디텍터 회로와, 리딩 원 디텍터 회로에 의해 구한 값을 우측으로 1 비트 시프트한 값을 구하는 1 비트 시프트 회로와, 가수부의 입력 신호를 외부로부터 입력되는 시프트량만큼 시프트시켜 정규화후의 가수부 신호를 출력하는 시프터와, OR 게이트로부터의 출력이 "1"인 경우에는 1 비트 시프트 회로의 출력을 시프터의 시프트량으로서 공급하고, OR 게이트로부터의 출력이 "0"인 경우에는 디코더로부터의 출력을 시프터의 시프트량으로서 공급하는 제 1 스위치 회로와, 리딩 원 디텍터 회로의 출력의 상위 비트에서부터 검색하여, "1"이 존재하는 위치에서 1을 뺀 수를 2진값으로 나타내는 인코더 회로와, OR 게이트의 출력이 "1"인 경우에는 인코더로부터의 신호를 선택하여 출력하고, OR 게이트의 출력이 "0"인 경우에는 신호 "0"을 출력하여 정규화후의 지수부의 출력 신호를 얻는 제 2 스위치 회로와 지수부의 입력 신호로부터 제 2 스위치 회로의 출력 신호를 감산하는 감산 회로를 구비하는 것이다.

발명의 실시예

이하, 본 발명의 일실시예를 설명한다.

(실시예 1)

본 발명의 부동 소수점 연산 장치에 있어서의 정규화 회로 장치의 일례를 도 1에 나타낸다. 도 1에 있어서, 참조부호 (2)는 프라이어리티 인코더 회로, 참조부호 (3)은 레퍼런스 신호 생성 회로, 참조부호 (4)는 디코더 회로, 참조부호 (5)는 리딩 원 디텍터 회로, 참조부호 (6)은 감산기 회로, 참조부호 (7)은 MUX 회로((7a)는 제 1 스위치 회로, (7b)는 제 2 스위치 회로), 참조부호 (8)은 AND 게이트 회로(제 1 AND 게이트), 참조부호 (9)는 OR 게이트 회로, 참조부호 (10)은 시프터 회로, 참조부호 (21)은 우측 1 비트 시프트 회로, 참조부호 (20)은 선택 신호 생성부이다.

또한, 도 1에 있어서, A는 지수부의 입력값(신호)을, B는 가수부의 입력값(신호)을 나타내며, E는 지수부의 출력값(신호)을 나타낸다. 또한, D는 가수부의 입력 B를 정규화하기 위한 이동량(시프트량)을 나타내는 값(신호)을 나타내며, 또한 F는 가수부의 출력값(신호)을 나타낸다.

다음에, 지수부(A, E)를 8 비트, 가수부의 입력 신호(B)를 24 비트, 가수부의 출력 신호(F)를 23 비트, 이동량(D)을 25 비트로 했을 때의 회로에 대하여 설명한다.

디코더 회로(4)는, 2진값으로 표현된 입력 신호 A를 디코드하는 회로이다. 진리값표를 도 2에 도시한다. 또한, 디코더 회로(4)의 일례를 도 3에 도시한다. 도면에 있어서, 참조부호 (11)은 인버터(NOT 게이트 회로), 참조부호 (12)는 AND 게이트 회로이다.

리딩 원 디텍터 회로(5)는, 입력 신호 B의 상위 비트에서부터 검색하여, 처음으로 "1"이 존재하는 위치(비트)만을 "1"로 하는 회로이다. 도 4에 리딩 원 디텍터 회로(5)의 진리값표를 나타낸다. 또한, 리딩 원 디텍터 회로(5)의 일례를 도 5에 도시한다. 도 5에 있어서, 참조부호 (11)은 인버터(NOT 게이트 회로), 참조부호 (12)는 AND 게이트 회로이다. 단, B가 0일 때에는, B"₂₄를 1, B"₂₃∼B"₁을 0으로 한다.

프라이어리티 인코더 회로(2)는, 입력 신호 B의 상위 비트에서부터 검색하여, 처음으로 "1"이 존재하는 위치로부터 1을 뺀 수를 2진값으로 나타내는 회로이다. 즉, 출력 신호 B'의 비트폭은, 입력 신호 B가 n 비트인 경우, int(log₂(n-1))+1 비트로 된다. 즉, 프라이어리티 인코더 회로(2)의 입력 신호 B가 24 비트일 경우, 출력 신호 B'의 비트폭은 5 비트로 된다. 도 6에 프라이어리티 인코더 회로(2)의 진리값표를 도시한다. 단, 프라이어리티 인코더 회로(2)에 있어서, 입력 B의 값이 모두 0인 경우, 출력 B'의 값은 O으로 한다.

레퍼런스 신호 생성 회로(3)는, 2진값으로 표현된 입력 신호 A가 나타내는 수만큼, 출력 신호 A"의 상위에서부터 "1"로 하는 회로이다. 도 7에 레퍼런스 신호 생성 회로(3)의 진리값표를 나타낸다. 또한, 레퍼런스 신호 생성 회로(3)의 일례를 도 8에 도시한다. 도 8에 있어서, 참조부호 (12)는 AND 게이트 회로, 참조부호 (13)은 AND-OR 게이트 회로, 참조부호 (14)는 OR 게이트 회로이다. 단, 레퍼런스 신호 생성 회로(3)에 있어서, 입력 신호 A의 값이 23 이상일 경우, 출력 신호A"의 값은 모두 1로 한다.

감산기 회로(6)는 입력 신호를 S, R로 하고, 이 입력 신호 S, R에 대하여, 감산 결과는 출력 신호 S-R이다.

MUX 회로(7)는, 선택 신호 S에 대하여, 입력 신호 P, Q를 선택하는 회로이다. 선택 신호 S가 "0"일 때 출력 신호는 P가, 선택 신호 S가 "1"일 때 출력 신호는 Q가 선택된다.

시프터 회로(10)는 제어 신호 D(T)에 대하여 입력 신호 B를 시프트하는 회로이다. 진리값표를 도 9에 도시한다. 또한, 시프터 회로(10)의 일례를 도 10에 도시한다. 도 10에 있어서, 참조부호 (15)는 N채널 MOS형 FET이다.

회로 동작에 대하여 설명한다. 지수부의 입력 신호 A, 가수부의 입력 신호 B를 각각, A=127, B=0000_0001_0001_0001_0001_0001 로 한다. 또, 숫자는 이해를 쉽게 하기 위하여 4자리수마다 밑줄(underline)을 넣었다.

(1) 레퍼런스 신호 생성 회로(3)의 출력값 A"은 이하와 같이 된다.

A" = 1111_1111_1111_1111_1111_1111

(2) AND 게이트 회로(8)의 출력값 G는 이하와 같이 된다.

G = 0000_0001_0001_0001_0001_0001

(3) OR 게이트 회로(9)의 출력값 G'은 이하와 같이 된다.

G' = |G → 1("|"은 신호의 모든 비트의 합을 나타내고 있음)

(4) 프라이어리티 인코더 회로(2)의 출력값 B'은 이하와 같이 된다.

B' = 7

(5) 감산기 회로(6)의 출력값 H는 이하와 같이 된다.

H = A-B' → 127-7 →120

(6) MUX 회로(7b)의 출력값 E는 이하와 같이 된다.

E = G'?H : 0 →1?120 : 0 → 120(E=S?Q : P는 만일 S=1이면 E=Q, 그렇지 않으면 E=P을 나타내고 있음)

(7) 디코더 회로(4)의 출력값 A'은 이하와 같이 된다.

A' = 0000_0000_0000_0000_0000_0000

(8) 리딩 원 디텍터 회로(5)의 출력값 B"은 이하와 같이 된다.

B" = 0_0000_0001_0000_0000_0000_000

(9) 우측 1 비트 시프트 회로(21)의 출력값 C는 이하와 같이 된다.

C = 0000_0000_1000_0000_0000_0000

(10) MUX 회로(7a)의 출력값 D는 이하와 같이 된다.

D = 0_0000_0000_1000_0000_0000_0000

(11) 시프터 회로(10)의 출력값 F는 이하와 같이 된다.

F = 000_1000_1000_1000_1000_0000

다음에, A=5, B=0000_0001_0001_0001_0001_0001로 하면,

A" = 1111_1000_0000_0000_0000_0000

(2) AND 게이트 회로(8)의 출력값 G는 이하와 같이 된다.

G = 0000_0000_0000_0000_0000_0000

(3) OR 게이트 회로(9)의 출력값 G'은 이하와 같이 된다.

G' = |G → 0

B' = 7

(5) 감산기 회로(6)의 출력값 H는 이하와 같이 된다.

H = A-B' → 5-7 → -2

(6) MUX 회로(7b)의 출력값 E는 이하와 같이 된다.

E = G'?H : 0 → 0?-2 : 0 → 0

(7) 디코더 회로(4)의 출력값 A'은 이하와 같이 된다.

A' = 0000_0100_0000_0000_0000_0000

(8) 리딩 원 디텍터 회로(5)의 출력값 B"은 이하와 같이 된다.

B" = 0_0000_0001_0000_0000_0000_000

C = 0000_0000_1000_0000_0000_0000

(10) MUX 회로(7a)의 출력값 D는 이하와 같이 된다.

D = 0_0000_0100_0000_0000_0000_000O

(11) 시프터 회로(10)의 출력값 F는 이하와 같이 된다.

F = 0010_0010_0010_0010_0010_000

또한, A=7, B=0000_0001_0001_0001_0001_0001로 하면,

A"= 1111_1110_0000_0000_0000_0000

(2) AND 게이트 회로(8)의 출력값 G는 이하와 같이 된다.

G = 0000_0000_0000_0000_0000_0000

(3) OR 게이트 회로(9)의 출력값 G'은 이하와 같이 된다.

G' = |G → 0

B' = 7

(5) 감산기 회로(6)의 출력값 H는 이하와 같이 된다.

H = A-B' →7-7 → 0

(6) MUX 회로(7b)의 출력값 E는 이하와 같이 된다.

E = G'?H : 0 → 0?0 : 0 → 0

(7) 디코더 회로(4)의 출력값 A'은 이하와 같이 된다.

A' = 0000_0001_0000_0000_0000_0000

(8) 리딩 원 디텍터 회로(5)의 출력값 B"은 이하와 같이 된다.

B" = 0_0000_0001_0000_0000_0000_000

C = 0000_0000_1000_0000_0000_0000

(10) MUX 회로(7a)의 출력값 D는 이하와 같이 된다.

D = 0_0000_0001_0000_0000_0000_0000

(11) 시프터 회로(10)의 출력값 F는 이하와 같이 된다.

F = 1000_1000_1000_1000_1000_000

또한, A=127, B=0000_0000_0000_0000_0000_0000으로 하면,

A"= 1111_1111_1111_1111_1111_1111

(2) AND 게이트 회로(8)의 출력값 G는 이하와 같이 된다.

G = 0000_0000_0000_0000_0000_0000

(3) OR 게이트 회로(9)의 출력값 G'은 이하와 같이 된다.

G' = |G → 0

B' = 0

(5) 감산기 회로(6)의 출력값 H는 이하와 같이 된다.

H = A-B' →127-0 → 127

(6) MUX 회로(7b)의 출력값 E는 이하와 같이 된다.

E = G'?H : 0 → 0?127 : 0 → 0

(7) 디코더 회로(4)의 출력값 A'은 이하와 같이 된다.

A' = 0000_0000_0000_0000_0000_0000

(8) 리딩 원 디텍터 회로(5)의 출력값 B"은 이하와 같이 된다.

B" = 1_0000_0000_0000_0000_0000_000

C = 0000_0000_0000_0000_0000_0000

(10) MUX 회로(7a)의 출력값 D는 이하와 같이 된다.

D = 1_0000_0000_0000_0000_0000_0000

(11) 시프터 회로(10)의 출력값 F는 이하와 같이 된다.

F = 0000_0000_0000_0000_0000_000

또, 도 1의 회로에 있어서, 도 11에 도시하는 바와 같이 MUX 회로(7b)를 AND 게이트 회로(16)로 대체할 수 있다. 이 경우, 신호 G'이 0인 경우에 지수부의 출력 신호 E가 0으로 된다. 또한, 신호 G'이 1인 경우는 지수부의 출력 신호 E는 감산기의 출력 신호 H와 동일하게 된다. 따라서, 특별한 회로를 마련하는 일 없이 0(zero) 기능을 실현할 수 있는 효과가 있다.

(실시예 2)

본 발명의 부동 소수점 연산 장치에 있어서의 정규화 회로 장치의 실시예 2를 도 12에 도시한다. 도 12에 있어서, 참조부호 (2)는 프라이어리티 인코더 회로, 참조부호 (3)은 레퍼런스 신호 생성 회로, 참조부호 (4)는 디코더 회로, 참조부호 (5)는 리딩 원 디텍터 회로, 참조부호 (6)은 감산기 회로, 참조부호 (7)은 MUX 회로, 참조부호 (8)은 AND 게이트 회로, 참조부호 (9)는 OR 게이트 회로, 참조부호 (10)은 시프터 회로, 참조부호 (21)은 우측 1 비트 시프트 회로, 참조부호 (20)은 선택 신호 생성부이다.

또한, 도 12에 있어서, A는 지수부의 입력값(신호)을, B는 가수부의 입력값(신호)을, E는 지수부의 출력값(신호)을 나타낸다. 또한, D는 가수부의 입력 B를정규화하기 위한 이동량(시프트량)을 나타내는 값(신호)이며, 또한 F는 가수부의 출력값(신호)을 나타낸다.

디코더 회로(4), 리딩 원 디텍터 회로(5), 프라이어리티 인코더 회로(2), 레퍼런스 신호 생성 회로(3), 감산기 회로(6), MUX 회로(7), 시프터 회로(10)는 각각 실시예 1에 나타낸 것과 마찬가지이다.

회로 동작에 대하여 설명한다. 지수부의 입력 신호 A, 가수부의 입력 신호 B를 각각, A=127, B=0000_0001_0001_0001_0001_0001로 하면,

A" = 1111_1111_1111_1111_1111_1111

(2) AND 게이트 회로(8)의 출력값 G는 이하와 같이 된다.

G = 0000_0001_0001_0001_0001_0001

(3) OR 게이트 회로(9)의 출력값 G'은 이하와 같이 된다.

G' = |G → 1

B' = 7

(5) MUX 회로(7c)의 출력값 L은 이하와 같이 된다.

L = G'?B' : A → 1?7 : 127 → 7

(6) 감산기 회로(6)의 출력값 E는 이하와 같이 된다.

E = A-L → 127-7 → 120

(7) 디코더 회로(4)의 출력값 A'은 이하와 같이 된다.

A' = 0000_0000_0000_0000_0000_0000

(8) 리딩 원 디텍터 회로(5)의 출력값 B"은 이하와 같이 된다.

B" = 0_0000_0001_0000_0000_0000_000

C = O000_0000_1000_0000_0000_0000

(10) MUX 회로(7a)의 출력값 D는 이하와 같이 된다.

D = 0_0000_0000_1000_0000_0000_0000

(11) 시프터 회로(10)의 출력값 F는 이하와 같이 된다.

F = 000_1000_1000_1000_1000_0000

다음에, A=5, B=0000_0001_0001_0001_0001_0001로 하면,

A"= 1111_1000_0000_0000_0000_0000

(2) AND 게이트 회로(8)의 출력값 G는 이하와 같이 된다.

G = 0000_0000_0000_0000_0000_0000

(3) OR 게이트 회로(9)의 출력값 G'은 이하와 같이 된다.

G' = |G → 0

B' = 7

(5) MUX 회로(7c)의 출력값 L은 이하와 같이 된다.

L = G'?B' : A → 0?7 : 5 → 5

(6) 감산기 회로(6)의 출력값 E는 이하와 같이 된다.

E = A-L → 5-5 → 0

(7) 디코더 회로(4)의 출력값 A'은 이하와 같이 된다.

A' = 0000_0100_0000_0000_0000_0000

(8) 리딩 원 디텍터 회로(5)의 출력값 B"은 이하와 같이 된다.

B" = 0_0000_0001_0000_0000_0000_000

C = 0000_0000_1000_0000_0000_000O

(10) MUX 회로(7a)의 출력값 D는 이하와 같이 된다.

D = 0_0000_0100_0000_0000_0000_0000

(11) 시프터 회로(10)의 출력값 F는 이하와 같이 된다.

F = 0010_0010_0010_0010_0010_000

또한, A=7, B=0000_0001_0001_0001_0001_0001로 하면,

A" = 1111_1110_0000_0000_0000_0000

(2) AND 게이트 회로(8)의 출력값 G는 이하와 같이 된다.

G = 0000_0000_0000_0000_0000_0000

(3) OR 게이트 회로(9)의 출력값 G'은 이하와 같이 된다.

G' = |G → 0

B' = 7

(5) MUX 회로(7c)의 출력값 L은 이하와 같이 된다.

L = G'?B' : A → 0?7 : 7 → 7

(6) 감산기 회로(6)의 출력값 E는 이하와 같이 된다.

E = A-L → 7-7 → 0

(7) 디코더 회로(4)의 출력값 A'은 이하와 같이 된다.

A' = 0000_0001_0000_0000_0000_0000

(8) 리딩 원 디텍터 회로(5)의 출력값 B"은 이하와 같이 된다.

B" = 0_0000_0001_0000_0000_0000_000

C = 0000_0000_1000_0000_0000_0000

(10) MUX 회로(7a)의 출력값 D는 이하와 같이 된다.

D = 0_0000_0001_0000_0000_0000_0000

(11) 시프터 회로(10)의 출력값 F는 이하와 같이 된다.

F = 1000_1000_1000_1000_1000_000

또한, A=127, B=0000_0000_0000_0000_0000_0000으로 하면,

A" = 1111_1111_1111_1111_1111_1111

(2) AND 게이트 회로(8)의 출력값 G는 이하와 같이 된다.

G = 0000_0000_0000_0000_0000_0000

(3) OR 게이트 회로(9)의 출력값 G'은 이하와 같이 된다.

G' = |G → 0

B' = 0

(5) MUX 회로(7c)의 출력값 L은 이하와 같이 된다.

L = G'?B' : A → 0?0 : 127 → 127

(6) 감산기 회로(6)의 출력값 E는 이하와 같이 된다.

E = A-L → 127-127 → 0

(7) 디코더 회로(4)의 출력값 A'은 이하와 같이 된다.

A' = 0000_0000_0000_0000_0000_0000

(8) 리딩 원 디텍터 회로(5)의 출력값 B"은 이하와 같이 된다.

B" = 1_0000_0000_0000_0000_0000_000

C = 0000_0000_0000_0000_0000_0000

(10) MUX 회로(7a)의 출력값 D는 이하와 같이 된다.

D = 1_0000_0000_0000_0000_0000_0000

(11) 시프터 회로(10)의 출력값 F는 이하와 같이 된다.

F = 0000_0000_0000_0000_0000_000

(실시예 3)

본 발명의 부동 소수점 연산 장치에 있어서의 정규화 회로 장치의 실시예 3의 구성을 도 13에 도시한다. 도 13에 있어서, 참조부호 (17)은 인코더 회로, 참조부호 (3)은 레퍼런스 신호 생성 회로, 참조부호 (4)는 디코더 회로, 참조부호 (5)는 리딩 원 디텍터 회로, 참조부호 (6)는 감산기 회로, 참조부호 (7)은 MUX 회로, 참조부호 (8)은 AND 게이트 회로, 참조부호 (9)는 OR 게이트 회로, 참조부호 (10)은 시프터 회로, 참조부호 (21)은 우측 1 비트 시프트 회로, 참조부호 (20)은 선택 신호 생성부, 참조부호 (30)은 AND 게이트 회로이다(제 2 AND 게이트).

또한, 도 13에 있어서, A는 지수부의 입력값(신호)을, B는 가수부의 입력값(신호)을, E는 지수부의 출력값(신호)을 나타낸다. 또한, D는 가수부의 입력 B를 정규화하기 위한 이동량(시프트량)을 나타내는 값(신호)이며, 또한 F는 가수부의 출력값(신호)을 나타낸다.

디코더 회로(4), 리딩 원 디텍터 회로(5), 레퍼런스 신호 생성 회로(3), 감산기 회로(6), MUX 회로(7), 시프터 회로(10)는 각각 실시예 1에서 나타낸 것과 마찬가지이다.

인코더 회로(17)는, 입력 신호 B"의 상위 비트에서부터 검색하여, "1"이 존재하는 위치로부터 1을 뺀 수를 2진값으로 나타내는 회로이다. 즉, 출력 신호 B'의 비트폭은, 입력 신호 B"이 n 비트일 경우, int(log₂(n-1))+1 비트로 된다. 즉, 인코더 회로(17)의 입력 신호 B"이 25 비트인 경우, 출력 신호 B'의 비트폭은 5 비트로 된다. 도 14에 인코더 회로(17)의 진리값표를 도시한다. 도 15에 인코더 회로(17)의 회로도의 일례를 도시한다.

또한, 도 13의 회로에 있어서, 도 16에 도시하는 바와 같이 MUX 회로(7b)를 AND 게이트 회로(16)로 대체할 수 있다. 이 경우, 신호 G'이 0일 경우에 지수부의 출력 신호 E가 0으로 된다. 또한, 신호 G'이 1일 경우에는 지수부의 출력 신호 E는 감산기의 출력 신호 H와 동일하게 된다.

(실시예 4)

본 발명의 부동 소수점 연산 장치에 있어서의 정규화 회로 장치의 구성을 도 17에 도시한다.

도 17에 있어서, 참조부호 (17)은 인코더 회로, 참조부호 (3)은 레퍼런스 신호 생성 회로, 참조부호 (4)는 디코더 회로, 참조부호 (5)는 리딩 원 디텍터 회로, 참조부호 (6)은 감산기 회로, 참조부호 (7)은 MUX 회로, 참조부호 (8)은 AND 게이트 회로, 참조부호 (9)는 OR 게이트 회로, 참조부호 (10)은 시프터 회로, 참조부호 (21)은 우측 1 비트 시프트 회로, 참조부호 (20)은 선택 신호 생성부, 참조부호(30)은 AND 게이트 회로이다.

또한, 도 17에 있어서, A는 지수부의 입력값(신호)을, B는 가수부의 입력값(신호)을, E는 지수부의 출력값(신호)을 나타낸다. 또한, D는 가수부의 입력 B를 정규화하기 위한 이동량(시프트량)을 나타내는 값(신호)이며, 또한 F는 가수부의 출력값(신호)을 나타낸다.

디코더 회로(4), 리딩 원 디텍터 회로(5), 레퍼런스 신호 생성 회로(3), 감산기 회로(6), MUX 회로(7), 시프터 회로(10)는 각각 실시예 1에서 나타낸 것과 마찬가지이며, 인코더 회로(17)는 실시예 3에서 나타낸 것과 마찬가지이다.

(실시예 5)

본 발명의 부동 소수점 연산 장치에 있어서의 정규화 회로 장치의 다른 실시예를 도 18에 도시한다. 도 18에 있어서, 참조부호 (2)는 프라이어리티 인코더 회로, 참조부호 (19)는 디코더로부터 레퍼런스 신호를 생성하는 레퍼런스 신호 테이블 회로, 참조부호 (4)는 디코더 회로, 참조부호 (5)는 리딩 원 디텍터 회로, 참조부호 (6)은 감산기 회로, 참조부호 (7)은 MUX 회로, 참조부호 (8)은 AND 게이트 회로, 참조부호 (9)는 OR 게이트 회로, 참조부호 (10)은 시프터 회로, 참조부호 (21)은 우측 1 비트 시프트 회로, 참조부호 (20)은 선택 신호 생성부이다.

또한, 도 18에 있어서, A는 지수부의 입력값(신호)을, B는 가수부의 입력값(신호)을, E는 지수부의 출력값(신호)을 나타낸다. 또한, D는 가수부의 입력 B를 정규화하기 위한 이동량(시프트량)을 나타내는 값(신호)이며, 또한 F는 가수부의 출력값(신호)을 나타낸다.

디코더 회로(4), 리딩 원 디텍터 회로(5), 프라이어리티 인코더 회로(2), 감산기 회로(6), MUX 회로(7), 시프터 회로(10)는 각각 실시예 1에서 나타낸 것과 마찬가지이다.

디코더 회로(4)의 출력 신호 A'으로부터 레퍼런스 신호를 생성하는 레퍼런스 신호 테이블 회로(19)는, 디코더 회로(4)에서 2진값으로 표현된 입력 신호 A가 디코드된 신호 A'을 기초로 하여 레퍼런스 신호 A"을 생성하는 회로이다. 신호 A"은 신호 A'의 상위 비트에서부터 "1"인 비트보다 1 비트 상위의 비트까지를 1로 한다. 도 19에 디코더로부터 신호를 생성하는 레퍼런스 신호 테이블 회로(19)의 진리값표를 도시한다. 또한, 디코더 회로(4)의 출력 신호 A'로부터 레퍼런스 신호를 생성하는 레퍼런스 신호 테이블 회로(19)의 일례를 도 20에 도시한다. 도 20에 있어서, 참조부호 (14)는 OR 게이트 회로이다. 단, 디코더 회로(4)의 출력 신호 A'으로부터 신호를 생성하는 레퍼런스 신호 테이블 회로(19)에 있어서, 입력 신호 A'이 모두 0인 경우, 출력 신호 A"의 값은 모두 1로 한다.

또한, 도 18의 회로에 있어서, 도 21에 도시하는 바와 같이 MUX 회로(7b)를 AND 게이트 회로(16)로 대체할 수 있다. 이 경우, 신호 G'이 0일 경우에 지수부의 출력 신호 E가 0으로 된다. 또한, 신호 G'가 1일 경우에는 지수부의 출력 신호 E는 감산기의 출력 신호 H와 동일하게 된다.

(실시예 6)

본 발명의 부동 소수점 연산 장치에 있어서의 정규화 회로 장치의 실시예 6의 구성을 도 22에 도시한다. 도 22에 있어서, 참조부호 (2)는 프라이어리티 인코더 회로, 참조부호 (4)는 디코더 회로, 참조부호 (19)는 디코더 회로(4)의 출력 신호 A'으로부터 신호를 생성하는 레퍼런스 신호 테이블 회로, 참조부호 (5)는 리딩 원 디텍터 회로, 참조부호 (6)은 감산기 회로, 참조부호 (7)은 MUX 회로, 참조부호 (8)은 AND 게이트 회로, 참조부호 (9)는 OR 게이트 회로, 참조부호 (10)은 시프터 회로, 참조부호 (21)은 우측 1 비트 시프트 회로, 참조부호 (20)은 선택 신호 생성부이다.

또한, 도 22에 있어서, A는 지수부의 입력값(신호)을, B는 가수부의 입력값(신호)을, E는 지수부의 출력값(신호)을 나타낸다. 또한, D는 가수부의 입력 B를 정규화하기 위한 이동량(시프트량)을 나타내는 값(신호)이며, 또한 F는 가수부의 출력값(신호)을 나타낸다.

디코더 회로(4), 프라이어리티 인코더 회로(2), 리딩 원 디텍터 회로(5), 감산기 회로(6), MUX 회로(7), 시프터 회로(10)는 각각 실시예 1에서 나타낸 것과 마찬가지이다.

디코더 회로(4)의 출력 신호 A'로부터 레퍼런스 신호를 생성하는 레퍼런스 신호 테이블 회로(19)는 실시예 5에서 나타낸 것과 마찬가지이다.

(실시예 7)

본 발명의 실시예 7의 부동 소수점 연산 장치에 있어서의 정규화 회로 장치의 구성을 도 23에 도시한다. 도 23에 있어서, 참조부호 (17)은 인코더 회로, 참조부호 (4)는 디코더 회로, 참조부호 (19)는 디코더 회로(4)의 출력 신호 A'으로부터 레퍼런스 신호를 생성하는 레퍼런스 신호 테이블 회로, 참조부호 (5)는 리딩 원 디텍터 회로, 참조부호 (6)은 감산기 회로, 참조부호 (7)은 MUX 회로, 참조부호 (8)은 AND 게이트 회로, 참조부호 (9)는 OR 게이트 회로, 참조부호 (10)은 시프터 회로, 참조부호 (21)은 우측 1 비트 시프트 회로, 참조부호 (20)은 선택 신호 생성부, 참조부호 (30)은 AND 게이트 회로이다.

또한, 도 23에 있어서, A는 지수부의 입력값(신호)을, B는 가수부의 입력값(신호)을, E는 지수부의 출력값(신호)을 나타낸다. 또한, D는 가수부의 입력 B를 정규화하기 위한 이동량(시프트량)을 나타내는 값(신호)이며, 또한 F는 가수부의 출력값(신호)을 나타낸다.

디코더 회로(4), 리딩 원 디텍터 회로(5), 감산기 회로(6), MUX 회로(7), 시프터 회로(10)는 각각 실시예 1에서 나타낸 것과 마찬가지이고, 인코더 회로(17)는 실시예 3에서 나타낸 것과 마찬가지이며, 디코더 회로(4)의 출력 신호 A'으로부터 레퍼런스 신호를 생성하는 레퍼런스 신호 테이블 회로(19)는 실시예 5에서 나타낸 것과 마찬가지이다.

또한, 도 23의 회로에 있어서, 도 24에 도시하는 바와 같이 MUX 회로(7b)를 AND 게이트 회로(16)로 대체할 수 있다. 이 경우, 신호 G'이 0일 경우에 지수부의 출력 신호 E가 0으로 된다. 또한, 신호 G'이 1일 경우에는 지수부의 출력 신호 E는 감산기의 출력 신호 H와 동일하게 된다.

(실시예 8)

본 발명의 부동 소수점 연산 장치에 있어서의 정규화 회로 장치의 다른 실시예를 도 25에 도시한다. 도 25에 있어서, 참조부호 (17)은 인코더 회로, 참조부호 (4)는 디코더 회로, 참조부호 (19)는 디코더 회로(4)의 출력 신호 A'으로부터 레퍼런스 신호를 생성하는 레퍼런스 신호 테이블 회로, 참조부호 (5)는 리딩 원 디텍터 회로, 참조부호 (6)은 감산기 회로, 참조부호 (7)은 MUX 회로, 참조부호 (8)은 AND 게이트 회로, 참조부호 (9)는 OR 게이트 회로, 참조부호 (10)은 시프터 회로, 참조부호 (21)은 우측 1 비트 시프트 회로, 참조부호 (20)은 선택 신호 생성 회로, 참조부호 (30)은 AND 게이트 회로이다.

또한, 도 25에 있어서, A는 지수부의 입력값(신호)을, B는 가수부의 입력값(신호)을, E는 지수부의 출력값(신호)을 나타낸다. 또한, D는 가수부의 입력 B를 정규화하기 위한 이동량(시프트량)을 나타내는 값(신호)이며, 또한 F는 가수부의 출력값(신호)을 나타낸다.

또, IEEE의 P 754에 개시된 2배 정밀도(double precision)에서는, 부동 소수점을 64 비트로 표현하며, 부호 비트 S(1 비트), 지수부 E(11 비트), 가수부 F(52 비트)로 구성된다.

IEEE의 P 754에 개시된 2배 정밀도에서는, 정규화수와 비정규화수가 정해져 있다. 지수부의 값이 0보다 크고 2048보다 작은 수인 경우를 정규화수라고 부르고, 정규화수로서는 1≤가수부<2이고, 가수부의 MSB(가수부의 최상위 비트)는 반드시 1이 되기 때문에, MSB를 생략하고 MSB보다 하위 비트만을 나타낸다. 정규화수는 다음의 수학식 3으로 나타낸다.

한편, 지수부가 O으로 되는 경우를 비정규화수라고 부르고, 다음의 수학식 4로 나타낼 수 있다.

이 경우, 각 실시예의 비트폭을 각각 확장하면 좋다. 예를 들면, 지수부의 입/출력 신호(A, E)를 11 비트, 가수부의 입력 신호 B를 53 비트 이상, 가수부의 출력 신호 F를 52 비트, 이동량(D)을 54 비트 이상으로 하면 좋다.

이상과 같이, 본 발명에 따르면, 0 기능 회로를 별도로 마련할 필요가 없는 정규화 회로 장치를 얻을 수 있다. 지수부의 입력 신호 A보다 가수부의 입력 신호 B가 나중에 도달하는 경우, 고속의 정규화 회로 장치를 얻을 수 있고, 특히 MOS 형 FET로 이루어지는 집적 회로를 이용하여 고속의 부동 소수점 연산 장치를 실현시키는데 있어서 유리하다고 하는 효과가 있다.

Claims

지수부의 입력 신호가 나타내는 수만큼 상위 비트로부터 "1"을 출력하는 레퍼런스 신호 생성 회로와, 상기 레퍼런스 신호 생성 회로에 의해 생성된 신호와 가수부의 입력 신호를 비트마다 논리곱을 취하는 제 1 AND 게이트와, 상기 제 1 AND 게이트로부터 출력되는 값의 모든 비트의 논리합 연산을 하는 OR 게이트와, 가수부의 입력 신호를 상위 비트에서부터 검색하여, 처음으로 "1"이 존재하는 위치의 비트만을 "1"로 하는 리딩 원 디텍터 회로와, 상기 리딩 원 디텍터 회로에 의해 구한 값을 우측으로 1 비트 시프트한 값을 구하는 1 비트 시프트 회로와, 지수부의 입력 신호를 가수부의 입력 신호와 동일한 비트폭으로 디코드하는 디코더와, 가수부의 입력 신호를 외부로부터 입력되는 시프트량만큼 시프트시켜 정규화후의 가수부 신호를 출력하는 시프터와, 상기 OR 게이트로부터의 출력이 "1"인 경우에는 1 비트 시프트 회로의 출력을 상기 시프터의 시프트량으로서 공급하고, 상기 OR 게이트로부터의 출력이 "0"인 경우에는 상기 디코더로부터의 출력을 상기 시프터의 시프트량으로서 공급하는 제 1 스위치 회로와, 가수부의 입력 신호의 상위 비트에서부터 검색하여, 처음으로 "1"이 존재하는 위치에서 1을 뺀 수를 2진값으로 나타내는 프라이어리티 인코더 회로와, 지수부의 입력 신호로부터 상기 프라이어리티 인코더 회로의 출력 신호를 감산하는 감산 회로와, 상기 OR 게이트의 출력이 "1"인 경우에는 상기 감산 회로로부터의 신호를 선택하여 출력하고, 상기 OR 게이트의 출력이 "0"인 경우에는 신호 "0"을 출력하여 정규화후의 지수부 출력 신호를 얻는 제 2 스위치 회로를 포함하는 것을 특징으로 하는 정규화 회로 장치.
지수부의 입력 신호가 나타내는 수만큼 상위 비트로부터 "1"을 출력하는 레퍼런스 신호 생성 회로와, 상기 레퍼런스 신호 생성 회로에 의해 생성된 신호와 가수부의 입력 신호를 비트마다 논리곱을 취하는 제 1 AND 게이트와, 상기 제 1 AND 게이트로부터 출력되는 값의 모든 비트의 논리합 연산을 하는 OR 게이트와, 가수부의 입력 신호를 상위 비트에서부터 검색하여, 처음으로 "1"이 존재하는 위치의 비트만을 "1"로 하는 리딩 원 디텍터 회로와, 상기 리딩 원 디텍터 회로에 의해 구한 값을 우측으로 1 비트 시프트한 값을 구하는 1 비트 시프트 회로와, 지수부의 입력 신호를 가수부의 입력 신호와 동일한 비트폭으로 디코드하는 디코더와, 가수부의 입력 신호를 외부로부터 입력되는 시프트량만큼 시프트시켜 정규화후의 가수부 신호를 출력하는 시프터와, 상기 OR 게이트로부터의 출력이 "1"인 경우에는 1 비트 시프트 회로의 출력을 상기 시프터의 시프트량으로서 공급하고, 상기 OR 게이트로부터의 출력이 "0"인 경우에는 상기 디코더로부터의 출력을 상기 시프터의 시프트량으로서 공급하는 제 1 스위치 회로와, 상기 리딩 원 디텍터의 출력 신호의 상위 비트에서부터 검색하여, "1"이 존재하는 위치에서 1을 뺀 수를 2진값으로 나타내는 인코더 회로와, 지수부의 입력 신호로부터 상기 인코더 회로의 출력 신호를 감산하는 감산 회로와, 상기 OR 게이트의 출력이 "1"인 경우에는 상기 감산 회로로부터의 신호를 선택하여 출력하고, 상기 OR 게이트의 출력이 "0"인 경우에는 신호 "0"을출력하여 정규화후의 지수부의 출력 신호를 얻는 제 2 스위치 회로를 포함하는 것을 특징으로 하는 정규화 회로 장치.
지수부의 입력 신호를 가수부의 입력 신호와 동일한 비트폭으로 디코드하는 디코더와, 상기 디코더의 출력 신호의 상위 비트에서부터 "1"인 비트보다 1 비트 상위의 비트까지를 "1"로 하는 레퍼런스 신호 테이블 회로와, 가수부의 입력 신호와 상기 레퍼런스 신호 테이블 회로로부터 출력되는 신호를 비트마다 논리곱을 취하는 제 1 AND 게이트와, 상기 제 1 AND 게이트로부터 출력되는 값의 모든 비트의 논리합 연산을 하는 OR 게이트와, 가수부의 입력 신호를 상위 비트에서부터 검색하여, 처음으로 "1"이 존재하는 위치의 비트만을 "1"로 하는 리딩 원 디텍터 회로와, 상기 리딩 원 디텍터 회로에 의해 구한 값을 우측으로 1 비트 시프트한 값을 구하는 1 비트 시프트 회로와, 가수부의 입력 신호를 외부로부터 입력되는 시프트량만큼 시프트시켜 정규화후의 가수부 신호를 출력하는 시프터와, 상기 OR 게이트로부터의 출력이 "1"인 경우에는 1 비트 시프트 회로의 출력을 상기 시프터의 시프트량으로서 공급하고, 상기 OR 게이트로부터의 출력이 "0"인 경우에는 상기 디코더로부터의 출력을 상기 시프터의 시프트량으로서 공급하는 제 1 스위치 회로와, 가수부의 입력 신호의 상위 비트에서부터 검색하여, 처음으로 "1"이 존재하는 위치에서 1을 뺀 수를 2진값으로 나타내는 프라이어리티 인코더 회로와, 지수부의 입력 신호로부터 상기 프라이어리티 인코더 회로의 출력 신호를 감산하는 감산 회로와, 상기OR 게이트의 출력이 "1"인 경우에는 상기 감산 회로로부터의 신호를 선택하여 출력하고, 상기 OR 게이트의 출력이 "0"인 경우에는 신호 "0"을 출력하여 정규화후의 지수부의 출력 신호를 얻는 제 2 스위치 회로를 포함하는 것을 특징으로 하는 정규화 회로 장치.
지수부의 입력 신호를 가수부의 입력 신호와 동일한 비트폭으로 디코드하는 디코더와, 상기 디코더의 출력 신호의 상위 비트에서부터 "1"인 비트보다 1 비트 상위의 비트까지를 "1"로 하는 레퍼런스 신호 테이블 회로와, 가수부의 입력 신호와 상기 레퍼런스 신호 테이블 회로로부터 출력되는 신호를 비트마다 논리곱을 취하는 제 1 AND 게이트와, 상기 제 1 AND 게이트로부터 출력되는 값의 모든 비트의 논리합 연산을 하는 OR 게이트와, 가수부의 입력 신호를 상위 비트에서부터 검색하여, 처음으로 "1"이 존재하는 위치의 비트만을 "1"로 하는 리딩 원 디텍터 회로와, 상기 리딩 원 디텍터 회로에 의해 구한 값을 우측으로 l 비트 시프트한 값을 구하는 1 비트 시프트 회로와, 가수부의 입력 신호를 외부로부터 입력되는 시프트량만큼 시프트시켜 정규화후의 가수부 신호를 출력하는 시프터와, 상기 OR 게이트로부터의 출력이 "1"인 경우에는 1 비트 시프트 회로의 출력을 상기 시프터의 시프트량으로서 공급하고, 상기 OR 게이트로부터의 출력이 "0"인 경우에는 상기 디코더로부터의 출력을 상기 시프터의 시프트량으로서 공급하는 제 1 스위치 회로와, 상기 리딩 원 디텍터 회로의 출력의 상위 비트에서부터 검색하여, "1"이 존재하는 위치에서 1을 뺀 수를 2진값으로 나타내는 인코더 회로와, 지수부의 입력 신호로부터 상기 인코더 회로의 출력 신호를 감산하는 감산 회로와, 상기 OR 게이트의 출력이 "1"인 경우에는 상기 감산 회로로부터의 신호를 선택하여 출력하고, 상기 OR 게이트의 출력이 "0"인 경우에는 신호 "0"을 출력하여 정규화후의 지수부의 출력 신호를 얻는 제 2 스위치 회로를 포함하는 것을 특징으로 하는 정규화 회로 장치.
지수부의 입력 신호가 나타내는 수만큼 상위 비트로부터 "1"을 출력하는 레퍼런스 신호 생성 회로와, 상기 레퍼런스 신호 생성 회로에 의해 생성된 신호와 가수부의 입력 신호를 비트마다 논리곱을 취하는 제 1 AND 게이트와, 상기 제 1 AND 게이트로부터 출력되는 값의 모든 비트의 논리합 연산을 하는 OR 게이트와, 가수부의 입력 신호를 상위 비트에서부터 검색하여, 처음으로 "1"이 존재하는 위치의 비트만을 "1"로 하는 리딩 원 디텍터 회로와, 상기 리딩 원 디텍터 회로에 의해 구한 값을 우측으로 1 비트 시프트한 값을 구하는 1 비트 시프트 회로와, 지수부의 입력 신호를 가수부의 입력 신호와 동일한 비트폭으로 디코드하는 디코더와, 가수부의 입력 신호를 외부로부터 입력되는 시프트량만큼 시프트시켜 정규화후의 가수부 신호를 출력하는 시프터와, 상기 OR 게이트로부터의 출력이 "1"인 경우에는 1 비트 시프트 회로의 출력을 상기 시프터의 시프트량으로서 공급하고, 상기 OR 게이트로부터의 출력이 "0"인 경우에는 상기 디코더로부터의 출력을 상기 시프터의 시프트량으로서 공급하는 제 1 스위치 회로와, 가수부의 입력 신호의 상위 비트에서부터검색하여, 처음으로 "1"이 존재하는 위치에서 1을 뺀 수를 2진값으로 나타내는 프라이어리티 인코더 회로와, 상기 OR 게이트의 출력이 "1"인 경우에는 상기 프라이어리티 인코더 회로로부터의 신호를 선택하여 출력하고, 상기 OR 게이트의 출력이 "0"인 경우에는 지수부의 입력 신호를 출력하여 정규화후의 지수부의 출력 신호를 얻는 제 2 스위치 회로와 지수부의 입력 신호로부터 상기 제 2 스위치 회로의 출력 신호를 감산하는 감산 회로를 포함하는 것을 특징으로 하는 정규화 회로 장치.
지수부의 입력 신호가 나타내는 수만큼 상위 비트로부터 "1"을 출력하는 레퍼런스 신호 생성 회로와, 상기 레퍼런스 신호 생성 회로에 의해 생성된 신호와 가수부의 입력 신호를 비트마다 논리곱을 취하는 제 1 AND 게이트와, 상기 제 1 AND 게이트로부터 출력되는 값의 모든 비트의 논리합 연산을 하는 OR 게이트와, 가수부의 입력 신호를 상위 비트에서부터 검색하여, 처음으로 "1"이 존재하는 위치의 비트만을 "1"로 하는 리딩 원 디텍터 회로와, 상기 리딩 원 디텍터 회로에 의해 구한 값을 우측으로 1 비트 시프트한 값을 구하는 1 비트 시프트 회로와, 지수부의 입력 신호를 가수부의 입력 신호와 동일한 비트폭으로 디코드하는 디코더와, 가수부의 입력 신호를 외부로부터 입력되는 시프트량만큼 시프트시켜 정규화후의 가수부 신호를 출력하는 시프터와, 상기 OR 게이트로부터의 출력이 "1"인 경우에는 1 비트 시프트 회로의 출력을 상기 시프터의 시프트량으로서 공급하고, 상기 OR 게이트로부터의 출력이 "0"인 경우에는 상기 디코더로부터의 출력을 상기 시프터의 시프트량으로서 공급하는 제 1 스위치 회로와, 상기 리딩 원 디텍터의 출력 신호의 상위 비트에서부터 검색하여, "1"이 존재하는 위치에서 1을 뺀 수를 2진값으로 나타내는 인코더 회로와, 상기 OR 게이트의 출력이 "1"인 경우에는 상기 인코더로부터의 신호를 선택하여 출력하고, 상기 OR 게이트의 출력이 "0"인 경우에는 지수부의 입력 신호를 출력하여 정규화후의 지수부의 출력 신호를 얻는 제 2 스위치 회로와 지수부의 입력 신호로부터 상기 제 2 스위치의 출력 신호를 감산하는 감산 회로를 포함하는 것을 특징으로 하는 정규화 회로 장치.
지수부의 입력 신호를 가수부의 입력 신호와 동일한 비트폭으로 디코드하는 디코더와, 상기 디코더의 출력 신호의 상위 비트에서부터 "1"인 비트보다 1 비트 상위의 비트까지를 "1"로 하는 레퍼런스 신호 테이블 회로와, 가수부의 입력 신호와 상기 레퍼런스 신호 테이블 회로로부터 출력되는 신호를 비트마다 논리곱을 취하는 제 1 AND 게이트와, 상기 제 1 AND 게이트로부터 출력되는 값의 모든 비트의 논리합 연산을 하는 OR 게이트와, 가수부의 입력 신호를 상위 비트에서부터 검색하여, 처음으로 "1"이 존재하는 위치의 비트만을 "1"로 하는 리딩 원 디텍터 회로와, 상기 리딩 원 디텍터 회로에 의해 구한 값을 우측으로 1 비트 시프트한 값을 구하는 1 비트 시프트 회로와, 가수부의 입력 신호를 외부로부터 입력되는 시프트량만큼 시프트시켜 정규화후의 가수부 신호를 출력하는 시프터와, 상기 OR 게이트로부터의 출력이 "1"인 경우에는 1 비트 시프트 회로의 출력을 상기 시프터의 시프트량으로서 공급하고, 상기 OR 게이트로부터의 출력이 "0"인 경우에는 상기 디코더로부터의 출력을 상기 시프터의 시프트량으로서 공급하는 제 1 스위치 회로와, 가수부의 입력 신호의 상위 비트에서부터 검색하여, 처음으로 "1"이 존재하는 위치에서 1을 뺀 수를 2진값으로 나타내는 프라이어리티 인코더 회로와, 상기 OR 게이트의 출력이 "1"인 경우에는 상기 프라이어리티 인코더로부터의 신호를 선택하여 출력하고, 상기 OR 게이트의 출력이 "0"인 경우에는 지수부의 입력 신호를 출력하여 정규화후의 지수부의 출력 신호를 얻는 제 2 스위치 회로와, 지수부의 입력 신호로부터 상기 제 2 스위치 회로의 출력 신호를 감산하는 감산 회로를 포함하는 것을 특징으로 하는 정규화 회로 장치.
지수부의 입력 신호를 가수부의 입력 신호와 동일한 비트폭으로 디코드하는 디코더와, 상기 디코더의 출력 신호의 상위 비트에서부터 "1"인 비트보다 1 비트 상위의 비트까지를 "1"로 하는 레퍼런스 신호 테이블 회로와, 가수부의 입력 신호와 상기 레퍼런스 신호 테이블 회로로부터 출력되는 신호를 비트마다 논리곱을 취하는 제 1 AND 게이트와, 상기 제 1 AND 게이트로부터 출력되는 값의 모든 비트의 논리합 연산을 하는 OR 게이트와, 가수부의 입력 신호를 상위 비트에서부터 검색하여, 처음으로 "1"이 존재하는 위치의 비트만을 "1"로 하는 리딩 원 디텍터 회로와, 상기 리딩 원 디텍터 회로에 의해 구한 값을 우측으로 1 비트 시프트한 값을 구하는 1 비트 시프트 회로와, 가수부의 입력 신호를 외부로부터 입력되는 시프트량만큼 시프트시켜 정규화후의 가수부 신호를 출력하는 시프터와, 상기 OR 게이트로부터의 출력이 "1"인 경우에는 1 비트 시프트 회로의 출력을 상기 시프터의 시프트량으로서 공급하고, 상기 OR 게이트로부터의 출력이 "0"인 경우에는 상기 디코더로부터의 출력을 상기 시프터의 시프트량으로서 공급하는 제 1 스위치 회로와, 상기 리딩 원 디텍터 회로의 출력의 상위 비트에서부터 검색하여, "1"이 존재하는 위치에서 1을 뺀 수를 2진값으로 나타내는 인코더 회로와, 상기 OR 게이트의 출력이 "1"인 경우에는 상기 인코더로부터의 신호를 선택하여 출력하고, 상기 OR 게이트의 출력이 "0"인 경우에는 신호 "0"을 출력하여 정규화후의 지수부의 출력 신호를 얻는 제 2 스위치 회로와 지수부의 입력 신호로부터 상기 제 2 스위치 회로의 출력 신호를 감산하는 감산 회로를 포함하는 것을 특징으로 하는 정규화 회로 장치.