DE19806299A1

DE19806299A1 - Normalisierungsschaltung

Info

Publication number: DE19806299A1
Application number: DE19806299A
Authority: DE
Inventors: Atsushi Miyanishi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-07-14
Filing date: 1998-02-16
Publication date: 1999-01-21
Anticipated expiration: 2018-02-17
Also published as: JPH1139138A; DE19806299B4; KR19990013310A; KR100310566B1; US5948049A

Description

Die Erfindung betrifft eine Fließkomma-Berechnungseinrich tung.

Sie bezieht sich insbesondere auf eine Normalisierungsschal tung, die ein Fließkomma-Berechnungsergebnis derart normali sieren kann, daß dessen Mantissenteil in dem Bereich 1 ≦ Man tissenteil ≦ 2 liegt, d. h. der Mantissenteil des Fließkomma- Berechnungsergebnisses in der Form 1.xxx dargestellt wird (x ist ein "beliebiger" bzw. ein "don't care"-Zustand) (diese Operation wird als Normalisierung oder Normierung bezeich net), ausgenommen dann, wenn der Exponententeil des Fließkom ma-Berechnungsergebnisses 0 ist und der Mantissenteil des Fließkomma-Berechnungsergebnisses daher in der Form 0.xxx dargestellt wird (x ist ein "beliebiger" Zustand bzw. ein "don't care"-Zustand), welcher Wert kleiner als 1 ist, so daß das Fließkomma-Berechnungsergebnis als eine nicht normali sierte Fließkomma-Zahl dargestellt wird (diese Operation wird als Nichtnormalisierung oder Nichtnormierung bezeichnet), und ausgenommen dann, wenn der Mantissenteil des Fließkomma-Be rechnungsergebnisses 0 ist und der Exponententeil des Fließ komma-Berechnungsergebnisses daher auf 0 gesetzt wird (diese Operation wird als Nullfunktion bezeichnet).

Nachstehend erfolgt eine Beschreibung eines Verfahrens zum Darstellen einer Fließkomma-Zahl mit einfacher Genauigkeit, das der IEEE-Norm P754 entspricht. Bei der einfachen Genauig keit, die der IEEE-Norm P754 entspricht, wird eine Fließkom ma-Zahl als 32 Bit-Binärwort ausgedrückt, welches aus einem Vorzeichenbit S, einem Exponententeil E mit 8 Bit und einem Mantissenteil F mit dreiundzwanzig Bit besteht. Eine Fließ komma-Zahl mit einfacher Genauigkeit, die der IEEE-Norm P754 entspricht, kann entweder als eine normalisierte Zahl oder als eine nicht normalisierte Zahl klassifiziert werden. Wenn der Exponententeil größer als 0 und kleiner als 255 ist, wird die Fließkomma-Zahl als "normalisierte" Zahl bezeichnet. Der Mantissenteil einer normalisierten Zahl erfüllt die folgende Beziehung: 1 ≦ Mantissenteil ≦ 2. Darüber hinaus können, weil das höchstwertige Bit (MSB) des Mantissenteils ohne Ausnahme 1 ist, nur Bit niedrigerer Ordnung des Mantissenteils, die sich wertigkeitsbezogen unterhalb des höchstwertigen Bit be finden, in der Darstellung einer normalisierten Zahl gezeigt werden. Eine normalisierte Zahl wird somit gemäß der folgen den Gleichung ausgedrückt:

Normalisierte Zahl = (-1)^s×(1+F×2^-23)×2^E-127.

Andererseits wird eine Fließkomma-Zahl, bei der der Exponen tenteil Null ist, als "nicht normalisierte Zahl" bezeichnet. Eine derartige nicht normalisierte Kommazahl wird durch die folgende Gleichung ausgedrückt:

Nicht normalisierte Zahl = (-1)^s×(Fx2^-23)×2^-126.

Das US-Patent Nr. 5,103,418 offenbart eine derartige bekannte Normalisierungsschaltung zur Verwendung in Fließkomma-Berech nungseinrichtungen. Bei arithmetischen Fließkomma-Berechnun gen kann es sich nicht vermeiden lassen, daß Berechnungser gebnisse mit Nullmantissenteil erzeugt werden. In solch einem Fall ist es dann erforderlich, den Exponententeil unter Ver wendung der vorstehend erwähnten Nullfunktion auf Null zu setzen. Die aus dem Stand der Technik bekannte Normalisie rungsschaltung, wie sie in dem US-Patent Nr. 5,103,418 offen bart ist, beinhaltet jedoch die Nullfunktion nicht. Demgemäß muß in eine mit einer derartigen bekannten Normalisierungs schaltung versehene Fließkomma-Berechnungseinrichtung eine zusätzliche Schaltung mit der bzw. für die Nullfunktion ein bezogen werden.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Normali sierungsschaltung mit einer "Normalisierungsfunktion", einer "Nichtnormalisierungsfunktion" und einer "Nullfunktion" be reitzustellen, die mit einer im Vergleich zu einer bekannten Normalisierungsschaltung höheren Geschwindigkeit arbeiten kann und dadurch den Betrieb von Fließkomma-Berechnungsein richtungen, in welche die erfindungsgemäße Normalisierungs schaltung einbezogen werden kann, beschleunigt.

Diese Aufgabe wird erfindungsgemäß gelöst durch eine Normali sierungsschaltung, gekennzeichnet durch eine Referenzsignal- Erzeugungseinrichtung zum Erzeugen eines Referenzsignals, in dem eines oder mehrere der höherwertigen Bit sämtlich auf 1 gesetzt sind und in dem die verbleibenden Bit sämtlich auf Null gesetzt sind, wobei die Anzahl der höherwertigen Bit durch den Wert eines ersten Eingangssignals, das den Exponen tenteil einer zu verarbeitenden Fließkommazahl repräsentiert, definiert ist, wenn der Wert des ersten Eingangssignals grö ßer ist als Null; und andernfalls Erzeugen eines Referenzsi gnals, in dem sämtliche Bit auf Null gesetzt sind; ein erstes UND-Tor zum Berechnen der logischen UND-Verknüpfung des durch die Referenzsignal-Erzeugungseinrichtung erzeugten Referenz signals mit einem zweiten Eingangssignal, das den Mantissen teil der bitweise zu verarbeitenden Fließkommazahl repräsen tiert; ein ODER-Tor zum Berechnen der logischen ODER-Ver knüpfung sämtlicher Bit des Ausgangs des ersten UND-Tors; ei ne Führungsbit-Erfassungseinrichtung zum Durchsuchen aller Bit des zweiten Eingangsignals ausgehend von dessen höchst wertigem Bit und sodann Ermitteln, ob jedes Bit des zweiten Eingangssignals Null oder Eins ist, um die Bitposition der führenden Eins des zweiten Eingangssignals zu erfassen, und sodann Erzeugen eines Signals, in dem nur ein Bit an der er faßten Bitposition auf Eins gesetzt ist und zu dem ein auf Null gesetztes Bit als höchstwertiges Bit des Signals addiert wird, oder eines Signals, in dem nur das höchstwertige Bit auf Eins gesetzt ist, wenn sämtliche Bit des zweiten Ein gangssignals mit Ausnahme von dessen niedrigstwertigem Bit Null sind; eine Einrichtung zum Bereitstellen des höchstwer tigen Bit des Signals aus der Führungsbit-Erfassungsein richtung als höchstwertiges Bit eines Steuersignals, das ei nen Verschiebebetrag zum Verschieben des zweiten Eingangs signals repräsentiert; eine Ein-Bit-Verschiebeeinrichtung zum Verschieben sämtlicher Bit des Signals aus der Führungsbit- Erfassungseinrichtung, mit Ausnahme von dessen höchstwertigem Bit, um eine Bitposition nach rechts; eine Decodiereinrich tung zum Decodieren des ersten Eingangssignals in ein Signal mit einer Bitbreite, die gleich der des zweiten Eingangs signals ist; eine erste Auswahleinrichtung zum Auswählen und Bereitstellen des Ausgangs der Ein-Bit-Verschiebeeinrichtung als sämtliche Bit des Steuersignals, mit Ausnahme von dessen höchstwertigem Bit, wenn der Ausgang des ODER-Tors auf lo gisch Eins liegt, und zum Auswählen und Bereitstellen des Ausgangs der Decodiereinrichtung als sämtliche Bit des Steu ersignals, mit Ausnahme von dessen höchstwertigem Bit, wenn der Ausgang des ODER-Tors auf logisch Null liegt; eine Ver schiebeeinrichtung zum Verschieben des zweiten Eingangs signals um den durch das Steuersignal, welches aus dem höchstwertigen Bit, das durch die Bereitstellungseinrichtung bereitgestellt wird, und sämtlichen Bit des durch die erste Auswahleinrichtung bereitgestellten Ausgangs besteht, reprä sentierten Schiebebetrag, um ein Signal zu erzeugen, welches einen binären Wert aufweist, der den Mantissenteil der verar beiteten Fließkomma-Zahl repräsentiert; eine Prioritäts-Co diereinrichtung zum Durchsuchen sämtlicher Bit des zweiten Eingangssignals, ausgehend von dessen höchstwertigem Bit, und Ermitteln, ob jedes Bit des zweiten Eingangssignals Eins oder Null ist, um die Bitposition der führenden Eins des zweiten Eingangssignals zu erfassen, und sodann Subtrahieren von Eins von der die Bitposition der führenden Eins zeigenden Zahl, gezählt ausgehend von dem höchstwertigen Bit, und Erzeugen eines Signals mit einem binären Wert, der dem Subtraktionser gebnis entspricht; und eine zweite Auswahleinrichtung zum Be reitstellen eines Subtraktionsergebnisses, das durch Subtra hieren des Werts des Signals aus der Prioritäts-Codierein richtung von dem Wert des ersten Eingangssignals als ein Aus gangssignal, das den Exponententeil der verarbeiteten Fließ komma-Zahl repräsentiert, erhalten wird, wenn der Ausgang des ODER-Tors auf logisch Eins liegt, und zum Bereitstellen eines Signals mit einem binären Wert von Null als den Exponenten teil der verarbeiteten Fließkomma-Zahl repräsentierenden Aus gangssignals, wenn der Ausgang des ODER-Tors auf logisch Null liegt.

In Übereinstimmung mit einer bevorzugten Weiterbildung der Erfindung weist die zweite Auswahleinrichtung einen Subtra hierer zum Subtrahieren des Werts des Signals aus der Priori täts-Codiereinrichtung von dem Wert des ersten Eingangssi gnals und eine Multiplexerschaltung zum Bereitstellen eines Signals mit einem binären Wert von Null, das an einen ersten Eingangsanschluß derselben als das den Exponententeil der verarbeiteten Fließkomma-Zahl repräsentierende Ausgangssignal angelegt wird, wenn der Ausgang des ODER-Tors auf logisch Null liegt, und zum Bereitstellen eines Signals mit einem bi nären Wert, der dem Subtraktionsergebnis aus dem Subtrahierer entspricht und das an einen zweiten Eingangsanschluß dersel ben als das den Exponententeil der verarbeiteten Fließkomma- Zahl repräsentierende Ausgangssignal angelegt wird, wenn der Ausgang des ODER-Tors auf logisch Eins liegt, auf.

In Übereinstimmung mit einer bevorzugten Weiterbildung der Erfindung weist die zweite Auswahleinrichtung einen Subtra hierer zum Subtrahieren des Werts des Signals aus der Priori täts-Codiereinrichtung von dein Wert des ersten Eingangs signals, und ein zweites UND-Tor, dessen erster Eingangsan schluß mit einem Ausgangsanschluß des Subtrahierers verbunden ist und dessen zweiter Eingangsanschluß mit einem Ausgangsan schluß des ODER-Tors verbunden ist, auf.

In Übereinstimmung mit einer bevorzugten Weiterbildung der Erfindung weist die zweite Auswahleinrichtung eine Multiple xerschaltung zum Bereitstellen des ersten Eingangssignals, das an einen Eingangsanschluß desselben angelegt wird, wenn der Ausgang des ODER-Tors auf logisch 0 liegt, und zum Be reitstellen des Ausgangssignals aus der Prioritäts-Codier einrichtung, das an einen zweiten Eingangsanschluß desselben angelegt wird, wenn der Ausgang des ODER-Tors auf logisch Eins liegt, und einen Subtrahierer zum Subtrahieren des Werts des Signals aus der Multiplexerschaltung von dem Wert des er sten Eingangssignals, auf.

Bevorzugt erzeugt die Verschiebeeinrichtung ein Signal mit einem binären Wert, der den Mantissenteil der verarbeiteten Fließkomma-Zahl repräsentiert, mit einer Bitbreite, die klei ner ist als die des zweiten Eingangssignals, indem das zweite Eingangssignal um den Verschiebebetrag verschoben wird.

In Übereinstimmung mit einer bevorzugten Weiterbildung der Erfindung erzeugt die Referenzsignal-Erzeugungseinrichtung ein Referenzsignal, bei dem eines oder mehrere der höherwer tigen Bit sämtlich auf Eins und die verbleibenden Bit auf Null gesetzt sind, wobei die Anzahl der höchstwertigen Bit durch den Wert des ersten Eingangssignals definiert ist, oder ein Referenzsignal, bei dem die Bit auf Null gesetzt sind, direkt aus dem ersten Eingangssignal.

In Übereinstimmung mit einer bevorzugten Weiterbildung der Erfindung erzeugt die Referenzsignal-Erzeugungseinrichtung ein Referenzsignal, bei dem eines oder mehrere der höherwer tigen Bit sämtlich auf Eins und die verbleibenden Bit auf Null gesetzt sind, wobei die Anzahl der höchstwertigen Bit durch den Wert des ersten Eingangssignals definiert ist, oder ein Referenzsignal, bei dem die Bit auf Null gesetzt sind, direkt aus dem Ausgangssignal der Decodiereinrichtung.

Alternativ wird die vorstehende Aufgabe erfindungsgemäß ge löst durch eine Normalisierungsschaltung, gekennzeichnet durch eine Referenzsignal-Erzeugungseinrichtung zum Erzeugen eines Referenzsignals, in dem eines oder mehrere der höher wertigen Bit sämtlich auf 1 gesetzt sind und in dem die ver bleibenden Bit sämtlich auf Null gesetzt sind, in Überein stimmung mit dem Wert eines ersten Eingangssignals, das den Exponententeil einer zu verarbeitenden Fließkommazahl reprä sentiert, wenn der Wert des ersten Eingangssignals größer ist als Null; und andernfalls Erzeugen eines Referenzsignals, in dem sämtliche Bit auf Null gesetzt sind; ein erstes UND-Tor zum Berechnen der logischen UND-Verknüpfung des durch die Re ferenzsignal-Erzeugungseinrichtung erzeugten Referenzsignals mit einem zweiten Eingangssignal, das den Mantissenteil der bitweise zu verarbeitenden Fließkommazahl repräsentiert; ein ODER-Tor zum Berechnen der logischen ODER-Verknüpfung sämtli cher Bit des Ausgangs des ersten UND-Tors; eine Führungsbit- Erfassungseinrichtung zum Durchsuchen aller Bit des zweiten Eingangssignals ausgehend von dessen höchstwertigem Bit und sodann Ermitteln, ob jedes Bit des zweiten Eingangssignals Null oder Eins ist, um die Bitposition der führenden Eins des zweiten Eingangssignals zu erfassen, und sodann Erzeugen ei nes Signals, in dem nur ein Bit an der erfaßten Bitposition auf Eins gesetzt ist und zu dein ein auf Null gesetztes Bit als höchstwertiges Bit des Signals addiert wird, oder eines Signals, in dem nur das höchstwertige Bit auf Eins gesetzt ist, wenn sämtliche Bit des zweiten Eingangssignals mit Aus nahme von dessen niedrigstwertigen Bit Null sind; eine Ein richtung zum Bereitstellen des höchstwertigen Bit des Signals aus der Führungsbit-Erfassungseinrichtung als höchstwertiges Bit eines Steuersignals, das einen Verschiebebetrag zum Ver schieben des zweiten Eingangssignals repräsentiert; eine Ein- Bit-Verschiebeeinrichtung zum Verschieben sämtlicher Bit des Signals aus der Führungsbit-Erfassungseinrichtung, mit Aus nahme von dessen höchstwertigem Bit, um eine Bitposition nach rechts; eine Decodiereinrichtung zum Decodieren des ersten Eingangssignals in ein Signal mit einer Bitbreite, die gleich der des zweiten Eingangssignals ist; eine erste Auswahlein richtung zum Auswählen und Bereitstellen des Ausgangs der Ein-Bit-Verschiebeeinrichtung als sämtliche Bit des Steuersi gnals, mit Ausnahme von dessen höchstwertigem Bit, wenn der Ausgang des ODER-Tors auf logisch Eins liegt, und zum Auswäh len und Bereitstellen des Ausgangs der Decodiereinrichtung als sämtliche Bit des Steuersignals, mit Ausnahme von dessen höchstwertigem Bit, wenn der Ausgang des ODER-Tors auf lo gisch Null liegt; eine Verschiebeeinrichtung zum Verschieben des zweiten Eingangssignals um den durch das Steuersignal, welches aus dem höchstwertigen Bit, das durch die Bereitstel lungseinrichtung bereitgestellt wird, und sämtlichen Bit des durch die erste Auswahleinrichtung bereitgestellten Ausgangs besteht, repräsentierten Verschiebebetrag, um ein Signal zu erzeugen, welches einen binären Wert aufweist, der den Man tissenteil der verarbeiteten Fließkomma-Zahl repräsentiert; ein zweites UND-Tor zum Berechnen der logischen UND-Verknüp fung des niedrigstwertigen Bit des zweiten Eingangssignals mit dem höchstwertigen Bit des Signals aus der Führungsbit- Erfassungseinrichtung; eine Codier-Einrichtung zum Festlegen, ob jedes Bit einer Binärzahl, die aus sämtlichen Bit des Si gnals mit Ausnahme des höchstwertigen Bit aus der Führungs bit-Erfassungseinrichtung und dem Ausgang des zweiten UND- Tors als seinem niedrigstwertigen Bit besteht, Eins oder Null ist, während sämtliche Bit der Binärzahl ausgehend von ihrem höchstwertigem Bit durchsucht werden, um die Bitposition der führenden Eins zu erfassen, und sodann Subtrahieren von Eins von der die Bitposition der führenden Eins, gezählt ausgehend von dem höchstwertigen Bit, zeigenden Zahl, und Erzeugen ei nes Signals mit einem binären Wert, der dem Subtraktionser gebnis entspricht; und eine zweite Auswahleinrichtung zum Be reitstellen eines Subtraktionsergebnisses, das durch Subtra hieren des Werts des Signals aus der Codiereinrichtung von dem Wert des ersten Eingangssignals als ein Ausgangssignal, das den Exponententeil der verarbeiteten Fließkomma-Zahl re präsentiert, erhalten wird, wenn der Ausgang des ODER-Tors auf logisch Eins liegt, und zum Bereitstellen eines Signals mit einem binären Wert von Null als den Exponententeil der verarbeiteten Fließkomma-Zahl repräsentierenden Ausgangs signals, wenn der Ausgang des ODER-Tors auf logisch Null liegt.

In Übereinstimmung mit einer bevorzugten Weiterbildung der Erfindung weist die zweite Auswahleinrichtung einen Subtra hierer zum Subtrahieren des Werts des Signals aus der Co diereinrichtung von dem Wert des ersten Eingangssignals und eine Multiplexerschaltung zum Bereitstellen eines Signals mit einem binären Wert von Null, das an einen ersten Eingangsan schluß derselben als das den Exponententeil der verarbeiteten Fließkomma-Zahl repräsentierende Ausgangssignal angelegt wird, wenn der Ausgang des ODER-Tors auf logisch Null liegt, und zum Bereitstellen eines Signals mit einem binären Wert, der dem Subtraktionsergebnis aus dem Subtrahierer entspricht und das an einen zweiten Eingangsanschluß derselben als das den Exponententeil der verarbeiteten Fließkomma-Zahl reprä sentierende Ausgangssignal angelegt wird, wenn der Ausgang des ODER-Tors auf logisch Eins liegt, auf.

In Übereinstimmung mit einer bevorzugten Weiterbildung der Erfindung weist die zweite Auswahleinrichtung einen Subtra hierer zum Subtrahieren des Werts des Signals aus der Co diereinrichtung von dem Wert des ersten Eingangssignals und ein drittes UND-Tor, dessen erster Eingangsanschluß mit einem Ausgangsanschluß des Subtrahierers verbunden ist und dessen zweiter Eingangsanschluß mit einem Ausgangsanschluß des ODER- Tors verbunden ist, auf.

In Übereinstimmung mit einer bevorzugten Weiterbildung der Erfindung weist die zweite Auswahleinrichtung eine Multiple xerschaltung zum Bereitstellen des ersten Eingangssignals, das an einen Eingangsanschluß desselben angelegt wird, wenn der Ausgang des ODER-Tors auf logisch 0 liegt, und zum Be reitstellen des Ausgangssignals aus der Codiereinrichtung, das an einen zweiten Eingangsanschluß desselben angelegt wird, wenn der Ausgang des ODER-Tors auf logisch Eins liegt, und einen Subtrahierer zum Subtrahieren des Werts des Signals aus der Multiplexerschaltung von dem Wert des ersten Ein gangssignals, auf.

In Übereinstimmung mit einer bevorzugten Weiterbildung der Erfindung erzeugt die Referenzsignal-Erzeugungseinrichtung ein Referenzsignal, bei dem eines oder mehrere der höherwer tigen Bit sämtlich auf Eins und die verbleibenden Bit auf Null gesetzt sind, wobei die Anzahl der höchstwertigen Bit durch den Wert des ersten Eingangssignals festgelegt sind, oder ein Referenzsignal, bei dem die Bit auf Null gesetzt sind, direkt aus dem ersten Eingangssignal.

In Übereinstimmung mit einer bevorzugten Weiterbildung der Erfindung erzeugt die Referenzsignal-Erzeugungseinrichtung ein Referenzsignal, bei dem eines oder mehrere der höherwer tigen Bit sämtlich auf Eins und die verbleibenden Bit auf Null gesetzt sind, wobei die Anzahl der höchstwertigen Bit durch den Wert des ersten Eingangssignals festgelegt sind, oder ein Referenzsignal, bei dem die Bit auf Null gesetzt sind, direkt aus dem Ausgangssignal der Decodiereinrichtung.

Die Erfindung wird nachstehend anhand von Ausführungsbeispie len unter Bezugnahme auf die beigefügte Zeichnung näher be schrieben. Es zeigen:

Fig. 1 ein Blockdiagramm, das die Struktur einer Normalisie rungsschaltung in Übereinstimmung mit einem ersten Ausfüh rungsbeispiel zeigt;

Fig. 2 ein Diagramm, das die Wahrheitstabelle eines Decodie rers in der in Fig. 1 gezeigten Normalisierungsschaltung zeigt;

Fig. 3 ein vereinfachtes Schaltungsdiagramm des Decodierers;

Fig. 4 ein Diagramm, das die Wahrheitstabelle eines Führungs bit-Detektors in der in Fig. 1 gezeigten Normalisierungs schaltung zeigt;

Fig. 5 ein vereinfachtes Schaltungsdiagramm des Führungsbit- Detektors;

Fig. 6 ein Diagramm, das die Wahrheitstabelle eines Priori täts-Codierers in der in Fig. 1 gezeigten Normalisierungs schaltung zeigt;

Fig. 7 ein Diagramm, das die Wahrheitstabelle einer Referenz signal-Erzeugungsschaltung in der in Fig. 1 gezeigten Norma lisierungsschaltung zeigt;

Fig. 8 ein vereinfachtes Schaltungsdiagramm der Referenzsi gnal-Erzeugungsschaltung;

Fig. 9 ein Diagramm, das die Wahrheitstabelle einer Verschie beeinrichtung in der in Fig. 1 gezeigten Normalisierungs schaltung zeigt;

Fig. 10 ein vereinfachtes Schaltungsdiagramm der Verschiebe einrichtung;

Fig. 11 ein Blockdiagramm, das die Struktur einer Variante des ersten Ausführungsbeispiels, in der ein Multiplexer durch ein UND-Tor ersetzt ist, zeigt;

Fig. 12 ein Blockdiagramm, das die Struktur einer Normalisie rungsschaltung in Übereinstimmung mit einem zweiten Ausfüh rungsbeispiel zeigt;

Fig. 13 ein Blockdiagramm, das die Struktur einer Normalisie rungsschaltung in Übereinstimmung mit einem dritten Ausfüh rungsbeispiel zeigt;

Fig. 14 ein Diagramm, das die Wahrheitstabelle eines Codie rers in der in Fig. 13 gezeigten Normalisierungsschaltung zeigt;

Fig. 15 ein vereinfachtes Schaltungsdiagramin des Codierers;

Fig. 16 ein Blockdiagramm, das die Struktur einer Variante des dritten Ausführungsbeispiels, in der ein Multiplexer durch ein UND-Tor ersetzt ist, zeigt;

Fig. 17 ein Blockdiagramm, das die Struktur einer Normalisie rungsschaltung in Übereinstimmung mit einem vierten Ausfüh rungsbeispiel zeigt;

Fig. 18 ein Blockdiagramm, das die Struktur einer Normalisie rungsschaltung in Übereinstimmung mit einem fünften Ausfüh rungsbeispiel zeigt;

Fig. 19 ein Diagramm, das die Wahrheitstabelle einer Refe renzsignal-Tabellenschaltung in der in Fig. 18 gezeigten Nor malisierungsschaltung zeigt;

Fig. 20 ein vereinfachtes Schaltungsdiagramm der Referenzsi gnal-Tabellenschaltung;

Fig. 21 ein Blockdiagramm, das die Struktur einer Variante des fünften Ausführungsbeispiels, in der ein Multiplexer durch ein UND-Tor ersetzt ist, zeigt;

Fig. 22 ein Blockdiagramm, das die Struktur einer Normalisie rungsschaltung in Übereinstimmung mit einem sechsten Ausfüh rungsbeispiel zeigt;

Fig. 23 ein Blockdiagramm, das die Struktur einer Normalisie rungsschaltung in Übereinstimmung mit einem siebten Ausfüh rungsbeispiel zeigt;

Fig. 24 ein Blockdiagramm, das die Struktur einer Variante des siebten Ausführungsbeispiels, in der ein Multiplexer durch ein UND-Tor ersetzt ist, zeigt; und

Fig. 25 ein Blockdiagramm, das die Struktur einer Normalisie rungsschaltung in Übereinstimmung mit einem achten Ausfüh rungsbeispiel zeigt.

Erstes Ausführungsbeispiel

Nachstehend wird auf Fig. 1 Bezug genommen, in der ein Block diagramm dargestellt ist, das die Struktur einer Normalisie rungsschaltung in Übereinstimmung mit einem ersten Ausfüh rungsbeispiel zur Verwendung in Fließkomma-Berechnungsein richtungen zeigt.

In Fig. 1 bezeichnet das Bezugszeichen 2 einen Prioritäts- Codierer, bezeichnet 3 eine Referenzsignal-Erzeugungsschal tung, bezeichnet 4 einen Decodierer, bezeichnet 5 einen Füh rungsbit-Detektor bzw. eine eine führende Eins in einem binä ren Wort erfassende Erfassungseinrichtung, bezeichnet 6 einen Subtrahierer, bezeichnet 7a eine erste Multiplexerschaltung (MUX), bezeichnet 7b eine zweite Multiplexerschaltung, be zeichnet 8 ein UND-Tor, bezeichnet 9 ein ODER-Tor, bezeichnet 10 einen Schieber bzw. eine Verschiebeeinrichtung, bezeichnet 21 einen Ein-Bit-Rechtsverschieber zum Verschieben einer an diesen angelegten binären Zahl um eine Bitposition nach rechts, und bezeichnet 20 eine Auswahlsignal-Erzeugungsschal tung.

In Fig. 1 bezeichnet das Bezugszeichen A eine zugeführte bi näre Zahl, d. h. ein Eingangssignal, das den Exponententeil einer durch die Normalisierungsschaltung gemäß diesem Ausfüh rungsbeispiel zu verarbeitenden Fließkomma-Zahl repräsen tiert, bezeichnet B eine weitere zugeführte binäre Zahl, d. h. ein weiteres Eingangssignal, das den Mantissenteil der durch die Normalisierungsschaltung gemäß diesem Ausführungsbeispiel zu verarbeitenden Fließkomma-Zahl repräsentiert, und bezeich net E eine ausgegebene binäre Zahl, d. h. ein Ausgangssignal, das den Exponententeil der durch die Normalisierungsschaltung verarbeiteten Fließkomma-Zahl repräsentiert, der beispiels weise normalisiert ist, nicht normalisiert ist oder über den die Nullfunktion ausgeführt wurde. Darüber hinaus bezeichnet das Bezugszeichen D eine binäre Zahl, d. h. ein Steuersignal, das einen Schiebe- bzw. Verschiebebetrag zum Normalisieren bzw. Normieren des den Mantissenteil der zu verarbeitenden Fließkomma-Zahl repräsentierenden Eingangssignals B repräsen tiert, und bezeichnet das Bezugszeichen F eine weitere ausge gebene binäre Zahl, d. h. ein weiteres Ausgangssignal, das den Mantissenteil der durch die Normalisierungsschaltung gemäß diesem Ausführungsbeispiel verarbeiteten Fließkomma-Zahl re präsentiert. Ferner gibt jeder Zusatz [n:m], der neben jedem jedes Signal in Fig. 1 zeigenden Buchstaben dargestellt ist, an, daß eine entsprechende Binärzahl aus (n-m+1) Bit, von Bit m bis Bit n, besteht.

Nachstehend erfolgt eine Beschreibung von Funktionen der ein zelnen Komponenten der Normalisierungsschaltung, die in die sem Fall zum Empfangen eines 8 Bit breiten Eingangssignals A, das den Exponententeil einer zu verarbeitenden Fließkomma- Zahl repräsentiert, und eines 24 Bit breiten Eingangssignals B, das den Mantissenteil der Fließkomma-Zahl repräsentiert, Bereitstellen eines 8 Bit breiten Ausgangssignals E, das den Exponententeil der durch diese Schaltung verarbeiteten Fließ komma-Zahl repräsentiert, und eines 23 Bit breiten Ausgangs signals F, das den Mantissenteil der durch diese Schaltung verarbeiteten Fließkomma-Zahl repräsentiert, und Erzeugen ei nes 25 Bit breiten Steuersignals D, das eine Verschiebegröße bzw. einen Verschiebebetrag zum Verschieben des Eingangs signals B repräsentiert, ausgelegt ist.

Der Decodierer 4 decodiert das ein 8 Bit breites Binärwort repräsentierende Eingangssignal A. Fig. 2 zeigt die Wahr heitstabelle des Decodierers 4. Nachstehend wird auf Fig. 3 Bezug genommen, in der ein vereinfachtes Schaltungsdiagramm dargestellt ist, welches ein Beispiel des Decodierers 4 zeigt. In Fig. 3 bezeichnet das Bezugszeichen 11 einen Inver ter, d. h. ein Nicht-UND-Tor (NOT), und bezeichnet 12 ein UND- Tor.

Wenn der Führungsbit-Detektor 5 alle Bit des Eingangssignals B mit Ausnahme des niedrigstwertigen Bit B₀ empfängt, ermit telt der Führungsbit-Detektor 5 den logischen Zustand jedes Bit, d. h. ob jedes Bit des Eingangssignals B mit Ausnahme des niedrigstwertigen Bit Eins (1) ist, während ausgehend von dem höchstwertigen Bit B₂₃ alle Bit des Eingangssignals B mit Ausnahme des niedrigstwertigen Bit durchsucht werden, um die Bitposition der führenden Eins, d. h. des höchstwertigen Bit mit dem logischen Zustand 1, des Eingangssignals B zu erfas sen. Der Führungsbit-Detektor 5 erzeugt dann ein 24 Bit brei tes Signal B'', in dem nur ein Bit an der erfaßten Bitposition auf Eins gesetzt ist, wie in der Wahrheitstabelle des Füh rungsbit-Detektors gemäß Fig. 4 gezeigt. Wenn sämtliche Bit des Eingangssignals mit Ausnahme des niedrigstwertigen Bit B₀ Null (0) sind, erzeugt der Führungsbit-Detektor 5 ein 24 Bit breites Signal B'', in dem das höchstwertige Bit (d. h. B''₂₄) auf Eins gesetzt ist und sämtliche der verbleibenden weiteren Bit 23 bis 1 (d. h. B''₂₃ bis B''₁) auf Null gesetzt sind. Sämt liche der Bit des Ausgangssignals B'' mit Ausnahme des höchst wertigen Bit B''₂₄ aus dem Führungsbit-Detektor 5 werden an den Ein-Bit-Rechtsverschieber 21 ausgegeben. Das höchstwerti ge Bit B''₂₄ wird über eine in Fig. 1 gezeigte Signalleitung 22 als das höchstwertige Bit des Signals D an den Schieber 10 ausgegeben. Nachstehend wird auf Fig. 5 Bezug genommen, in der die Struktur eines Beispiels des Führungsbit-Detektors 5 dargestellt ist. In Fig. 5 bezeichnet das Bezugszeichen 11 einen Inverter (d. h. ein Nicht-UND-Tor), und bezeichnet 12 ein UND-Tor.

Der Prioritäts-Codierer 2 ermittelt den logischen Zustand je des Bit des Eingangssignals B, d. h. ob jedes Bit des Ein gangssignals B Eins ist oder nicht, während alle Bit des Ein gangssignals B ausgehend von dem höchstwertigen Bit B₂₃ durchsucht werden, um die Bitposition der führenden Eins des Eingangssignals B zu erfassen. Der Prioritäts-Codierer 2 er zeugt dann ein Signal B' mit einem binären Wert, der durch Subtrahieren von Eins von der die Bitposition der führenden Eins anzeigenden Zahl, gezählt von dem höchstwertigen Bit B₂₃, erhalten wird, wie in der Wahrheitstabelle des Priori täts-Codierers 2 gemäß Fig. 6 gezeigt. Die Bitbreite des Aus gangssignals B' in dem Fall, in dem das Eingangssignal B n Bit lang bzw. breit ist, beträgt {int(log₂(n-1))+1} Bit. Demgemäß beträgt dann, wenn das an den prioritäts-Codierer 24 angelegte Eingangssignal B 24 Bit umfaßt, die Bitbreite des Ausgangssignals B' 5 Bit. Wenn sämtliche der Bit des Ein gangssignals B Null sind, erzeugt der Prioritäts-Codierer 2 ein Ausgangssignal B' mit einem Wert Null, wie in Fig. 6 ge zeigt.

Die Referenzsignal-Erzeugungsschaltung 3 setzt eines oder mehrere der höherwertigen Bit seines Ausgangssignals A'' für die durch das binäre Eingangswort A repräsentierte Dezi malzahl auf Eins, falls der Wert des binären Worts A größer ist als Null, wie in der Wahrheitstabelle der Referenzsignal- Erzeugungsschaltung 3 gemäß Fig. 7 gezeigt. Wenn der Wert des Eingangssignals A Null ist, erzeugt die Referenzsignal-Erzeu gungsschaltung 3 ein Ausgangssignal A'', in dem sämtliche Bit auf Null gesetzt sind. Mit anderen Worten ausgedrückt, er zeugt dann, wenn der Wert des Eingangssignals A in dezimaler Schreibweise n (< 0) ist, die Referenzsignal-Erzeugungsschal tung 3 ein Ausgangssignal A'', in dem die n höchstwertigen Bit auf Eins gesetzt sind, und in dem die verbleibenden Bit sämt lich auf Null gesetzt sind. Ferner erzeugt dann, wenn der Wert des Eingangssignals A gleich oder größer als dezimal 24 ist, die Referenzsignal-Erzeugungsschaltung 3 ein Ausgangs signal A'', in dem sämtliche Bit auf Eins gesetzt sind. Nach stehend wird auf Fig. 8 Bezug genommen, in der ein Beispiel der Referenzsignal-Erzeugungsschaltung 3 gezeigt ist. In Fig. 8 bezeichnet das Bezugszeichen 12 ein UND-Tor, bezeichnet 13 ein UND-ODER-Tor, und bezeichnet 14 ein ODER-Tor.

Der Subtrahierer 6 empfängt das Eingangssignal A über seinen ersten Eingangsanschluß S und das Ausgangssignal B' aus dem Prioritäts-Codierer 2 über seinen zweiten Eingangsanschluß R. Der Subtrahierer 6 subtrahiert den Wert des Signals B' von dem Wert des Eingangssignals A und gibt dann das Subtrakti onsergebnis (A-B') in Form eines Ausgangssignals H über sei nen Ausgangsanschluß S-R an die Multiplexerschaltung 7b aus.

Die Multiplexerschaltung 7b wählt entweder ein Eingangssignal mit einem Erd- bzw. Massepotential, das an ihrem ersten Ein gangsanschluß P zugeführt wird, oder das Ausgangssignal H aus dem Subtrahierer 6, das an ihrem zweiten Eingangsanschluß Q zugeführt wird, in Übereinstimmung mit dem Pegel eines Aus wahlsignals G', das dieser über ihren Steueranschluß S zuge führt wird, um das ausgewählte Signal als Ausgangssignal E bereitzustellen. Wenn das Auswahlsignal G' auf dem logischen Pegel 0 liegt, wählt die Multiplexerschaltung 7b das Ein gangssignal mit dem Massepotential als Ausgangssignal E aus. Wenn das Auswahlsignal G' auf dem logischen Pegel 1 liegt, wählt die Multiplexerschaltung 7b das Ausgangssignal H aus dem Subtrahierer 6 als Ausgangssignal E aus.

Die Multiplexerschaltung 7a wählt entweder das Ausgangssignal A' aus dem Decodierer 4, das an ihrem ersten Eingangsanschluß P zugeführt wird, oder ein Ausgangssignal C aus dem Ein-Bit- Rechtsverschieber 21, das an ihrem zweiten Eingangsanschluß Q zugeführt wird, in Übereinstimmung mit dem Pegel des Auswahl signals G', das dieser über ihren Steueranschluß S zugeführt wird, aus, um das ausgewählte Signal als Steuersignal D, wel ches einen dem Schieber 10 zugeführten Verschiebebetrag re präsentiert, bereitzustellen. Wenn das Auswahlsignal G' auf dem logischen Pegel 0 liegt, wählt die Multiplexerschaltung 7a das Ausgangssignal A' aus dem Decodierer 4 als Steuersi gnal D aus. Wenn das Auswahlsignal G' auf dem logischen Pegel 1 liegt, wählt die Multiplexerschaltung 7a das Ausgangssignal C aus dem Ein-Bit-Rechtsschieber 21 als Steuersignal D aus.

Der Schieber 10 verschiebt das Eingangssignal B in Überein stimmung mit dem ihm zugeführten Steuersignal D (oder T). Fig. 9 zeigt die Wahrheitstabelle des Schiebers 10. Darüber hinaus zeigt Fig. 10 ein Beispiel des Schiebers 10. In Fig. 10 bezeichnet das Bezugszeichen 15 einen N-Kanal-MOSFET.

Nachstehend wird die Funktionsweise der Normalisierungsschal tung dieses Ausführungsbeispiels beschrieben.

Zunächst sei angenommen, daß der Wert des Eingangssignals A, das den Exponententeil einer zu verarbeitenden Fließkomma- Zahl repräsentiert, dezimal 127 ist, und daß der binäre Wert des Eingangssignals B, das den Mantissenteil der Fließkomma- Zahl repräsentiert, gleich 0000 0001 0001 0001 0001 0001 ist. Dies ist ein Beispiel für eine Normalisierung. Die Normali sierungsschaltung führt wie folgt eine Normalisierung für die ihr zugeführte Fließkomma-Zahl durch:

1) Die Referenzsignal-Erzeugungsschaltung 3 erzeugt ein Ausgangssignal A'' mit einem binären Wert von 1111 1111 1111 1111 1111 1111, wie in Fig. 7 gezeigt, weil der Wert des Ein gangssignals A größer als 24 dezimal ist.
2) Das UND-Tor 8 gibt dann ein Ausgangssignal G mit ei nem binären Wert von 0000 0001 0001 0001 0001 0001 aus.
3) Das ODER-Tor 9 berechnet die logische ODER-Verknüp fung sämtlicher Bit des Ausgangssignals G aus dem UND-Tor 8 und stellt dann ein Ausgangssignal G' mit dem logischen Pegel 1 bereit.
4) Wenn der Prioritäts-Codierer 2 das Eingangssignal B, das den Mantissenteil der zu normalisierenden Fließkomma-Zahl repräsentiert, empfängt, gibt er ein Ausgangssignal B' mit einem dezimalen Wert von 7 (d. h. einem binären Wert von 00111) an den Subtrahierer 6 aus.
5) Der Subtrahierer 6 subtrahiert den Wert des Signals B' aus dem Prioritäts-Codierer 2 von dem Wert des Eingangs signals A und erzeugt dann das Ausgangssignal H mit einem Wert, der gleich dem Subtraktionsergebnis (127-7) = 120 ist.
6) Die Multiplexerschaltung 7b wählt dann in Antwort auf das Auswahlsignal G' mit dem logischen Pegel 1 aus dem ODER-Tor 9 das ihr über ihren zweiten Eingangsanschluß Q zu geführte Signal H mit einem Wert von 120 aus dem Subtrahierer 6 als Ausgangssignal E aus.
7) Wenn der Decodierer 4 das Eingangssignal A empfängt, erzeugt er in Übereinstimmung mit der in Fig. 2 gezeigten Wahrheitstabelle ein Ausgangssignal A' mit einem binären Wert von 0000 0000 0000 0000 0000 0000.
8) Wenn der Führungsbit-Detektor 5 sämtliche Bit des Eingangssignals B mit Ausnahme des niedrigstwertigen Bit B₀ empfängt, erzeugt er in Übereinstimmung mit der in Fig. 4 ge zeigten Wahrheitstabelle ein Ausgangssignal B'' mit einem bi nären Wert von 0 0000 0001 0000 0000 0000 000.
9) Der Ein-Bit-Rechtsverschieber 21 verschiebt sämtli che Bit des Signals B'' mit Ausnahme des höchstwertigen Bit B''₂₄ um eine Bitposition nach rechts und gibt dann ein Aus gangssignal C mit einem binären Wert von 0000 0000 1000 0000 0000 0000 an die Multiplexerschaltung 7a aus.
10) Die Multiplexerschaltung 7a wählt dann in Antwort auf das Auswahlsignal G' mit dem logischen Pegel 1 aus dem ODER-Tor 9 das Signal C aus dem Ein-Bit-Rechtsverschieber 21, das an ihrem zweiten Eingangsanschluß Q zugeführt wird, aus und gibt dieses an den Schieber 10 als Bit D₂₃ bis D₀ des Steuersignals D aus. Außerdem wird das höchstwertige Bit B''₂₄ des Signals B'' als höchstwertiges Bit D₂₄ des Steuersignals D ebenfalls an den Schieber 10 ausgegeben. Der binäre Wert des an den Schieber 10 angelegten Steuersignals D ist somit zu 0 0000 0000 1000 0000 0000 0000 gegeben.
11) Der Schieber 10 verschiebt dann das Eingangssignal B in Übereinstimmung mit dem Wert des ihm zugeführten Steuer signals D und erzeugt dann ein Ausgangssignal F mit einem bi nären Wert von 000 1000 1000 1000 1000 0000.

Nun sei angenommen, daß der Wert des Eingangssignals A, das den Exponententeil einer zu verarbeitenden Fließkomma-Zahl repräsentiert, dezimal 5 ist, und daß der binäre Wert des Eingangssignals B, das den Mantissenteil der Fließkomma-Zahl repräsentiert, gleich 0000 0001 0001 0001 0001 0001 ist. Dies ist ein Beispiel für eine Nichtnormalisierung. Die Normali sierungsschaltung führt wie folgt eine Nichtnormalisierung für die ihr zugeführte Fließkomma-Zahl durch:

1) Die Referenzsignal-Erzeugungsschaltung 3 erzeugt in Übereinstimmung mit der in Fig. 7 gezeigten Wahrheitstabelle ein Ausgangssignal A'' mit einem binären Wert von 1111 1000 0000 0000 0000 0000.
2) Das UND-Tor 8 gibt dann ein Ausgangssignal G mit ei nem binären Wert von 0000 0000 0000 0000 0000 0000 aus.
3) Das ODER-Tor 9 berechnet die logische ODER-Verknüp fung sämtlicher Bit des Ausgangssignals G aus dem UND-Tor 8 und stellt dann ein Ausgangssignal G' mit dem logischen Pegel 0 bereit.
4) Wenn der Prioritäts-Codierer 2 das Eingangssignal B, das den Mantissenteil der nicht zu normalisierenden Fließkom ma-Zahl repräsentiert, empfängt, gibt er ein Ausgangssignal B' mit einem dezimalen Wert von 7 (d. h. einem binären Wert von 00111) an den Subtrahierer 6 aus.
5) Der Subtrahierer 6 subtrahiert den Wert des Signals B' aus dem Prioritäts-Codierer 2 von dem Wert des Eingangs signals A und erzeugt dann das Ausgangssignal H mit einem Wert, der gleich dem Subtraktionsergebnis (5-7) = -2 ist. (6) Die Multiplexerschaltung 7b wählt dann in Antwort auf das Auswahlsignal G' mit dem logischen Pegel 0 aus dem ODER-Tor 9 das ihr über ihren ersten Eingangsanschluß P zuge führte Eingangssignal mit dem Massepotential als Ausgangs signal E aus.
7) Wenn der Decodierer 4 das Eingangssignal A empfängt, erzeugt er in Übereinstimmung mit der in Fig. 2 gezeigten Wahrheitstabelle ein Ausgangssignal A' mit einem binären Wert von 0000 0100 0000 0000 0000 0000.
8) Wenn der Führungsbit-Detektor 5 sämtliche Bit des Eingangssignals B mit Ausnahme des niedrigstwertigen Bit B₀ empfängt, erzeugt er in Übereinstimmung mit der in Fig. 4 ge zeigten Wahrheitstabelle ein Ausgangssignal B'' mit einem bi nären Wert von 0 0000 0001 0000 0000 0000 000.
9) Der Ein-Bit-Rechtsverschieber 21 verschiebt sämtli che Bit des Signals B'' mit Ausnahme des höchstwertigen Bit B''₂₄ um eine Bitposition nach rechts und gibt dann ein Aus gangssignal C mit einem binären Wert von 0000 0000 1000 0000 0000 0000 an die Multiplexerschaltung 7a aus.
10) Die Multiplexerschaltung 7a wählt dann in Antwort auf das Auswahlsignal G' mit dem logischen Pegel 0 aus dem ODER-Tor 9 das Signal A' aus dem Decodierer 4, das an ihrem ersten Eingangsanschluß P zugeführt wird, aus und gibt dieses an den Schieber 10 als Bit D₂₃ bis D₀ des Steuersignals D aus. Außerdem wird das höchstwertige Bit B''₂₄ des Signals B'' als höchstwertiges Bit D₂₄ des Steuersignals D ebenfalls an den Schieber 10 ausgegeben. Der binäre Wert des Steuersignals D ist somit zu 0 0000 0000 0100 0000 0000 0000 gegeben.
11) Der Schieber 10 verschiebt das Eingangssignal B in Übereinstimmung mit dem Wert des ihm zugeführten Steuersi gnals D und erzeugt dann ein Ausgangssignal F mit einem binä ren Wert von 001 0001 0001 0001 00001 0001.

Nun sei angenommen, daß der Wert des Eingangssignals A, das den Exponententeil einer zu verarbeitenden Fließkomma-Zahl repräsentiert, dezimal 7 ist, und daß der binäre Wert des Eingangssignals B, das den Mantissenteil der Fließkomma-Zahl repräsentiert, gleich 0000 0001 0001 0001 0001 0001 ist. Dies ist ein weiteres Beispiel für eine Nichtnormalisierung. Die Normalisierungsschaltung führt wie folgt eine Nichtnormali sierung für die ihr zugeführte Fließkomma-Zahl durch:

1) Die Referenzsignal-Erzeugungsschaltung 3 erzeugt in Übereinstimmung mit der in Fig. 7 gezeigten Wahrheitstabelle ein Ausgangssignal A'' mit einem binären Wert von 1111 1110 0000 0000 0000 0000.
2) Das UND-Tor 8 gibt dann ein Ausgangssignal G mit ei nem binären Wert von 0000 0000 0000 0000 0000 0000 aus.
3) Das ODER-Tor 9 berechnet die logische ODER-Verknüp fung sämtlicher Bit des Ausgangssignals G aus dem UND-Tor 8 und stellt daher ein Ausgangssignal G' mit dem logischen Pe gel 0 bereit.
4) Wenn der Prioritäts-Codierer 2 das Eingangssignal B, das den Mantissenteil der nicht zu normalisierenden Fließkom ma-Zahl repräsentiert, empfängt, gibt er ein Ausgangssignal B' mit einem dezimalen Wert von 7 (d. h. einem binären Wert von 00111) an den Subtrahierer 6 aus.
5) Der Subtrahierer 6 subtrahiert den Wert des Signals B' aus dem Prioritäts-Codierer 2 von dem Wert des Eingangs signals A und erzeugt dann das Ausgangssignal H mit einem Wert, der gleich dem Subtraktionsergebnis (7-7) = 0 ist.
6) Die Multiplexerschaltung 7b wählt dann in Antwort auf das Auswahlsignal G' mit dem logischen Pegel 0 aus dem ODER-Tor 9 das ihr über ihren ersten Eingangsanschluß P zuge führte Eingangssignal mit dem Massepotential (d. h. einem Wert von Null) als Ausgangssignal E aus.
7) Wenn der Decodierer 4 das Eingangssignal A empfängt, erzeugt er in Übereinstimmung mit der in Fig. 2 gezeigten Wahrheitstabelle ein Ausgangssignal A' mit einem binären Wert von 0000 0001 0000 0000 0000 0000.
8) Wenn der Führungsbit-Detektor 5 sämtliche Bit des Eingangssignals B mit Ausnahme des niedrigstwertigen Bit B₀ empfängt, erzeugt er in Übereinstimmung mit der in Fig. 4 ge zeigten Wahrheitstabelle ein Ausgangssignal B'' mit einem bi nären Wert von 0 0000 0001 0000 0000 0000 000.
9) Der Ein-Bit-Rechtsverschieber 21 verschiebt sämtli che Bit des Signals B'' mit Ausnahme des höchstwertigen Bit B''₂₄ um eine Bitposition nach rechts und gibt dann ein Aus gangssignal C mit einem binären Wert von 0000 0000 1000 0000 0000 0000 an die Multiplexerschaltung 7a aus.
10) Die Multiplexerschaltung 7a wählt dann in Antwort auf das Auswahlsignal G' mit dem logischen Pegel 0 aus dem ODER-Tor 9 das Signal A' aus dem Decodierer 4, das an ihrem ersten Eingangsanschluß P zugeführt wird, aus und gibt dieses an den Schieber 10 als Bit D₂₃ bis D₀ des Steuersignals D aus. Außerdem wird das höchstwertige Bit B''₂₄ des Signals B'' als höchstwertiges Bit D₂₄ des Steuersignals D ebenfalls an den Schieber 10 ausgegeben. Der binäre Wert des Steuersignals D ist somit zu 0 0000 0001 0000 0000 0000 0000 gegeben.
11) Wenn der Schieber 10 das Eingangssignal B empfängt, verschiebt er das Eingangssignal B in Übereinstimmung mit dem Wert des ihm an seinem Steueranschluß T zugeführten Steuersi gnal D und erzeugt dann das Ausgangssignal F mit einem binä ren Wert von 100 0100 0100 0100 0100 0000.

Wie vorstehend erklärt, kann die Normalisierungsschaltung ge mäß dem ersten Ausführungsbeispiel eine Nichtnormalisierung auch dann korrekt ausführen, wenn der Wert des Ausgangs signals H aus dem Subtrahierer 6 gleich Null ist.

Nun sei angenommen, daß der Wert des Eingangssignals A, das den Exponententeil einer zu verarbeitenden Fließkomma-Zahl repräsentiert, dezimal 127 ist, und daß der binäre Wert des Eingangssignals B, das den Mantissenteil der Fließkomma-Zahl repräsentiert, gleich 0000 0000 0000 0000 0000 0000 ist. Dies ist ein weiteres Beispiel für die Nullfunktion. Die Normaini sierungsschaltung führt wie folgt die Nullfunktion für die ihr zugeführte Fließkomma-Zahl durch:

1) Die Referenzsignal-Erzeugungsschaltung 3 erzeugt in Übereinstimmung mit der in Fig. 7 gezeigten Wahrheitstabelle ein Ausgangssignal A'' mit einem binären Wert von 1111 1111 1111 1111 1111 1111.
2) Das UND-Tor 8 gibt dann ein Ausgangssignal G mit ei nem binären Wert von 0000 0000 0000 0000 0000 0000 aus.
3) Das ODER-Tor 9 berechnet die logische ODER-Verknüp fung sämtlicher Bit des Ausgangssignals G aus dem UND-Tor 8 und stellt daher ein Ausgangssignal G' mit dem logischen Pe gel 0 bereit.
4) Wenn der Prioritäts-Codierer 2 das Eingangssignal B, das den Mantissenteil der Fließkomma-Zahl repräsentiert, über die die Nullfunktion auszuführen ist, empfängt, gibt er ein Ausgangssignal B' mit einem dezimalen Wert von 0 (d. h. einem binären Wert von 00000) an den Subtrahierer 6 aus.
5) Der Subtrahierer 6 subtrahiert den Wert des Signals B' aus dem Prioritäts-Codierer 2 von dem Wert des Eingangs signals A und erzeugt dann das Ausgangssignal H mit einem Wert, der gleich dem Subtraktionsergebnis (127-7) = 127 ist.
6) Die Multiplexerschaltung 7b wählt dann in Antwort auf das Auswahlsignal G' mit dem logischen Pegel 0 aus dem ODER-Tor 9 das ihr über ihren ersten Eingangsanschluß P zuge führte Eingangssignal mit dem Massepotential (d. h. einem Wert von Null) als Ausgangssignal E aus.
7) Wenn der Decodierer 4 das Eingangssignal A empfängt, erzeugt er in Übereinstimmung mit der in Fig. 2 gezeigten Wahrheitstabelle ein Ausgangssignal A' mit einem binären Wert von 0000 0000 0000 0000 0000 0000.
8) Wenn der Führungsbit-Detektor 5 sämtliche Bit des Eingangssignals B mit Ausnahme des niedrigstwertigen Bit B₀ empfängt, erzeugt er in Übereinstimmung mit der in Fig. 4 ge zeigten Wahrheitstabelle ein Ausgangssignal B'' mit einem bi nären Wert von 1 0000 0000 0000 0000 0000 000.
9) Der Ein-Bit-Rechtsverschieber 21 verschiebt sämtli che Bit des Signals B'' mit Ausnahme des höchstwertigen Bit B''₂₄ um eine Bitposition nach rechts und gibt dann ein Aus gangssignal C mit einem binären Wert von 0000 0000 0000 0000 0000 0000 an die Multiplexerschaltung 7a aus.
10) Die Multiplexerschaltung 7a wählt dann in Antwort auf das Auswahlsignal G' mit dem logischen Pegel 0 aus dem ODER-Tor 9 das Signal A' aus dem Decodierer 4, das an ihrem ersten Eingangsanschluß P zugeführt wird, aus und gibt dieses an den Schieber 10 als Bit D₂₃ bis D₀ des Steuersignals D aus. Außerdem wird das höchstwertige Bit B''₂₄ des Signals B'' als höchstwertiges Bit D₂₄ des Steuersignals D ebenfalls an den Schieber 10 ausgegeben. Der binäre Wert des Steuersignals D ist somit zu 1 0000 0000 0000 0000 0000 0000 gegeben.
11) Der Schieber 10 verschiebt das Eingangssignal B in Übereinstimmung mit dem Wert des ihm zugeführten Steuersi gnals D und erzeugt dann das Ausgangssignal F mit einem binä ren Wert von 000 0000 0000 0000 0000 0000.

Nachstehend wird auf Fig. 11 Bezug genommen, in der ein ver einfachtes Schaltungsdiagramm einer Variante des ersten Aus führungsbeispiels dargestellt ist. Wie in Fig. 11 gezeigt, ist ein weiteres UND-Tor 16 mit zwei Eingängen bereitge stellt, und zwar mit einem ersten Eingangsanschluß, der mit dem Ausgangsanschluß (S-R) des Subtrahierers 6 verbunden ist, und einem zweiten Eingangsanschluß, der anstelle mit der in Fig. 1 gezeigten Multiplexerschaltung 7b mit dem Ausgangsan schluß des ODER-Tors 9 verbunden ist. In der Variante wech selt das Ausgangssignal E, welches den Mantissenteil zeigt, auf logisch Null, wenn das Signal G' aus dem ODER-Tor 9 auf Null liegt; andernfalls wird das Ausgangssignal H aus dem Subtrahierer 6 als Ausgangssignal E ausgegeben. Auf diese Art und Weise bietet die Variante einen Vorteil dahingehend, daß sie in der Lage ist, die Nullfunktion zu implementieren, ohne den Einbezug einer zusätzlichen Schaltung in die Fließkomma- Berechnungseinrichtung zu erfordern.

Zweites Ausführungsbeispiel

Nachstehend wird auf Fig. 12 Bezug genommen, in der ein Blockdiagramm dargestellt ist, das die Struktur einer Norma lisierungsschaltung in Übereinstimmung mit einem zweiten Aus führungsbeispiel zur Verwendung in Fließkomma-Berechnungsein richtungen zeigt.

In Fig. 12 bezeichnet das Bezugszeichen 2 einen Prioritäts- Codierer, bezeichnet 3 eine Referenzsignal-Erzeugungsschal tung, bezeichnet 4 einen Decodierer, bezeichnet 5 einen Füh rungsbit-Detektor, bezeichnet 60 einen Subtrahierer, bezeich net 7a eine erste Multiplexerschaltung (MUX), bezeichnet 7c eine zweite Multiplexerschaltung, bezeichnet 8 ein UND-Tor, bezeichnet 9 ein ODER-Tor, bezeichnet 10 einen Schieber, be zeichnet 21 einen Ein-Bit-Rechtsverschieber zum Verschieben einer an diesen angelegten binären Zahl um eine Bitposition nach rechts, und bezeichnet 20 eine Auswahlsignal-Erzeu gungsschaltung.

In Fig. 12 bezeichnet das Bezugszeichen A eine zugeführte bi näre Zahl, d. h. ein Eingangssignal, das den Exponententeil einer durch die Normalisierungsschaltung gemäß diesem Ausfüh rungsbeispiel zu verarbeitenden Fließkomma-Zahl repräsen tiert, bezeichnet B eine weitere zugeführte binäre Zahl, d. h. ein weiteres Eingangssignal, das den Mantissenteil der durch die Normalisierungsschaltung gemäß diesem Ausführungsbeispiel zu verarbeitenden Fließkomma-Zahl repräsentiert, und bezeich net E eine ausgegebene binäre Zahl, d. h. ein Ausgangssignal, das den Exponententeil der durch die Normalisierungsschaltung verarbeiteten Fließkomma-Zahl repräsentiert, der beispiels weise normalisiert ist, nicht normalisiert ist oder über den die Nullfunktion ausgeführt wurde. Darüber hinaus bezeichnet das Bezugszeichen D eine binäre Zahl, d. h. ein Steuersignal, das einen Verschiebebetrag zum Normalisieren des den Man tissenteil der zu verarbeitenden Fließkomma-Zahl repräsentie renden Eingangssignals B repräsentiert, und bezeichnet F eine weitere ausgegebene binäre Zahl, d. h. ein weiteres Ausgangs signal, das den Mantissenteil der durch die Normalisierungs schaltung gemäß diesem Ausführungsbeispiel verarbeiteten Fließkomma-Zahl repräsentiert. Ferner gibt jeder Zusatz [n:m], der neben jedem jedes Signal in Fig. 1 zeigenden Buch staben dargestellt ist, an, daß eine entsprechende Binärzahl aus (n-m+1) Bit, von Bit m bis Bit n, besteht.

Die Normalisierungsschaltung gemäß dem in Fig. 12 gezeigten zweiten Ausführungsbeispiel ist derart aufgebaut, daß sie ein 8 Bit breites Eingangssignal A, das den Exponententeil einer zu verarbeitenden Fließkomma-Zahl repräsentiert, und ein 24 Bit breites Eingangssignal B, das den Mantissenteil der Fließkomma-Zahl repräsentiert, empfängt, ein 8 Bit breites Ausgangssignal E, das den Exponententeil der durch diese Schaltung verarbeiteten Fließkomma-Zahl repräsentiert, und ein 23 Bit breites Ausgangssignal F, das den Mantissenteil der durch diese Schaltung verarbeiteten Fließkomma-Zahl re präsentiert, bereitstellt und ein 25 Bit breites Steuersignal D, das eine Verschiebegröße repräsentiert, erzeugt.

Der Decodierer 4, der Führungsbit-Detektor 5, der Prioritäts- Codierer 2, die Referenzsignal-Erzeugungsschaltung 3, der Subtrahierer 60, die erste und die zweite Multiplexerschal tung 7a und 7c und der Schieber 10 haben jeweils denselben Aufbau wie die entsprechenden Komponenten der Normalisie rungsschaltung gemäß dem vorstehend beschriebenen ersten Aus führungsbeispiel.

Nachstehend wird die Funktionsweise der Normalisierungsschal tung gemäß diesem Ausführungsbeispiel beschrieben.

1) Die Referenzsignal-Erzeugungsschaltung 3 erzeugt ein Ausgangssignal A'' mit einem binären Wert von 1111 1111 1111 1111 1111 1111, wie in Fig. 7 gezeigt, weil der Wert des Ein gangssignals A größer als 24 dezimal ist.
2) Das UND-Tor 8 gibt dann ein Ausgangssignal G mit ei nem binären Wert von 0000 0001 0001 0001 0001 0001 aus.
3) Das ODER-Tor 9 berechnet die logische ODER-Verknüp fung sämtlicher Bit des Ausgangssignals G aus dem UND-Tor 8 und stellt dann ein Ausgangssignal G' mit dem logischen Pegel 1 bereit.
4) Wenn der Prioritäts-Codierer 2 das Eingangssignal B, das den Mantissenteil der zu normalisierenden Fließkomma-Zahl repräsentiert, empfängt, gibt er ein Ausgangssignal B' mit einem dezimalen Wert von 7 (d. h. einem binären Wert von 00111) an die Multiplexerschaltung 7c aus.
5) Die Multiplexerschaltung 7c wählt dann in Antwort auf das Auswahlsignal G' mit dem logischen Pegel 1 aus dem ODER-Tor 9 das Signal B' mit einem Wert von 7 aus dem Priori täts-Codierer 2, das ihr an ihrem zweiten Eingangsanschluß Q zugeführt wird, als ihr Ausgangssignal L aus.
6) Der Subtrahierer 60 subtrahiert den Wert des Signals L aus der Multiplexerschaltung 7c von dem Wert des Eingangs signals A und erzeugt dann ein Ausgangssignal E mit einem Wert, der gleich dem Subtraktionsergebnis (127-7) = 120 ist. (7) Wenn der Decodierer 4 das Eingangssignal A empfängt, erzeugt er in Übereinstimmung mit der in Fig. 2 gezeigten Wahrheitstabelle ein Ausgangssignal A' mit einem binären Wert von 0000 0000 0000 0000 0000 0000.
8) Wenn der Führungsbit-Detektor 5 sämtliche Bit des Eingangssignals B mit Ausnahme des niedrigstwertigen Bit B₀ empfängt, erzeugt er in Übereinstimmung mit der in Fig. 4 ge zeigten Wahrheitstabelle ein Ausgangssignal B'' mit einem bi nären Wert von 0 0000 0001 0000 0000 0000 000.
9) Der Ein-Bit-Rechtsverschieber 21 verschiebt sämtli che Bit des Signals B'' mit Ausnahme des höchstwertigen Bit B''₂₄ um eine Bitposition nach rechts und gibt dann ein Aus gangssignal C mit einem binären Wert von 0000 0000 1000 0000 0000 0000 an die Multiplexerschaltung 7a aus.
10) Die Multiplexerschaltung 7a wählt dann in Antwort auf das Auswahlsignal G' mit dem logischen Pegel 1 aus dem ODER-Tor 9 das Signal C aus dein Ein-Bit-Rechtsverschieber 21, das an ihrem zweiten Eingangsanschluß Q zugeführt wird, aus und gibt dieses an den Schieber 10 als Bit D₂₃ bis D₀ des Steuersignals D aus. Außerdem wird das höchstwertige Bit B''₂₄ des Signals B'' als höchstwertiges Bit D₂₄ des Steuersignals D ebenfalls an den Schieber 10 ausgegeben. Der binäre Wert des an den Schieber 10 angelegten Steuersignals D ist somit zu 0 0000 0000 1000 0000 0000 0000 gegeben.
11) Der Schieber 10 verschiebt dann das Eingangssignal B in Übereinstimmung mit dem Wert des ihm zugeführten Steuer signals D und erzeugt dann ein Ausgangssignal F mit einem bi nären Wert von 000 1000 1000 1000 1000 0000.

1) Die Referenzsignal-Erzeugungsschaltung 3 erzeugt in Übereinstimmung mit der in Fig. 7 gezeigten Wahrheitstabelle ein Ausgangssignal A'' mit einem binären Wert von 1111 1000 0000 0000 0000 0000.
2) Das UND-Tor 8 gibt dann ein Ausgangssignal G mit ei nem binären Wert von 0000 0000 0000 0000 0000 0000 aus.
3) Das ODER-Tor 9 berechnet die logische ODER-Verknüp fung sämtlicher Bit des Ausgangssignals G aus dem UND-Tor 8 und stellt dann ein Ausgangssignal G' mit dem logischen Pegel 0 bereit.
4) Wenn der Prioritäts-Codierer 2 das Eingangssignal B, das den Mantissenteil der nicht zu normalisierenden Fließkom ma-Zahl repräsentiert, empfängt, gibt er ein Ausgangssignal B' mit einem dezimalen Wert von 7 (d. h. einem binären Wert von 00111) an die Multiplexerschaltung 7c aus.
5) Die Multiplexerschaltung 7c wählt dann in Antwort auf das Auswahlsignal G' mit dem logischen Pegel 0 aus dem ODER-Tor 9 das Eingangssignal A, das ihr an ihrem ersten Ein gangsanschluß P zugeführt wird, als ihr Ausgangssignal L aus.
6) Der Subtrahierer 60 subtrahiert den Wert des Signals L aus der Multiplexerschaltung 7c von dem Wert des Eingangs signals A und erzeugt dann ein Ausgangssignal E mit einem Wert, der gleich dem Subtraktionsergebnis (5-5) = 0 ist.
7) Wenn der Decodierer 4 das Eingangssignal A empfängt, erzeugt er in Übereinstimmung mit der in Fig. 2 gezeigten Wahrheitstabelle ein Ausgangssignal A' mit einem binären Wert von 0000 0100 0000 0000 0000 0000.
8) Wenn der Führungsbit-Detektor 5 sämtliche Bit des Eingangssignals B mit Ausnahme des niedrigstwertigen Bit B₀ empfängt, erzeugt er in Übereinstimmung mit der in Fig. 4 ge zeigten Wahrheitstabelle ein Ausgangssignal B'' mit einem bi nären Wert von 0 0000 0001 0000 0000 0000 000.
9) Der Ein-Bit-Rechtsverschieber 21 verschiebt sämtli che Bit des Signals B'' mit Ausnahme des höchstwertigen Bit B''₂₄ um eine Bitposition nach rechts und gibt dann ein Aus gangssignal C mit einem binären Wert von 0000 0000 1000 0000 0000 0000 an die Multiplexerschaltung 7a aus.
10) Die Multiplexerschaltung 7a wählt dann in Antwort auf das Auswahlsignal G' mit dem logischen Pegel 0 aus dem ODER-Tor 9 das Signal A' aus dem Decodierer 4, das ihr über ihren ersten Eingangsanschluß P zugeführt wird, aus und gibt dieses an den Schieber 10 als Bit D₂₃ bis D₀ des Steuersignals D aus. Außerdem wird das höchstwertige Bit B''₂₄ des Signals B'' als höchstwertiges Bit D₂₄ des Steuersignals D ebenfalls an den Schieber 10 ausgegeben. Der binäre Wert des Steuersi gnals D ist somit zu 0 0000 0100 0000 0000 0000 0000 gegeben.
11) Der Schieber 10 verschiebt das Eingangssignal B in Übereinstimmung mit dem Wert des ihm zugeführten Steuersi gnals D und erzeugt dann ein Ausgangssignal F mit einem binä ren Wert von 001 0001 0001 0001 00010 0000.

1) Die Referenzsignal-Erzeugungsschaltung 3 erzeugt in Übereinstimmung mit der in Fig. 7 gezeigten Wahrheitstabelle ein Ausgangssignal A'' mit einem binären Wert von 1111 1110 0000 0000 0000 0000.
2) Das UND-Tor 8 gibt dann ein Ausgangssignal G mit ei nem binären Wert von 0000 0000 0000 0000 0000 0000 aus.
3) Das ODER-Tor 9 berechnet die logische ODER-Verknüp fung sämtlicher Bit des Ausgangssignals G aus dem UND-Tor 8 und stellt daher ein Ausgangssignal G' mit dem logischen Pe gel 0 bereit.
4) Wenn der Prioritäts-Codierer 2 das Eingangssignal B, das den Mantissenteil der nicht zu normalisierenden Fließkom ma-Zahl repräsentiert, empfängt, gibt er ein Ausgangssignal B' mit einem dezimalen Wert von 7 (d. h. einem binären Wert von 00111) an die Multiplexerschaltung 7c aus.
5) Die Multiplexerschaltung 7c wählt dann in Antwort auf das Auswahlsignal G' mit dem logischen Pegel 0 aus dem ODER-Tor 9 das Signal A, das ihr an ihrem ersten Eingangsan schluß P zugeführt wird, als ihr Ausgangssignal L aus.
6) Der Subtrahierer 60 subtrahiert den Wert des Signals L aus der Multiplexerschaltung 7c von dem Wert des Eingangs signals A und erzeugt dann ein Ausgangssignal E mit einem Wert, der gleich dem Subtraktionsergebnis (7-7) = 0 ist.
7) Wenn der Decodierer 4 das Eingangssignal A empfängt, erzeugt er in Übereinstimmung mit der in Fig. 2 gezeigten Wahrheitstabelle ein Ausgangssignal A' mit einem binären Wert von 0000 0001 0000 0000 0000 0000.
8) Wenn der Führungsbit-Detektor 5 sämtliche Bit des Eingangssignals B mit Ausnahme des niedrigstwertigen Bit B₀ empfängt, erzeugt er in Übereinstimmung mit der in Fig. 4 ge zeigten Wahrheitstabelle ein Ausgangssignal B'' mit einem bi nären Wert von 0 0000 0001 0000 0000 0000 000.
9) Der Ein-Bit-Rechtsverschieber 21 verschiebt sämtli che Bit des Signals B'' mit Ausnahme des höchstwertigen Bit B''₂₄ um eine Bitposition nach rechts und gibt dann ein Aus gangssignal C mit einem binären Wert von 0000 0000 1000 0000 0000 0000 an die Multiplexerschaltung 7a aus.
10) Die Multiplexerschaltung 7a wählt dann in Antwort auf das Auswahlsignal G' mit dem logischen Pegel 0 aus dem ODER-Tor 9 das Signal A' aus dem Decodierer 4, das ihr an ih rem ersten Eingangsanschluß P zugeführt wird, aus und gibt dieses an den Schieber 10 als Bit D₂₃ bis D₀ des Steuersignals D aus. Außerdem wird das höchstwertige Bit B''₂₄ des Signals B'' als höchstwertiges Bit D₂₄ des Steuersignals D ebenfalls an den Schieber 10 ausgegeben. Der binäre Wert des Steuersi gnals D ist somit zu 0 0000 0001 0000 0000 0000 0000 gegeben.
11) Wenn der Schieber 10 das Eingangssignal B empfängt, verschiebt er das Eingangssignal B in Übereinstimmung mit dem Wert des ihm an seinem Steueranschluß T zugeführten Steuersi gnal D und erzeugt dann das Ausgangssignal F mit einem binä ren Wert von 100 0100 0100 0100 0100 0000.

Nun sei angenommen, daß der Wert des Eingangssignals A, das den Exponententeil einer zu verarbeitenden Fließkomma-Zahl repräsentiert, dezimal 127 ist, und daß der binäre Wert des Eingangssignals B, das den Mantissenteil der Fließkomma-Zahl repräsentiert, gleich 0000 0000 0000 0000 0000 0000 ist. Dies ist ein weiteres Beispiel für die Nullfunktion. Die Normali sierungsschaltung führt wie folgt die Nullfunktion für die ihr zugeführte Fließkomma-Zahl durch:

1) Die Referenzsignal-Erzeugungsschaltung 3 erzeugt in Übereinstimmung mit der in Fig. 7 gezeigten Wahrheitstabelle ein Ausgangssignal A'' mit einem binären Wert von 1111 1111 1111 1111 1111 1111.
2) Das UND-Tor 8 gibt dann ein Ausgangssignal G mit ei nem binären Wert von 0000 0000 0000 0000 0000 0000 aus.
3) Das ODER-Tor 9 berechnet die logische ODER-Verknüp fung sämtlicher Bit des Ausgangssignals G aus dem UND-Tor 8 und stellt daher ein Ausgangssignal G' mit dem logischen Pe gel 0 bereit.
4) Wenn der Prioritäts-Codierer 2 das Eingangssignal B, das den Mantissenteil der Fließkomma-Zahl repräsentiert, über die die Nullfunktion auszuführen ist, empfängt, gibt er ein Ausgangssignal B' mit einem dezimalen Wert von 0 (d. h. einem binären Wert von 00000) an die Multiplexerschaltung 7c aus.
5) Die Multiplexerschaltung 7c wählt dann in Antwort auf das Auswahlsignal G' mit dem logischen Pegel 0 aus dem ODER-Tor 9 das Eingangssignal A, das ihr an ihrem ersten Ein gangsanschluß P zugeführt wird, als ihr Ausgangssignal L aus.
6) Der Subtrahierer 60 subtrahiert den Wert des Signals L aus der Multiplexerschaltung 7c von dem Wert des Eingangs signals A und erzeugt dann ein Ausgangssignal E mit einem Wert, der gleich dem Subtraktionsergebnis (127-127) = 0 ist.
7) Wenn der Decodierer 4 das Eingangssignal A empfängt, erzeugt er in Übereinstimmung mit der in Fig. 2 gezeigten Wahrheitstabelle ein Ausgangssignal A' mit einem binären Wert von 0000 0000 0000 0000 0000 0000.
8) Wenn der Führungsbit-Detektor 5 sämtliche Bit des Eingangssignals B mit Ausnahme des niedrigstwertigen Bit B₀ empfängt, erzeugt er in Übereinstimmung mit der in Fig. 4 ge zeigten Wahrheitstabelle ein Ausgangssignal B'' mit einem bi nären Wert von 1 0000 0000 0000 0000 0000 000.
9) Der Ein-Bit-Rechtsverschieber 21 verschiebt sämtli che Bit des Signals B'' mit Ausnahme des höchstwertigen Bit B''₂₄ um eine Bitposition nach rechts und gibt dann ein Aus gangssignal C mit einem binären Wert von 0000 0000 0000 0000 0000 0000 an die Multiplexerschaltung 7a aus.
10) Die Multiplexerschaltung 7a wählt dann in Antwort auf das Auswahlsignal G' mit dem logischen Pegel 0 aus dem ODER-Tor 9 das Signal A' aus dem Decodierer 4, das an ihrem ersten Eingangsanschluß P zugeführt wird, aus und gibt dieses an den Schieber 10 als Bit D₂₃ bis D₀ des Steuersignals D aus.

Außerdem wird das höchstwertige Bit B''₂₄ des Signals B'' aus dem Führungsbit-Detektor 5 als höchstwertiges Bit D₂₄ des Steuersignals D ebenfalls an den Schieber 10 ausgegeben. Der binäre Wert des Steuersignals D ist somit zu 1 0000 0000 0000 0000 0000 0000 gegeben.

11) Der Schieber 10 verschiebt das Eingangssignal B in Übereinstimmung mit dem Wert des ihm zugeführten Steuersi gnals D und erzeugt dann ein Ausgangssignal F mit einem binä ren Wert von 000 0000 0000 0000 0000 0000.

Drittes Ausführungsbeispiel

Nachstehend wird auf Fig. 13 Bezug genommen, in der ein Blockdiagramm dargestellt ist, das die Struktur einer Norma lisierungsschaltung in Übereinstimmung mit einem dritten Aus führungsbeispiel zur Verwendung in Fließkomma-Berechnungsein richtungen zeigt.

In Fig. 13 bezeichnet das Bezugszeichen 17 einen Codierer, bezeichnet 3 eine Referenzsignal-Erzeugungsschaltung, be zeichnet 4 einen Decodierer, bezeichnet 5 einen Führungsbit- Detektor, bezeichnet 6 einen Subtrahierer, bezeichnet 7a eine erste Multiplexerschaltung, bezeichnet 7b eine zweite Multi plexerschaltung, bezeichnet 8 ein UND-Tor, bezeichnet 9 ein ODER-Tor, bezeichnet 10 einen Schieber, bezeichnet 21 einen Ein-Bit-Rechtsverschieber zum Verschieben einer an diesen an gelegten binären Zahl um eine Bitposition nach rechts, be zeichnet 20 eine Auswahlsignal-Erzeugungsschaltung und be zeichnet 30 ein zweites UND-Tor.

In Fig. 13 bezeichnet das Bezugszeichen A eine zugeführte bi näre Zahl, d. h. ein Eingangssignal, das den Exponententeil einer durch die Normalisierungsschaltung gemäß diesem Ausfüh rungsbeispiel zu verarbeitenden Fließkomma-Zahl repräsen tiert, bezeichnet B eine weitere zugeführte binäre Zahl, d. h. ein weiteres Eingangssignal, das den Mantissenteil der durch die Normalisierungsschaltung gemäß diesem Ausführungsbeispiel zu verarbeitenden Fließkomma-Zahl repräsentiert, und bezeich net E eine ausgegebene binäre Zahl, d. h. ein Ausgangssignal, das den Exponententeil der durch die Normalisierungsschaltung verarbeiteten Fließkomma-Zahl repräsentiert, der beispiels weise normalisiert ist, nicht normalisiert ist oder über den die Nullfunktion ausgeführt wurde. Darüber hinaus bezeichnet das Bezugszeichen D eine binäre Zahl, d. h. ein Steuersignal, das einen Verschiebebetrag zum Normalisieren des den Man tissenteil der zu verarbeitenden Fließkomma-Zahl repräsentie renden Eingangssignals B repräsentiert, und bezeichnet F eine weitere ausgegebene binäre Zahl, d. h. ein weiteres Ausgangs signal, das den Mantissenteil der durch die Normalisierungs schaltung gemäß diesem Ausführungsbeispiel verarbeiteten Fließkomma-Zahl repräsentiert. Ferner gibt jeder Zusatz [n:m], der neben jedem jedes Signal in Fig. 13 zeigenden Buchstaben dargestellt ist, an, daß eine entsprechende Binär zahl aus (n-m+1) Bit, von Bit m bis Bit n, besteht.

Die Normalisierungsschaltung gemäß dem in Fig. 13 gezeigten dritten Ausführungsbeispiel ist derart aufgebaut, daß sie ein 8 Bit breites Eingangssignal A, das den Exponententeil einer zu verarbeitenden Fließkomma-Zahl repräsentiert, und ein 24 Bit breites Eingangssignal B, das den Mantissenteil der Fließkomma-Zahl repräsentiert, empfängt, ein 8 Bit breites Ausgangssignal E, das den Exponententeil der durch diese Schaltung verarbeiteten Fließkomma-Zahl repräsentiert, und ein 23 Bit breites Ausgangssignal F, das den Mantissenteil der durch diese Schaltung verarbeiteten Fließkomma-Zahl re präsentiert, bereitstellt und ein 25 Bit breites Steuersignal D, das eine Schiebegröße repräsentiert, erzeugt.

Der Decodierer 4, der Führungsbit-Detektor 5, die Referenzsi gnal-Erzeugungsschaltung 3, der Subtrahierer 6, die erste und die zweite Multiplexerschaltung 7a und 7b und der Schieber 10 haben jeweils denselben Aufbau wie die entsprechenden Kompo nenten der Normalisierungsschaltung gemäß dem vorstehend be schriebenen ersten Ausführungsbeispiel. Die Funktionsweise dieser Komponenten ist dieselbe wie die der entsprechenden Komponenten des ersten Ausführungsbeispiels, so daß daher die Beschreibung dieser Funktionsweise bzw. der entsprechenden Operationen im folgenden weggelassen wird.

Während des Betriebs berechnet das zweite UND-Tor 30 die lo gische UND-Verknüpfung des niedrigstwertigen Bit B₀ des zwei ten Eingangssignals B mit dem höchstwertigen Bit B''₂₄ des Si gnals B'' aus dem Führungsbit-Detektor 5. Der Codierer 17 legt dann fest, ob jedes Bit einer zugeführten binären Zahl B*, die aus allen Bit des Signals B'' mit Ausnahme des höchstwer tigen Bit B''₂₄ aus dem Führungsbit-Detektor 5 und dem Ausgang des zweiten UND-Tors 30 als niedrigstwertigem Bit besteht, Eins oder Null ist, während sämtliche Bit des binären Worts B* ausgehend von dessen höchstwertigem Bit durchsucht werden, um die Bitposition der führenden Eins des binären Worts B* zu erfassen und sodann Eins von der die Bitposition der führen den Eins anzeigenden Zahl, gezählt von dem höchstwertigen Bit, zu subtrahieren. Der Codierer erzeugt dann ein Signal B' mit einem binären Wert, der dem Subtraktionsergebnis ent spricht. Die Bitbreite des Ausgangssignals B' in dem Fall, in dem die dem Codierer 17 zugeführte Binärzahl B* n Bit breit ist, beträgt {int (log₂(n-1))+1} Bit. Demgemäß beträgt dann, wenn das dem Codierer 17 zugeführte digitale Signal B* aus 24 Bit besteht, die Bitbreite des Ausgangssignals B' 5 Bit. Fig. 14 zeigt die Wahrheitstabelle des Codierers 17. Ferner ist Fig. 15 ein vereinfachtes Schaltungsdiagramm eines Beispiels des Codierers 17.

Nachstehend wird auf Fig. 16 Bezug genommen, in der ein ver einfachtes Schaltungsdiagramm einer Variante des dritten Aus führungsbeispiels dargestellt ist. Bei dieser Variante ist ein weiteres UND-Tor 16 mit zwei Eingängen, von welchen ein erster Eingangsanschluß mit dem Ausgangsanschluß (S-R) des Subtrahierers 6 und ein zweiter Eingangsanschluß anstelle mit der in Fig. 13 gezeigten Multiplexerschaltung 7b mit dem Aus gangsanschluß des ODER-Tors 9 verbunden ist, wie in Fig. 16 gezeigt. Das Ausgangssignal E, das den Mantissenteil zeigt, wechselt auf logisch 0, wenn das Signal G' aus dem ODER-Tor 9 auf logisch 0 liegt, während andernfalls das Ausgangssignal H aus dem Subtrahierer 6 als Ausgangssignal E ausgegeben wird.

Viertes Ausführungsbeispiel

Nachstehend wird auf Fig. 17 Bezug genommen, in der ein Blockdiagramm dargestellt ist, das die Struktur einer Norma lisierungsschaltung in Übereinstimmung mit einem vierten Aus führungsbeispiel zur Verwendung in Fließkomma-Berechnungsein richtungen zeigt.

In Fig. 17 bezeichnet das Bezugszeichen 17 einen Codierer, bezeichnet 3 eine Referenzsignal-Erzeugungsschaltung, be zeichnet 4 einen Decodierer, bezeichnet 5 einen Führungsbit- Detektor, bezeichnet 6 einen Subtrahierer, bezeichnet 7a eine erste Multiplexerschaltung, bezeichnet 7c eine zweite Multi plexerschaltung, bezeichnet 8 ein UND-Tor, bezeichnet 9 ein ODER-Tor, bezeichnet 10 einen Schieber, bezeichnet 21 einen Ein-Bit-Rechtsverschieber zum Verschieben einer an diesen an gelegten binären Zahl um eine Bitposition nach rechts, be zeichnet 20 eine Auswahlsignal-Erzeugungsschaltung und be zeichnet 30 ein zweites UND-Tor.

In Fig. 17 bezeichnet das Bezugszeichen A eine zugeführte bi näre Zahl, d. h. ein Eingangssignal, das den Exponententeil einer durch die Normalisierungsschaltung gemäß diesem Ausfüh rungsbeispiel zu verarbeitenden Fließkomma-Zahl repräsen tiert, bezeichnet B eine weitere zugeführte binäre Zahl, d. h. ein weiteres Eingangssignal, das den Mantissenteil der durch die Normalisierungsschaltung gemäß diesem Ausführungsbeispiel zu verarbeitenden Fließkomma-Zahl repräsentiert, und bezeich net E eine ausgegebene binäre Zahl, d. h. ein Ausgangssignal, das den Exponententeil der durch die Normalisierungsschaltung verarbeiteten Fließkomma-Zahl repräsentiert, der beispiels weise normalisiert ist, nicht normalisiert ist oder über den die Nullfunktion ausgeführt wurde. Darüber hinaus bezeichnet das Bezugszeichen D eine binäre Zahl, d. h. ein Steuersignal, das einen Verschiebebetrag zum Normalisieren des den Man tissenteil der zu verarbeitenden Fließkomma-Zahl repräsentie renden Eingangssignals B repräsentiert, und bezeichnet F eine weitere ausgegebene binäre Zahl, d. h. ein weiteres Ausgangs signal, das den Mantissenteil der durch die Normalisierungs schaltung gemäß diesem Ausführungsbeispiel verarbeiteten Fließkomma-Zahl repräsentiert. Ferner gibt jeder Zusatz [n:m], der neben jedem jedes Signal in Fig. 13 zeigenden Buchstaben dargestellt ist, an, daß eine entsprechende Binär zahl aus (n-m+1) Bit, von Bit m bis Bit n, besteht.

Die Normalisierungsschaltung gemäß dem in Fig. 17 gezeigten vierten Ausführungsbeispiel ist derart aufgebaut, daß sie ein 8 Bit breites Eingangssignal A, das den Exponententeil einer zu verarbeitenden Fließkomma-Zahl repräsentiert, und ein 24 Bit breites Eingangssignal B, das den Mantissenteil der Fließkomma-Zahl repräsentiert, empfängt, ein 8 Bit breites Ausgangssignal E, das den Exponententeil der durch diese Schaltung verarbeiteten Fließkomma-Zahl repräsentiert, und ein 23 Bit breites Ausgangssignal F, das den Mantissenteil der durch diese Schaltung verarbeiteten Fließkomma-Zahl re präsentiert, bereitstellt und ein 25 Bit breites Steuersignal D, das eine Schiebegröße repräsentiert, erzeugt.

Der Decodierer 4, der Führungsbit-Detektor 5, die Referenzsi gnal-Erzeugungsschaltung 3, der Subtrahierer 6, die erste und die zweite Multiplexerschaltung 7a und 7c und der Schieber 10 haben jeweils denselben Aufbau wie die entsprechenden Kompo nenten der Normalisierungsschaltung gemäß dem vorstehend be schriebenen zweiten Ausführungsbeispiel. Darüber hinaus hat der Codierer 17 denselben Aufbau wie der des dritten Ausfüh rungsbeispiels. Demgemäß wird die Beschreibung der Funktions weise der Normalisierungsschaltung gemäß dem vierten Ausfüh rungsbeispiel im folgenden weggelassen.

Fünftes Ausführungsbeispiel

Nachstehend wird auf Fig. 18 Bezug genommen, in der ein Blockdiagramm dargestellt ist, das die Struktur einer Norma lisierungsschaltung in Übereinstimmung mit einem fünften Aus führungsbeispiel zur Verwendung in Fließkomma-Berechnungsein richtungen zeigt.

In Fig. 18 bezeichnet das Bezugszeichen 2 einen Prioritäts- Codierer, bezeichnet 19 eine Referenzsignal-Tabellenschaltung zum Erzeugen eines Referenzsignals aus dem Ausgang eines De codierers 4, bezeichnet 5 einen Führungsbit-Detektor, be zeichnet 6 einen Subtrahierer, bezeichnet 7a eine erste Mul tiplexerschaltung, bezeichnet 7b eine zweite Multiplexer schaltung, bezeichnet 8 ein UND-Tor, bezeichnet 9 ein ODER- Tor, bezeichnet 10 einen Schieber, bezeichnet 21 einen Ein- Bit-Rechtsverschieber zum Verschieben eines an diesen ange legten binären Worts um eine Bitposition nach rechts, und be zeichnet 20 24673 00070 552 001000280000000200012000285912456200040 0002019806299 00004 24554 eine Auswahlsignal-Erzeugungsschaltung.

In Fig. 18 bezeichnet das Bezugszeichen A eine zugeführte bi näre Zahl, d. h. ein Eingangssignal, das den Exponententeil einer durch die Normalisierungsschaltung gemäß diesem Ausfüh rungsbeispiel zu verarbeitenden Fließkomma-Zahl repräsen tiert, bezeichnet B eine weitere zugeführte binäre Zahl, d. h. ein weiteres Eingangssignal, das den Mantissenteil der durch die Normalisierungsschaltung gemäß diesem Ausführungsbeispiel zu verarbeitenden Fließkomma-Zahl repräsentiert, und bezeich net E eine ausgegebene binäre Zahl, d. h. ein Ausgangssignal, das den Exponententeil der durch die Normalisierungsschaltung verarbeiteten Fließkomma-Zahl repräsentiert, der beispiels weise normalisiert ist, nicht normalisiert ist oder über den die Nullfunktion ausgeführt wurde. Darüber hinaus bezeichnet das Bezugszeichen D eine binäre Zahl, d. h. ein Steuersignal, das einen Verschiebebetrag zum Normalisieren des den Man tissenteil der zu verarbeitenden Fließkomma-Zahl repräsentie renden Eingangssignals B repräsentiert, und bezeichnet F eine weitere ausgegebene binäre Zahl, d. h. ein weiteres Ausgangs signal, das den Mantissenteil der durch die Normalisierungs schaltung gemäß diesem Ausführungsbeispiel verarbeiteten Fließkomma-Zahl repräsentiert. Ferner gibt jeder Zusatz [n:m], der neben jedem jedes Signal in Fig. 18 zeigenden Buchstaben dargestellt ist, an, daß eine entsprechende Binär zahl aus (n-m+1) Bit, von Bit in bis Bit n, besteht.

Die Normalisierungsschaltung gemäß dem in Fig. 18 gezeigten fünften Ausführungsbeispiel ist derart aufgebaut, daß sie ein 8 Bit breites Eingangssignal A, das den Exponententeil einer zu verarbeitenden Fließkomma-Zahl repräsentiert, und ein 24 Bit breites Eingangssignal B, das den Mantissenteil der Fließkomma-Zahl repräsentiert, empfängt, ein 8 Bit breites Ausgangssignal E, das den Exponententeil der durch diese Schaltung verarbeiteten Fließkomma-Zahl repräsentiert, und ein 23 Bit breites Ausgangssignal F, das den Mantissenteil der durch diese Schaltung verarbeiteten Fließkomma-Zahl re präsentiert, bereitstellt und ein 25 Bit breites Steuersignal D, das eine Schiebegröße repräsentiert, erzeugt.

Der Decodierer 4, der Führungsbit-Detektor 5, der Prioritäts- Codierer 2, der Subtrahierer 6, die erste und die zweite Mul tiplexerschaltung 7a und 7b und der Schieber 10 haben jeweils denselben Aufbau wie die entsprechenden Komponenten der Nor malisierungsschaltung gemäß dein vorstehend beschriebenen er sten Ausführungsbeispiel. Darüber hinaus hat der Codierer 17 denselben Aufbau wie der des dritten Ausführungsbeispiels. Die Funktionsweise dieser Komponenten ist dieselbe wie dieje nige der entsprechenden Komponenten des ersten Ausführungs beispiels, so daß daher die Beschreibung der Funktionsweise bzw. der entsprechenden Operationen im folgenden weggelassen wird.

Im Betrieb erzeugt die Referenzsignal-Tabellenschaltung 19 ein Referenzsignal A'' aus dem Signal A', in welches das eine binäre Zahl repräsentierende Eingangssignal A durch den Deco dierer 4 decodiert wurde. Die Referenzsignal-Tabellenschal tung 19 setzt die Zustände von nur einem oder mehreren weite ren höherwertigen Bit seines Ausgangssignals A'', die sich ge nau oberhalb der Bitposition der führenden Eins des binären Eingangssignals A' befinden, auf Eins, falls das höchstwerti ge Bit des Signals A' Null ist. Wenn das höchstwertige Bit des Eingangssignals A' Eins ist, erzeugt die Referenzsignal- Tabellenschaltung 19 ein Ausgangssignal A'', in dem sämtliche Bit auf Null gesetzt sind. Darüber hinaus erzeugt dann, wenn die Werte sämtlicher Bit des Eingangssignals A' Null sind, die Referenzsignal-Tabellenschaltung 19 ein Ausgangssignal A'', in dem sämtliche Bit auf Eins gesetzt sind. Fig. 19 zeigt die Wahrheitstabelle der Referenzsignal-Tabellenschaltung 19, die das Referenzsignal A'' aus dem Signal A' aus dem Decodie rer 4 erzeugt. Ferner zeigt Fig. 20 ein Beispiel der Refe renzsignal-Tabellenschaltung 19. In Fig. 20 bezeichnet das Bezugszeichen 14 ein ODER-Tor.

Nachstehend wird auf Fig. 21 Bezug genommen, in der ein Blockdiagramm einer Variante des fünften Ausführungsbeispiels dargestellt ist. Bei dieser Variante ist ein weiteres UND-Tor 16 mit zwei Eingängen, von welchen ein erster Eingangsan schluß mit dem Ausgangsanschluß (S-R) des Subtrahierers 6 und ein zweiter Eingangsanschluß anstelle mit der in Fig. 13 ge zeigten Multiplexerschaltung 7b mit dem Ausgangsanschluß des ODER-Tors 9 verbunden ist, wie in Fig. 21 gezeigt. Das Aus gangssignal E, das den Mantissenteil zeigt, wechselt auf lo gisch 0, wenn das Signal G' aus dem ODER-Tor 9 auf logisch 0 liegt, während andernfalls das Ausgangssignal H aus dem Sub trahierer 6 als Ausgangssignal E ausgegeben wird.

Sechstes Ausführungsbeispiel

Nachstehend wird auf Fig. 22 Bezug genommen, in der ein Blockdiagramm dargestellt ist, das die Struktur einer Norma lisierungsschaltung in Übereinstimmung mit einem sechsten Ausführungsbeispiel zur Verwendung in Fließkomma-Berechnungs einrichtungen zeigt.

In Fig. 22 bezeichnet das Bezugszeichen 2 einen Prioritäts- Codierer, bezeichnet 19 eine Referenzsignal-Tabellenschaltung zum Erzeugen eines Referenzsignals aus dem Ausgangssignal A' des Decodierers 4, bezeichnet 5 einen Führungsbit-Detektor, bezeichnet 60 einen Subtrahierer, bezeichnet 7a eine erste Multiplexerschaltung, bezeichnet 7c eine zweite Multiplexer schaltung, bezeichnet 8 ein UND-Tor, bezeichnet 9 ein ODER- Tor, bezeichnet 10 einen Schieber, bezeichnet 21 einen Ein- Bit-Rechtsverschieber zum Verschieben eines an diesen ange legten binären Worts um eine Bitposition nach rechts, und be zeichnet 20 eine Auswahlsignal-Erzeugungsschaltung.

In Fig. 22 bezeichnet das Bezugszeichen A eine zugeführte bi näre Zahl, d. h. ein Eingangssignal, daß den Exponententeil einer durch die Normalisierungsschaltung gemäß diesem Ausfüh rungsbeispiel zu verarbeitenden Fließkomma-Zahl repräsen tiert, bezeichnet B eine weitere zugeführte binäre Zahl, d. h. ein weiteres Eingangssignal, das den Mantissenteil der durch die Normalisierungsschaltung gemäß diesem Ausführungsbeispiel zu verarbeitenden Fließkomma-Zahl repräsentiert, und bezeich net E eine ausgegebene binäre Zahl, d. h. ein Ausgangssignal, das den Exponententeil der durch die Normalisierungsschaltung verarbeiteten Fließkomma-Zahl repräsentiert, der beispiels weise normalisiert ist, nicht normalisiert ist oder über den die Nullfunktion ausgeführt wurde. Darüber hinaus bezeichnet das Bezugszeichen D eine binäre Zahl, d. h. ein Steuersignal, das einen Verschiebebetrag zum Normalisieren des den Man tissenteil der zu verarbeitenden Fließkomma-Zahl repräsentie renden Eingangssignals B repräsentiert, und bezeichnet F eine weitere ausgegebene binäre Zahl, d. h. ein weiteres Ausgangs signal, das den Mantissenteil der durch die Normalisierungs schaltung gemäß diesem Ausführungsbeispiel erarbeiteten Fließkomma-Zahl repräsentiert. Ferner gibt jeder Zusatz [n:m], der neben jedem jedes Signal in Fig. 18 zeigenden Buchstaben dargestellt ist, an, daß eine entsprechende Binär zahl aus (n-m+1) Bit, von Bit m bis Bit n, besteht.

Die Normalisierungsschaltung gemäß dem in Fig. 22 gezeigten sechsten Ausführungsbeispiel ist derart aufgebaut, daß sie ein 8 Bit breites Eingangssignal A, das den Exponententeil einer zu verarbeitenden Fließkomma-Zahl repräsentiert, und ein 24 Bit breites Eingangssignal B, das den Mantissenteil der Fließkomma-Zahl repräsentiert, empfängt, ein 8 Bit brei tes Ausgangssignal E, das den Exponententeil der durch diese Schaltung verarbeiteten Fließkomma-Zahl repräsentiert, und ein 23 Bit breites Ausgangssignal F, das den Mantissenteil der durch diese Schaltung verarbeiteten Fließkomma-Zahl re präsentiert, bereitstellt und ein 25 Bit breites Steuersignal D, das eine Verschiebegröße repräsentiert, erzeugt.

Der Decodierer 4, der Prioritäts-Codierer 2, der Führungsbit- Detektor 5, der Subtrahierer 60, die erste und die zweite Multiplexerschaltung 7a und 7c und der Schieber 10 haben je weils denselben Aufbau wie die entsprechenden Komponenten der Normalisierungsschaltung gemäß dem vorstehend beschriebenen zweiten Ausführungsbeispiel. Darüber hinaus hat die Referenz signal-Tabellenschaltung 19, die das Referenzsignal aus dem Ausgangssignal A' aus dem Decodierer 4 erzeugt, denselben Aufbau wie die des fünften Ausführungsbeispiels. Demgemäß wird die Beschreibung der Funktionsweise der Normalisierungs schaltung gemäß dem sechsten Ausführungsbeispiel im folgenden weggelassen wird.

Siebtes Ausführungsbeispiel

Nachstehend wird auf Fig. 23 Bezug genommen, in der ein Blockdiagramm dargestellt ist, das die Struktur einer Norma lisierungsschaltung in Übereinstimmung mit einem siebten Aus führungsbeispiel zur Verwendung in Fließkomma-Berechnungsein richtungen zeigt.

In Fig. 23 bezeichnet das Bezugszeichen 17 einen Codierer, bezeichnet 4 einen Decodierer, bezeichnet 19 eine Referenzsi gnal-Tabellenschaltung zum Erzeugen eines Referenzsignals aus einem durch den Decodierer 4 bereitgestellten Ausgangssignal A', bezeichnet 5 einen Führungsbit-Detektor, bezeichnet 6 ei nen Subtrahierer, bezeichnet 7a eine erste Multiplexerschal tung, bezeichnet 7b eine zweite Multiplexerschaltung, be zeichnet 8 ein UND-Tor, bezeichnet 9 ein ODER-Tor, bezeichnet 10 einen Schieber, bezeichnet 21 einen Ein-Bit-Rechtsver schieber zum Verschieben eines an diesen angelegten binären Worts um eine Bitposition nach rechts, bezeichnet 20 eine Auswahlsignal-Erzeugungsschaltung und bezeichnet 30 ein zwei tes UND-Tor.

In Fig. 23 bezeichnet das Bezugszeichen A eine zugeführte bi näre Zahl, d. h. ein Eingangssignal, das den Exponententeil einer durch die Normalisierungsschaltung gemäß diesem Ausfüh rungsbeispiel zu verarbeitenden Fließkomma-Zahl repräsen tiert, bezeichnet B eine weitere zugeführte binäre Zahl, d. h. ein weiteres Eingangssignal, das den Mantissenteil der durch die Normalisierungsschaltung gemäß diesem Ausführungsbeispiel zu verarbeitenden Fließkomma-Zahl repräsentiert, und bezeich net E eine ausgegebene binäre Zahl, d. h. ein Ausgangssignal, das den Exponententeil der durch die Normalisierungsschaltung verarbeiteten Fließkomma-Zahl repräsentiert, der beispiels weise normalisiert ist, nicht normalisiert ist oder über den die Nullfunktion ausgeführt wurde. Darüber hinaus bezeichnet das Bezugszeichen D eine binäre Zahl, d. h. ein Steuersignal, das einen Verschiebebetrag zum Normalisieren des den Man tissenteil der zu verarbeitenden Fließkomma-Zahl repräsentie renden Eingangssignals B repräsentiert, und bezeichnet F eine weitere ausgegebene binäre Zahl, d. h. ein weiteres Ausgangs signal, das den Mantissenteil der durch die Normalisierungs schaltung gemäß diesem Ausführungsbeispiel verarbeiteten Fließkomma-Zahl repräsentiert. Ferner gibt jeder Zusatz [n:m], der neben jedem jedes Signal in Fig. 23 zeigenden Buchstaben dargestellt ist, an, daß eine entsprechende Binär zahl aus (n-m+1) Bit, von Bit m bis Bit n, besteht.

Die Normalisierungsschaltung gemäß dem in Fig. 23 gezeigten siebten Ausführungsbeispiel ist derart aufgebaut, daß sie ein 8 Bit breites Eingangssignal A, das den Exponententeil einer zu verarbeitenden Fließkomma-Zahl repräsentiert, und ein 24 Bit breites Eingangssignal B, das den Mantissenteil der Fließkomma-Zahl repräsentiert, empfängt, ein 8 Bit breites Ausgangssignal E, das den Exponententeil der durch diese Schaltung verarbeiteten Fließkomma-Zahl repräsentiert, und ein 23 Bit breites Ausgangssignal F, das den Mantissenteil der durch diese Schaltung verarbeiteten Fließkomma-Zahl re präsentiert, bereitstellt und ein 25 Bit breites Steuersignal D, das eine Verschiebegröße repräsentiert, erzeugt.

Der Decodierer 4, der Führungsbit-Detektor 5, der Subtrahie rer 6, die erste und die zweite Multiplexerschaltung 7a und 7b und der Schieber 10 haben jeweils denselben Aufbau wie die entsprechenden Komponenten der Normalisierungsschaltung gemäß dem vorstehend beschriebenen ersten Ausführungsbeispiel. Dar über hinaus hat der Codierer 17 denselben Aufbau wie der des vorstehend beschriebenen dritten Ausführungsbeispiels. Ferner hat die Referenzsignal-Tabellenschaltung 19, die ein Refe renzsignal A'' aus dem Ausgangssignal A' aus dem Decodierer 4 erzeugt, denselben Aufbau wir die der Normalisierungsschal tung gemäß dem vorstehend beschriebenen fünften Ausführungs beispiel. Demgemäß wird die Beschreibung der Funktionsweise der Normalisierungsschaltung gemäß dem siebten Ausführungs beispiel im folgenden weggelassen.

Nachstehend wird auf Fig. 24 Bezug genommen, in der ein Blockdiagramm einer Variante des siebten Ausführungsbeispiels dargestellt ist. Bei dieser Variante ist ein weiteres UND-Tor 16 mit zwei Eingängen, von welchen ein erster Eingangsan schluß mit dem Ausgangsanschluß (S-R) des Subtrahierers 6 und ein zweiter Eingangsanschluß anstelle mit der in Fig. 23 ge zeigten Multiplexerschaltung 7b mit dem Ausgangsanschluß des ODER-Tors 9 verbunden ist, wie in Fig. 24 gezeigt. Das Aus gangssignal E, das den Mantissenteil zeigt, wechselt auf lo gisch 0, wenn das Signal G' aus dem ODER-Tor 9 auf logisch 0 liegt, während andernfalls das Ausgangssignal H aus dem Sub trahierer 6 als Ausgangssignal E ausgegeben wird.

Achtes Ausführungsbeispiel

Nachstehend wird auf Fig. 25 Bezug genommen, in der ein Blockdiagramm dargestellt ist, das die Struktur einer Norma lisierungsschaltung in Übereinstimmung mit einem achten Aus führungsbeispiel zur Verwendung in Fließkomma-Berechnungsein richtungen zeigt.

In Fig. 25 bezeichnet das Bezugszeichen 17 einen Codierer, bezeichnet 4 einen Codierer, bezeichnet 19 eine Referenzsi gnal-Tabellenschaltung zum Erzeugen eines Referenzsignals aus dem durch den Decodierer 4 bereitgestellten Ausgangssignal A', bezeichnet 5 einen Führungsbit-Detektor, bezeichnet 60 einen Subtrahierer, bezeichnet 7a eine erste Multiplexer schaltung, bezeichnet 7c eine zweite Multiplexerschaltung, bezeichnet 8 ein UND-Tor, bezeichnet 9 ein ODER-Tor, bezeich net 10 einen Schieber, bezeichnet 21 einen Ein-Bit-Rechtsver schieber zum Verschieben eines diesem zugeführten binären Worts um eine Bitposition nach rechts, bezeichnet 20 eine Auswahlsignal-Erzeugungsschaltung, und bezeichnet 30 ein UND- Tor.

In Fig. 25 bezeichnet das Bezugszeichen A eine zugeführte bi näre Zahl, d. h. ein Eingangssignal, das den Exponententeil einer durch die Normalisierungsschaltung gemäß diesem Ausfüh rungsbeispiel zu verarbeitenden Fließkomma-Zahl repräsen tiert, bezeichnet B eine weitere zugeführte binäre Zahl, d. h. ein weiteres Eingangssignal, das den Mantissenteil der durch die Normalisierungsschaltung gemäß diesem Ausführungsbeispiel zu verarbeitenden Fließkomma-Zahl repräsentiert, und bezeich net E eine ausgegebene binäre Zahl, d. h. ein Ausgangssignal, das den Exponententeil der durch die Normalisierungsschaltung verarbeiteten Fließkomma-Zahl repräsentiert, der beispiels weise normalisiert ist, nicht normalisiert ist oder über den die Nullfunktion ausgeführt wurde. Darüber hinaus bezeichnet das Bezugszeichen D eine binäre Zahl, d. h. ein Steuersignal, das einen Verschiebebetrag zum Normalisieren des den Man tissenteil der zu verarbeitenden Fließkomma-Zahl repräsentie renden Eingangssignals B repräsentiert, und bezeichnet F eine weitere ausgegebene binäre Zahl, d. h. ein weiteres Ausgangs signal, das den Mantissenteil der durch die Normalisierungs schaltung gemäß diesem Ausführungsbeispiel verarbeiteten Fließkomma-Zahl repräsentiert. Ferner gibt jeder Zusatz [n:m], der neben jedem jedes Signal in Fig. 25 zeigenden Buchstaben dargestellt ist, an, daß eine entsprechende Binär zahl aus (n-m+1) Bit, von Bit m bis Bit n, besteht.

Die Normalisierungsschaltung gemäß dem in Fig. 25 gezeigten achten Ausführungsbeispiel ist derart aufgebaut, daß sie ein 8 Bit breites Eingangssignal A, das den Exponententeil einer zu verarbeitenden Fließkomma-Zahl repräsentiert, und ein 24 Bit breites Eingangssignal B, das den Mantissenteil der Fließkomma-Zahl repräsentiert, empfängt, ein 8 Bit breites Ausgangssignal E, das den Exponententeil der durch diese Schaltung verarbeiteten Fließkomma-Zahl repräsentiert, und ein 23 Bit breites Ausgangssignal F, das den Mantissenteil der durch diese Schaltung verarbeiteten Fließkomma-Zahl re präsentiert, bereitstellt und ein 25 Bit breites Steuersignal D, das eine Schiebegröße repräsentiert, erzeugt.

Der Decodierer 4, der Führungsbit-Detektor 5, der Subtrahie rer 60, die erste und die zweite Multiplexerschaltung 7a und 7c und der Schieber 10 haben jeweils denselben Aufbau wie die entsprechenden Komponenten der Normalisierungsschaltung gemäß dem vorstehend beschriebenen zweiten Ausführungsbeispiel. Der Codierer 17 hat denselben Aufbau wie der der Normalisierungs schaltung gemäß dem vorstehend beschriebenen dritten Ausfüh rungsbeispiel. Darüber hinaus hat die Referenzsignal-Tabel lenschaltung 19, die ein Referenzsignal A'' aus dem Ausgangs signal A' aus dem Decodierer 4 erzeugt, denselben Aufbau wie die der Normalisierungsschaltung gemäß dem vorstehend be schriebenen fünften Ausführungsbeispiel. Demgemäß wird die Beschreibung der Funktionsweise der Normalisierungsschaltung gemäß dem achten Ausführungsbeispiel im folgenden weggelas sen.

Das Prinzip der vorstehend beschriebenen Ausführungsbeispiele kann auch auf Fließkomma-Zahlen mit doppelter Genauigkeit, die der IEEE-Norm P754 entsprechen, angewandt werden. Im Fall der doppelten Genauigkeit, die der IEEE-Norm P754 entspricht, wird eine Fließkomma-Zahl als 64 Bit breites binäres Wort ausgedrückt, das aus einem Vorzeichenbit S, dem Exponenten teil mit elf Bit und dem Mantissenteil mit zweiundfünfzig Bit besteht. Eine Fließkomma-Zahl mit doppelter Genauigkeit, die der IEEE-Norm P754 entspricht, kann in entweder eine normali sierte Zahl oder in eine nicht normalisierte Zahl klassifi ziert werden. Wenn der Exponententeil größer als 0 und klei ner als 2048 ist, wird die Fließkomma-Zahl als "normalisierte Zahl" bezeichnet. Der Mantissenteil einer normalisierten Zahl erfüllt die folgende Gleichung: 1 ≦ Mantissenteil ≦ 2. Dar über hinaus können, da das höchstwertige Bit (MSB) des Man tissenteils ohne Ausnahme Eins ist, nur untere Bit des Man tissenteils, die sich wertigkeitsbezogen unterhalb des MSB befinden, in der Darstellung einer normalisierten Zahl ge zeigt werden. Eine normalisierte Zahl wird somit gemäß der nachfolgenden Gleichung:

Normalisierte Zahl = (-1)^s×(1+F×2^-52)×2^E-1023

ausgedrückt.

Andererseits wird eine Fließkomma-Zahl, bei der der Exponen tenteil Null ist, als "nicht normalisierte Zahl" bezeichnet. Eine solche nicht normalisierte Zahl wird durch die nachfol gende Gleichung:

Nicht normalisierte Zahl = (-1)^s×(F×2^-52)×2^-1022

ausgedrückt.

Um Fließkomma-Zahlen mit doppelter Genauigkeit, die der IEEE- Norm P754 entsprechen, zu verarbeiten, müssen die Bitbreiten von durch die Normalisierungsschaltung verarbeiteten und er zeugten Signalen auf die nach stehende Art und Weise erweitert werden. Beispielsweise müssen die Bitbreiten des Exponenten- Eingangssignals A und des Exponenten-Ausgangssignals E elf Bit breit sein. Die Bitbreite des Mantissen-Eingangssignals B muß dreiundfünfzig oder mehr Bit breit sein, und die Bitbrei te des Mantissen-Ausgangssignals E muß zweiundfünfzig Bit breit sein. Darüber hinaus muß die Bitbreite des Steuersi gnals D, das einen Verschiebebetrag zum Verschieben des Man tissen-Eingangssignals B repräsentiert, vierundfünfzig oder mehr Bit breit sein.

Wie vorstehend erwähnt, wird in Übereinstimmung den vorste hend beschriebenen Ausführungsbeispielen eine Normalisie rungsschaltung bereitgestellt, die die Notwendigkeit des Ein beziehens einer zusätzlichen Schaltung mit der Nullfunktion in dieselbe vermeiden kann. Darüber hinaus kann die Normali sierungsschaltung gemäß den beschriebenen Ausführungsbeispie len eine Fließkomma-Zahl auch dann mit hoher Geschwindigkeit verarbeiten, wenn das Mantissen-Eingangssignal B die Normali sierungsschaltung nach der Ankunft des Exponenten-Eingangssi gnals erreicht. Demgemäß weist die Normalisierungsschaltung einen Vorteil dahingehend auf, daß sie für die Darstellung einer schnellen Fließkomma-Berechnungseinrichtung unter Ver wendung einer aus MOSFETs bestehenden integrierten Schaltung geeignet ist.

Wie vorstehend beschrieben, umfaßt eine Normalisierungsschal tung ein UND-Tor 8 zum Berechnen der UND-Verknüpfung eines aus einem Exponenten-Eingang mit einem Mantissen-Eingang er zeugten Referenzsignals und ein ODER-Tor 9 zum Berechnen der ODER-Verknüpfung aller Bit des Ausgangs des UND-Tors. Ein Führungsbit-Detektor 5 erfaßt die Bitposition der führenden Eins des Mantissen-Eingangs und erzeugt dann ein Signal, bei dem nur ein Bit an der erfaßten Bitposition gesetzt ist. Ein Prioritäts-Codierer 2 subtrahiert sodann Eins von der die Bitposition der führenden Eins anzeigenden Zahl, gezählt von dem höchstwertigen Bit (MSB). Ein Ein-Bit-Verschieber 21 ver schiebt alle Bit des Signals aus dem Führungsbit-Detektor 5 mit Ausnahme von dessen höchstwertigem Bit um eine Bitpositi on nach rechts. Die Normalisierungsschaltung umfaßt außerdem eine erste Auswahlschaltung 7a zum Bereitstellen des Ausgangs des Ein-Bit-Verschiebers 21 als sämtliche Bit eines Steuersi gnals mit Ausnahme von dessen höchstwertigem Bit, wenn der Ausgang des ODER-Tors 9 logisch Eins ist, und eines Ausgangs eines Decodierers 4, der die Exponenten-Eingabe als sämtliche Bit des Steuersignals mit Ausnahme von dessen höchstwertigem Bit decodiert, wenn dieser logisch Null ist, einen Schieber 10 zum Verschieben des Mantissen-Eingangs um den durch das aus dem höchstwertigen Bit des Signals aus dem Führungsbit- Detektor 5 und sämtlichen Bit des Ausgangs der ersten Aus wahlschaltung 7a bestehende Steuersignal repräsentierten Ver schiebebetrag, um einen Mantissen-Ausgang zu erzeugen, und eine zweite Auswahlschaltung 6, 7b zum Bereitstellen eines Subtraktionsergebnisses, welches durch Subtrahieren einer bi nären Zahl aus dem Prioritäts-Codierer 2 von dem Exponenten- Eingang erhalten wird, als Exponenten-Ausgang, wenn der Aus gang des ODER-Tors 9 logisch Eins ist, und einer Null-Binär zahl als Exponenten-Ausgang, wenn dieser Ausgang logisch Null ist.

Claims

1. Normalisierungsschaltung, gekennzeichnet durch
eine Referenzsignal-Erzeugungseinrichtung (3; 19) zum Erzeugen eines Referenzsignals, in dem eines oder mehrere der höherwertigen Bit sämtlich auf Eins gesetzt sind und in dem die verbleibenden Bit sämtlich auf Null gesetzt sind, wobei die Anzahl der höherwertigen Bit durch den Wert eines ersten Eingangssignals, das den Exponententeil einer zu verarbeiten den Fließkommazahl repräsentiert, definiert ist, wenn der Wert des ersten Eingangssignals größer ist als Null; und an dernfalls Erzeugen eines Referenzsignals, in dem sämtliche Bit auf Null gesetzt sind;
ein erstes UND-Tor (8) zum Berechnen der logischen UND- Verknüpfung des durch die Referenzsignal-Erzeugungseinrich tung (3; 19) erzeugten Referenzsignals mit einem zweiten Ein gangssignal, das den Mantissenteil der bitweise zu verarbei tenden Fließkommazahl repräsentiert;
ein ODER-Tor (9) zum Berechnen der logischen ODER-Ver knupfung sämtlicher Bit des Ausgangs des ersten UND-Tors (9);
eine Führungsbit-Erfassungseinrichtung (5) zum Durchsu chen aller Bit des zweiten Eingangssignals ausgehend von des sen höchstwertigem Bit und sodann Ermitteln, ob jedes Bit des zweiten Eingangssignals Null oder Eins ist, um die Bitpositi on der führenden Eins des zweiten Eingangssignals zu erfas sen, und sodann Erzeugen eines Signals, in dem nur ein Bit an der erfaßten Bitposition auf Eins gesetzt ist und zu dem ein auf Null gesetztes Bit als höchstwertiges Bit des Signals ad diert wird, oder eines Signals, in dem nur das höchstwertige Bit auf Eins gesetzt ist, wenn sämtliche Bit des zweiten Ein gangssignals mit Ausnahme dessen niedrigstwertigen Bit Null sind;
eine Einrichtung (22) zum Bereitstellen des höchstwerti gen Bit des Signals aus der Führungsbit-Erfassungseinrichtung (5) als höchstwertiges Bit eines Steuersignals, das einen Verschiebebetrag zum Verschieben des zweiten Eingangssignals repräsentiert;
eine Ein-Bit-Verschiebeeinrichtung (21) zum Verschieben sämtlicher Bit des Signals aus der Führungsbit-Erfassungsein richtung, mit Ausnahme von dessen höchstwertigem Bit, um eine Bitposition nach rechts;
eine Decodiereinrichtung (4) zum Decodieren des ersten Eingangssignals in ein Signal mit einer Bitbreite, die gleich der des zweiten Eingangssignals ist;
eine erste Auswahleinrichtung (7a) zum Auswählen und Be reitstellen des Ausgangs der Ein-Bit-Verschiebeeinrichtung (21) als sämtliche Bit des Steuersignals, mit Ausnahme von dessen höchstwertigem Bit, wenn der Ausgang des ODER-Tors (9) auf logisch Eins liegt, und zum Auswählen und Bereitstellen des Ausgangs der Decodiereinrichtung (4) als sämtliche Bit des Steuersignals, mit Ausnahme dessen höchstwertigem Bit, wenn der Ausgang des ODER-Tors (9) auf logisch Null liegt;
eine Schiebeeinrichtung (10) zum Verschieben des zweiten Eingangssignals um den durch das Steuersignal, welches aus dem höchstwertigen Bit, das durch die Bereitstellungseinrich tung (22) bereitgestellt wird, und sämtlichen Bit des durch die erste Auswahleinrichtung (7a) bereitgestellten Ausgangs besteht, repräsentierten Verschiebebetrag, um ein Signal zu erzeugen, welches einen binären Wert aufweist, der den Man tissenteil der verarbeiteten Fließkomma-Zahl repräsentiert;
eine Prioritäts-Codiereinrichtung (2) zum Durchsuchen sämtlicher Bit des zweiten Eingangssignals, ausgehend von dessen höchstwertigem Bit, und Ermitteln, ob jedes Bit des zweiten Eingangssignals Eins oder Null ist, um die Bitpositi on der führenden Eins des zweiten Eingangssignals zu erfas sen, und sodann Subtrahieren von Eins von der die Bitposition der führenden Eins zeigenden Zahl, gezählt ausgehend von dem höchstwertigen Bit, und Erzeugen eines Signals mit einem bi nären Wert, der dem Subtraktionsergebnis entspricht; und
eine zweite Auswahleinrichtung (6 und 7c; 6 und 16; 60 und 7c) zum Bereitstellen eines Subtraktionsergebnisses, das durch Subtrahieren des Werts des Signals aus der Prioritäts- Codiereinrichtung (2) von dem Wert des ersten Eingangssignals als ein Ausgangssignal, das den Exponententeil der verarbei teten Fließkomma-Zahl repräsentiert, erhalten wird, wenn der Ausgang des ODER-Tors (9) auf logisch Eins liegt, und zum Be reitstellen eines Signals mit einem binären Wert von Null als den Exponententeil der verarbeiteten Fließkomma-Zahl reprä sentierenden Ausgangssignals, wenn der Ausgang des ODER-Tors (9) auf logisch Null liegt.

2. Normalisierungsschaltung nach Anspruch 1, dadurch ge kennzeichnet, daß
die zweite Auswahleinrichtung einen Subtrahierer (6) zum Subtrahieren des Werts des Signals aus der Prioritäts-Codier einrichtung (2) von dem Wert des ersten Eingangssignals und
eine Multiplexerschaltung (7c) zum Bereitstellen eines Signals mit einem binären Wert von Null, das an einen ersten Eingangsanschluß derselben als das den Exponententeil der verarbeiteten Fließkomma-Zahl repräsentierende Ausgangssignal angelegt wird, wenn der Ausgang des ODER-Tors (9) auf logisch Null liegt, und zum Bereitstellen eines Signals mit einem bi nären Wert, der dem Subtraktionsergebnis aus dem Subtrahierer (6) entspricht und das an einen zweiten Eingangsanschluß der selben als das den Exponententeil der verarbeiteten Fließkom ma-Zahl repräsentierende Ausgangssignal angelegt wird, wenn der Ausgang des ODER-Tors (9) auf logisch Eins liegt, auf weist.

3. Normalisierungsschaltung nach Anspruch 1, dadurch ge kennzeichnet, daß
die zweite Auswahleinrichtung einen Subtrahierer (6) zum Subtrahieren des Werts des Signals aus der Prioritäts-Codier einrichtung von dem Wert des ersten Eingangssignals und
ein zweites UND-Tor (16) mit einem ersten Eingangsan schluß, der mit einem Ausgangsanschluß des Subtrahierers ver bunden ist, und einem zweiten Eingangsanschluß, der mit einem Ausgangsanschluß des ODER-Tors (9) verbunden ist, aufweist.

4. Normalisierungsschaltung nach Anspruch 1, dadurch ge kennzeichnet, daß die zweite Auswahleinrichtung
eine Multiplexerschaltung (7c) zum Bereitstellen des er sten Eingangssignals, das an einem ersten Eingangsanschluß derselben zugeführt wird, wenn der Ausgang des ODER-Tors (9) auf logisch Null liegt, und zum Bereitstellen des Ausgangs signals aus der Prioritäts-Codiereinrichtung (2), das an ei nem zweiten Eingangsanschluß derselben zugeführt wird, wenn der Ausgang des ODER-Tors (9) auf logisch Eins liegt, und
einen Subtrahierer (60) zum Subtrahieren des Werts des Signals aus der Multiplexerschaltung (7c) von dem Wert des ersten Eingangssignals, umfaßt.

5. Normalisierungsschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Verschiebeeinrichtung (10) ein Signal mit einem binären Wert, der den Mantissenteil der verarbeiteten Fließkomma-Zahl repräsentiert, mit einer Bitbreite, die kleiner ist als die des zweiten Eingangs signals, erzeugt.

6. Normalisierungsschaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Referenzsignal-Erzeu gungseinrichtung (3) ein Referenzsignal, bei dem eines oder mehrere der höherwertigen Bit sämtlich auf Eins und die ver bleibenden Bit auf Null gesetzt sind, oder ein Referenzsi gnal, bei dem sämtliche Bit auf Null gesetzt sind, direkt aus dem ersten Eingangssignal erzeugt.

7. Normalisierungsschaltung nach einem der Ansprüche l bis 5, dadurch gekennzeichnet, daß die Referenzsignal-Erzeu gungseinrichtung (19) ein Referenzsignal, bei dem eines oder mehrere der höherwertigen Bit sämtlich auf Eins und die ver bleibenden Bit auf Null gesetzt sind, oder ein Referenzsi gnal, bei dem sämtliche Bit auf Null gesetzt sind, direkt aus dem Ausgangssignal der Decodiereinrichtung erzeugt.

8. Normalisierungsschaltung, gekennzeichnet durch
eine Referenzsignal-Erzeugungseinrichtung (3; 9) zum Er zeugen eines Referenzsignals, in dem eines oder mehrere der höherwertigen Bit sämtlich auf Eins gesetzt sind und in dem die verbleibenden Bit sämtlich auf Null gesetzt sind, wobei die Anzahl der höherwertigen Bit durch den Wert eines ersten Eingangssignals, das den Exponententeil einer zu verarbeiten den Fließkommazahl repräsentiert, definiert ist, wenn der Wert des ersten Eingangssignals größer ist als Null; und an dernfalls Erzeugen eines Referenzsignals, in dem sämtliche Bit auf Null gesetzt sind;
ein erstes UND-Tor (8) zum Berechnen der logischen UND- Verknüpfung des durch die Referenzsignal-Erzeugungseinrich tung (3; 9) erzeugten Referenzsignals mit einem zweiten Ein gangssignal, das den Mantissenteil der bitweise zu verarbei tenden Fließkommazahl repräsentiert;
ein ODER-Tor (9) zum Berechnen der logischen ODER-Ver knüpfung sämtlicher Bit des Ausgangs des ersten UND-Tors (9);
eine Führungsbit-Erfassungseinrichtung (5) zum Durchsu chen aller Bit des zweiten Eingangssignals ausgehend von des sen höchstwertigem Bit und sodann Ermitteln, ob jedes Bit des zweiten Eingangssignals Null oder Eins ist, um die Bitpositi on der führenden Eins des zweiten Eingangssignals zu erfas sen, und sodann Erzeugen eines Signals, in dem nur ein Bit an der erfaßten Bitposition auf Eins gesetzt ist und zu dem ein auf Null gesetztes Bit als höchstwertiges Bit des Signals ad diert wird, oder eines Signals, in dem nur das höchstwertige Bit auf Eins gesetzt ist, wenn sämtliche Bit des zweiten Ein gangssignals mit Ausnahme von dessen niedrigstwertigem Bit Null sind;
eine Einrichtung (22) zum Bereitstellen des höchstwerti gen Bit des Signals aus der Führungsbit-Erfassungseinrichtung (5) als höchstwertiges Bit eines Steuersignals, das einen Verschiebebetrag zum Verschieben des zweiten Eingangssignals repräsentiert;
eine Ein-Bit-Verschiebeeinrichtung (21) zum Verschieben sämtlicher Bit des Signals aus der Führungsbit-Erfassungsein richtung, mit Ausnahme von dessen höchstwertigem Bit, um eine Bitposition nach rechts;
eine Decodiereinrichtung (4) zum Decodieren des ersten Eingangssignals in ein Signal mit einer Bitbreite, die gleich der des zweiten Eingangssignals ist;
eine erste Auswahleinrichtung (7a) zum Auswählen und Be reitstellen des Ausgangs der Ein-Bit-Verschiebeeinrichtung (21) als sämtliche Bit des Steuersignals, mit Ausnahme von dessen höchstwertigem Bit, wenn der Ausgang des ODER-Tors (9) auf logisch Eins liegt, und zum Auswählen und Bereitstellen des Ausgangs der Decodiereinrichtung (4) als sämtliche Bit des Steuersignals, mit Ausnahme von dessen höchstwertigem Bit, wenn der Ausgang des ODER-Tors (9) auf logisch Null liegt;
eine Verschiebeeinrichtung (10) zum Verschieben des zweiten Eingangssignals um den durch das Steuersignal, wel ches aus dem höchstwertigen Bit, das durch die Bereitstel lungseinrichtung (22) bereitgestellt wird, und sämtlichen Bit des durch die erste Auswahleinrichtung (7a) bereitgestellten Ausgangs besteht, repräsentierten Verschiebebetrag, um ein Signal zu erzeugen, welches einen binären Wert aufweist, der den Mantissenteil der verarbeiteten Fließkomma-Zahl repräsen tiert;
ein zweites UND-Tor (30) zum Berechnen der logischen UND-Verknüpfung des niedrigstwertigen Bit des zweiten Ein gangssignals mit dem höchstwertigen Bit des Signals aus der Führungsbit-Erfassungseinrichtung (5);
eine Codier-Einrichtung (17) zum Festlegen, ob jedes Bit einer Binärzahl, die aus sämtlichen Bit des Signals mit Aus nahme des höchstwertigen Bit aus der Führungsbit-Erfassungs einrichtung (5) und dem Ausgang des zweiten UND-Tors (30) als seinem niedrigstwertigen Bit besteht, Eins oder Null ist, während sämtliche Bit der Binärzahl ausgehend von ihrem höchstwertigem Bit durchsucht werden, um die Bitposition der führenden Eins zu erfassen, und sodann Subtrahieren von Eins von der die Bitposition der führenden Eins, gezählt ausgehend von dem höchstwertigen Bit, zeigenden Zahl, und Erzeugen ei nes Signals mit einem binären Wert, der dem Subtraktionser gebnis entspricht; und
eine zweite Auswahleinrichtung (6 und 7c; 6 und 16; 60 und 7c) zum Bereitstellen eines Subtraktionsergebnisses, das durch Subtrahieren des Werts des Signals aus der Codierein richtung (17) von dem Wert des ersten Eingangssignals als ein Ausgangssignal, das den Exponententeil der verarbeiteten Fließkomma-Zahl repräsentiert, erhalten wird, wenn der Aus gang des ODER-Tors (9) auf logisch Eins liegt, und zum Be reitstellen eines Signals mit einem binären Wert von Null als den Exponententeil der verarbeiteten Fließkomma-Zahl reprä sentierenden Ausgangssignals, wenn der Ausgang des ODER-Tors (9) auf logisch Null liegt.

9. Normalisierungsschaltung nach Anspruch 8, dadurch ge kennzeichnet, daß
die zweite Auswahleinrichtung einen Subtrahierer (6) zum Subtrahieren des Werts des Signals aus der Codiereinrichtung (17) von dem Wert des ersten Eingangssignals und
eine Multiplexerschaltung (7c) zum Bereitstellen eines Signals mit einem binären Wert von Null, das an einem ersten Eingangsanschluß derselben als das den Exponententeil der verarbeiteten Fließkomma-Zahl repräsentierende Ausgangssignal zugeführt wird, wenn der Ausgang des ODER-Tors (9) auf lo gisch Null liegt, und zum Bereitstellen eines Signals mit ei nem binären Wert, der dem Subtraktionsergebnis aus dem Sub trahierer (60) entspricht und das an einem zweiten Eingangs anschluß derselben als das den Exponententeil der verarbeite ten Fließkomma-Zahl repräsentierende Ausgangssignal zugeführt wird, wenn der Ausgang des ODER-Tors (9) auf logisch Eins liegt, aufweist.

10. Normalisierungsschaltung nach Anspruch 8, dadurch gekennzeichnet, daß
die zweite Auswahleinrichtung einen Subtrahierer (6) zum Subtrahieren des Werts des Signals aus der Codiereinrichtung (17) von dem Wert des ersten Eingangssignals und
ein drittes UND-Tor (16), dessen erster Eingangsanschluß mit einem Ausgangsanschluß des Subtrahierers verbunden ist und dessen zweiter Eingangsanschluß mit einem Ausgangsan schluß des ODER-Tors (9) verbunden ist, aufweist.

11. Normalisierungsschaltung nach Anspruch 8, dadurch gekennzeichnet, daß die zweite Auswahleinrichtung
eine Multiplexerschaltung (7c) zum Bereitstellen des er sten Eingangssignals, das an einem Eingangsanschluß derselben zugeführt wird, wenn der Ausgang des ODER-Tors (9) auf lo gisch Null liegt, und zum Bereitstellen des Ausgangssignals aus der Codiereinrichtung (17), das an einem zweiten Ein gangsanschluß derselben zugeführt wird, wenn der Ausgang des ODER-Tors (9) auf logisch Eins liegt, und
einen Subtrahierer (60) zum Subtrahieren des Werts des Signals aus der Multiplexerschaltung (7c) von dem Wert des ersten Eingangssignals, umfaßt.

12. Normalisierungsschaltung nach einem der Ansprüche 8 bis 11, dadurch gekennzeichnet, daß die Verschiebeeinrichtung (10) ein Signal mit einem binären Wert, der den Mantissenteil der verarbeiteten Fließkomma-Zahl repräsentiert, mit einer Bitbreite, die kleiner ist als die des zweiten Eingangs signals, erzeugt.

13. Normalisierungsschaltung nach einem der Ansprüche 8 bis 12, dadurch gekennzeichnet, daß die Referenzsignal-Erzeu gungseinrichtung (3) ein Referenzsignal, bei dem eines oder mehrere der höherwertigen Bit sämtlich auf Eins und die ver bleibenden Bit auf Null gesetzt sind, wobei die Anzahl der höchstwertigen Bit durch den Wert des ersten Eingangssignals festgelegt sind, oder ein Referenzsignal, bei dem sämtliche Bit auf Null gesetzt sind, direkt aus dem ersten Eingangs signal erzeugt.

14. Normalisierungsschaltung nach einem der Ansprüche 8 bis 12, dadurch gekennzeichnet, daß die Referenzsignal-Erzeu gungseinrichtung (19) ein Referenzsignal, bei dem eines oder mehrere der höherwertigen Bit sämtlich auf Eins und die ver bleibenden Bit auf Null gesetzt sind, wobei die Anzahl der höchstwertigen Bit durch den Wert des ersten Eingangssignals festgelegt sind, oder ein Referenzsignal, bei dem sämtliche Bit auf Null gesetzt sind, direkt aus dem Ausgangssignal der Decodiereinrichtung erzeugt.