DD276380A1

DD276380A1 - CIRCUIT ARRANGEMENT FOR ADJUSTABLE ROUNDING OF NUMBERS

Info

Publication number: DD276380A1
Application number: DD32087688A
Authority: DD
Inventors: Heinz-Bodo Krause
Original assignee: Zentr Wissenschaft & Tech Veb
Priority date: 1988-10-19
Filing date: 1988-10-19
Publication date: 1990-02-21

Abstract

Die Erfindung bezieht sich auf die Rundung von Zahlen, die aus seriellen digitalen Signalwerten bestehen. Sie ist innerhalb digitaler Zaehlschaltungen realisierbar und kann insbesondere in der Messtechnik bzw. im Rationalisierungsmittelbau angewendet werden. Zwischen den Zaehlern einer Zaehlerkette sind gemaess der Erfindung erste Multiplexer angeordnet. Die Eingaenge der Zaehler sind an einen zweiten Multiplexer und die Zaehlausgaenge der Zaehler sind an einen dritten Multiplexer gefuehrt. Von diesen Multiplexern werden durch eine Auswertelogikschaltung die Signale fuer das Runden gewonnen und ueber einen Demultiplexer den ersten, zwischen den Zaehlern angeordneten Multiplexern zugefuehrt. Ein Rundungsstellenschalter steuert Multiplexer und Demultiplexer. Durch Einfuegen eines vierten Multiplexers, der die Uebertragssignale erfasst, kann mit Hilfe eines Betriebsartenumschalters zwischen "Runden" und "Nichtrunden" umgeschaltet werden. Die Schaltungsanordnung arbeitet schnell und ist gut integrierbar.The invention relates to the rounding of numbers consisting of serial digital signal values. It can be implemented within digital counting circuits and can be used, in particular, in metrology or rationalization apparatus construction. Between the Zaehlern a Zaehlerkette according to the invention first multiplexer are arranged. The inputs of the counters are connected to a second multiplexer and the counter outputs of the counters are routed to a third multiplexer. From these multiplexers, the signals for rounding are obtained by an evaluation logic circuit and fed via a demultiplexer to the first multiplexers arranged between the counters. A rounding switch controls multiplexers and demultiplexers. By inserting a fourth multiplexer, which detects the transmission signals, it is possible to switch between "rounds" and "non-rounds" with the aid of a mode selector switch. The circuit works fast and is easy to integrate.

Description

Object of the invention

Das Ziel dor Erfindung besteht darin, eine einfach und ökonomisch feriigbars Schaltungsanordnung zur Rundung von mehrstelligen Zahlen anzugeben, die keinen zusätzlichen Speicher benötigt und gut integrierbar ist.The goal dor invention is to provide a simple and economical feriigbars circuit for rounding of multi-digit numbers that requires no additional memory and is easy to integrate.

Explanation of the essence of the invention

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zum Runden von Zahlen zu erstellen, die während der Zählung von abzählbaren digitalen Signalwerten Rundungsoperationen durchführt. Es soll einstellig, jedoch wahlweise auf jede beliebige Stelle umschaltbar gerundet werden können.The invention has for its object to provide a circuit for rounding numbers, which performs rounding operations during the count of countable digital signal values. It should be single-digit, but can optionally be switched to any position switchable.

Diese Aufgabe wird mit einer Schaltungsanordnung zum einstellbaren Runden von Zahlen, die aus seriellen digitalen Signalwerten bestehen, unter Verwendung einer von η Zählern gebildeten Zählerkette erfindungsgemäß dadurch gelöst, daß die Zslilerkette aufgetrennt wird, indem zwischen die Zähler m erste Multiplexer folgendermaßen eingefügt sind, wobei η - m = 1 ist:This object is achieved with a circuit arrangement for adjustable rounding of numbers consisting of serial digital signal values, using a counter chain formed by η counters according to the invention in that the Zslilerkette is separated by between the counters m first multiplexers are inserted as follows, where η - m = 1 is:

Die Übertragsausgänge des vorhergehenden Zählers sind an Eingänge des jeweils zwischengeschalteten ersten Multiplexers geführt, dessen Ausgänge wiederum an die Takteingänge des nachfolgenden Zählers angeschlossen sind. Die Takteingänge der Zähler sind an einen zweiten Multiplexer geführt. Weiterhin ist ein dritter Multiplexer mit den Zählausgängen der Zähler beaufschlagt. Die Ausgänge dieser beiden Multiplexer sind an die Eingänge einer Auswertelogikschaltung geführt. Ein vierter Multiplexer erhält die Übertragssigns'e der Zähler als Eingangssignale. Die Ausgänge der Auswertelogikschaltung oder die des vierten Multiplexers gelangen wahlweise, bedingt durch die Stellung eines Betriebsartenumschalters, auf die Eingänge eines Demultiplexers. Die Ausgänge des Demultiplexers sind an weitere Eingänge aller ersten Multiplexer angeschlossen. Ein Rundungsstellenschalter steuert die Adreßeingänge sämtlicher Multiplexer und des Demultiplexers an. Wird kein Betriebsartenumschalter eingesetzt, so kann der vierte Multiplexer entfallen.The carry outputs of the preceding counter are routed to inputs of the respective interposed first multiplexer whose outputs are in turn connected to the clock inputs of the subsequent counter. The clock inputs of the counters are routed to a second multiplexer. Furthermore, a third multiplexer with the count outputs of the counter is applied. The outputs of these two multiplexers are routed to the inputs of an evaluation logic circuit. A fourth multiplexer receives the carry signals of the counters as inputs. The outputs of the Auswertelogikschaltung or the fourth multiplexer optionally reach, due to the position of a mode selector switch, to the inputs of a demultiplexer. The outputs of the demultiplexer are connected to other inputs of all first multiplexers. A rounding switch controls the address inputs of all the multiplexers and the demultiplexer. If no operating mode switch is used, the fourth multiplexer can be dispensed with.

Grundprinzip der während der Zählung erfolgenden Rundung ist, daß die Takt- bzw. Übertragssignale, die an jedem Zähler eingangsseitig anliegen, ausgezählt werden. An jedem Zähler liegen ausgangsseitig binär kodierte Zahlen und Übertragssignale für den nächsten Zähler an. Entsprechend der gewählten Stellung des Rundungsstellenschalters werden Taktsignal und Zählerausgangssignal des Zählers vor dem Zähler der Stelle, auf die gerundet werden soll, auf die Ausgänge des zweiten und des dritten Multiplexers durchgeschaltet. Die Auswertelogikschaltung erkennt, oh auf- oder abgerundet werden soll. In der Stellung „Runden* des Betriebsartenumschalters gelangt das von der Auswertelogikschaltung gebildete Rundungs- bzw. Übertragssignal auf den Demultiplexer und von diesem wird es demjenigen ersten Multiplexer zugeordnet, der vor dem Zähler der Stelle angeordnet ist, auf die gerundet werden soll. In der Stellung .Nichtrunden" des Betriebsartenumschalters wird das ursprüngliche Übertragssignal über den vierten Multiplexer an den entsprechenden ersten Multiplexer gegeben. Während es bei Mikroprozessorlösungen darauf ankommt, mit wenigen Befehlen eine oder mehrere Aufgaben zu lösen, werden bei der erfindungsgemäßen Lösung binäre Daten einer zentralen Rundungsschaltung in der beschriebenen Art und Weise über Multiplexer zugeführt und danach werden die verknüpften Daten der Ausgangsschaltung über den Demultiplexer wieder zugeordnet. Durch die vollständig digitale Arbeitsweise der erfindungsgemäßen Schaltungsanordnung ergibt sich eine sehr zuverlässige Arbeitsweise und eine gute Integrationsmöglichkeit der gesamten Schaltungsanordnung. Die Grenzgeschwindigkeit liegt mit etwa dem Faktor 0,95 unter der der Schaltkreistechnologie. Gegenüber Mikroprozessorlösungen wird eine Geschwindigkeitsverbesserung um den Faktor 40 erreicht.The basic principle of the rounding occurring during counting is that the clock or carry signals which are present on the input side of each counter are counted out. At each counter are on the output side binary coded numbers and carry signals for the next counter. In accordance with the selected position of the rounding switch, the clock signal and counter output of the counter before the counter of the location to be rounded to the outputs of the second and the third multiplexer are turned on. The evaluation logic circuit detects, oh should be rounded up or down. In the position "rounding * of the operating mode switch, the rounding or carry signal formed by the evaluation logic circuit passes to the demultiplexer and from this it is assigned to the first multiplexer which is arranged in front of the counter of the point to be rounded to. In the position "non-rounding" of the operating mode selector, the original carry signal is sent to the corresponding first multiplexer via the fourth multiplexer While in microprocessor solutions it is important to solve one or more tasks with a few commands, in the solution according to the invention binary data become a central rounding circuit The fully digital operation of the circuit arrangement according to the invention results in a very reliable mode of operation and a good integration possibility of the entire circuit arrangement factor of 0.95 below that of the circuit technology, a speed improvement by a factor of 40 compared to microprocessor solutions.

Die Auswertelogikschaltung als zentrale Rundungtschaltung besteht bei Zählerketten für binär kodierte Dezimalzahlen (BCD) zweckmäßigerweise aus einem ersten NAND-Gatter für .Runden vorwärts" und einem zweiten NAND-Gatter für .Runden rückwärts". Dem ersten NAND-Gatter werden die beiden niederwertigen Zählerausgänge des dritten Multiplexers und der den Takt vorwärts führende Ausgang des zweiten Multiplexers negiert, und der Ausgang des dritten Multiplexer mit der Wertigkeit 2^! unnegiert zugeführt. Das zweite NAND-Gatter erhält den Takt rückwärts negiert, ebenso den Ausgang des dritten Multiplexers mit der Wertigkeit 2¹, und die Wertigkeiten 2° und 2² unnegiert. Die höchstwertigste Stelle der BCD wird nicht mit in die Auswertung einbezogen. Die Hinzuziehung des Taktes ermöglicht eine für den Betrieb der Zählorkette erforderliche zeitliche Fixierung des Rundungssignales.The Auswertelogikschaltung as a central Rundungtschaltung consists in counter chains for binary coded decimal numbers (BCD) expediently from a first NAND gate for "round forward" and a second NAND gate for "rounds backward". The first NAND gate negates the two low-order counter outputs of the third multiplexer and the clock-leading output of the second multiplexer, and the output of the third multiplexer with the significance 2 ^! supplied unneged. The second NAND gate receives the clock negated backwards, as well as the output of the third multiplexer with the significance 2 ¹ , and the weights 2 ° and 2 ² unneged. The most significant digit of the BCD is not included in the evaluation. The addition of the clock allows a time required for the operation of the Zählorkette time fixation of the rounding signal.

embodiment

Die Erfindung soll nachstehend an einem Ausführungsbeispiel näher erläutert werden. Die zugehörige Zeichnung zeigt inThe invention will be explained in more detail below using an exemplary embodiment. The accompanying drawing shows in

Fig. 1: a rounding circuit according to the invention Fig. 2: a binary coded decimal expedient execution of the evaluation logic circuit

Wie in Fig. 1 dargestellt, sind die Übertragsausgänge Ü_v, Ü« eines Zählers lan einen Multiplexer 2 geführt, dessen Ausgänge mit den Takteingängen Cu, Cq eines nächsten Zählers 3 verbunden sind. Diesem ist in gleicher Weise ein auf einen weiteren Zähler 5 führender Multiplexer nachgeschaltet usw., so daß sich eine von 2 χ 2-zu-2-f/i;!:ip!cxc.Ti unterbrochene Zählerkette ergibt. Nach einem letzten Multiplexer 16 folgen dio hier nicht dargestellten Zähhr der Stellen, die nicht gerundet werden sollen. Die Takteingänge C_u# C, der Zähler 1,3,5,... 15sindaneinenm χ 2-zu-2 Multiplexer 8 geführt, während die beispielsweise eine BCD führenden Zählausgänge OA, OB, OC, OD der Zähler 1,3,5,... 15 auf ninen m χ 4-zu-4-Multiplexer 9 gegeben werden, wobei im gewählten Beispiel m = 8 beträgt. Die Ausgänge der Multiplexer 8,9 sind an eine Auswertebgikschaltung 10 angeschlossen, deren Ausgänge an jeweils einen Kontakt eines Betriebsartonumschalters 13,14 geführt sind. An den anderen Kontakt des Betriebsartenumschalters 13,14 ist der Ausgang eines weiteren m x 2-zu-2-Multiplexers 11 angescnloss6n, welcher die Ausgangs-Übertragungsdaten Ü_v, Ü_R der Zähler 1,3,5,... 15 führt. Die Auswertelogikschaltung 10 bildet das Rundungs-Übertragssignal aus den Ausgangssignaion der Multiplexer 8,9. Der Betriebsartenumschalter 13,14 ermöglicht dem BetreiberAs shown in FIG. 1, the carry outputs Ü _v , Ü "of a counter lan are routed to a multiplexer 2 whose outputs are connected to the clock inputs Cu, Cq of a next counter 3. This is followed in the same way by a further counter 5 leading multiplexer, etc., so that there is a of 2 χ 2-to-2-f / i;!: Ip! Cxc.Ti interrupted meter chain. After a last multiplexer 16 follow dio not shown here of the bodies that should not be rounded. The clock inputs C _{u #} C, the counters 1,3,5,... 15 are routed to one χ 2-to-2 multiplexer 8, while the counting outputs OA, OB, OC, OD, for example a BCD, carry the counters 1,3,5 , ... 15 are given to one m χ 4-to-4 multiplexer 9, where m = 8 in the example chosen. The outputs of the multiplexer 8,9 are connected to a Auswertebgikschaltung 10, the outputs of which are each guided to a contact of a mode changeover switch 13,14. The output of a further mx 2-to-2 multiplexer 11, which carries the output transmission data Ü _v , Ü _{R of} the counters 1, 3, 5,... 15, is connected to the other contact of the mode selector switch 13, 14. The evaluation logic circuit 10 forms the rounding carry signal from the output signal of the multiplexers 8, 9. The mode switch 13,14 allows the operator

der Schallungsanordnung das Umschalten zwischen den Betriebsarten .Runden" und .Nichtrunden". In der unteren Stellung gelangt das Rundungssignal und in der oberen Stellung, d.h. in der Stellung .Nichtrunden", gelangt das ursprüngliche Übertragssignal vom Multiplexer 11 auf einen 2-zu-2 χ m-Demultiplexer 12, der mit den weiteren Eingängen der Multiplexer 2, 4,6,.. 16 ausgangsseitig verbunden ist.the sound arrangement switching between the operating modes "round" and "non-rounding". In the lower position, the rounding signal and in the upper position, i. in the "non-rounding" position, the original carry signal from the multiplexer 11 reaches a 2-to-2-m demultiplexer 12, which is connected on the output side to the further inputs of the multiplexers 2, 4, 6,.

Ein Rundungsstellenschalter 7 ist mit sämtlichen Multiplexern und dem Demultiplexer 12 verbunden. Er ordnet die Multiplexer- bzw. Demultiplexerausgänge einander in der beschriebenen Art und Weise zu. Hierbei erhalten die Multiplexer 2,4,6,... 16 jeweils ein binäres Signal und den Multiplexern 8,9 11 sowie dem Demultiplexer 12 werden m = 8 Signale zugeführt. Ein Rücksetzschalter 17 ermöglicht das zentrale Rücksetzen aller Zähler. Die Zählausgänge OA, OB, OC, OD der Zähler 1,3,5,... 15 sind-wie hier jedoch nicht näher dargestellt-mit einem Dekoder und einem Display verbunden. Die Ausblendung der gerundeten Stellen erfolgt im Dekoder unter Ausnutzung der Steuersignale des Rundungsstellenschalters 7. Figur 2 zeigt eine Ausführung der Auswertelogikschaltung 10, die für binär kodierte Dezimalzahlen an den Zählausgängen OA, OB, OC, OD geeignet ist, wobei hier nur die drei niederwertigen Ausgänge OA, OB, OC in die Auswertung einbezogen werden, was eine Reduzierung bei Multiplexer 9 gestattet. Verwendet werden zwei NAND-Gatter 18,19. Am ersten NAND-Gatter 18 liegen die gemultiplexten Daten der Zählerausgänge OA, OB mit der Wertigkeit 2° bzw. 2' negiert, der Zählerausgang OC mit dsr Wertigkeit 2² unnegiert und die gemultiplöxten Vorwärts-Übertragsdaten wiederum negiert an. Damit wird der Vorwärtsübertrag bei einem Übergang der BCD von LHLL zu LHLH gebildet. Am zweiten NAND-Gatter 19 liegen die gemultiplexten Daten mit der Wertigkeit 2° und 2¹ unnegiert, mit der Werktigkeit 2¹ negiert und die gemultiplexten Übertragsdaten rückwärts wiederum negiert an. Damit wird der Rückwärts-Übertrag bei einem Übergang der BCD von LHLH zu LHLL gebildet.A rounding switch 7 is connected to all the multiplexers and the demultiplexer 12. It assigns the multiplexer and demultiplexer outputs to each other in the manner described. Here, the multiplexers 2,4,6, ... 16 each receive a binary signal and the multiplexers 8,9 11 and the demultiplexer 12 m = 8 signals are supplied. A reset switch 17 allows the central reset of all counters. The counting outputs OA, OB, OC, OD of the counters 1,3,5,... 15 are - as not shown here in detail - connected to a decoder and a display. Figure 2 shows an embodiment of the evaluation logic circuit 10, which is suitable for binary coded decimal numbers at the count outputs OA, OB, OC, OD, in which case only the three low-order outputs OA, OB, OC are included in the evaluation, which allows a reduction in multiplexer 9. Two NAND gates 18, 19 are used. At the first NAND gate 18, the multiplexed data of the counter outputs OA, OB with the significance 2 ° or 2 'are negated, the counter output OC with dsr significance 2 ^{2 is} unneged and the multiplied forward carry-over data again negated. Thus, the forward carry is formed when the BCD transitions from LHLL to LHLH. At the second NAND gate 19, the multiplexed data with the significance of 2 ° and 2 ^{1 are} unneged, with the laborability 2 ¹ negated and the multiplexed carry data back again negated. Thus, the backward carry is formed when the BCD transitions from LHLH to LHLL.

Claims

1. Circuit arrangement for the adjustable rounding of numbers consisting of serial digital signal values, with a counter chain formed by η counters, characterized in that m first multiplexer (2,4,6, ... 16), where η - m = 1 , between the counters (1,3,5, ... 15) of the counter chain are arranged such that the transmission outputs (Ü _v , Ür) of the preceding counter are routed to inputs of the respectively interposed first multiplexer and whose multiplexer outputs with the clock inputs ( C _{U (} Cp) of the subsequent counter, that the clock inputs (C _{U (} Co) of the counters (1, 3, 5, ... 15) are fed to a second multiplexer (8), while the counting outputs (OA, OB , OC, OD) of the counters (1,3,5, ... 15) is assigned to a third multiplexer (9), the outputs of the second and the third multiplexer (8, 9) being connected to the inputs of an evaluation logic circuit (10). are performed, that the Auswertelogikschaltung (Iu) ausgar-gäseitig with the Inputs of a demultiplexer (12) is connected, whose outputs are each passed to other inputs of the first multiplexer (2,4,6, ... 16) and that the address inputs of all multiplexers (2,4,6, ... 16, 8, 9) and the demultiplexer (12) are supplied with the output signal of a rounding switch (7).

2. Circuit arrangement for the adjustable rounding of numbers according to claim 1, characterized in that a fourth controlled in the same way multiplexer (11) with the carry outputs (Ü _v , Ü _R ) of the counter (1,3, 5, ... 15) is acted upon and the output side together with the outputs of the Auswertologikschaltung (10) via a mode selector switch (13,14) is optionally connected to the inputs of the demultiplexer (12).

3. Circuit arrangement for the adjustable rounding of numbers according to claim 1 or according to claim 1 and 2, characterized in that within the Auswertelogikschaltung (10) on the one hand, the two low-order outputs of the third multiplexer (9) and the clock forward leading output of the second multiplexer ( 8) is negated, and the output of the third multiplexer (9) having the significance 2 ² unnegiert to a first NAND gate (18) are guided, on the other hand, the output having a valence of 2 ¹ of the third multiplexer (9) and the backward clock leading output of the second multiplexer (8) nagiert and the outputs of the valence 2 ° and 2 ^{2 of} the third multiplexer (9) go unneged on a second NAND gate (19) and that the outputs of the NAND gates (18,19) the Outputs of the evaluation logic circuit (10) are.

For this 2 pages drawings

Field of application of the invention

The invention relates to a circuit arrangement for adjustable rounding of numbers consisting of serial digital signal values. It can be used as part of digital counting circuits, in particular in measuring technology and in the field of regionalization.

Characteristic of the known state of the art

Known solutions for rounding numbers, consisting of serial digital signals usually work in constant change between the realization of commands and caching. In this case, the digital signals of the relevant signal source are converted into binary signals and fed in the best case a large-scale microprocessor system and an external data memory. This is followed by a binary code-to-binary code conversion to offer the user usable signals, or there is a further conversion into a serial digital signals, z. B. in the measuring technique. These systems are often implemented as large integrated circuits. WP 45579 specifies a circuit arrangement for multiplying two decimal numbers with a subsequent rounding operation, which manages without additional memory for the rounding operation. As with multiplications, the rounding operation is controlled by dual-digit combinations (marks) different from the normal dual-coded decimal digits. The marks are entered at the beginning of the rounding operation in the memory space containing the highest number to be cut off, and moved together with the product to the highest priority Spcicherstelle the respective memory. This arrangement is tied to the presence of storage capacity.