CZ215895A3 - Synchronizing method of cadence tapper output frequencies of an apparatus with external input frequencies - Google Patents

Description

Vynález se týká zprůsobu synchronizování výstup nich frekvencí taktovacího generátoru zařízení s ex terními vstupními frekvencemi vysoké přesnosti.

Dosavadní stav techniky

V digitálních sdělovacích sítí se synchronizování sítí provádí způsobem hlavní a podřízené sítě, (master - slavě). Taktovací generátor řídí přitom přímo nebo prostřednictvím mezistupňů i k o hlavηí vše o hn a zprostředkovací pracoviště.

coviště jsou také příslušná pro synchronizaci napojených pobočkových sítí a pobočkových ústředen.To znamená, že sítí, např. ISDTT-sítí vysílané takt ovací impulzy se napojenou telekonukační ústřednou převedou synchronně na potřebené takt ovací impulzy. Tokud se vyskytnou rychlá kmitání, fázové posuny a/nebo pomalá kmitání vstupních signálů, pak se v odpovídajícím rozsahu zmenšují.

P o d s t a t a_ vy ná 1 e zu

Úkolem vvnál<

je navrhnout o takt ovaci generátor způsob synchronizování výstupních frekvencí s externími vstupními frekvencemi, který by zahrnoval rozpoznávání fázového posunutí a zmenšoval· chvění, fáze a zajištoval překlenování výpadků vysílaných taktovacích impulsů v odpovídajícím rozsahu. Použití taktovacího generátoru má dovolit použití hospodárných konstrukčních prvků jakož i rozsáhlou intergraci těchto konstrukčních prvků.

Tento úkol je řešen kombinací znaků:

Relativně nepřesná pracovní frekvence slouží jako základní frekvence pro taktovací generátor, která se frekvenčním syntetizátořem přemění v přesnou frekvenci.

Externí vstupní frekvence se převedou pomocí nastavitelného zhodnocovacího obvodu v normovanou frekvenci.

Regulačním obvodem fází vysílaná signální frekvence se reguluje tak, aby byla synchronní s normovanou frekvencí a frekvenční dělič vytváří systémově interní výstupní frekvence, přičemž předřazený a— nalogový regulační obvod provádí korektůrv signálních frekvencí, které slouží k zabraňování časových skoků výstupních frekvencí.

_Předností takovéhoto taktovacího generátoru je ooužití nenákladného křemenného oscilátoru s nepatrnými požadavkami na přesnost, prostorová nenáročnost daná možností integrace velkých částí zapojení do jednoho konstrukčního dílu a využití stávajícího mi kroprocesoru zařízení, který je jen nepatrně zatížen Dále se může vhodným externím spínacím obvod^m^S^^íné hlášení oro cutovní zhodnocení vlastní frekvence.

“ϊ tiší výhodná opatření jsou předmětem podružných nároku.

^:řehled obrázků na vvkrese

Vynález bude v dalším textu blíže objasněn za p moci třech obrázků, znázorněných na výkresech.

Obr. 1 ukazuje blokové schéma zapojení taktova čího generátoru.

Obr. 2 ukazuje příklad integrace dílů taktova čího generátoru.

ukazuje diagram orůběhu dějů taktovacího generát oru.

Příklady provedení vynálezu

Takt ovací generátor sestává podle obr. 1 z frek venčního generátoru FGEN, frekvenčního zhodnocovacíh obvodu 73, digitálního regulačního obvodu DPLL fází analogového regulačního obvodu APLI- fází, frekvenč ního syntetizátoru 73ΏΤ a frekvenčního děliče 7T Takt ovací generátor vytváří více výstupních frekvenč 7A_ s redukovaným chvěním a s vysokou přesností syn chronizace se vstupní frekvencí FE.

Nastavení taktovacího generátoru se řídí prostře dnictvím například stávajícího mikroprocesoru v tele komunikační ústředně, za kterého jsou v obr. 1 až 3 n značeny jen ohlašovací vstupy případně ohlašovací výstupy.

Frekvenční generátor. FGEH slouží k vytváření pracovní frekvence FWORÁ θ negativně nepřesnou frek věnci, např. typickou 32 MHz +/- 100 ppm. Tato pracovní frekvence FWCRK je základní frekvencí pro celé zapojení taktovacího generátoru. Přivádí se frekvenčnímu zhodnocovacímu obvodu FB, frekvenčnímu syntětia· tóru F3YN a digitálnímu regulačnímu obvodu DPLL fází. Pro použití nákladově výhodných křemenných oe cilátorů je třeba uvážit pouze jejich krátkodobé stárnutí a teplotní poměry.

Frekvenční syntetizátor FSYH je spojen s digitálním regulačním obvodem DPLL fází a se řídícím mikroprocesorem např. telekomunikační ústředny. Frek * venční symtetizátor FSYN zjíš tuje nosti pracovní frekvence digitální regulační obvod z hlediska nrps _

F7/ORK korekční hodnoty pro BPLL fází. Informace o korekčních hodnotách se např. mikroprocesorem telekomunikační ústředny zapamatovává jako iniciační hod. nota pro frekvenční syntetizátor FSYH.

Výpadneli vstupní frekvence FE, nebo iniciu ί je‘se např, telekomunikační ústředna, přivede se prostřednicfvím mikroprocesoru posledně zapamatovaná hod nota frekvenčnímu -synt etizát oru FSYH. Tento postup zaručuje, že předtím dosažená přesnost výstupní frekvence FA se taktovacím generátorem bez frekvenč nich a fázových skoků udrží.

Nastavitelný frekvenční zhodnocovat:

obvod.

zkoumá vstupní frekvenci FE při každém novém napo jení jiných takt ovacích impulsů zda dodržuje frek venční omezení po určitý časový úsek, např. 2 ms a normuje pro další zpracování vstupní frekvenci FE na normovanou frekvenci FTíOR, např. 8 kHz. Zavedením normované frekvence FNOR je takt ovací generátor nezávislý na přivedené vstupní frekvenci FE, např typické CLKEl ₌ 1,536 MHz nebo CLKE2 = 2,048 MHz.

Pro takt ovací generátor platná pásma vstupních frekvencí PS jsou předem určována mikroprocesorem např. telekomunikační ústředny a pr ograrnována frek venčním zhcdnocovacím obvodem FE.

Eigitální regulační obvod BPLL fází reguluje svou vysílanou signální frekvenci FNOR vždy synchronní s normovanou frekvencí zmenší fázové kmitání vstunní frekvence FS. Změna si gnální frekvence SIP digitálního regulančího obvodu BPLL se dosáhne zavedením nebo vypuštěním impulsů výstupního bitového proudu. Za tím účelem mace frekvenčního svntetizá.tořu F5YN a je se

MOR.

Tím se infordigitálního regulačního obvodu Ρ?ΙΊ·· řízení bitového oroudu.

shromazcuji a použiji se κ Filtrační vlastnosti a filtrační pásmo digitálního regulačního obvodu BPLL fáze jsou programovatelné mikroprocesorem, např. telek o muni ka Ční ú s t ředny.

Analogový regulační obvod APLL fází slouží pr zabránění časových skoků výstupních frekvencí FA pomocí korektur signální frekvence SI? digitálního re gulačního obvodu BPLL fází. Zapnutí taktovacího ge nerátoru oo jeho zpětném nastavení je úkolem analo gového regulačního obvodu APLL fází oro výstupní frekvenci FA, pokud digitální regulační obvod BPLL fází není ještě v orovozní cohotovosti.

Frekvenční dělič FT řevádí vvsokou frekvenci

YCO analogového regulačního požadované vnitřní výstu ternu, např. na CLKA1 = 2,048 obvodu APLL fází na ní frekvence FA sys MHz a CLKA2 = 8,192

MHz.

Jak lze z obr. 2 seznat, dají se hospodárným způ sobem frekvenční zhodnocovací obvod F3, digitální regulační obvod DPLL, frekvenční syntetizátor FSYH a frekvenční dělič FT integrovat do obvodu takto vacího generátoru TG-ASG.

Jako frekvenční generátor FGHN slouží, jak 'oylo-již uvedeno, křemenný oscilátor vysoké frekvence s malou přesností.

Jako analogový regulační obvod fází APLL se použije nákladově výhodný standardní spínací obvod.

rátor FG2H generát or analogový

TG-ASIC, frekvenční gene regulační obvod APLL mohou se také integrovat do konstrukčního prvku, specifikovaného zákazníkem.

Y obr. 3 je znázorněn diagram průběhu činno.sti taktovacího generátoru ve formě vývojového diagramu,z něhož je zřejmá, jeho funkce. -ho jeho vrácení co výchozí polohy jsou regulačnímu obvodu DPLL fází sdělovány mikroprocesorem HP filtrační vlastnosti a pásma propustnosti. Rovněž tak se sdělují frekvenč informace °posledně dosažeVN nímu syntetizátoru né výstupní frekvenci příp. iniciační hodnoty při prvním zapojení. Potom se sdělí mikroprocesorem IIP frekvenčnímu zhodnocovacímu obvodu FB platná frekvenční písma ~ro nricnazenici vstupní frekvence

Fh.

se provádí regulace, jak om se také‘bere v trvalou vy frekvence PS tak, že se erního . spínacího obvodu

Po startu mikroprocesorem MP je znázorněno v obr, 3. ^řit hodnocení posunování vstupní využije zpětného hlášení ext a snižuje se kmitání.

Po dosažení synchronizovaného stavu se přezkušují meze regulačního pásma taktovacím generátorem. Výpad vstupní frekvence PE je rozpoznán taktovacím generátorem. Pokud je taktovací generátor synchronní, zjišují se pravidelně mikroprocesorem PÍP xktuální nastavená hodnoty, aby se při novém startu nebo vypadla clační vstupní frekvence PS hodnoty pro frekvenční sp použily jako nové ntetizátor PSYN.

ini—

2Υ5£-<?5 <Ζ X

C3?

ο >= σ -π <

ξξ ³¹

Ο γό <Α>.

ο ο

czx <-Ο cn

J cn ) rc • CJ • c;

Claims (8)

1. Způsob synchronizování výstupních frekvencí taktovacího generátoru zařízení s externími vstupními frekvencemi, vysoké přesnosti, vyznačující se tím, že relativně nepřesná pracovní frekvence (FWORK) slouží jako základní frekvence pro taktovací generátor,která se frekvenčním syntetizátorem (FSYN) přemění v přesnou frekvenci, externí vstupní frekvence (FS) se převedou, prostřednictvím nastavovacího frekvenčního zhodnocovacího obvodu (FS) v normovanou frekvenci (NCR) digitálním regulačním obvodem (DPLL) fáze vysílaná signální frekvence (SI?) se reguluje synchronně s normovanou frekvencí (FNOR) a frekvenční dělič (FI) vytváří interní výstupní frekvence (FA) systému, přičemž předřazený analogový regulační obvod (APLL) fáze vytváří korektury signální frekvence (Sip),které slouží k zabránění časových skoků výstupních frekvencí (FA).

2. Způsob podle nároku 1, vyznačující se tím, že -pro—ří-zrenet^a-kt-o-v-ac-í-ho—g-e-ne-rá-tn-ru^s-e—p-oužinLe—Libnnzol^ ný, např. v telekomunikační ústředně stávající mikroprocesor.

3. Způsob podle nároku 1 a vyznačuji ac i se tím, že při výpadku vstupní frekvence (FE) taktovací generátor zachová prostřednictvím posledně frekvenčním syntetizátorem (FSYV) zjištěných hodnot před tím dosahované přesnosti výstupní venčních a fázových skoků.

frekvence (FA) bez frek

4. Způsob podle nároku 1 a 2, vyznačující se tím, že pracovní frekvence (FWORK) se vy tváří křemenným os cilátorem nepatrné přesnosti frekvenčního ru (FGEIT).

5. Způsob podle nároku 1 a 2, vyznačující se tím že při převodu pracovní frekvence (FV/CRK) v přes nou frekvenci se frekvenčním syntetizátorem (FSYN) zjištěné korekční hodnoty ukládají do paměti v použitém mikroprocesoru.

6, Způsob podle nároku 1 a 2, vyznačující se tím, se frekvenční shodnocovací obvod (F3) při novém sepnutí taktovacího generátoru zkoumá vstupní frekvenci (F2) během určitého časového useku na dodržování předem zadaných frekvenčních mezí.

7. Způsob podle nároku 1 a 2, vyznačující se tím, že pro synchroniz ování signální frekvence (SI?) s normovanou frekvencí (FNOR) se sdružují informace frekvenčního syntetizítoru (FSYN) a digitálního regulačního obvodu (DPLL) fází a použijí se pro řízení

8. Zařízení oro provádění způsobu podle nároků

1 Θ.Ζ 7, vy tor (FSYN), načující se tím, že frekvenční syntetiz frekvenční zhodnocovací obvod (FB), di gitální regulační obvod (CPLL) fáze lič (FT) jsou integrovány v obvodu rátoru (TG-ASIC).

a frekvenční dě taktovacího gene