Patents
Search within
Search within the title, abstract, claims, or full patent document: You can restrict your search to a specific field using field names.
Use TI= to search in the title, AB= for the abstract, CL= for the claims, or TAC= for all three. For example, TI=(safety belt).
Search by Cooperative Patent Classifications (CPCs): These are commonly used to represent ideas in place of keywords, and can also be entered in a search term box. If you're searching forseat belts, you could also search for B60R22/00 to retrieve documents that mention safety belts or body harnesses. CPC=B60R22 will match documents with exactly this CPC, CPC=B60R22/low matches documents with this CPC or a child classification of this CPC.
Learn More
Title
Abstract
Claims
Full Document
Find patents
Keywords and boolean syntax (USPTO or EPO format): seat belt searches these two words, or their plurals and close synonyms. "seat belt" searches this exact phrase, in order. -seat -belt searches for documents not containing either word.
For searches using boolean logic, the default operator is AND with left associativity. Note: this means safety OR seat belt is searched as (safety OR seat) AND belt. Each word automatically includes plurals and close synonyms. Adjacent words that are implicitly ANDed together, such as (safety belt), are treated as a phrase when generating synonyms.
Learn More
Search by
Chemistry searches match terms (trade names, IUPAC names, etc. extracted from the entire document, and processed from .MOL files.)
Substructure (use SSS=) and similarity (use ~) searches are limited to one per search at the top-level AND condition. Exact searches can be used multiple times throughout the search query.
Searching by SMILES or InChi key requires no special syntax. To search by SMARTS, use SMARTS=.
To search for multiple molecules, select "Batch" in the "Type" menu. Enter multiple molecules separated by whitespace or by comma.
Learn More
Patent numbers
Search specific patents by importing a CSV or list of patent publication or application numbers.
Způsob synchronizování výstupních frekvencí taktovacího generátoru zařízení s externími vstupními frekvencemi
CZ286319B6
Czechia
- Other languages
English - Inventor
Jochen Egbers Karl Eckardt Huhn Rainer George Nikolaus Riehm
Worldwide applications
Application CZ19952158A events
1996-04-17
2000-03-15
Description
translated from
Způsob synchronizování výstupních frekvencí taktovacího generátoru v zařízení na externí vstupní frekvence a zařízení k provádění tohoto způsobu
Oblast techniky
Vynález se týká způsobu synchronizování výstupních frekvencí taktovacího generátoru v zařízení na externí vstupní frekvence vysoké přesnosti a zařízení k provádění tohoto způsobu.
Dosavadní stav techniky
V digitálních sdělovacích sítích se synchronizování sítí provádí způsobem hlavní a podřízené sítě (master - slavě). Taktovací generátor řídí přitom přímo nebo prostřednictvím mezistupňů jako hlavní všechna zprostředkovací pracoviště. Tato zprostředkovací pracoviště jsou také příslušná pro synchronizaci napojených pobočkových sítí a pobočkových ústředen. To znamená, že sítí, například ISDN-sítí, vysílané taktovací impulzy se napojenou telekomunikační ústřednou převedou synchronně na potřebné taktovací impulzy. Pokud se vyskytnou rychlá kmitání, fázové posuny a/nebo pomalá kmitání vstupních signálů, pak se v odpovídajícím rozsahu zmenšují.
Úkolem vynálezu je navrhnout způsob synchronizování výstupních frekvencí s externími vstupními frekvencemi u taktovacího generátoru, který by zahrnoval rozpoznávání fázového posunutí a zmenšoval chvění fáze a zajišťoval překlenování výpadků vysílaných taktovacích impulzů v odpovídajícím rozsahu. Použití taktovacího generátoru má umožnit použití hospodárných konstrukčních prvků, jakož i rozsáhlou integraci těchto konstrukčních prvků.
Podstata vynálezu
Uvedený úkol splňuje způsob synchronizování výstupních frekvencí taktovacího generátoru v zařízení na externí vstupní frekvence vysoké přesnosti, podle vynálezu, jehož podstatou je, že relativně nepřesná pracovní frekvence, sloužící jako základní frekvence pro taktovací generátor, se frekvenčním syntetizátorem přemění na přesnou frekvenci, externí vstupní frekvence se prostřednictvím nastavitelného frekvenčního vyhodnocovacího obvodu přemění na normovanou frekvenci, signální frekvence, vysílaná digitálním regulačním obvodem fáze, se reguluje synchronně s normovanou frekvencí a frekvenční dělič vytváří interní výstupní frekvence systému, přičemž předřazený analogový regulační obvod fáze provádí korekce signální frekvence, které slouží k zabránění časových skoků výstupních frekvencí.
Podle výhodného provedení vynálezu při výpadku vstupní frekvence se taktovacím generátorem zachovává prostřednictvím hodnot, zjištěných naposled frekvenčním syntetizátorem, předtím dosažená přesnost výstupní frekvence bez frekvenčního a fázového skoku.
Pracovní frekvence se s výhodou vytváří křemenným oscilátorem malé přesnosti frekvenčního generátoru.
Podle dalšího výhodného provedení vynálezu se při přeměně pracovní frekvence na přesnou frekvenci korekční hodnoty, zjištěné frekvenčním syntetizátorem, uloží do paměti v použitém mikroprocesoru.
Podle dalšího výhodného provedení vynálezu frekvenční vyhodnocovací obvod při novém sepnutí taktovacího generátoru přezkoumá vstupní frekvenci v průběhu určitého časového úseku na dodržování předem stanovených frekvenčních mezí.
-1 CZ 286319 B6
Podle dalšího výhodného provedení vynálezu se pro synchronizování signální frekvence s normovanou frekvencí sdružují informace frekvenčního syntetizátoru a digitálního regulačního obvodu fáze a použijí se pro řízení.
A konečně podle ještě dalšího výhodného provedení vynálezu jsou frekvenční syntetizátor, frekvenční vyhodnocovací obvod, digitální regulační obvod fáze a frekvenční dělič integrovány v obvodu taktovacího generátoru.
Přehled obrázků na výkrese
Vynález bude dále blíže objasněn na příkladném provedení podle přiložených výkresů, na nichž obr. 1 znázorňuje blokové schéma zapojení taktovacího generátoru, obr. 2 příklad integrace dílů taktovacího generátoru, obr. 3 diagram průběhu dějů taktovacího generátoru.
Příklady provedení vynálezu
Taktovací generátor sestává podle obr. 1 z frekvenčního generátoru FGEN, frekvenčního vyhodnocovacího obvodu FB, digitálního regulačního obvodu DPLL fází, analogového regulačního obvodu APLL fází, frekvenčního syntetizátoru FSYN a frekvenčního děliče FT. Taktovací generátor vytváří více výstupních frekvencí FA s redukovaným chvěním a s vysokou přesností synchronizace se vstupní frekvencí FE.
Nastavení taktovacího generátoru se řídí prostřednictvím například stávajícího mikroprocesoru v telekomunikační ústředně, ze kterého jsou na obr. 1 až 3 naznačeny jen ohlašovací vstupy, případně ohlašovací výstupy.
Frekvenční generátor FGEN slouží k vytváření pracovní frekvence FWORK s relativně nepřesnou frekvencí, např. typickou 32 MHz +/- 100 ppm. Tato pracovní frekvence FWORK je základní frekvencí pro celé zapojení taktovacího generátoru. Přivádí se k frekvenčnímu vyhodnocovacímu obvodu FB, frekvenčnímu syntetizátoru FSYN a digitálnímu regulačnímu obvodu DPLL fází. Pro použití nákladově výhodných krystalových oscilátorů je třeba uvážit pouze jejich krátkodobé životnosti a teplotní poměry.
Frekvenční syntetizátor FSYN je spojen s digitálním regulačním obvodem DPLL fází a se řídicím mikroprocesorem např. telekomunikační ústředny. Frekvenční syntetizátor. FSYN zjišťuje z hlediska přesnosti pracovní frekvence FWORK korekční hodnoty pro digitální regulační obvod DPLL fází. Informace o korekčních hodnotách se např. mikroprocesorem telekomunikační ústředny zapamatovává jako iniciační hodnota pro frekvenční syntetizátor FSYN.
Vypadne-li vstupní frekvence FE, nebo iniciuje-li se např. telekomunikační ústředna, přivede se prostřednictvím mikroprocesoru poslední uložená hodnota do frekvenčního syntetizátoru FSYN. Tento postup zaručuje, že předtím dosažená přesnost výstupní frekvence FA se taktovacím generátorem bez frekvenčních a fázových skoků udrží.
Nastavitelný frekvenční vyhodnocovací obvod FB zkoumá vstupní frekvenci FE při každém novém napojení jiných taktovacích impulzů, zda dodržuje frekvenční omezení po určitý časový úsek, např. 2 ms, a normuje pro další zpracování vstupní frekvenci FE na normovanou frekvenci FNOR, např. 8 kHz. Zavedením normované frekvence FNOR je taktovací generátor nezávislý na přivedené vstupní frekvenci FE, např. typické CLKEI = 1,536 MHz nebo CLKE2 = 2,048 MHz.
-2CZ 286319 B6
Pro taktovací generátor platná pásma vstupních frekvencí FE jsou předem určována mikroprocesorem např. telekomunikační ústředny a programována frekvenčním vyhodnocovacím obvodem FB.
Digitální regulační obvod DPLL fází reguluje svou vysílanou signální frekvenci FNOR tak, že je vždy synchronní s normovanou frekvencí FNOR. Tím se zmenší fázové kmitání vstupní frekvence FE. Změna signální frekvence SIP digitálního regulačního obvodu DPLL se dosáhne zavedením nebo vypuštěním impulzů výstupního bitového proudu. Za tím účelem se informace frekvenčního syntetizátoru FSYN a digitálního regulačního obvodu DPLL shromažďují a použijí se k řízení bitového proudu. Filtrační vlastnosti a filtrační pásmo digitálního regulačního obvodu DPLL fáze jsou programovatelné mikroprocesorem, např. telekomunikační ústředny.
Analogový regulační obvod APLL fází slouží pro zabránění časových skoků výstupních frekvencí FA pomocí korektur signální frekvence SIP digitálního regulačního obvodu DPLL fází. Zapnutí taktovacího generátoru po jeho zpětném nastavení je úkolem analogového regulačního obvodu APLL fází pro výstupní frekvenci FA, pokud digitální regulační obvod DPLL fází není ještě v provozní pohotovosti.
Frekvenční dělič FT převádí vysokou frekvenci VCO analogového regulačního obvodu APLL fází na požadované vnitřní výstupní frekvence FA systému, např. na CLKA1 = 2,048 MHz a CLKA2 = 8,192 MHz.
Jak lze z obr. 2 seznat, dají se hospodárným způsobem frekvenční vyhodnocovací obvod FB, digitální regulační obvod DPLL. frekvenční syntetizátor FSYN a frekvenční dělič FT integrovat do obvodu taktovacího generátoru TG-ASC.
Jako frekvenční generátor FGEN slouží, jak bylo již uvedeno, křemenný oscilátor vysoké frekvence s malou přesností.
Jako analogový regulační obvod fází APLL se použije nákladově výhodný standardní spínací obvod.
Taktovací generátor TG-ASIC, frekvenční generátor FGEN a analogový regulační obvod APLL mohou se také integrovat do konstrukčního prvku, specifikovaného zákazníkem.
Na obr. 3 je znázorněn diagram průběhu činnosti taktovacího generátoru ve formě vývojového diagramu, z něhož je zřejmá jeho funkce. Po jeho vrácení do výchozí polohy jsou regulačnímu obvodu DPLL fází sdělovány mikroprocesorem MP filtrační vlastnosti a pásma propustnosti. Rovněž tak se sdělují frekvenčnímu syntetizátoru FSYN informace o posledně dosažené výstupní frekvenci, příp. iniciační hodnoty při prvním zapojení. Potom se sdělí mikroprocesorem MP frekvenčnímu vyhodnocovacímu obvodu FB platná frekvenční pásma pro přicházející vstupní frekvence FE. Po startu mikroprocesorem MP se provádí regulace, jak je znázorněno na obr. 3. Přitom se také bere v úvahu vyhodnocení posunování vstupní frekvence FE tak, že se využije zpětného hlášení externího spínacího obvodu a snižuje se kmitání.
Po dosažení synchronizovaného stavu se přezkušují meze regulačního pásma taktovacím generátorem. Výpadek vstupní frekvence FE je rozpoznán taktovacím generátorem. Pokud je taktovací generátor synchronní, zjišťují se pravidelně mikroprocesorem MP aktuální nastavené hodnoty, aby se při novém startu nebo výpadku vstupní frekvence FE použily jako nové iniciační hodnoty pro frekvenční syntetizátor FSYN.
Claims (7)
Hide Dependent
translated from
Claims (7)
Hide Dependent
translated from
1. Způsob synchronizování výstupních frekvencí taktovacího generátoru v zařízení na externí vstupní frekvence vysoké přesnosti, vyznačující se tím, že relativně nepřesná pracovní frekvence (FWORK), sloužící jako základní frekvence pro taktovací generátor, se frekvenčním syntetizátorem (FSYN) přemění na přesnou frekvenci, externí vstupní frekvence (FE) se prostřednictvím nastavitelného frekvenčního vyhodnocovacího obvodu (FB) přemění na normovanou frekvenci (FNOR), signální frekvence (SIP), vysílaná digitálním regulačním obvodem (DPLL) fáze, se reguluje synchronně s normovanou frekvencí (FNOR) a frekvenční dělič (FT) vytváří interní výstupní frekvence (FA) systému, přičemž předřazený analogový regulační obvod (APLL) fáze provádí korekce signální frekvence (SIP), které slouží k zabránění časových skoků výstupních frekvencí (FA).
2. Způsob podle nároku 1, vyznačující se tím, že při výpadku vstupní frekvence (FE) se taktovacím generátorem zachovává prostřednictvím hodnot, zjištěných naposled frekvenčním syntetizátorem (FSYN), předtím dosažená přesnost výstupní frekvence (FA) bez frekvenčního a fázového skoku.
3. Způsob podle nároků la 2, vyznačující se tím, že pracovní frekvence (FWORK) se vytváří křemenným oscilátorem malé přesnosti frekvenčního generátoru (FGEN).
4. Způsob podle nároků 1 a 2, vyznačující se tím, že při přeměně pracovní frekvence (FWORK) na přesnou frekvenci se korekční hodnoty, zjištěné frekvenčním syntetizátorem (FSYN), uloží do paměti v použitém mikroprocesoru.
5. Způsob podle nároků 1 a 2, vyznačující se tím, že frekvenční vyhodnocovací obvod (FB) při novém sepnutí taktovacího generátoru přezkoumá vstupní frekvenci (FE) v průběhu určitého časového úseku na dodržování předem stanovených frekvenčních mezí.
6. Způsob podle nároků 1 a 2, vyznačující se tím, že pro synchronizování signální frekvence (SIP) s normovanou frekvencí (FNOR) se sdružují informace frekvenčního syntetizátoru (FSYN) a digitálního regulačního obvodu (DPLL) fáze a použijí se pro řízení.
7. Zařízení pro provádění způsobu podle nároků 1 až 7, vyznačující se tím, že frekvenční syntetizátor (FSYN), frekvenční vyhodnocovací obvod (FB), digitální regulační obvod (DPLL) fáze a frekvenční dělič (FT) jsou integrovány v obvodu taktovacího generátoru (TG-ASIC).