CZ286319B6 - Způsob synchronizování výstupních frekvencí taktovacího generátoru zařízení s externími vstupními frekvencemi - Google Patents
Způsob synchronizování výstupních frekvencí taktovacího generátoru zařízení s externími vstupními frekvencemi Download PDFInfo
- Publication number
- CZ286319B6 CZ286319B6 CZ19952158A CZ215895A CZ286319B6 CZ 286319 B6 CZ286319 B6 CZ 286319B6 CZ 19952158 A CZ19952158 A CZ 19952158A CZ 215895 A CZ215895 A CZ 215895A CZ 286319 B6 CZ286319 B6 CZ 286319B6
- Authority
- CZ
- Czechia
- Prior art keywords
- frequency
- clock generator
- control circuit
- fsyn
- frequencies
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 15
- 238000011156 evaluation Methods 0.000 claims abstract description 15
- 238000012937 correction Methods 0.000 claims abstract description 6
- 239000010453 quartz Substances 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 101000879121 Pyrococcus furiosus (strain ATCC 43587 / DSM 3638 / JCM 8422 / Vc1) Sulfide dehydrogenase subunit alpha Proteins 0.000 description 4
- 101000879118 Pyrococcus furiosus (strain ATCC 43587 / DSM 3638 / JCM 8422 / Vc1) Sulfide dehydrogenase subunit beta Proteins 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000001914 filtration Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Způsob se provádí tak, že relativně nepřesná pracovní frekvence (FWORK), sloužící jako základní frekvence pro taktovací generátor, se frekvenčním syntetizátorem (FSYN) přemění na přesnou frekvenci. Externí vstupní frekvence (FE) se prostřednictvím nastavitelného frekvenčního vyhodnocovacího obvodu (FB) přemění na normovanou frekvenci (FNOR). Dále se signální frekvence (SIP), vysílaná digitálním regulačním obvodem (DPLL) fáze, reguluje synchronně s normovanou frekvencí (FNOR) a frekvenční dělič (FT) vytváří interní výstupní frekvence (FA) systému, přičemž předřazený analogový regulační obvod (APLL) fáze provádí korekce signální frekvence (SIP), které slouží k zabránění časových skoků výstupních frekvencí (FA). Frekvenční syntetizátor (FSYN), frekvenční vyhodnocovací obvod (FB), digitální regulační obvod (DPLL) fáze a frekvenční dělič (FT) jsou integrovány v obvodu taktovacího generátoru (TG-ASIC).ŕ
Description
Způsob synchronizování výstupních frekvencí taktovacího generátoru v zařízení na externí vstupní frekvence a zařízení k provádění tohoto způsobu
Oblast techniky
Vynález se týká způsobu synchronizování výstupních frekvencí taktovacího generátoru v zařízení na externí vstupní frekvence vysoké přesnosti a zařízení k provádění tohoto způsobu.
Dosavadní stav techniky
V digitálních sdělovacích sítích se synchronizování sítí provádí způsobem hlavní a podřízené sítě (master - slavě). Taktovací generátor řídí přitom přímo nebo prostřednictvím mezistupňů jako hlavní všechna zprostředkovací pracoviště. Tato zprostředkovací pracoviště jsou také příslušná pro synchronizaci napojených pobočkových sítí a pobočkových ústředen. To znamená, že sítí, například ISDN-sítí, vysílané taktovací impulzy se napojenou telekomunikační ústřednou převedou synchronně na potřebné taktovací impulzy. Pokud se vyskytnou rychlá kmitání, fázové posuny a/nebo pomalá kmitání vstupních signálů, pak se v odpovídajícím rozsahu zmenšují.
Úkolem vynálezu je navrhnout způsob synchronizování výstupních frekvencí s externími vstupními frekvencemi u taktovacího generátoru, který by zahrnoval rozpoznávání fázového posunutí a zmenšoval chvění fáze a zajišťoval překlenování výpadků vysílaných taktovacích impulzů v odpovídajícím rozsahu. Použití taktovacího generátoru má umožnit použití hospodárných konstrukčních prvků, jakož i rozsáhlou integraci těchto konstrukčních prvků.
Podstata vynálezu
Uvedený úkol splňuje způsob synchronizování výstupních frekvencí taktovacího generátoru v zařízení na externí vstupní frekvence vysoké přesnosti, podle vynálezu, jehož podstatou je, že relativně nepřesná pracovní frekvence, sloužící jako základní frekvence pro taktovací generátor, se frekvenčním syntetizátorem přemění na přesnou frekvenci, externí vstupní frekvence se prostřednictvím nastavitelného frekvenčního vyhodnocovacího obvodu přemění na normovanou frekvenci, signální frekvence, vysílaná digitálním regulačním obvodem fáze, se reguluje synchronně s normovanou frekvencí a frekvenční dělič vytváří interní výstupní frekvence systému, přičemž předřazený analogový regulační obvod fáze provádí korekce signální frekvence, které slouží k zabránění časových skoků výstupních frekvencí.
Podle výhodného provedení vynálezu při výpadku vstupní frekvence se taktovacím generátorem zachovává prostřednictvím hodnot, zjištěných naposled frekvenčním syntetizátorem, předtím dosažená přesnost výstupní frekvence bez frekvenčního a fázového skoku.
Pracovní frekvence se s výhodou vytváří křemenným oscilátorem malé přesnosti frekvenčního generátoru.
Podle dalšího výhodného provedení vynálezu se při přeměně pracovní frekvence na přesnou frekvenci korekční hodnoty, zjištěné frekvenčním syntetizátorem, uloží do paměti v použitém mikroprocesoru.
Podle dalšího výhodného provedení vynálezu frekvenční vyhodnocovací obvod při novém sepnutí taktovacího generátoru přezkoumá vstupní frekvenci v průběhu určitého časového úseku na dodržování předem stanovených frekvenčních mezí.
-1 CZ 286319 B6
Podle dalšího výhodného provedení vynálezu se pro synchronizování signální frekvence s normovanou frekvencí sdružují informace frekvenčního syntetizátoru a digitálního regulačního obvodu fáze a použijí se pro řízení.
A konečně podle ještě dalšího výhodného provedení vynálezu jsou frekvenční syntetizátor, frekvenční vyhodnocovací obvod, digitální regulační obvod fáze a frekvenční dělič integrovány v obvodu taktovacího generátoru.
Přehled obrázků na výkrese
Vynález bude dále blíže objasněn na příkladném provedení podle přiložených výkresů, na nichž obr. 1 znázorňuje blokové schéma zapojení taktovacího generátoru, obr. 2 příklad integrace dílů taktovacího generátoru, obr. 3 diagram průběhu dějů taktovacího generátoru.
Příklady provedení vynálezu
Taktovací generátor sestává podle obr. 1 z frekvenčního generátoru FGEN, frekvenčního vyhodnocovacího obvodu FB, digitálního regulačního obvodu DPLL fází, analogového regulačního obvodu APLL fází, frekvenčního syntetizátoru FSYN a frekvenčního děliče FT. Taktovací generátor vytváří více výstupních frekvencí FA s redukovaným chvěním a s vysokou přesností synchronizace se vstupní frekvencí FE.
Nastavení taktovacího generátoru se řídí prostřednictvím například stávajícího mikroprocesoru v telekomunikační ústředně, ze kterého jsou na obr. 1 až 3 naznačeny jen ohlašovací vstupy, případně ohlašovací výstupy.
Frekvenční generátor FGEN slouží k vytváření pracovní frekvence FWORK s relativně nepřesnou frekvencí, např. typickou 32 MHz +/- 100 ppm. Tato pracovní frekvence FWORK je základní frekvencí pro celé zapojení taktovacího generátoru. Přivádí se k frekvenčnímu vyhodnocovacímu obvodu FB, frekvenčnímu syntetizátoru FSYN a digitálnímu regulačnímu obvodu DPLL fází. Pro použití nákladově výhodných krystalových oscilátorů je třeba uvážit pouze jejich krátkodobé životnosti a teplotní poměry.
Frekvenční syntetizátor FSYN je spojen s digitálním regulačním obvodem DPLL fází a se řídicím mikroprocesorem např. telekomunikační ústředny. Frekvenční syntetizátor. FSYN zjišťuje z hlediska přesnosti pracovní frekvence FWORK korekční hodnoty pro digitální regulační obvod DPLL fází. Informace o korekčních hodnotách se např. mikroprocesorem telekomunikační ústředny zapamatovává jako iniciační hodnota pro frekvenční syntetizátor FSYN.
Vypadne-li vstupní frekvence FE, nebo iniciuje-li se např. telekomunikační ústředna, přivede se prostřednictvím mikroprocesoru poslední uložená hodnota do frekvenčního syntetizátoru FSYN. Tento postup zaručuje, že předtím dosažená přesnost výstupní frekvence FA se taktovacím generátorem bez frekvenčních a fázových skoků udrží.
Nastavitelný frekvenční vyhodnocovací obvod FB zkoumá vstupní frekvenci FE při každém novém napojení jiných taktovacích impulzů, zda dodržuje frekvenční omezení po určitý časový úsek, např. 2 ms, a normuje pro další zpracování vstupní frekvenci FE na normovanou frekvenci FNOR, např. 8 kHz. Zavedením normované frekvence FNOR je taktovací generátor nezávislý na přivedené vstupní frekvenci FE, např. typické CLKEI = 1,536 MHz nebo CLKE2 = 2,048 MHz.
-2CZ 286319 B6
Pro taktovací generátor platná pásma vstupních frekvencí FE jsou předem určována mikroprocesorem např. telekomunikační ústředny a programována frekvenčním vyhodnocovacím obvodem FB.
Digitální regulační obvod DPLL fází reguluje svou vysílanou signální frekvenci FNOR tak, že je vždy synchronní s normovanou frekvencí FNOR. Tím se zmenší fázové kmitání vstupní frekvence FE. Změna signální frekvence SIP digitálního regulačního obvodu DPLL se dosáhne zavedením nebo vypuštěním impulzů výstupního bitového proudu. Za tím účelem se informace frekvenčního syntetizátoru FSYN a digitálního regulačního obvodu DPLL shromažďují a použijí se k řízení bitového proudu. Filtrační vlastnosti a filtrační pásmo digitálního regulačního obvodu DPLL fáze jsou programovatelné mikroprocesorem, např. telekomunikační ústředny.
Analogový regulační obvod APLL fází slouží pro zabránění časových skoků výstupních frekvencí FA pomocí korektur signální frekvence SIP digitálního regulačního obvodu DPLL fází. Zapnutí taktovacího generátoru po jeho zpětném nastavení je úkolem analogového regulačního obvodu APLL fází pro výstupní frekvenci FA, pokud digitální regulační obvod DPLL fází není ještě v provozní pohotovosti.
Frekvenční dělič FT převádí vysokou frekvenci VCO analogového regulačního obvodu APLL fází na požadované vnitřní výstupní frekvence FA systému, např. na CLKA1 = 2,048 MHz a CLKA2 = 8,192 MHz.
Jak lze z obr. 2 seznat, dají se hospodárným způsobem frekvenční vyhodnocovací obvod FB, digitální regulační obvod DPLL. frekvenční syntetizátor FSYN a frekvenční dělič FT integrovat do obvodu taktovacího generátoru TG-ASC.
Jako frekvenční generátor FGEN slouží, jak bylo již uvedeno, křemenný oscilátor vysoké frekvence s malou přesností.
Jako analogový regulační obvod fází APLL se použije nákladově výhodný standardní spínací obvod.
Taktovací generátor TG-ASIC, frekvenční generátor FGEN a analogový regulační obvod APLL mohou se také integrovat do konstrukčního prvku, specifikovaného zákazníkem.
Na obr. 3 je znázorněn diagram průběhu činnosti taktovacího generátoru ve formě vývojového diagramu, z něhož je zřejmá jeho funkce. Po jeho vrácení do výchozí polohy jsou regulačnímu obvodu DPLL fází sdělovány mikroprocesorem MP filtrační vlastnosti a pásma propustnosti. Rovněž tak se sdělují frekvenčnímu syntetizátoru FSYN informace o posledně dosažené výstupní frekvenci, příp. iniciační hodnoty při prvním zapojení. Potom se sdělí mikroprocesorem MP frekvenčnímu vyhodnocovacímu obvodu FB platná frekvenční pásma pro přicházející vstupní frekvence FE. Po startu mikroprocesorem MP se provádí regulace, jak je znázorněno na obr. 3. Přitom se také bere v úvahu vyhodnocení posunování vstupní frekvence FE tak, že se využije zpětného hlášení externího spínacího obvodu a snižuje se kmitání.
Po dosažení synchronizovaného stavu se přezkušují meze regulačního pásma taktovacím generátorem. Výpadek vstupní frekvence FE je rozpoznán taktovacím generátorem. Pokud je taktovací generátor synchronní, zjišťují se pravidelně mikroprocesorem MP aktuální nastavené hodnoty, aby se při novém startu nebo výpadku vstupní frekvence FE použily jako nové iniciační hodnoty pro frekvenční syntetizátor FSYN.
Claims (7)
1. Způsob synchronizování výstupních frekvencí taktovacího generátoru v zařízení na externí vstupní frekvence vysoké přesnosti, vyznačující se tím, že relativně nepřesná pracovní frekvence (FWORK), sloužící jako základní frekvence pro taktovací generátor, se frekvenčním syntetizátorem (FSYN) přemění na přesnou frekvenci, externí vstupní frekvence (FE) se prostřednictvím nastavitelného frekvenčního vyhodnocovacího obvodu (FB) přemění na normovanou frekvenci (FNOR), signální frekvence (SIP), vysílaná digitálním regulačním obvodem (DPLL) fáze, se reguluje synchronně s normovanou frekvencí (FNOR) a frekvenční dělič (FT) vytváří interní výstupní frekvence (FA) systému, přičemž předřazený analogový regulační obvod (APLL) fáze provádí korekce signální frekvence (SIP), které slouží k zabránění časových skoků výstupních frekvencí (FA).
2. Způsob podle nároku 1, vyznačující se tím, že při výpadku vstupní frekvence (FE) se taktovacím generátorem zachovává prostřednictvím hodnot, zjištěných naposled frekvenčním syntetizátorem (FSYN), předtím dosažená přesnost výstupní frekvence (FA) bez frekvenčního a fázového skoku.
3. Způsob podle nároků la 2, vyznačující se tím, že pracovní frekvence (FWORK) se vytváří křemenným oscilátorem malé přesnosti frekvenčního generátoru (FGEN).
4. Způsob podle nároků 1 a 2, vyznačující se tím, že při přeměně pracovní frekvence (FWORK) na přesnou frekvenci se korekční hodnoty, zjištěné frekvenčním syntetizátorem (FSYN), uloží do paměti v použitém mikroprocesoru.
5. Způsob podle nároků 1 a 2, vyznačující se tím, že frekvenční vyhodnocovací obvod (FB) při novém sepnutí taktovacího generátoru přezkoumá vstupní frekvenci (FE) v průběhu určitého časového úseku na dodržování předem stanovených frekvenčních mezí.
6. Způsob podle nároků 1 a 2, vyznačující se tím, že pro synchronizování signální frekvence (SIP) s normovanou frekvencí (FNOR) se sdružují informace frekvenčního syntetizátoru (FSYN) a digitálního regulačního obvodu (DPLL) fáze a použijí se pro řízení.
7. Zařízení pro provádění způsobu podle nároků 1 až 7, vyznačující se tím, že frekvenční syntetizátor (FSYN), frekvenční vyhodnocovací obvod (FB), digitální regulační obvod (DPLL) fáze a frekvenční dělič (FT) jsou integrovány v obvodu taktovacího generátoru (TG-ASIC).
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4431415A DE4431415C2 (de) | 1994-08-24 | 1994-08-24 | Verfahren zum Synchronisieren der Ausgangsfrequenzen eines Taktgenerators |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CZ215895A3 CZ215895A3 (en) | 1996-04-17 |
| CZ286319B6 true CZ286319B6 (cs) | 2000-03-15 |
Family
ID=6527342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CZ19952158A CZ286319B6 (cs) | 1994-08-24 | 1995-08-23 | Způsob synchronizování výstupních frekvencí taktovacího generátoru zařízení s externími vstupními frekvencemi |
Country Status (7)
| Country | Link |
|---|---|
| EP (1) | EP0698968B1 (cs) |
| AT (1) | ATE192612T1 (cs) |
| CZ (1) | CZ286319B6 (cs) |
| DE (2) | DE4431415C2 (cs) |
| FI (1) | FI953991A (cs) |
| NO (1) | NO953288L (cs) |
| SK (1) | SK281836B6 (cs) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5960331A (en) * | 1996-07-01 | 1999-09-28 | Harris Corporation | Device and method for maintaining synchronization and frequency stability in a wireless telecommunication system |
| DE19722114C2 (de) * | 1997-05-27 | 2003-04-30 | Bosch Gmbh Robert | Taktsignal-Bereitstellungsvorrichtung und -verfahren |
| DE60331698D1 (de) | 2003-04-02 | 2010-04-22 | Christopher Julian Travis | Numerisch gesteuerter Oszillator und Verfahren zum Erzeugen eines Ereignis-Taktes |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4131861A (en) * | 1977-12-30 | 1978-12-26 | International Business Machines Corporation | Variable frequency oscillator system including two matched oscillators controlled by a phase locked loop |
| DE2938228C2 (de) * | 1979-09-21 | 1982-02-25 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Verfahren und Schaltung zur Synchronisation |
| US4598257A (en) * | 1983-05-31 | 1986-07-01 | Siemens Corporate Research & Support, Inc. | Clock pulse signal generator system |
| US4672299A (en) * | 1986-05-23 | 1987-06-09 | American Telephone And Telegraph Co. | Clock control circuit for phase control |
| US4953185A (en) * | 1988-10-05 | 1990-08-28 | Motorola Inc. | Clock recovery and hold circuit for digital TDM mobile radio |
| DE4001065A1 (de) * | 1989-01-23 | 1990-08-02 | Siemens Ag | Synchronisiereinrichtung fuer einen redundanten blockcode |
| DE4018911A1 (de) * | 1990-06-13 | 1992-01-02 | Ant Nachrichtentech | Verfahren zur rahmensynchronisation bei zeitvarianter codierter phasenumtastung |
| US5184350A (en) * | 1991-04-17 | 1993-02-02 | Raytheon Company | Telephone communication system having an enhanced timing circuit |
| US5144254A (en) * | 1991-09-30 | 1992-09-01 | Wilke William G | Dual synthesizer including programmable counters which are controlled by means of calculated input controls |
| US5353311A (en) * | 1992-01-09 | 1994-10-04 | Nec Corporation | Radio transmitter |
| DE4218132C2 (de) * | 1992-06-02 | 1994-05-19 | Ant Nachrichtentech | Verfahren zur Taktrückgewinnung und Synchronisation |
-
1994
- 1994-08-24 DE DE4431415A patent/DE4431415C2/de not_active Expired - Fee Related
-
1995
- 1995-06-30 DE DE59508248T patent/DE59508248D1/de not_active Expired - Fee Related
- 1995-06-30 EP EP95110243A patent/EP0698968B1/de not_active Expired - Lifetime
- 1995-06-30 AT AT95110243T patent/ATE192612T1/de not_active IP Right Cessation
- 1995-08-22 NO NO953288A patent/NO953288L/no not_active Application Discontinuation
- 1995-08-23 CZ CZ19952158A patent/CZ286319B6/cs not_active IP Right Cessation
- 1995-08-23 SK SK1034-95A patent/SK281836B6/sk unknown
- 1995-08-24 FI FI953991A patent/FI953991A/fi unknown
Also Published As
| Publication number | Publication date |
|---|---|
| FI953991A0 (fi) | 1995-08-24 |
| EP0698968B1 (de) | 2000-05-03 |
| DE59508248D1 (de) | 2000-06-08 |
| DE4431415A1 (de) | 1996-02-29 |
| ATE192612T1 (de) | 2000-05-15 |
| FI953991A (fi) | 1996-02-25 |
| NO953288D0 (no) | 1995-08-22 |
| NO953288L (no) | 1996-02-26 |
| EP0698968A1 (de) | 1996-02-28 |
| CZ215895A3 (en) | 1996-04-17 |
| SK281836B6 (sk) | 2001-08-06 |
| DE4431415C2 (de) | 1997-01-23 |
| SK103495A3 (en) | 1996-05-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100233024B1 (ko) | 기준주파수의 위상에 안정된 로컬주파수 발전기로부터의 위상을 정렬하는 방법 및 장치 | |
| US9369270B1 (en) | Dual-coupled phase-locked loops for clock and packet-based synchronization | |
| US7839222B2 (en) | Systems and methods using programmable fixed frequency digitally controlled oscillators for multirate low jitter frequency synthesis | |
| US4980899A (en) | Method and apparatus for synchronization of a clock signal generator particularly useful in a digital telecommunications exchange | |
| JPH0662062A (ja) | Ｆｓｋ変調器 | |
| JPS6390217A (ja) | 基準周波数に周波数同期されたクロック信号発生回路装置 | |
| JP2003514411A (ja) | 基準クロック信号に周波数同期されたクロック信号を生成する回路装置 | |
| CZ286319B6 (cs) | Způsob synchronizování výstupních frekvencí taktovacího generátoru zařízení s externími vstupními frekvencemi | |
| US5027375A (en) | Process for the resynchronization of an exchange in a telecommunication network | |
| JP2020182198A (ja) | 時刻同期計測システム | |
| US5596300A (en) | Method and arrangement for determining phase changes of a reference input signal of a phase-locked loop | |
| JPS61269421A (ja) | 初期位相整合形位相同期ル−プ回路 | |
| US6147562A (en) | Apparatus for synchronizing master and slave processors | |
| US5867545A (en) | Phase-locked loop circuit | |
| JPH02262717A (ja) | 周波数シンセサイザ | |
| EP1039641B1 (en) | Method for synthesizing a clock signal and synthesizing device thereof | |
| AU674444B2 (en) | Phase detector | |
| JP3160904B2 (ja) | 位相同期発振回路装置 | |
| JPH0730418A (ja) | 周波数シンセサイザ | |
| WO2000018013A1 (en) | A method for minimizing the phase shift in a phase-locked loop caused by changing the reference signal and a phase-locked loop | |
| SU731395A1 (ru) | Калибратор фазы | |
| JPH0454019A (ja) | 周波数シンセサイザ | |
| JP2004128535A (ja) | 網同期クロック供給装置 | |
| RadivojeviC et al. | Design and testing of SDH equipment clock (SEC) in SDH 155 Mbit/s system | |
| JPH0368232A (ja) | ディジタル型位相同期回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| IF00 | In force as of 2000-06-30 in czech republic | ||
| MM4A | Patent lapsed due to non-payment of fee |
Effective date: 20010823 |