DE4001065A1 - Synchronisiereinrichtung fuer einen redundanten blockcode - Google Patents

Description

Die Erfindung betrifft eine Synchronisiereinrichtung für einen redundanten Blockcode nach dem Oberbegriff des Patentanspruchs 1.

Bei der Übertragung von digitalen Nachrichten über Lichtwellenleiter oder Kabel wird bei höheren Geschwindigkeiten ab 34 Mbit/s als Leitungscode ein sogenannter 5B/6B-Code (telcom report 6 (1983, Beiheft "Nachrichtentechnik mit Licht"; Seiten 133 bis 137 verwendet. Dieser Code weist eine geringe Redundanz auf, die zur Synchronisierung verwendet werden kann. Hierzu ist es bekannt, einen periodischen Teiler zu verwenden, dessen Taktperiode jeweils um ein Bit verschoben wird, bis seine Periode mit der der empfangenen 6 Bit-Codewörter übereinstimmt. Bei höheren Geschwindigkeiten kann diese Methode jedoch nicht mehr verwendet werden, da bei der bisher in Produkten eingesetzten ECL-Gate-Array-Technologie der Teiler nicht mehr korrekt gesteuert werden kann. Deshalb wird ein Verfahren verwendet, bei dem das serielle Datensignal zunächst in ein paralleles Datensignal von 11 Bits Breite umgesetzt wird, von dem dann mittels eines Satzes von Multiplexern alle möglichen Datenblöcke ausgewählt werden bis die Datenblöcke mit den Codewörtern übereinstimmen. Eine Code-Überwachungseinrichtung überprüft ständig, ob nur gültige Codewörter an den Ausgängen der Multiplexer abgegeben werden und bei häufigen Codefehlern wird eine neue Blockauswahl getroffen. Dieses Verfahren bedingt jedoch einen großen Schaltungsaufwand.

Aufgabe der Erfindung ist es, eine einfach zu realisierende Synchronisierung für Blockcodes anzugeben, die auch bei sehr hohen Übertragungsraten arbeitet.

Diese Aufgabe wird durch die im Patentanspruch 1 angegebenen Merkmale gelöst.

Vorteilhaft bei dieser Synchronisiereinrichtung ist, daß maximal Arbeitstakte mit der halben Taktfrequenz des seriellen Datensignals verwendet werden. Alle Steuervorgänge von Takten oder Frequenzteilern werden bei der halbierten Taktrate durchgeführt. Die Schaltungsanordnung ersetzt funktionsmäßig die Multiplexer der bisher bekannten Lösung. Hierdurch ergibt sich jedoch eine erhebliche Einsparung an logischen Elementen. Die abgegebenen Datenwörter können mit einem synchronen Takt weiterverarbeitet und ausgegeben werden.

Durch die geringere Arbeitsgeschwindigkeit und den geringeren Aufwand an logischen Elementen ist der Leistungsverbrauch gegenüber bisher bekannten Lösungen wesentlich reduziert.

Ein Ausführungsbeispiel der Erfindung wird anhand von Figuren näher beschrieben. Es zeigen

Fig. 1 ein Prinzipschaltbild einer Synchronisierung

Fig. 2 ein Schaltbild einer Synchronisiereinrichtung

Fig. 3 ein Schaltbild eines Dreier-Frequenzteilers,

Fig. 4 ein Zeitdiagramm für diesen Frequenzteiler,

Fig. 5 ein Zeitdiagramm für den einsynchronisierten Zustand,

Fig. 6 ein Zeitdiagramm für einen Synchronisierschritt von ein Bit Länge und

Fig. 7 ein Zeitdiagramm für einen Phasenschritt von drei Bit Länge und

Fig. 8 ein Zeitdiagramm der ausgegebenen Datenwörter.

In Fig. 1 ist das Prinzipschaltbild einer Synchronisierung dargestellt. Sie besteht aus einer Schrittsynchronisierung SSY und einer Wortsynchronisierung WSY. Der Schrittsynchronisierung SSY werden die seriellen Daten D über einen Eingang E 1 zugeführt. Die Schrittsynchronisierung sorgt zusammen mit einer hier nicht dargestellten Takterzeugung für Arbeits-Abtasttakte, die phasenstarr zu den Bits des empfangenen seriellen Datensignals sind.

Die Wortsynchronisierung WSY zerlegt den seriellen Datenstrom in aufeinanderfolgende Datenblöcke, deren Länge einem Datenwort des verwendeten Codes entspricht. Die Synchronisierung kann aufgrund spezieller Datenwörter (Rahmenkennungswörter) erfolgen oder aber auch - wie bei der vorliegenden Erfindung - mit Hilfe eines redundanten Codes, der es ermöglicht, die Wortgrenzen zu erkennen. Die Wortsynchronisierung enthält eine Synchronisiereinrichtung SYE, deren Ausgang über eine Codeüberwachung CU und einen Synchronisiersteuerteil SYS auf einen Steuereingang der Synchronisiereinrichtung rückgekoppelt ist. Außerdem ist ein Systemfrequenzteiler FTS vorgesehen, der an seinem Ausgang A 2 einen synchronen Worttakt WT liefert. Die Codeüberwachung überprüft, ob die am Ausgang A 1 des Synchronisierteils SYT als synchrones Datensignal DS ausgegebenen Datenblöcke Codewörtern entsprechen. Ist dies in der Regel nicht der Fall, so veranlaßt sie über den Synchronisiersteuerteil eine Änderung der Blockbildung, beispielsweise durch Verschieben der Phasenlage der Wortanfänge gegenüber dem seriellen Datensignal.

In Fig. 2 ist die Schaltung der Synchronisiereinrichtung gemäß der Erfindung ausführlich dargestellt. Auf die Darstellung der Synchronisiersteuerung und der Codeüberwachung wurde verzichtet, da diese Einrichtungen in der unterschiedlichsten Weise ausgeführt werden können und je nach Verwendungszweck und Code auch funktionsmäßig stark variieren. Der Fachmann kann die Anordnung entsprechend den Gegebenheiten jedoch problemlos realisieren.

Das serielle Datensignal D wird über einen Dateneingang E 11 den seriellen Dateneingängen von zwei Schieberegistern SR 1 und SR 2 mit jeweils drei Speichergliedern gleichzeitig zugeführt. Die Ausgänge der Speicherglieder sind mit den Eingängen eines ersten Registers R 1 verbunden, dessen Ausgänge wiederum an die Eingänge eines zweiten Registers R 2 geführt sind, dessen Ausgänge dem Datenausgang A 1 entsprechen. Einem ersten Frequenzteiler FT 1 wird über einen zweiten Eingang E 2 ein Bittaktsignal BT zugeführt, dessen Periodendauer mit der Dauer eines Bits des seriellen Datensignals übereinstimmt. Die Ausgänge des ersten Frequenzteilers an denen der Arbeitstakt T 1 und der invertierte Arbeitstakt T 1 D abgegeben werden, sind über einen ersten Multiplexer MUX 1 jeweils mit den Takteingängen der Schieberegister SR 1 und SR 2 verbunden. Außerdem ist ein Ausgang des ersten Frequenzteilers mit dem Takteingang eines zweiten steuerbaren Frequenzteilers FT 2 verbunden, dessen Taktausgänge jeweils mit einem Eingang von einem ersten Latch LA 1 und einem zweiten Latch LA 2 des ersten Registers 1 verbunden sind. Ein dritter Frequenzteilers FT 3, der dem Systemfrequenzteiler FTS nach Fig. 1 entspricht, wird ebenfalls von einem Ausgang des ersten Frequenzteilers FT 1 angesteuert. Jeweils einer seiner Taktausgänge ist mit einem Takteingang von einem Latch LA 3 bzw. LA 4 (des zweiten Registers R 2) verbunden. An einem weiteren Taktausgang A 2 wird der Worttakt WT abgegeben. Außerdem ist eine Synchronisierkippstufe SYK vorgesehen, deren Takteingang über einen dritten Eingang E 3 ein Synchronisierimpuls SYI zugeführt wird und deren Ausgang mit dem Steuereingang des ersten Multiplexers MUX 1 und Steuereingängen des zweiten Frequenzteilers FT 2 und des dritten Frequenzteilers FT 3 verbunden ist.

Bevor auf die Funktion der Synchronisiereinrichtung näher eingegangen wird, sollen anhand des Schaltbildes Fig. 3 die Funktionen der Frequenzteiler FT 2 und FT 3 näher erläutert werden. Beide Frequenzteiler liefern an ihren Ausgängen Taktsignale, die die dreifache Periodenlänge des Eingangssignals des Arbeitstaktes T 1 aufweisen. Der Frequenzteiler ist jeweils durch zwei D-Kippstufen KD 1 und KD 2, ein erstes ODER-Gatter O 1 und einen zweiten Multiplexer MUX 2 realisiert. Mit Hilfe eines zweiten ODER-Gatters O 2, das einen zusätzlichen invertierenden Ausgang aufweist, und eines dritten Multiplexers MUX 3 wird jeweils ein Paar von Taktimpulsen T 3, T 4, (T 5, T 6) erzeugt, wobei der zweite Impuls T 4 (T 6) gegenüber dem ersten T 3 (T 5) phasenmäßig um die Dauer eines Bits des seriellen Datensignals D verschoben ist. In Abhängigkeit von einem Taktsteuersignal TS kann das Taktpaar (T 3, T 4 (T 5, T 6) über eine Taktauswahleinrichtung TAE, einen dritten Multiplexer MUX 3, um die Dauer eines Bits des digitalen Datensignals verschoben werden. Ein Synchronimpuls SYI blendet beim zweiten steuerbaren Frequenzteiler FT 2 einen Taktimpuls aus und verschiebt die Phasenlage der Ausgangsimpulse C 1 P, C 2 P, C 3 P um die Dauer von zwei Bits des digitalen Datensignals. Zwei dieser Impulse C 1 P und C 2 oder C 2 P und C 3 P werden jeweils als Taktimpulse T 3, T 4 (T 5, T 6) verwendet. Auf weitere Einzelheiten der Schaltung braucht nicht eingegangen zu werden, da die Frequenzteiler FT 2, FT 3 mittels unterschiedlicher Schaltung realisiert werden können.

Anhand von Fig. 5 soll nun die Funktionsweise der Synchronisiereinrichtung gemäß Fig. 2 näher erläutert werden. Das am Dateneingang E 11 anliegende serielle Datensignal D wird gleichzeitig den Dateneingängen der Schieberegister SR 1 und SR 2 zugeführt. Deren Schiebetaktsignale T 2 bzw. T 2 D sind jedoch gegeneinander um 180° phasenverschoben, d. h. einer der Takte invertiert. Dadurch werden beispielsweise alle ungeradzahligen Bits 1.0, 3.0, 5.0 des Datensignals in das erste Schieberegister SR 1 eingespeichert während alle geradzahligen Bits 2.0, 4.0, 6.0 in das zweite Schieberegister SR 2 eingespeichert werden. Die eingespeicherten Bits 1.0 bis 6.0 des Datensignals D werden als Datenblock 1 D bis 6 D parallel mit den Einspeichertakten T 3 und T 4 in das erste Register R 1 übernommen. Diese Einspeichertakte wählen stets den Datenblock aus dem Digitalsignal aus. Bei der richtigen Phasenlage, diese in Fig. 5 mit PH 1 bezeichnet, entspricht der ausgewählte Datenblock einem Codewort. Die Übernahmetakte T 5 und T 6 für das zweite Register A 2 dienen zur Anpassung an den synchronen Worttakt WT, der ebenfalls vom dritten Frequenzteiler FT 3 geliefert wird. Während die Einspeichertakte T 3, T 4 bei einem Synchronisiervorgang jede beliebige Phasenlage zu Codewörtern des digitalen Datensignals D annehmen können, variieren die Übernahmetakte T 5, T 6 nur jeweils um die Dauer eines Datenbits entsprechend den Einspeichertakten T 3, T 4. Gegenüber den Einspeichertakten können die Übernahmetakte ansonsten beliebig phasenverschoben sein, aber auch zeitlich zusammenfallen, wie in Fig. 5 dargestellt.

Wie aus Fig. 2 hervorgeht, beträgt die Codewortlänge im Ausführungsbeispiel 6 Bits. Eine Synchronisierung kann dadurch ausgeführt werden, daß die Schiebetakte T 2 und T 2 D umgepolt werden und die Einspeichertakte T 3, T 4 um jeweils einen Bittakt verzögert werden. Dies kann durch Steuerung des Teilungsverhältnisses des zweiten Frequenzteilers FT 2 erfolgen. Natürlich ist auch eine Verzögerung um fünf Bittakte möglich. Bei diesem speziellen Ausführungsbeispiel erfolgt eine (gemeinsame) Verzögerung der Einspeichertakte T 3 und T 4 abwechselnd um jeweils einen oder drei Bittakte. Natürlich sind auch andere Synchronisierschrittweiten, beispielsweise drei und fünf Bittakte, möglich. Ebenso können natürlich auch bei gleichbleibenden Schiebetakten zunächst Datenbits in das erste Schieberegister SR 1 eingeschrieben werden und die drei möglichen Phasenlagen überprüft werden. Wurde die richtige Phasenlage nicht erkannt, dann erfolgt anschließend derselbe Vorgang mit vertauschten Schiebetakten. Diese Varianten bedeuten jedoch stets einen höheren Steuerungsaufwand. Das mit D 1 bezeichnete Bit am seriellen Ausgang des ersten Schieberegisters SR 1 wird stets als das erste Datenbit eines Codewortes angesehen. Die im Ausführungsbeispiel verwendete Synchronisierungsart, bei der abwechselnd um jeweils ein Datenbit oder um drei Datenbits synchronisiert wird, hat jedoch den Vorteil, daß die Periodendauer des zweiten Frequenzteilers FT 2 bei jedem Synchronisierschritt gleichmäßig um zwei Datenbits verlängert wird. Dies kann beispielsweise durch Ausblenden des Arbeitstaktes T 1 durch einen Synchronisierimpuls SYI geschehen. Dieser Synchronisierimpuls führt auch zu einem Kippen der Synchronisierkippstufe SYK, die das Taktsteuersignal TS an dem ersten Multiplexer MUX 1 und den zweiten Frequenzteiler FT 2 zur Auswahl der Schiebetakte bzw. Einspeichertakte abgibt. Ausgehend von der in Fig. 5 dargestellten Phasenlage werden hierdurch nicht nur die Schiebetaste vertauscht, sondern auch die Einspeichertakte T 3, T 4 um einen Bittakt versetzt, da wie bereits bei Fig. 3 erläutert wurde, zwei die Ausgangstakte des zweiten Frequenzteilers FT 2 um ganze zwei Bittakte zunächst verzögert wurden, aber durch spezielle Steuerungsmaßnahmen über Taktauswahleinrichtung TAE die jetzt nur an jeweils einen Bittakt verzögerte Ausgangssignale verwendet werden, wie in Fig. 6 dargestellt. Es erfolgt somit ein Synchronisierschritt von der Dauer eines Bits. Nachdem sechs neue Bits in die Schieberegister SR 1 und SR 2 eingespeichert wurden, wird das neue Codewort zunächst in das erste Register R 1 eingespeichert, dann in das zweite Register R 2 übernommen und anschließend in der Codeüberwachung überprüft. Ist die richtige Phasenlage noch nicht erreicht, so erfolgt ein weiterer Synchronisiervorgang. Diesmal entspricht der Synchronisierschritt der Zeitdauer von drei Bits des Datensignals. Die Schiebetakte T 2 und T 2 D der Schieberegister werden wieder vertauscht. Beim zweiten Frequenzteiler FT 2 wird wieder ein Arbeitstakt T 1 ausgeblendet aber diesmal wird über die zugehörige Taktauswahlsteuerung TAE entsprechend Fig. 4 das für das Taktsteuersignal TS geltende Taktpaar T 3, T 5 ausgewählt, daß gegenüber dem bisherigen Taktpaar zusätzlich um die Dauer eines Bits verzögert ist. Auf diese Weise erfolgt insgesamt eine Verzögerung um die Dauer von drei Bits entsprechend Fig. 7.

Sind weitere Synchonisierschritte erforderlich, so erfolgen sie weiterhin abwechselnd wie vorstehend beschrieben. Hierbei ist es gleichgültig mit welchem Synchronisierschritt begonnen wird.

Natürlich sind zahlreiche Schaltungsvarianten denkbar, die jedoch alle auf dem Prinzip der abwechselnden Verwendung der Schiebetakte T 2, T 2 D in Kombination mit einem Synchronisationsschritt von der Dauer eines oder mehrerer Bittakte des zweiten Frequenzteilers beruhen.

Schaltungsmäßig bedingt ist auch eine Anpassung der Übernahmetakte T 5, T 6 an die Schiebetakte erforderlich. Die Speicherstufen der Register R 1, R 2 sind durch einfach aufgebaute Kippstufen realisiert. Hierbei ist es vorteilhaft, daß die Übernahme der parallelen Datenblöcke 1 D bis 6 D, wie bereits beschrieben, mit denselben Takten erfolgt, die als Schiebetakte für die Schieberegister SR 1 und SR 2, verwendet werden.

In Fig. 8 ist die Übernahme der Daten in das zweite Register R 2 dargestellt. Die Übernahmetakte T 5, T 6 treten jeweils bei einer Änderung der Daten auf. Sie sind periodisch, schwanken jedoch entsprechend den Einspeichertakten T 3, T 4 um die Dauer eines Bits des Datensignals. Am Datenausgang A 1, an dem das quasisynchrone Datensignal DS 1 bis DS 6 abgegeben wird, verbleibt jedoch ein nutzbarer Verarbeitungszeitbereich VB, in den der Worttakt WT hineinfällt und somit stets eine wortsynchrone Weitergabe der Datenwörter bzw. im synchronen Betrieb der Codewörter ermöglicht.

Die von den Frequenzteilern FT 2 und FT 3 abgegebenen Impulse haben die Dauer einer Periode eines Arbeits- bzw. Schiebetaktes und dienen als Freigabesignale. Durch Kombination mit den Schiebetakten an den Takteingängen der Register über ODER-Gatter ergeben sich günstigere elektrische Verhältnisse bei der Datenübernahme.

Claims (9)

1. Synchronisiereinrichtung (SYE) für ein serielles Datensignal D, desssen Codewörter einen redundanten Blockcode bilden, dadurch gekennzeichnet, daß ein erstes und ein zweites Schieberegister (SR 1, SR 2) mit Parallelausgängen vorgesehen sind, an deren zusammengeschalteten Eingängen das Datensignal (D) anliegt, daß zwei um 180° gegeneinander versetzte Schiebetataktsignale (T 2, T 2 D) erzeugt werden, daß in das erste Schieberegister (S 1) mit dem ersten Schiebetaktsignal (T 2) jedes zweite Datenbit (D 1, D 3, D 5) des Datensignals (D) eingespeichert wird, daß mit dem zweiten Schiebetaktsignal (T 2 D) in das zweite Schieberegister (SR 2) jeweils die folgenden Datenbits (D 2, D 4, D 6) eingespeichert werden, daß ein erstes Register (R 1) vorgesehen ist, daß die Daten (D 1, D 3, D 5, D 2, D 4, D 6) von den Schieberegistern (SR 1, SR 2) parallel übernommen werden, daß ein steuerbarer Frequenzteiler (FT 2) vorgesehen ist, der Einspeichertaktsignale (T 3, T 4) für das erste Register (R 1) erzeugt und daß bei einem Synchronisiervorgang die Schiebetaktsignale (T 2, T 2 D) vertauscht werden und der steuerbare zweite Frequenzteiler (FT 2) um mindestens ein Datenbit verzögerte Einspeichertaktsignale (T 3, T 4) abgibt.

2. Synchronisiereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der steuerbare Frequenzteiler (FT 2) bei jedem Synchronisiervorgang um die Dauer eines Datenbits versetzte Einspeichertaktsignale (T 3, T 4) abgibt.

3. Synchronisiereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der steuerbare Frequenzteiler (FT 2) mit jedem Synchronisiervorgang für die Dauer eines Schiebetaktes (T 2, T 2D) versetzt wird und daß eine Taktauswahleinrichtung (TAE) vorgesehen ist, die mit jedem Synchronisiervorgang um die Dauer eines Bits des Datensignals (D) variierende Einspeichertaktsignale (T 3, T 4) abgibt.

4. Synchronisiereinrichtung nach Anspruch 3, dadurch gekennzeichnet, daß das erste Register (R 1) aus einem ersten Latch (LA 1) und einem zweiten Latch (LA 2) besteht und daß das Einspeichertaktsignal aus Taktpaaren (T 3, T 4) gebildet wird, deren Impulse um ein Bit des Datensignals (D) gegeneinander versetzt sind.

5. Synchronisiereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß ein zweites Register (R 2) vorgesehen ist, dessen Eingänge mit den Ausgängen des ersten Registers verbunden sind, und daß ein dritter Frequenzteiler vorgesehen ist, der Einspeichertaktsignale für das zweite Register (R 2) liefert.

6. Synchronisiereinrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Einspeichersignals (T 3, T 4) Taktimpulse von der Dauer des Schiebetaktsignals liefern und mit dem Schiebetaktsignal über eine ODER- bzw. UND-Verknüpfung zur Steuerung der Register (R 1, R 2) zusammengefaßt werden.

7. Synchronisiereinrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das erste und das zweite Schieberegister (SR 1 und SR 3) jeweils drei Speicherstufen beinhalten, das erste Register (R 1) sechs Speicherstufen umfaßt und daß der zweite Frequenzteiler von einem Arbeitstaktsignal (T 1) mit der Frequenz des Schiebetaktsignals (T 2, T 2 D) eingesteuert wird und ein Teilungsverhältnis von 3 : 1 besitzt.

8. Synchronisiereinrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Steuerung des zweiten Frequenzteilers (FT 2) durch Ausblenden eines Taktimpulses des Arbeitstaktsignals (T 1) erfolgt.

9. Synchronisiereinrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß ein erster Frequenzteiler (FT 1) zwei gegenphasige Arbeitstakte (T 1, T 1 D) erzeugt, die wahlweise als Schiebetakte verwendet werden.