JP2003511969A - Ｐｃｍクロックと擬似ランダム・クロックとの同期 - Google Patents
Ｐｃｍクロックと擬似ランダム・クロックとの同期Info
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
-
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- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
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- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
受信したＰＮクロック信号を有するシステムにおいて、低減されたジッターを有する同期システム・クロック信号を供給するための方法が開示され、この同期システム・クロック信号は受信ＰＮクロック信号と同期される。本方法は、安定した高周波数基準信号を供給し、この高周波数基準信号を分周して、複数のシステム・クロック位相を有するシステム・クロック信号を供給することを含む。また、本方法は、同期システム・クロック信号を供給するために、受信ＰＮ信号に基づいて複数のシステム・クロック位相からシステム・クロック位相を調整可能に選択することを含む。受信ＰＮクロック信号は、受信ＰＮクロック信号のＰＮ位相調整を行うことによって復元される。トラッキング制御信号はＰＮ位相調整に基づいて与えられ、システム・クロック位相はこのトラッキング制御信号に基づいて調整可能に選択される。高周波数基準信号は、分周する前に逓倍できる。
【課題】 基地局のＰＮクロックに同期したクロック信号を遠隔ネットワーク端末（ＲＮＴ）内で単純な回路で低ジッターで発生する。
Description
【０００１】
本発明は、通信システムの分野に関する。さらに詳しくは、本発明は、同期Ｃ
ＤＭＡ通信システム内の複数のリモート装置に対して同期クロック信号を供給す
ることに関する。
ＤＭＡ通信システム内の複数のリモート装置に対して同期クロック信号を供給す
ることに関する。
【０００２】
同期ＣＤＭＡ通信システム内で基地局と複数のリモート・ネットワーク端末（
ＲＮＴ：remote network terminal）との間で情報信号を送信する場合、情報信
号を正確に通信するためには、通信システムのＲＮＴと基地局のクロック信号を
互いに同期しなければならない。例えば、各ＲＮＴが４．０９６ＭＨｚのＰＣＭ
クロックを有する、同期ＣＤＭＡ通信システム内では、ＰＣＭクロックを基地局
の極めて安定した擬似乱数（ＰＮ：pseudorandom number）クロックと同期させ
ることが有利である。
ＲＮＴ：remote network terminal）との間で情報信号を送信する場合、情報信
号を正確に通信するためには、通信システムのＲＮＴと基地局のクロック信号を
互いに同期しなければならない。例えば、各ＲＮＴが４．０９６ＭＨｚのＰＣＭ
クロックを有する、同期ＣＤＭＡ通信システム内では、ＰＣＭクロックを基地局
の極めて安定した擬似乱数（ＰＮ：pseudorandom number）クロックと同期させ
ることが有利である。
【０００３】
一般に、ＲＮＴは、基地局によってグローバル・パイロット信号と共に受信さ
れるＰＮ信号から、ＰＮクロック信号を復元する。ＲＮＴは、復元したＰＮクロ
ック信号を基準信号として利用して、ＲＮＴ内でＰＣＭクロックの同期を行うこ
とができる。例えば、復元されたＰＮクロック信号は、システムの処理利得によ
って分周され、６４ｋＨｚの基準信号を供給できる。この６４ｋＨｚ基準信号は
、ＲＮＴが自己の回路をクロックするために必要な同期４．０９６ＭＨｚのＰＣ
Ｍクロックを供給するために、６４倍できる。
れるＰＮ信号から、ＰＮクロック信号を復元する。ＲＮＴは、復元したＰＮクロ
ック信号を基準信号として利用して、ＲＮＴ内でＰＣＭクロックの同期を行うこ
とができる。例えば、復元されたＰＮクロック信号は、システムの処理利得によ
って分周され、６４ｋＨｚの基準信号を供給できる。この６４ｋＨｚ基準信号は
、ＲＮＴが自己の回路をクロックするために必要な同期４．０９６ＭＨｚのＰＣ
Ｍクロックを供給するために、６４倍できる。
【０００４】
しかし、この手法は、ＲＮＴによって用いられるクロック信号を復元し、復元
したクロック信号に対して必要な演算を実行するために、ＲＮＴ内でかなりの量
の余分な回路を必要とする。さらに、この手法は、所望の周波数を提供するため
に、周波数逓倍演算を必要とする。これらの周波数逓倍演算は、逓倍された信号
に含まれる雑音を信号の周波数と共に逓倍させるので、この手法によって供給さ
れるクロック信号はかなりの量のジッター(jitter)を含むことがある。さらに、
基準クロックの周波数ふらつき(frequency wandering)を補償するために、基準
クロックを絶えず位相調整する必要がある場合、更なるジッターが基準クロック
信号に発生する可能性がある。
したクロック信号に対して必要な演算を実行するために、ＲＮＴ内でかなりの量
の余分な回路を必要とする。さらに、この手法は、所望の周波数を提供するため
に、周波数逓倍演算を必要とする。これらの周波数逓倍演算は、逓倍された信号
に含まれる雑音を信号の周波数と共に逓倍させるので、この手法によって供給さ
れるクロック信号はかなりの量のジッター(jitter)を含むことがある。さらに、
基準クロックの周波数ふらつき(frequency wandering)を補償するために、基準
クロックを絶えず位相調整する必要がある場合、更なるジッターが基準クロック
信号に発生する可能性がある。
【０００５】
従って、基地局のＰＮクロックに同期したクロック信号を通信システムのＲＮ
Ｔ内で供給し、このように供給された同期クロック信号が低いジッターを有し、
かつ大幅な追加回路を必要としないようにすることが望ましい。
Ｔ内で供給し、このように供給された同期クロック信号が低いジッターを有し、
かつ大幅な追加回路を必要としないようにすることが望ましい。
【０００６】
受信したＰＮクロック信号を有するＣＤＭＡ通信システムにおいて、低減され
たジッターを有する同期システム・クロック信号を供給するための方法が開示さ
れ、この同期システム・クロック信号は受信ＰＮクロック信号と同期される。本
方法は、安定した高周波数基準信号を供給し、この高周波数基準信号を分周して
、複数のシステム・クロック位相を有するシステム・クロック信号を供給するこ
とを含む。また、本方法は、同期システム・クロック信号を供給するために、受
信ＰＮ信号に基づいて複数のシステム・クロック位相からシステム・クロック位
相を調整可能に選択する。受信ＰＮクロック信号は、受信ＰＮクロック信号のＰ
Ｎ位相調整を行うことによって復元される。トラッキング制御信号はＰＮ位相調
整に基づいて供給され、システム・クロック位相はこのトラッキング制御信号に
基づいて調整可能に選択される。高周波数基準信号は、分周する前に逓倍できる
。
たジッターを有する同期システム・クロック信号を供給するための方法が開示さ
れ、この同期システム・クロック信号は受信ＰＮクロック信号と同期される。本
方法は、安定した高周波数基準信号を供給し、この高周波数基準信号を分周して
、複数のシステム・クロック位相を有するシステム・クロック信号を供給するこ
とを含む。また、本方法は、同期システム・クロック信号を供給するために、受
信ＰＮ信号に基づいて複数のシステム・クロック位相からシステム・クロック位
相を調整可能に選択する。受信ＰＮクロック信号は、受信ＰＮクロック信号のＰ
Ｎ位相調整を行うことによって復元される。トラッキング制御信号はＰＮ位相調
整に基づいて供給され、システム・クロック位相はこのトラッキング制御信号に
基づいて調整可能に選択される。高周波数基準信号は、分周する前に逓倍できる
。
【０００７】
本発明について、図面を参照して説明するが、図面を通じて同様な参照番号は
同様な要素を表すものとする。
同様な要素を表すものとする。
【０００８】
ここで図１を参照して、クロック発生システム１０を示す。クロック発生シス
テム１０は、移動ＣＤＭＡ通信システムの基地局またはＲＮＴ内で用いるための
クロック信号を供給する。クロック発生システム１０内で、温度補償水晶発振器
２４は、システム・クロック・ライン２６上で安定した基準クロック信号を発生
する。温度補償水晶発振器２４の基準クロックは、極めて安定した信号であるべ
きである。クロック発生システム１０の一つの好適な実施例では、温度補償水晶
発振器（ＴＣＸＯ）２４は、１３．３１２ＭＨｚのクロック信号を供給する。
テム１０は、移動ＣＤＭＡ通信システムの基地局またはＲＮＴ内で用いるための
クロック信号を供給する。クロック発生システム１０内で、温度補償水晶発振器
２４は、システム・クロック・ライン２６上で安定した基準クロック信号を発生
する。温度補償水晶発振器２４の基準クロックは、極めて安定した信号であるべ
きである。クロック発生システム１０の一つの好適な実施例では、温度補償水晶
発振器（ＴＣＸＯ）２４は、１３．３１２ＭＨｚのクロック信号を供給する。
【０００９】
システム・クロック・ライン２６の基準クロックは、位相同期ループ２８に印
加される。位相同期ループ２８によって行われる周波数合成は、システム・クロ
ック・ライン２６の基準クロックの周波数の１６倍の周波数を有する出力信号を
与える。これは、ＲＮＴを基地局に同期する際に、ＲＮＴ内の復号を適正受信位
相に調整できるようにするための高分解能を与える。位相同期ループ２８は、位
相比較器およびデジタル発振器を含んでもよい。さらに、位相同期ループ２８は
、ループ・フィルタ３８を有してもよい。ループ・フィルタ３８は、位相比較器
からの誤差信号を除去する。この濾波された誤差信号により、発振器からより安
定した出力が得られる。
加される。位相同期ループ２８によって行われる周波数合成は、システム・クロ
ック・ライン２６の基準クロックの周波数の１６倍の周波数を有する出力信号を
与える。これは、ＲＮＴを基地局に同期する際に、ＲＮＴ内の復号を適正受信位
相に調整できるようにするための高分解能を与える。位相同期ループ２８は、位
相比較器およびデジタル発振器を含んでもよい。さらに、位相同期ループ２８は
、ループ・フィルタ３８を有してもよい。ループ・フィルタ３８は、位相比較器
からの誤差信号を除去する。この濾波された誤差信号により、発振器からより安
定した出力が得られる。
【００１０】
位相同期ループ２８の合成出力信号は、電圧制御発振器（ＶＣＯ）クロック・
ライン１４上で供給される。ＶＣＯクロック・ライン１４のクロック信号は、位
相同期ループ２８の出力周波数のプログラマブル調整を可能にするため、プログ
ラマブル・フィードバック・ブロック２０を介して位相同期ループ２８の第２入
力にフィードバックされる。プログラマブル・フィードバック・ブロック２０で
は、ＶＣＯクロック・ライン１４の信号はＫ分周されてから、位相同期ループ２
８の入力に印加される（ここで、Ｋはプログラマブルな整数値である）。
ライン１４上で供給される。ＶＣＯクロック・ライン１４のクロック信号は、位
相同期ループ２８の出力周波数のプログラマブル調整を可能にするため、プログ
ラマブル・フィードバック・ブロック２０を介して位相同期ループ２８の第２入
力にフィードバックされる。プログラマブル・フィードバック・ブロック２０で
は、ＶＣＯクロック・ライン１４の信号はＫ分周されてから、位相同期ループ２
８の入力に印加される（ここで、Ｋはプログラマブルな整数値である）。
【００１１】
また、ＶＣＯクロック・ライン１４のクロック信号は増分位相変調器(increme
ntal phase modulator)３４に印加される。増分位相変調器３４は、ＶＣＯクロ
ック信号を２ＭＰ分周し、クロック発生システム１０のメイン・クロック信号出
力３６を与える。増分位相変調器３４内では、ＶＣＯクロック・ライン１４のク
ロック信号の分周をこのように行う際に、チップ・クロック信号の全部で２Ｍ個
の異なる位相がある。例えば、好適な実施例では、ＰＭの値は１２または１６で
もよい。メイン・クロック信号（またはチップ・クロック信号）は、メイン・ク
ロック信号出力ライン３６上に現れ、これはＲＮＴ内の回路のうちアナログ／デ
ジタル（Ａ／Ｄ）コンバータ（図示せず）をクロックするために用いられる。
ntal phase modulator)３４に印加される。増分位相変調器３４は、ＶＣＯクロ
ック信号を２ＭＰ分周し、クロック発生システム１０のメイン・クロック信号出
力３６を与える。増分位相変調器３４内では、ＶＣＯクロック・ライン１４のク
ロック信号の分周をこのように行う際に、チップ・クロック信号の全部で２Ｍ個
の異なる位相がある。例えば、好適な実施例では、ＰＭの値は１２または１６で
もよい。メイン・クロック信号（またはチップ・クロック信号）は、メイン・ク
ロック信号出力ライン３６上に現れ、これはＲＮＴ内の回路のうちアナログ／デ
ジタル（Ａ／Ｄ）コンバータ（図示せず）をクロックするために用いられる。
【００１２】
クロック発生システム１０内では、デジタル信号プロセッサ（ＤＳＰ）は従来
のように設けられる。ＤＳＰとは、逓倍器および加算器など高速な演算回路を一
般に内蔵する専用マイクロプロセッサのことである。これらの回路は、音声，音
楽またはモデム波形などのデジタル信号を処理するのに有用である。本発明によ
ると、ＤＳＰは、ＣＤＭＡ通信システム内で必要なＰＮ符号トラッキングを含む
、多数の処理を実行する。ＰＮ符号トラッキング処理は、復元されたＰＮクロッ
クが所定の量だけ先行あるいは遅延する際に、その位相を調整することを含む。
これらのＰＮ調整は、クロック発生システム１０のクロック信号を同期させる際
に用いられる。例えば、ＤＳＰによって行われるＰＮ位相調整に関する情報は、
メイン・クロック信号出力ライン３６上でチップ・クロックの位相を選択するた
めに利用できる。これらの位相調整は、ＰＮクロックの位相調整を表すトラッキ
ング制御信号をＤＳＰから供給することによって行われる。このように供給され
たトラッキング制御信号は、増分位相変調器３４内でＰＮの値を調整するために
利用できる。これにより、メイン・クロック信号出力ライン３６のクロックを復
元ＰＮクロックの位相調整に基づいて進めたり遅らせることができ、メイン・ク
ロック信号出力ライン３６のクロック信号のジッターを大幅に低減する。
のように設けられる。ＤＳＰとは、逓倍器および加算器など高速な演算回路を一
般に内蔵する専用マイクロプロセッサのことである。これらの回路は、音声，音
楽またはモデム波形などのデジタル信号を処理するのに有用である。本発明によ
ると、ＤＳＰは、ＣＤＭＡ通信システム内で必要なＰＮ符号トラッキングを含む
、多数の処理を実行する。ＰＮ符号トラッキング処理は、復元されたＰＮクロッ
クが所定の量だけ先行あるいは遅延する際に、その位相を調整することを含む。
これらのＰＮ調整は、クロック発生システム１０のクロック信号を同期させる際
に用いられる。例えば、ＤＳＰによって行われるＰＮ位相調整に関する情報は、
メイン・クロック信号出力ライン３６上でチップ・クロックの位相を選択するた
めに利用できる。これらの位相調整は、ＰＮクロックの位相調整を表すトラッキ
ング制御信号をＤＳＰから供給することによって行われる。このように供給され
たトラッキング制御信号は、増分位相変調器３４内でＰＮの値を調整するために
利用できる。これにより、メイン・クロック信号出力ライン３６のクロックを復
元ＰＮクロックの位相調整に基づいて進めたり遅らせることができ、メイン・ク
ロック信号出力ライン３６のクロック信号のジッターを大幅に低減する。
【００１３】
トラッキング制御信号は、受信したグローバル・パイロット信号から得られ、
ＤＳＰクロック制御ライン３２を介して増分位相変調器３４に印加される。ＤＳ
Ｐクロック制御ライン３２上の信号は、増分位相変調器３４内の利用可能な位相
のうち＋もしくは−位相の選択を指示できる。これらの位相調整は、当業者に理
解されるように、ＲＮＴの「ウェークアップ」期間中に行うことができる。
ＤＳＰクロック制御ライン３２を介して増分位相変調器３４に印加される。ＤＳ
Ｐクロック制御ライン３２上の信号は、増分位相変調器３４内の利用可能な位相
のうち＋もしくは−位相の選択を指示できる。これらの位相調整は、当業者に理
解されるように、ＲＮＴの「ウェークアップ」期間中に行うことができる。
【００１４】
メイン・クロック信号出力ライン３６の信号は、クロック出力ライン４６上で
更なる基準クロック信号を供給するために、分周ブロック４２に印加される。ク
ロック出力ライン４６上のクロック信号は、メイン・クロック信号出力ライン３
６の信号をＬ分周することによって求められる。
更なる基準クロック信号を供給するために、分周ブロック４２に印加される。ク
ロック出力ライン４６上のクロック信号は、メイン・クロック信号出力ライン３
６の信号をＬ分周することによって求められる。
【００１５】
本発明によると、ＶＣＯクロック・ライン１４のクロック信号は、ＲＮＴの４
．０９６ＭＨｚのＰＣＭクロックを発生するためにも用いられる。ＰＣＭ信号を
供給するために、ＶＣＯクロック・ライン１４はクロック分周回路１８に印加さ
れ、このクロック分周回路１８はクロック出力ライン２２上で４．０９６ＭＨｚ
のＰＣＭクロック信号を供給するために必要な分周を行う。例えば、ＶＣＯクロ
ック・ライン１４のＰＣＭクロック信号は、クロック分周回路１８内で２Ｆ分周
でき、ここでＦは２４．３７５の値を有してもよい。次に、クロック出力ライン
２２の信号はＩＯＭ−２バスによって用いられる。このＩＯＭ−２バスは、標準
化された電気通信バスであり、さまざまな企業の異なる装置が互いに動作するこ
とを可能にするための共通インタフェースを提供する。
．０９６ＭＨｚのＰＣＭクロックを発生するためにも用いられる。ＰＣＭ信号を
供給するために、ＶＣＯクロック・ライン１４はクロック分周回路１８に印加さ
れ、このクロック分周回路１８はクロック出力ライン２２上で４．０９６ＭＨｚ
のＰＣＭクロック信号を供給するために必要な分周を行う。例えば、ＶＣＯクロ
ック・ライン１４のＰＣＭクロック信号は、クロック分周回路１８内で２Ｆ分周
でき、ここでＦは２４．３７５の値を有してもよい。次に、クロック出力ライン
２２の信号はＩＯＭ−２バスによって用いられる。このＩＯＭ−２バスは、標準
化された電気通信バスであり、さまざまな企業の異なる装置が互いに動作するこ
とを可能にするための共通インタフェースを提供する。
【００１６】
本発明の好適な実施例では、クロック分周回路１８による４．０９６ＭＨｚク
ロック信号の発生は二段階の処理である。第１段階では、必要レートの２倍を有
する中間クロック信号が与えられる。第２段階では、この中間クロック信号は２
分の１に分周される。これは、約５０％のデューティ・サイクルを達成するため
に行われる。クロック分周回路１８によって行われる分周は、分周カウンタにお
いて２つの異なるエンド・カウントを利用して行われる非整数分周でもよい。さ
らに、この分周は、増分位相変調器３４内で与えられる複数の位相について説明
したように、複数の位相を与えることができる。従って、４．０９６ＭＨｚ信号
をＰＮクロックに同期させるためには、分周回路１８もＤＳＰクロック制御ライ
ン３２を介してＤＳＰによって与えられるトラッキング制御信号によって制御さ
れる。トラッキング制御信号は、クロック分周回路１８内で利用可能な位相を調
整可能に選択する。
ロック信号の発生は二段階の処理である。第１段階では、必要レートの２倍を有
する中間クロック信号が与えられる。第２段階では、この中間クロック信号は２
分の１に分周される。これは、約５０％のデューティ・サイクルを達成するため
に行われる。クロック分周回路１８によって行われる分周は、分周カウンタにお
いて２つの異なるエンド・カウントを利用して行われる非整数分周でもよい。さ
らに、この分周は、増分位相変調器３４内で与えられる複数の位相について説明
したように、複数の位相を与えることができる。従って、４．０９６ＭＨｚ信号
をＰＮクロックに同期させるためには、分周回路１８もＤＳＰクロック制御ライ
ン３２を介してＤＳＰによって与えられるトラッキング制御信号によって制御さ
れる。トラッキング制御信号は、クロック分周回路１８内で利用可能な位相を調
整可能に選択する。
【００１７】
別のクロック信号も、クロック分周回路１２を介してクロック発生システム１
０によって出力できる。クロック分周回路１２は、ＶＣＯクロック・ライン１４
のクロック信号を受けて、これをＮ分周するが、ここでＮは整数値または非整数
値でもよい。例えば、Ｎは、７．６８ＭＨｚの周波数を有する信号をクロック出
力ライン上で供給するために、値２６を有する。また、クロック分周回路１２内
の分周は、二段階の処理として行うことができ、複数の選択可能な位相を与える
ことができる。従って、ＤＳＰは、ＤＳＰクロック制御ライン３２を介してクロ
ック分周回路１２の出力位相を調整可能に出力できる。クロック出力ライン１６
上の信号出力は、ＲＮＴ内のＩＳＤＮチップに印加できる。そのため、ＩＳＤＮ
チップが同期した７．６８ＭＨｚのクロック信号を必要とする場合、この出力が
該信号を与える。これにより、ＲＮＴはエンド・ユーザがＲＮＴに接続できるＩ
ＳＤＮ機器をサポートできる。
０によって出力できる。クロック分周回路１２は、ＶＣＯクロック・ライン１４
のクロック信号を受けて、これをＮ分周するが、ここでＮは整数値または非整数
値でもよい。例えば、Ｎは、７．６８ＭＨｚの周波数を有する信号をクロック出
力ライン上で供給するために、値２６を有する。また、クロック分周回路１２内
の分周は、二段階の処理として行うことができ、複数の選択可能な位相を与える
ことができる。従って、ＤＳＰは、ＤＳＰクロック制御ライン３２を介してクロ
ック分周回路１２の出力位相を調整可能に出力できる。クロック出力ライン１６
上の信号出力は、ＲＮＴ内のＩＳＤＮチップに印加できる。そのため、ＩＳＤＮ
チップが同期した７．６８ＭＨｚのクロック信号を必要とする場合、この出力が
該信号を与える。これにより、ＲＮＴはエンド・ユーザがＲＮＴに接続できるＩ
ＳＤＮ機器をサポートできる。
【００１８】
本発明の好適な実施例では、上記のクロック発生システム１０の全ての要素は
、ＴＣＸＯ２４およびループ・フィルタ３８を除いて、ＡＳＩＣ上に形成される
。本発明の本実施例では、ＲＮＴが必要とする上記の各クロック信号は、システ
ム・クロック・ライン２６の基準クロックに基づいてＡＳＩＣ内で生成される。
このように生成された各クロック信号は、ＲＮＴの回路によって用いるために、
ＡＳＩＣによって供給される。
、ＴＣＸＯ２４およびループ・フィルタ３８を除いて、ＡＳＩＣ上に形成される
。本発明の本実施例では、ＲＮＴが必要とする上記の各クロック信号は、システ
ム・クロック・ライン２６の基準クロックに基づいてＡＳＩＣ内で生成される。
このように生成された各クロック信号は、ＲＮＴの回路によって用いるために、
ＡＳＩＣによって供給される。
【００１９】
クロック発生システム１０について上述したパラメータの値は、表Ｉにおいて
選択された帯域幅について規定される。表Ｉ内で１５ＭＨｚ帯域幅について規定
された値は、基準値として与えられる。
選択された帯域幅について規定される。表Ｉ内で１５ＭＨｚ帯域幅について規定
された値は、基準値として与えられる。
【００２０】
【００２１】
【表Ｉ】
ここで図２を参照して、本発明の代替実施例を示す。クロック発生システム８
０の本代替実施例は、移動通信システムの基地局またはＲＮＴ内で利用するのに
適している。本好適な実施例では、クロック発生システム８０の全ての要素は、
ＴＣＸＯ９４，ループ・フィルタ１１０，位相同期ループ１１８および位相同期
ループ１１８のフィードバック・ループ１２２を除いて、ＡＳＩＣ上に形成され
る。クロック発生システム８０の構成要素９４，１１０，１１８，１２２は、Ａ
ＳＩＣに対して外部の離散的素子として設けることができる。
０の本代替実施例は、移動通信システムの基地局またはＲＮＴ内で利用するのに
適している。本好適な実施例では、クロック発生システム８０の全ての要素は、
ＴＣＸＯ９４，ループ・フィルタ１１０，位相同期ループ１１８および位相同期
ループ１１８のフィードバック・ループ１２２を除いて、ＡＳＩＣ上に形成され
る。クロック発生システム８０の構成要素９４，１１０，１１８，１２２は、Ａ
ＳＩＣに対して外部の離散的素子として設けることができる。
【００２２】
外部素子１１８，１２２は、本発明の位相選択方法により設けられるＡＳＩＣ
から６４ｋＨｚ基準信号を受ける。ＡＳＩＣの内部素子によってこのように供給
された６４ｋＨｚ基準信号は、従来のように必要な４．０９６ＭＨｚクロック信
号を生成するために外部素子１１８，１２２によって用いられる。
から６４ｋＨｚ基準信号を受ける。ＡＳＩＣの内部素子によってこのように供給
された６４ｋＨｚ基準信号は、従来のように必要な４．０９６ＭＨｚクロック信
号を生成するために外部素子１１８，１２２によって用いられる。
【００２３】
また、クロック発生システム８０は、安定した基準クロック信号を位相同期ル
ープ９８に印加するＴＸＣＯ９４を含む。好ましくは、ＴＸＣＯ９４からの基準
クロック信号は２４．９６ＭＨｚのシステム・クロック信号である。位相同期ル
ープ９８は、ループ・フィルタ１１０を有するデジタル位相同期ループでもよい
。周波数合成は、当業者に周知なように、位相同期ループ９８内で行われ、１９
９．６８ＭＨｚなど、ＴＸＣＯ９４の基準信号の倍数となる周波数を有する信号
を供給する。
ープ９８に印加するＴＸＣＯ９４を含む。好ましくは、ＴＸＣＯ９４からの基準
クロック信号は２４．９６ＭＨｚのシステム・クロック信号である。位相同期ル
ープ９８は、ループ・フィルタ１１０を有するデジタル位相同期ループでもよい
。周波数合成は、当業者に周知なように、位相同期ループ９８内で行われ、１９
９．６８ＭＨｚなど、ＴＸＣＯ９４の基準信号の倍数となる周波数を有する信号
を供給する。
【００２４】
位相同期ループ９８の合成出力信号は、ＶＣＯクロック・ライン８６上で与え
られるクロック信号である。このＶＣＯクロック信号８６は、位相同期ループ９
８の出力周波数を制御するため、プログラマブル・フィードバック・ブロック９
０を介して位相同期ループ９８の入力にフィードバックされる。フィードバック
・ブロック９０内では、ＶＣＯクロック・ライン８６の信号はＰＭ分周されてか
ら、位相同期ループ９８の入力に印加される。
られるクロック信号である。このＶＣＯクロック信号８６は、位相同期ループ９
８の出力周波数を制御するため、プログラマブル・フィードバック・ブロック９
０を介して位相同期ループ９８の入力にフィードバックされる。フィードバック
・ブロック９０内では、ＶＣＯクロック・ライン８６の信号はＰＭ分周されてか
ら、位相同期ループ９８の入力に印加される。
【００２５】
また、ＶＣＯクロック・ライン８６のクロック信号は、増分位相変調器１０６
にも印加され、この増分位相変調器１０６はクロック信号を２ＰＭ分周して、チ
ップ・レート・クロック信号の複数の位相を与える。チップ・レート・クロック
信号の複数の位相のうち選択された位相は、クロック・ライン１０８上で利用可
能になる。クロック・ライン１０８のチップ・レート・クロック信号の周波数は
、ＴＸＣＯ９４によって与えられる基準クロック信号の周波数の２分の１である
。
にも印加され、この増分位相変調器１０６はクロック信号を２ＰＭ分周して、チ
ップ・レート・クロック信号の複数の位相を与える。チップ・レート・クロック
信号の複数の位相のうち選択された位相は、クロック・ライン１０８上で利用可
能になる。クロック・ライン１０８のチップ・レート・クロック信号の周波数は
、ＴＸＣＯ９４によって与えられる基準クロック信号の周波数の２分の１である
。
【００２６】
クロック・ライン１８８のＶＣＯクロック信号の発生は、このようにＤＳＰク
ロック制御ライン１０２を介してＤＳＰの制御下で行われる。これにより、増分
位相変調器内で利用可能な複数の位相のうちの一つを調整可能に選択できる。増
分位相変調器１０６は、クロック出力ライン１０８を介して、Ａ／Ｄコンバータ
（図示せず）などＲＮＴの他の素子に、この選択されたチップ・レート・クロッ
クを印加する。
ロック制御ライン１０２を介してＤＳＰの制御下で行われる。これにより、増分
位相変調器内で利用可能な複数の位相のうちの一つを調整可能に選択できる。増
分位相変調器１０６は、クロック出力ライン１０８を介して、Ａ／Ｄコンバータ
（図示せず）などＲＮＴの他の素子に、この選択されたチップ・レート・クロッ
クを印加する。
【００２７】
また、クロック出力ライン１０８のクロック信号は、クロック・ライン１２６
上で４．０９６ＭＨｚ信号を生成するために用いられる。４．０９６ＭＨｚ信号
を生成するために、クロック出力ライン１０８は、分周ブロック１１４などの分
周ブロックに印加され、それによりクロック信号はＬ分周される（ここで、Ｌは
処理利得である）。このように求められた分周ブロック１１４の分周クロック信
号は、位相同期ループ９８の基準を与えるために、位相同期ループ９８の入力に
印加される。
上で４．０９６ＭＨｚ信号を生成するために用いられる。４．０９６ＭＨｚ信号
を生成するために、クロック出力ライン１０８は、分周ブロック１１４などの分
周ブロックに印加され、それによりクロック信号はＬ分周される（ここで、Ｌは
処理利得である）。このように求められた分周ブロック１１４の分周クロック信
号は、位相同期ループ９８の基準を与えるために、位相同期ループ９８の入力に
印加される。
【００２８】
クロック出力ライン１２６の信号は、フィードバック・ブロック１２２を介し
て位相同期ループ１１８の残りの入力にフィードバックされる。フィードバック
・ブロック１２２では、出力クロック・ライン１２６の信号は６４分周される。
クロック出力ライン１２６の４．０９６ＭＨｚ信号は、ＩＯＭ−２バスに印加し
てもよい。
て位相同期ループ１１８の残りの入力にフィードバックされる。フィードバック
・ブロック１２２では、出力クロック・ライン１２６の信号は６４分周される。
クロック出力ライン１２６の４．０９６ＭＨｚ信号は、ＩＯＭ−２バスに印加し
てもよい。
【００２９】
さらに、クロック信号はクロック分周回路８４を介してクロック発生システム
８０によって出力される。クロック分周回路８４はクロック・ライン８６から信
号を受けて、クロック出力ライン９２上で７．６８ＭＨｚクロック信号を与える
。このクロック出力ライン９２の信号は、ＤＳＰクロック制御ライン１０２を介
してＤＳＰの制御下で、クロック・ライン８６のクロック信号の周波数をＮ分周
することによって形成される。このＮ分周は、前述のように二段階の処理として
行うことができる。そして、クロック出力ライン９２の信号は、ＲＮＴ内のＩＳ
ＤＮチップに印加される。
８０によって出力される。クロック分周回路８４はクロック・ライン８６から信
号を受けて、クロック出力ライン９２上で７．６８ＭＨｚクロック信号を与える
。このクロック出力ライン９２の信号は、ＤＳＰクロック制御ライン１０２を介
してＤＳＰの制御下で、クロック・ライン８６のクロック信号の周波数をＮ分周
することによって形成される。このＮ分周は、前述のように二段階の処理として
行うことができる。そして、クロック出力ライン９２の信号は、ＲＮＴ内のＩＳ
ＤＮチップに印加される。
【００３０】
従って、本発明の代替実施例では、４．０９６ＭＨｚのＰＣＭクロック信号は
、ＡＳＩＣ内の内部で、あるいはＡＳＩＣによって供給される６４ｋＨｚクロッ
ク信号をＡＳＩＣ外部の位相同期ループ１１８に印加することのいずれかにより
、生成できる。いずれにせよ、生成される４．０９６ＭＨｚクロックは、トラッ
キング制御信号を利用してＰＮクロックに同期され、低ジッターで供給される。
クロック発生システム１０で説明したように、ＡＳＩＣ内部で４．０９６ＭＨｚ
クロックを生成するほうが一般に好ましいと考えられるが、クロック発生システ
ム８０の外部位相同期ループ方法によって提供される結果は許容可能である。
、ＡＳＩＣ内の内部で、あるいはＡＳＩＣによって供給される６４ｋＨｚクロッ
ク信号をＡＳＩＣ外部の位相同期ループ１１８に印加することのいずれかにより
、生成できる。いずれにせよ、生成される４．０９６ＭＨｚクロックは、トラッ
キング制御信号を利用してＰＮクロックに同期され、低ジッターで供給される。
クロック発生システム１０で説明したように、ＡＳＩＣ内部で４．０９６ＭＨｚ
クロックを生成するほうが一般に好ましいと考えられるが、クロック発生システ
ム８０の外部位相同期ループ方法によって提供される結果は許容可能である。
【００３１】
クロック発生システム８０内で増分位相変調器１０６の位相を調整可能に選択
するためにＰＮトラッキング制御符号を利用することによって生じるジッターは
、表ＩＩにおいて選択された帯域幅について規定される。
するためにＰＮトラッキング制御符号を利用することによって生じるジッターは
、表ＩＩにおいて選択された帯域幅について規定される。
【００３２】
【００３３】
ここで図３を参照して、本発明のクロック発生システム１５０の第２代替実施
例を示す。本実施例では、クロック発生システム１５０は、ＶＣＯ１５６を介し
て入力クロック・ライン１５４から入力ＰＣＭクロック信号を受ける。また、Ｐ
ＣＭクロック信号は、入力クロック・ライン１５４を介してＰＣＭハイウェイに
供給される。ＶＣＯ１５６は入力ＰＣＭクロック信号を逓倍し、それによって得
られるシステム基準クロック信号をシステム・クロック・ライン１７４を介して
位相同期ループ１７０に印加する。好ましくは、入力ＰＣＭクロック信号は、２
．０４８ＭＨｚの周波数を有し、ＶＣＯ１５６は入力ＰＣＭクロック信号の周波
数を２４．９６ＭＨｚに逓倍する。このＶＣＯ１５６の出力における２４．９６
ＭＨｚ信号は、ＲＮＴのＰＮレートの２倍である。望ましければ、位相同期ルー
プ１７０にループ・フィルタ１７８を設けてもよい。
例を示す。本実施例では、クロック発生システム１５０は、ＶＣＯ１５６を介し
て入力クロック・ライン１５４から入力ＰＣＭクロック信号を受ける。また、Ｐ
ＣＭクロック信号は、入力クロック・ライン１５４を介してＰＣＭハイウェイに
供給される。ＶＣＯ１５６は入力ＰＣＭクロック信号を逓倍し、それによって得
られるシステム基準クロック信号をシステム・クロック・ライン１７４を介して
位相同期ループ１７０に印加する。好ましくは、入力ＰＣＭクロック信号は、２
．０４８ＭＨｚの周波数を有し、ＶＣＯ１５６は入力ＰＣＭクロック信号の周波
数を２４．９６ＭＨｚに逓倍する。このＶＣＯ１５６の出力における２４．９６
ＭＨｚ信号は、ＲＮＴのＰＮレートの２倍である。望ましければ、位相同期ルー
プ１７０にループ・フィルタ１７８を設けてもよい。
【００３４】
位相同期ループ１７０はＶＣＯ１５６の出力信号を受け、当業者に周知なよう
に周波数合成を行う。位相同期ループ１７０の出力信号は、ＶＣＯクロック・ラ
イン１６６およびフィードバック・ブロック１５８を介して位相同期ループ１７
０の第２入力にフィードバックされる。このフィードバック・ブロック１５８で
は、位相同期ループ１７０の出力信号はＰＭ分周される。フィードバック・ブロ
ック１５８の出力は、フィードバック・ライン１６０を介して位相同期ループ１
７０の入力に印加される。本発明の一実施例では、Ｐは値１を有し、Ｍは値８を
有する。
に周波数合成を行う。位相同期ループ１７０の出力信号は、ＶＣＯクロック・ラ
イン１６６およびフィードバック・ブロック１５８を介して位相同期ループ１７
０の第２入力にフィードバックされる。このフィードバック・ブロック１５８で
は、位相同期ループ１７０の出力信号はＰＭ分周される。フィードバック・ブロ
ック１５８の出力は、フィードバック・ライン１６０を介して位相同期ループ１
７０の入力に印加される。本発明の一実施例では、Ｐは値１を有し、Ｍは値８を
有する。
【００３５】
位相同期ループ１７０の出力信号は、増分位相変調器１８６に印加され、この
増分位相変調器１８６は、上記の実施例の増分位相変調器３４，１０６について
説明したように、位相同期ループ１７０から受けた信号を２ＰＭ分周し、分周信
号の複数の選択可能な位相を与える。従って、増分位相変調器１８６の出力位相
も、上述のように、ＤＳＰクロック制御ライン１８４を介してＤＳＰの制御下で
調整可能である。増分位相変調器１８６の分周出力信号は、Ａ／Ｄコンバータ（
図示せず）などＲＮＴ内の他の素子をクロックするために、出力ライン１９０を
介して印加される。
増分位相変調器１８６は、上記の実施例の増分位相変調器３４，１０６について
説明したように、位相同期ループ１７０から受けた信号を２ＰＭ分周し、分周信
号の複数の選択可能な位相を与える。従って、増分位相変調器１８６の出力位相
も、上述のように、ＤＳＰクロック制御ライン１８４を介してＤＳＰの制御下で
調整可能である。増分位相変調器１８６の分周出力信号は、Ａ／Ｄコンバータ（
図示せず）などＲＮＴ内の他の素子をクロックするために、出力ライン１９０を
介して印加される。
【００３６】
さらに、クロック信号はクロック分周回路１８２によって供給され、このクロ
ック分周回路１８２はシステム・クロック・ライン１７４の信号を受けて、クロ
ック出力ライン１８８上でＰＮクロック信号を与える。このクロック出力ライン
１８８のクロック信号は、クロック・ライン１７４のクロック信号の周波数をあ
る分周率、すなわち本発明の好適な実施例では分周率２、で分周することによっ
て形成される。なお、クロック出力ライン１８８のクロック信号の位相は本発明
の本実施例では調整可能に選択されない。
ック分周回路１８２はシステム・クロック・ライン１７４の信号を受けて、クロ
ック出力ライン１８８上でＰＮクロック信号を与える。このクロック出力ライン
１８８のクロック信号は、クロック・ライン１７４のクロック信号の周波数をあ
る分周率、すなわち本発明の好適な実施例では分周率２、で分周することによっ
て形成される。なお、クロック出力ライン１８８のクロック信号の位相は本発明
の本実施例では調整可能に選択されない。
【００３７】
本発明の本実施例では、クロック発生システム１５０の全ての要素は、ＶＣＯ
１５６およびループ・フィルタ１７８を除いて、ＡＳＩＣ上に形成される。これ
らの要素１５６，１７８は、ＡＳＩＣに対して外部の離散的素子として設けるこ
とができる。
１５６およびループ・フィルタ１７８を除いて、ＡＳＩＣ上に形成される。これ
らの要素１５６，１７８は、ＡＳＩＣに対して外部の離散的素子として設けるこ
とができる。
【００３８】
当業者であれば、２つの一般的なジッター源がクロック発生システム１０の４
．０９６ＭＨｚクロックに影響を及ぼすことが理解されよう。一つのジッター源
は、クロック分周ブロック１８の非整数分周である。このジッターＴＶＣＯは、
ほとんどの周波数について非整数分周のために必要な２つの異なるエンド・カウ
ントを有するカウンタを利用することによって生じる。例えば、Ｆ＝２４．３７
５という値を得るためには、２４および２５のエンド・カウントを利用しなけれ
ばならない。このジッター源の結果、公称ジッターは、約５ナノ秒であるカウン
タ・クロックの周期に等しくなる。
．０９６ＭＨｚクロックに影響を及ぼすことが理解されよう。一つのジッター源
は、クロック分周ブロック１８の非整数分周である。このジッターＴＶＣＯは、
ほとんどの周波数について非整数分周のために必要な２つの異なるエンド・カウ
ントを有するカウンタを利用することによって生じる。例えば、Ｆ＝２４．３７
５という値を得るためには、２４および２５のエンド・カウントを利用しなけれ
ばならない。このジッター源の結果、公称ジッターは、約５ナノ秒であるカウン
タ・クロックの周期に等しくなる。
【００３９】
４．０９６ＭＨｚクロックの別のジッター源は、ＤＳＰクロック制御ライン３
２のトラッキング制御信号に基づくＰＮ位相のトラッキングである。このジッタ
ーは、クロック分周ブロック１８の非整数分周によるジッターと相加的である。
上述のように、クロック分周回路１２とクロック分周回路１８はともに、増分的
に位相変調される場合に、ＰＮクロックに同期したクロック信号を生成する。さ
らに、クロック分周回路１２，１８両方の二段階の分周処理において、入力の高
周波数クロック信号は、表ＩＩに示すように、公称非整数値によって分周される
。そして、５０％デューティ・サイクル・クロックを生成するために、２分周回
路が用いられる。クロック制御ライン３２のトラッキング制御信号は、同期を維
持するために公称分周値を修正すべきかどうかを判定するために用いられる。ジ
ッターおよびグリッチを最小限に抑えるために、分周値の修正は同期的に行われ
る。
２のトラッキング制御信号に基づくＰＮ位相のトラッキングである。このジッタ
ーは、クロック分周ブロック１８の非整数分周によるジッターと相加的である。
上述のように、クロック分周回路１２とクロック分周回路１８はともに、増分的
に位相変調される場合に、ＰＮクロックに同期したクロック信号を生成する。さ
らに、クロック分周回路１２，１８両方の二段階の分周処理において、入力の高
周波数クロック信号は、表ＩＩに示すように、公称非整数値によって分周される
。そして、５０％デューティ・サイクル・クロックを生成するために、２分周回
路が用いられる。クロック制御ライン３２のトラッキング制御信号は、同期を維
持するために公称分周値を修正すべきかどうかを判定するために用いられる。ジ
ッターおよびグリッチを最小限に抑えるために、分周値の修正は同期的に行われ
る。
【００４０】
ピーク・ジッターは、各分周シーケンスの調整率を加算あるいは減算して、調
整によって生じる拡張(extension)または切捨て(truncation)に起因するクロッ
ク・パルスの変化を計算することによって求めることができる。ＰＮクロックの
利用可能な位相の数は２Ｍであり、クロックは増分位相変調器３４において１／
２ＰＭ分周器によって生成されるので、ＰＮクロックの位相の調整は＋／−Ｐ＊
ＴＶＣＯである。従って、これが必要なときには、分周ブロック１８のカウンタ
は公称エンド・カウントで停止しない。むしろ、カウンタは公称エンド・カウン
トのプラスあるいはマイナスＰで停止する。分周ブロック１８の２分周カウンタ
の出力にて、ジッターは、たとえ調整が非整数分周に起因するジッターを補償し
ても、ＶＣＯクロックの２Ｐ周期となることがある。この結果、最大ジッターは
２＊Ｐ＊ＴＶＣＯとなる。従って、トラッキングに起因して追加されるジッター
は、せいぜい（２Ｐ−１）ＴＶＣＯである。
整によって生じる拡張(extension)または切捨て(truncation)に起因するクロッ
ク・パルスの変化を計算することによって求めることができる。ＰＮクロックの
利用可能な位相の数は２Ｍであり、クロックは増分位相変調器３４において１／
２ＰＭ分周器によって生成されるので、ＰＮクロックの位相の調整は＋／−Ｐ＊
ＴＶＣＯである。従って、これが必要なときには、分周ブロック１８のカウンタ
は公称エンド・カウントで停止しない。むしろ、カウンタは公称エンド・カウン
トのプラスあるいはマイナスＰで停止する。分周ブロック１８の２分周カウンタ
の出力にて、ジッターは、たとえ調整が非整数分周に起因するジッターを補償し
ても、ＶＣＯクロックの２Ｐ周期となることがある。この結果、最大ジッターは
２＊Ｐ＊ＴＶＣＯとなる。従って、トラッキングに起因して追加されるジッター
は、せいぜい（２Ｐ−１）ＴＶＣＯである。
【００４１】
それぞれ２つのジッター源に起因する４．０９６ＭＨｚクロック信号のジッタ
ーは、表ＩＩＩにおいて選択された帯域幅について規定される。さらに、各帯域
幅に対する最大ジッターも、表ＩＩＩにて規定する。
ーは、表ＩＩＩにおいて選択された帯域幅について規定される。さらに、各帯域
幅に対する最大ジッターも、表ＩＩＩにて規定する。
【００４２】
本発明の特定の実施例について図説してきたが、多くの修正および変形は、発
明の精神および範囲から逸脱せずに当業者により可能である。上記の内容は、説
明のためのものであり、特定の形式を制限するものではない。
明の精神および範囲から逸脱せずに当業者により可能である。上記の内容は、説
明のためのものであり、特定の形式を制限するものではない。
【図１】 本発明の方法により、移動ＣＤＭＡ通信システムの基地局または
ＲＮＴ内で基準クロック信号を供給するためのクロック発生システムを示す。
ＲＮＴ内で基準クロック信号を供給するためのクロック発生システムを示す。
【図２】 本発明の方法により、移動ＣＤＭＡ通信システムの基地局または
ＲＮＴ内で基準クロック信号を供給するための図１のクロック発生システムの代
替実施例を示す。
ＲＮＴ内で基準クロック信号を供給するための図１のクロック発生システムの代
替実施例を示す。
【図３】 本発明の方法により、移動ＣＤＭＡ通信システムの基地局または
ＲＮＴ内で基準クロック信号を供給するための図１のクロック発生システムの第
２代替実施例を示す。
ＲＮＴ内で基準クロック信号を供給するための図１のクロック発生システムの第
２代替実施例を示す。
１０ クロック発生システム
１２ クロック分周回路
１８ 分周回路
２０ プログラマブル・フィードバック・ブロック
２４ 温度補償水晶発振器
２８ 位相同期ループ
３４ 増分位相変調器
３８ ループフィルタ
４２ 分周ブロック
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１４年１月７日（２００２．１．７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
しかし、この手法は、ＲＮＴによって用いられるクロック信号を復元し、復元
したクロック信号に対して必要な演算を実行するために、ＲＮＴ内でかなりの量
の余分な回路を必要とする。さらに、この手法は、所望の周波数を提供するため
に、周波数逓倍演算を必要とする。これらの周波数逓倍演算は、逓倍された信号
に含まれる雑音を信号の周波数と共に逓倍させるので、この手法によって供給さ
れるクロック信号はかなりの量のジッター(jitter)を含むことがある。さらに、
基準クロックの周波数ふらつき(frequency wandering)を補償するために、基準
クロックを絶えず位相調整する必要がある場合、更なるジッターが基準クロック
信号に発生する可能性がある。 米国特許第5,917,850号および同第4,942,590号に記載されている受信システム
は複数の位相偏移した基準信号を発生し、これら発生ずみの位相偏移した基準信
号から受信信号に同期した信号として選択する。
したクロック信号に対して必要な演算を実行するために、ＲＮＴ内でかなりの量
の余分な回路を必要とする。さらに、この手法は、所望の周波数を提供するため
に、周波数逓倍演算を必要とする。これらの周波数逓倍演算は、逓倍された信号
に含まれる雑音を信号の周波数と共に逓倍させるので、この手法によって供給さ
れるクロック信号はかなりの量のジッター(jitter)を含むことがある。さらに、
基準クロックの周波数ふらつき(frequency wandering)を補償するために、基準
クロックを絶えず位相調整する必要がある場合、更なるジッターが基準クロック
信号に発生する可能性がある。 米国特許第5,917,850号および同第4,942,590号に記載されている受信システム
は複数の位相偏移した基準信号を発生し、これら発生ずみの位相偏移した基準信
号から受信信号に同期した信号として選択する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
─────────────────────────────────────────────────────
フロントページの続き
(81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，
ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ
Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ
，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ，
ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ
Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ
，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，
ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ，
ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，Ｃ
Ｈ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＤＺ
，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，
ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，Ｋ
Ｇ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ
，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，
ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，Ｓ
Ｄ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ
，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，
ＺＷ
Claims (8)
- 【請求項１】 受信したＰＮクロック信号を有するシステムにおいて、低減
されたジッターを有する同期システム・クロック信号、すなわち前記受信したＰ
Ｎクロック信号に同期した前記同期システム・クロックを供給する方法であって
、 安定した高周波数基準信号を供給する過程と、 前記高周波数基準信号を分周して、複数のシステム・クロック位相を有するシ
ステム・クロック信号を供給する過程と、 前記同期システム・クロック信号を供給するために、受信ＰＮ信号に従って前
記複数のシステム・クロック位相からシステム・クロック位相を調整可能な形で
選択する過程と を含む同期システム・クロック信号供給方法。 - 【請求項２】 前記受信したＰＮクロック信号のＰＮ位相調整を行うことに
より、前記受信ＰＮクロック信号を復元する過程を含む請求項１記載の同期シス
テム・クロック信号供給方法。 - 【請求項３】 前記ＰＮ位相調整に従ってトラッキング制御信号を生ずる過
程を含む請求項１記載の同期システム・クロック信号供給方法。 - 【請求項４】 前記トラッキング制御信号に従って前記システム・クロック
位相を調整可能な形で選択する過程を含む請求項３記載の同期システム・クロッ
ク信号供給方法。 - 【請求項５】 前記分周の前に、前記高周波基準信号を逓倍する過程を含む
請求項１記載の同期システム・クロック信号供給方法。 - 【請求項６】 周波数シンセサイザを利用して前記高周波数基準信号を逓倍
する過程を含む請求項５記載の同期システム・クロック信号供給方法。 - 【請求項７】 温度補償水晶発振器を利用して前記高周波数基準信号を生ず
る過程を含む請求項１記載の同期システム・クロック信号を供給する方法。 - 【請求項８】 受信したＰＮクロック信号を有するシステムにおいて、低減
されたジッターを有する同期システム・クロック信号、すなわち前記受信したＰ
Ｎクロック信号に同期した前記同期システム・クロックを供給するシステムであ
って、 安定した高周波数基準信号を供給する手段と、 前記高周波数基準信号を分周して、複数のシステム・クロック位相を有するシ
ステム・クロック信号を供給する手段と、 前記同期システム・クロック信号を供給するために、受信ＰＮ信号に従って前
記複数のシステム・クロック位相からシステム・クロック位相を調整可能な形で
選択する手段と を含む同期システム・クロック信号供給システム。
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| US4530103A (en) * | 1983-08-22 | 1985-07-16 | E-Systems, Inc. | Method and apparatus for baseband tracking of a PN code sequence in a spread spectrum receiver |
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| US5260969A (en) * | 1988-11-14 | 1993-11-09 | Canon Kabushiki Kaisha | Spectrum diffusion communication receiving apparatus |
| US5003552A (en) | 1989-11-20 | 1991-03-26 | Unisys Corporation | Carrier aided code tracking loop |
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| JPH05219016A (ja) * | 1991-12-09 | 1993-08-27 | Matsushita Electric Ind Co Ltd | 送受信回路 |
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| US6002709A (en) * | 1996-11-21 | 1999-12-14 | Dsp Group, Inc. | Verification of PN synchronization in a direct-sequence spread-spectrum digital communications system |
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